JP2002118205A - ボールグリッドアレーパッケージとそれに用いられる回路基板 - Google Patents
ボールグリッドアレーパッケージとそれに用いられる回路基板Info
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Abstract
GAパッケージとそれに用いられる回路基板を提供す
る。 【解決手段】 基板12のチップ実装面には配線パター
ン16が設けられ、ソルダボール実装面には配線パター
ン16に電気的に連結される複数のソルダボール25が
実装される。複数のボールランド18が複数のソルダボ
ール25と各々直接接続され、ボールランド開口領域が
ソルダボール実装面上に全体的に塗布されたソルダマス
クにより定義され、ソルダマスクからボールランド18
を露出させる。複数のパターン連結部はボールランド2
5に各々連結され、導電性配線パターンはパターン連結
部と連設し、ソルダボール25と電気的に接続される。
複数のパターン連結部は、ソルダボール実装面の中心点
に向かって配列されている。
Description
関し、より詳しくは、ボールグリッドアレー(BGA:
Ball Grid Array、以下「ボールグリッドアレー」を
「BGA」と称する)パッケージに関する。
素子が要求されるのに応じて、半導体組立産業において
は入出力ピン数の多い小型のパッケージが要求されてい
る。QFP(Quad Flat Package)及びBGA(Ball Gri
d Array)パッケージは、多数の入出力ピンを提供できる
ことから、最近のIC技術にふさわしい。更に入出力ピ
ン数を収容するためには、QFP技術では極めて微細の
リードピッチを必要とし、これにより薄くなりすぎ、割
れやすいという欠点がある。従って、パッケージ素子全
体のサイズを減少させ、接触部を自由に配列でき、多数
の入出力ピンが必要な場合に有効であるBGAパッケー
ジが注目されている。BGAパッケージは、パッケージ
サイズを、リードフレームを用いたプラスチックパッケ
ージの30%以上減少させ、ボールピッチを1.0mm
以下とすることにより、チップスケール又はチップサイ
ズパッケージ(CSP)が得られるという利点がある。
であるが、特に、ソルダ結合部、例えばソルダボールと
ボールランド間の結合部の信頼性は非常に重要である。
ソルダ結合部が断線すると、電気的経路が断線し、結果
的に素子の不良を招く。また、ソルダ結合部にクラック
が発生すると、結合部での電気抵抗が増加し、素子の電
気的特性を確保できない。結合部での抵抗の増加は、信
号経路にDC電圧ドラップを生じ、RC回路の充電遅延
を引き起こす可能性があり、システムレベルで雑音が発
生する原因となる。
結合力を強化させるためのいろいろな方案が講じられて
いる。1つの方案は、米国特許第5796163号に開
示されたように、非導電材のプラグで充填されたビアホ
ールを使用し、ビアホール周りの金属をランドとしてソ
ルダボール結合部を形成する方案である。このような技
術は、米国特許第5875102号、米国特許第593
6848号及び米国特許第5706178号にも開示さ
れている。
発明では、各ビアホールは、基板のルーティング空間を
増やすため、ソルダパッド内に位置する部分と、ビアホ
ールからガスが排出され得るようにソルダパッド外側に
位置する部分とを含む。米国特許第5936848号に
は、プラグビアホールを用いた技術が開示され、米国特
許第5706178号には、ソルダボールランド内に形
成されたビアホール構造が開示されている。また、米国
特許第5872399号に開示された発明では、ソルダ
ボールランドに窪みが形成され、米国特許第60283
66号に開示された発明では、ボールランドに溝が形成
されている。この2つの方法の目的は、ソルダボールと
ボールランド間の結合力を高めることにある。しかしな
がら、これらの従来の方法は、最近の集積回路技術が必
要とするパッケージ信頼性の水準には至っていない。
は、パッケージの信頼性、例えばソルダボールとボール
ランド間の信頼性を向上させるボールグリッドアレーパ
ッケージとそれに用いられる回路基板を提供することに
ある。本発明の他の目的は、ソルダボールとボールラン
ド間の結合部におけるクラックの発生を防止するボール
グリッドアレーパッケージとそれに用いられる回路基板
を提供することにある。
め、本発明者らは、BGAパッケージの信頼性がパッケ
ージパッドの設計に大いに左右されるという事実に着目
した。結合部でのクラック発生の原因を検討、分析した
結果、ストレスが印加される方向に沿って結合部にクラ
ックが発生することを見出した。本発明者らは、クラッ
クが最も発生しやすい部分は、図2の矢印方向でストレ
スが結合部に印加される時、結合部のサークルAで示し
た部分、つまり結合部のうち初めにストレスを受ける部
分であることを見出した。ストレスは、例えばパッケー
ジの信頼性テスト時の熱サイクリングの間に、基板12
と半導体チップ間の熱膨張係数の差異に起因して発生す
る。信頼性テストの際、パッケージは加熱された後、室
温に冷却される。
ンが設けられたチップ実装面と、前記配線パターンに電
気的に連結される複数のソルダボールが実装されている
ソルダボール実装面とを有する。回路基板は、前記複数
のソルダボールと各々直接接続される複数のボールラン
ドと、ソルダボール実装面上に全体的に塗布されたソル
ダマスクにより定義されソルダマスクからボールランド
を露出させるボールランド開放領域と、前記ボールラン
ドに各々連結される複数のパターン連結部と、前記パタ
ーン連結部と連設し前記ソルダボールと電気的に接続さ
れる導電性配線パターンとを含む。複数のパターン連結
部は、ソルダボール実装面の中心点に向かって配列され
ている。
ッケージは、中心指向性のソルダボールランドタイプを
有する回路基板を含む。BGAパッケージは、ボールラ
ンドのサイズがボールランド開口領域より小さいという
点からNSMD(non-soldermask defined)構造であ
る。
づいて説明する。図1は、本発明の好ましい一実施例に
よるBGAパッケージと、そのBGAパッケージが実装
される回路基板とを示す図である。図1に示すパッケー
ジは、オーバモルディング及びワイヤボンデンィグ技術
を用いたプラスチックパッケージである。しかしなが
ら、本発明は、プラチックパッケージに限定されるもの
ではない。当業者であれば、セラミックパッケージだけ
でなく、ポリイミドテープとSn−Pb合金(例えば
錫:鉛=10:90)を用いたTABパッケージ、及び
メタルリッドパッケージにも本発明を適用可能であるこ
とがわかる。
半導体チップ20及びソルダボール20を含む。基板1
2は、例えばBT(Bismaleimide-Triazine)樹脂又はエ
ポキシガラス(FR−4ともいう)からなる。基板12
のチップ実装面には、ダイパッド14ならびに金属の配
線パターン16等のような導電性配線と、ソルダマスク
19とが配置され、図3に示すように基板12の裏面又
はソルダボール実装面50には、ボールランド18及び
ソルダマスク19が設けられている。ダイパッド14及
び配線パターン16は、フォトリソグラフィ技術により
形成される導電性パターンで、例えば銅パターンであ
る。要求される入出力ピン数が比較的小さい場合は、金
属の配線パターン)16を基板12の両面に形成する。
多数の入出力ピンが必要な場合は、基板の両面だけでな
く、基板の内部にも配線パターン16を形成してもよ
い。ダイパッド14には、例えば銀エポキシ又は銀ガラ
ス接着剤等のような導電性接着剤22を用いて半導体2
0を取り付ける。半導体チップ14と配線パターン16
とは、導電性ワイヤ、例えば金属ワイヤ24により互い
に電気的に接続される。チップ実装面上の配線パターン
16は、ビアホール28を介して裏面に延長する。チッ
プ20から発生する熱は、熱ビアホール17を介して放
出される。ボールランド18は、ソルダマスク19によ
り取り囲まれている。ボールランド18上にソルダボー
ル25を載置し、リフローソルダリングを行うことによ
り、ソルダボール25がランド18に半田付けされる。
この際、ソルダボール25とボールランド18との間
に、例えば金属間結合によりソルダボール結合部27が
形成される。半導体チップ20及び配線パターン16
は、プラスチック樹脂26等の封止材により封止され、
パッケージ胴体を形成する。
5が導電性パッド32に半田付けされることにより、回
路基板30(例えば、メモリモジュールを構成するモジ
ュール基板)上に実装される。ソルダボール結合部27
の信頼性は、導電性パッド32の設計に影響される。し
かしながら、導電性パッドの設計の影響は、半導体パッ
ケージの観点からソルダボールランドタイプ(即ちボー
ルランド及び導電性配線の設計)の影響より著しくな
い。
のソルダボール実装面を示す底面図である。ソルダボー
ル実装面は、基板12のチップ実装面の反対面である。
ソルダボール実装面50は、ボールランド開口領域60
を除いてソルダマスクで覆われている。ボールランド6
2は、ボールランド開口領域60内に設けられている。
このような構造は、いわゆるNSMD(Non-Solder Mas
k Defined)と言われる。ボールランド62は、パターン
連結部65に連結される。
プは、パターン連結部65がパッケージのほぼ中心55
に向かって配列されるように設計される。より詳しく
は、ソルダボールランドタイプは、パターン連結部65
が図4に示すように中心指向領域B内に存在するように
設計される。中心指向領域Bは、底辺と2つの斜辺とを
有する二等辺三角形の形状を有する。底辺は、ボールラ
ンド62の中心を通る径Rで、ソルダボール実装面50
の中心55とボールランド62のほぼ中心とを連結する
線にほぼ垂直である。斜辺は、底辺の両端と中心55と
を各々連結する2つの直線C1、C2である。パターン
連結部65は、ボールランド62及びビアホール68を
互いに電気的に連結する金属配線パターン66と一体に
形成することが好ましい。パターン連結部65の幅W
は、ボールランド62の径Rより小さいことが好まし
い。
を設計することにより、矢印D1、D2、D3、D4の
方向に印加されるストレスに対する抵抗が大幅に増加
し、ソルダボール結合部の信頼性が顕著に増加する。図
5から図12は、各種ソルダボール結合部の信頼性を評
価するための4つのソルダボールランドタイプを示す。
る。このタイプのソルダボールランド70は、パッケー
ジの中心に対する指向性を有することなく、ランダム形
態に配列される。図6に示すように、ボールランド開口
領域76の径は約380μmで、ボールランド78の径
(約450μm)より小さい。このような構造は、いわ
ゆるSMD(Solder Mask Defined)と言われる。ビアホ
ール72に連結されたパターン連結部74の幅は、25
0μmである。
性のソルダボールランドタイプ80を有するNSMD構
造である。ボールランド88のサイズは270μmで、
ボールランド開口領域86のサイズは400μmで、ビ
アホール82に連結されたパターン連結部84の幅は7
5μmである。
向性のソルダボールランドタイプ90を有するNSMD
構造である。ボールランド96のサイズは270μm
で、ボールランド開口領域98のサイズは400μm
で、パターン連結部94の幅は250μmである。タイ
プ4は、図11及び図12に示したソルダボールランド
タイプ100を有するNSMD構造である。ボールラン
ド62のサイズは270μmで、ボールランド開口領域
60のサイズは400μmで、パターン連結部65の幅
は75μmである。
に対して−25〜125℃で熱サイクリングを実施した
結果、ソルダボール結合部でのクラックの発生は、下記
の表1に示す結果となった。熱サイクリングは、30分
の周期で行い、BGAパッケージは、同期形DRAM素
子及びNORタイプフラッシュメモリが単一のチップに
集積されたマルチチップパッケージである。なお、下記
の各表において「TC」とは、「Temperature Cycle」
を意味し、温度を変化させながら行う温度循環試験であ
って、−65℃、25℃および150℃の温度間を連続
的に循環させる試験を意味する。
SMD構造のソルダボール結合部の信頼性がNSMD構
造より劣ることが分かる。また、タイプ1及び2の結果
から、パターン連結部の幅がソルダボール結合部の信頼
性に大きく影響することが分かる。
ールランドの平坦な面に取り付けられており、所定のス
トレスが印加されると、ソルダボールとソルダボールラ
ンドとの間の界面でクラックが発生する。クラックは、
初期発生後、発生速度が急速に速くなる。一方、NSM
D構造では、ソルダボールがボールランドを取り囲む形
状で結合が形成されるので、ストレスがソルダボールラ
ンドの両側面および上面に同時に印加され、ストレスに
対する抵抗性がSMD構造に比べて大きい。
が、パターン連結部の幅が250μmで、ボールランド
のサイズ(270μm)とあまり差異がないので、ソル
ダボール結合部に最大ストレスが印加される方向から見
ると、SMD構造と同様である。従って、タイプ1及び
3を比較することで、パターン連結部の幅が小さい場
合、ソルダボール結合部の信頼性が優れることが分か
る。タイプ2では、下記の表2に示すように、TC70
0の完了時にすべての試料においてクラックが発生した
ため、ソルダボール結合部の信頼性を評価できなかっ
た。
4mmのソルダボールを取り付け、−25〜125℃で
熱サイクリングを実施した場合、パターンクラックが次
の表2のように発生した。
パターンクラックは、図11のサークル100Aで示し
たソルダボールランドタイプのみで発生した。ランドパ
ターン100Aは、残りのパターン100と異なり、パ
ターン連結部65がパッケージのほぼ中心に向かって放
射状に配列されていない。
ケージ以外の他のパッケージに適用した場合、ソルダボ
ール結合部のクラックが次の表3のように発生した。
の信頼性との関係を次の表4に示す。ここで、材質1
は、錫及び鉛が各々63%及び37%である共晶ソルダ
ボールである。材質2は、材質1に銅が添加されたもの
である。
場合、ソルダボール結合部の信頼性は一層優れる。
ソルダボール結合部の結合力が強化され、信頼性が増加
する。本発明は、本発明の技術的思想から逸脱すること
なく、他の種々の形態で実施することができる。前述の
実施例は、あくまでも、本発明の技術内容を明らかにす
るものであって、そのような具体例のみに限定して狭義
に解釈されるべきものではなく、本発明の精神と特許請
求の範囲内で、各種変更して実施することができるもの
である。
GAパッケージを実装する回路基板とを示す断面図であ
る。
いてソルダボール結合部に発生する不良とストレス印加
方向との関係を示す部分拡大図である。
ルダボールランドパターンを示す底面図である。
ルダボールランドパターンを示す部分拡大図である。
従来のBGAパッケージのランドパターンを示す底面図
である。
従来のBGAパッケージのランドパターンを示す部分拡
大図である。
従来の他のBGAパッケージのランドパターンを示す底
面図である。
従来の他のBGAパッケージのランドパターンを示す部
分拡大図である。
従来のさらに他のBGAパッケージのランドパターンを
示す底面図である。
の従来のさらに他のBGAパッケージのランドパターン
を示す部分拡大図である。
の本発明の実施例によるBGAパッケージのランドパタ
ーンを示す底面図である。
の本発明の実施例によるBGAパッケージのランドパタ
ーンを示す底面図である。
Claims (16)
- 【請求項1】 半導体チップが実装され配線パターンが
設けられているチップ実装面と、前記配線パターンに電
気的に連結される複数のソルダボールが実装されている
ソルダボール実装面とを有する回路基板を備えるボール
グリッドアレーパッケージであって、 前記回路基板は、前記複数のソルダボールと各々接続さ
れる複数のボールランドと、前記ソルダボール実装面の
上に形成されたソルダマスクにより定義され前記ボール
ランドを前記ソルダマスクから露出させるボールランド
開放領域と、前記ボールランドに各々連結される複数の
パターン連結部と、前記パターン連結部と連設し前記ソ
ルダボールと電気的に連結される導電性配線パターンと
を有し、 前記複数のパターン連結部は、前記ソルダボール実装面
のほぼ中心点に向かって内側に放射状に配列されている
ことを特徴とするボールグリッドアレーパッケージ。 - 【請求項2】 前記パターン連結部の幅は、前記ボール
ランドのサイズより小さいことを特徴とする請求項1に
記載のボールグリッドアレーパッケージ。 - 【請求項3】 前記パターン連結部は、底辺と2つの斜
辺とを有する二等辺三角形内で前記ボールランドに連結
され、前記底辺は前記ボールランドの中心を通り、前記
ソルダボール実装面の中心と前記ボールランドの中心と
を連結する線にほぼ垂直であることを特徴とする請求項
1に記載のボールグリッドアレーパッケージ。 - 【請求項4】 前記ソルダボールは、銅を含む錫−鉛合
金からなることを特徴とする請求項1に記載のボールグ
リッドアレーパッケージ。 - 【請求項5】 前記ボールランド開放領域は、前記ボー
ルランドより大きいことを特徴とする請求項1に記載の
ボールグリッドアレーパッケージ。 - 【請求項6】 前記パターン連結部の幅は、前記ボール
ランドのサイズより小さいことを特徴とする請求項5に
記載のボールグリッドアレーパッケージ。 - 【請求項7】 前記パターン連結部は、底辺と2つの斜
辺とを有する二等辺三角形内で前記ボールランドに連結
され、前記底辺は前記ボールランドの中心を通り、前記
ソルダボール実装面の中心と前記ボールランドの中心と
を連結する線にほぼ垂直であることを特徴とする請求項
5に記載のボールグリッドアレーパッケージ。 - 【請求項8】 前記ソルダボールは、銅を含む錫−鉛合
金からなることを特徴とする請求項5に記載のボールグ
リッドアレーパッケージ。 - 【請求項9】 半導体チップが実装され配線パターンが
設けられているチップ実装面と、前記配線パターンに電
気的に連結される複数のソルダボールが実装されている
ソルダボール実装面とを備える回路基板であって、 前記複数のソルダボールと各々直接接続される複数のボ
ールランドと、 前記ソルダボール実装面の上に塗布されるソルダマスク
により定義され、前記ボールランドを前記ソルダマスク
から露出させるボールランド開放領域と、 前記ボールランドに各々連結される複数のパターン連結
部と、 前記パターン連結部と連設し、前記ソルダボールと電気
的に連結される導電性配線パターンとを備え、 前記複数のパターン連結部は、前記ソルダボール実装面
のほぼ中心点に向かって内側に放射状に配列されている
ことを特徴とする回路基板。 - 【請求項10】 前記パターン連結部の幅は、前記ボー
ルランドのサイズより小さいことを特徴とする請求項9
に記載の回路基板。 - 【請求項11】 前記パターン連結部は、底辺と2つの
斜辺とを有する二等辺三角形内で前記ボールランドに連
結され、前記底辺は前記ボールランドの中心を通り、前
記ソルダボール実装面の中心と前記ボールランドの中心
とを連結する線にほぼ垂直であることを特徴とする請求
項9に記載のボールグリッドアレーパッケージ。 - 【請求項12】 前記ボールランド開放領域は、前記ボ
ールランドより大きいことを特徴とする請求項9に記載
の回路基板。 - 【請求項13】 前記パターン連結部の幅は、前記ボー
ルランドのサイズより小さいことを特徴とする請求項1
2に記載の回路基板。 - 【請求項14】 前記パターン連結部は、底辺と2つの
斜辺とを有する二等辺三角形内で前記ボールランドに連
結され、前記底辺は前記ボールランドの中心を通り、前
記ソルダーボール実装面の中心と前記ボールランドの中
心とを連結する線にほぼ垂直であることを特徴とする請
求項12に記載の回路基板。 - 【請求項15】 チップ実装面と、ボール実装面とを備
える回路基板であって、 前記ボール実装面の上に形成される複数のボールランド
と、 前記ボール実装面の上に形成される絶縁材質のマスクで
あり、ボールランド開口領域を定義し、前記ボールラン
ドを露出させるマスクと、 前記ボールランドに各々接続される複数のパターン連結
部と、 前記パターン連結部と連結される導電性配線パターンと
を備え、 前記複数のパターン連結部は、前記ボール実装面のほぼ
中心点に向かって内側に放射状に配列されていることを
特徴とする回路基板。 - 【請求項16】 前記マスクは、ソルダマスクを有する
ことを特徴とする請求項15に記載の回路基板。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR2000P0056368 | 2000-09-26 | ||
KR10-2000-0056368A KR100368025B1 (ko) | 2000-09-26 | 2000-09-26 | 중심 지향성 솔더 볼 랜드 타입을 갖는 회로 기판 및 이를이용한 bga 패키지 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002118205A true JP2002118205A (ja) | 2002-04-19 |
JP3851797B2 JP3851797B2 (ja) | 2006-11-29 |
Family
ID=19690411
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001293352A Expired - Fee Related JP3851797B2 (ja) | 2000-09-26 | 2001-09-26 | ボールグリッドアレーパッケージとそれに用いられる回路基板 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6441493B1 (ja) |
JP (1) | JP3851797B2 (ja) |
KR (1) | KR100368025B1 (ja) |
TW (1) | TW497235B (ja) |
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JP2012004177A (ja) * | 2010-06-14 | 2012-01-05 | Panasonic Corp | 表面実装型半導体パッケージ |
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-
2000
- 2000-09-26 KR KR10-2000-0056368A patent/KR100368025B1/ko active IP Right Grant
-
2001
- 2001-06-21 TW TW90115165A patent/TW497235B/zh not_active IP Right Cessation
- 2001-09-17 US US09/955,245 patent/US6441493B1/en not_active Expired - Lifetime
- 2001-09-26 JP JP2001293352A patent/JP3851797B2/ja not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
JP3851797B2 (ja) | 2006-11-29 |
US6441493B1 (en) | 2002-08-27 |
US20020066948A1 (en) | 2002-06-06 |
TW497235B (en) | 2002-08-01 |
KR20020024621A (ko) | 2002-04-01 |
KR100368025B1 (ko) | 2003-01-15 |
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Legal Events
Date | Code | Title | Description |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051212 |
|
A131 | Notification of reasons for refusal |
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A601 | Written request for extension of time |
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A602 | Written permission of extension of time |
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A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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TRDD | Decision of grant or rejection written | ||
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|
R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110908 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120908 Year of fee payment: 6 |
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R250 | Receipt of annual fees |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130908 Year of fee payment: 7 |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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