JP2002082831A

JP2002082831A - メモリ制御装置、メモリ装置およびメモリ制御方法

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Publication number: JP2002082831A
Application number: JP2000274641A
Authority: JP
Inventors: Satoshi Yamada; 聡山田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2000-09-11
Filing date: 2000-09-11
Publication date: 2002-03-22

Abstract

(57)【要約】【課題】ＳＤＲＡＭを用いた場合に、転送レートの向
上および記憶領域の有効利用の双方を図れるメモリ制御
装置を提供する。【解決手段】ＳＤＲＡＭ２に対しての１回の前記バー
スト転送が複数のバンクに対してのアクセスを伴う場合
に、アクティブコマンドを一のバンクに対して発行する
タイミングを基準としてクロックサイクルをカウントす
るカウンタ６と、他のバンクに対してのアクセスが前記
一のバンクに対してのアクセスと連続して行われるよう
に、カウンタ６のカウント値と当該バースト転送で前記
一のバンクに対してアクセスするデータ数とＣＡＳレイ
テンシとを用いて決定したタイミングで、前記他のバン
クに対してアクティブコマンドを発行するコマンド生成
部５とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＳＤＲＡＭなどを
制御するメモリ制御装置、メモリ装置およびメモリ制御
方法に関する。

【０００２】

【従来の技術】従来から、ＤＲＡＭ(Dynamic Random Ac
cess Memory)の一つとして、ＳＤＲＡＭ(Synchronous D
RAM)が知られている。ＳＤＲＡＭは、バースト転送を指
定すると、指定したバイト数分のデータ転送を１クロッ
クサイクル単位で連続して行うことができる。ＳＤＲＡ
Ｍは、通常、その記憶領域を２つのバンク（バンクＡと
バンクＢ）に分割した構成をしており、連続したバース
ト転送を異なるバンクに対して行うことで、バースト転
送毎に行うプリチャージ動作によるアクセスの遅延を隠
蔽でき、転送レートを向上できる。

【０００３】

【発明が解決しようとする課題】しかしながら、上述し
た従来のＳＤＲＡＭでは、上述したプリチャージ動作に
よるアクセス遅延を隠蔽するためには、連続したバース
ト転送を異なるバンクに対して行い、しかも、同じバー
スト転送の対象となるデータは、同じバンクに書き込ま
れるか、あるいは同じバンクから読み出されなければな
らない。すなわち、同じバースト転送の対象となるデー
タが、異なるバンクから読み出されたり、異なるバンク
に書き込まれる場合には、プリチャージ動作によるアク
セス遅延が生じ、高い転送レートが得られない。そのた
め、上述した従来のＤＲＡＭでは、高い転送レートを得
るために、記憶領域へのアクセスパターンが制約され、
記憶領域を有効に使用できない場合が生じるという問題
がある。

【０００４】本発明は上述した従来技術の問題点に鑑み
てなされ、ＳＤＲＡＭを用いた場合に、転送レートの向
上および記憶領域の有効利用の双方を図れるメモリ制御
装置、メモリ装置およびメモリ制御方法を提供すること
を目的とする。

【０００５】

【課題を解決するための手段】上述した従来技術の問題
点を解決し、上述した目的を達成するために、本発明の
メモリ制御装置は、複数のバンクを有し、前記バンク内
にマトリクス状に配設されたメモリセルに対してのアク
セスを、クロック信号を基準としたバースト転送によっ
て行う同期型メモリを制御するメモリ制御装置であっ
て、１回の前記バースト転送が複数の前記バンクに対し
てのアクセスを伴う場合に、ワード線を活性化させるこ
とを指示するアクティブコマンドを一の前記バンクに対
して発行するタイミングを基準として、前記クロック信
号によって規定されるクロックサイクルをカウントする
カウンタと、前記アクティブコマンドを前記一のバンク
に対して発行し、他の前記バンクに対してのアクセスが
前記一のバンクに対してのアクセスと連続して行われる
ように、前記カウンタのカウント値と前記１回のバース
ト転送で前記一のバンクに対してアクセスするデータ数
と予め決められたＣＡＳレイテンシとを用いて決定した
タイミングで、前記他のバンクに対してアクティブコマ
ンドを発行するコマンド生成手段とを有する。

【０００６】本発明のメモリ制御装置の作用は、以下の
ようになる。１回の前記バースト転送が複数の前記バン
クに対してのアクセスを伴う場合に、カウンタにおい
て、ワード線を活性化させることを指示するアクティブ
コマンドを一の前記バンクに対して発行するタイミング
を基準として、前記クロック信号によって規定されるク
ロックサイクルがカウントされる。そして、コマンド生
成手段によって、前記アクティブコマンドが前記一のバ
ンクに対して発行される。そして、コマンド生成手段に
よって、他の前記バンクに対してのアクセスが前記一の
バンクに対してのアクセスと連続して行われるように、
前記カウンタのカウント値と前記１回のバースト転送で
前記一のバンクに対してアクセスするデータ数と予め決
められたＣＡＳレイテンシとを用いて決定したタイミン
グで、前記他のバンクに対してアクティブコマンドが発
行される。

【０００７】また、本発明のメモリ制御装置は、好まし
くは、前記カウンタを第１のカウンタとした場合に、前
記他のバンクに対してアクティブコマンドを発行するタ
イミングを基準として前記クロックサイクルをカウント
する第２のカウンタをさらに有し、前記コマンド生成手
段は、前記バースト転送による前記複数のバンクに対し
てのアクセスに影響を与えないように、前記第２のカウ
ンタのカウント値と前記バースト転送のバースト長とを
用いて決定したタイミングで、前記一のバンクおよび前
記他のバンクにそれぞれプリチャージコマンドを発行す
る。

【０００８】また、本発明のメモリ制御装置は、好まし
くは、前記バースト転送によって前記同期型メモリにア
クセスする際に用いるアドレスを生成するアドレス生成
回路をさらに有する。

【０００９】また、本発明のメモリ制御装置は、好まし
くは、前記コマンド生成回路は、前記バンクに対しての
アクセスが読み出しである場合に、前記一のバンクに対
しての前記アクティブコマンドを発行してから前記ＣＡ
Ｓレイテンシによって規定されるクロックサイクル経過
後に、前記一のバンクに対してデータ線の電位を読み取
ることを指示する読み出しコマンドを発行し、前記他の
バンクに対しての前記アクティブコマンドを発行してか
ら前記ＣＡＳレイテンシによって規定されるクロックサ
イクル経過後に、前記他のバンクに対して読み出しコマ
ンドを発行する。

【００１０】また、本発明のメモリ制御装置は、好まし
くは、前記コマンド生成回路は、前記バンクに対しての
アクセスが書き込みである場合に、前記一のバンクに対
しての前記アクティブコマンドを発行してから前記ＣＡ
Ｓレイテンシによって規定されるクロックサイクル経過
後に、前記一のバンクに対してデータ線に書き込みデー
タに応じた電位を印加することを指示する書き込みコマ
ンドを発行し、前記他のバンクに対しての前記アクティ
ブコマンドを発行してから前記ＣＡＳレイテンシによっ
て規定されるクロックサイクル経過後に、前記他のバン
クに対して書き込みコマンドを発行する。

【００１１】また、本発明のメモリ装置は、複数のバン
クを有し、前記バンク内にマトリクス状に配設されたメ
モリセルに対してのアクセスを、クロック信号を基準と
したバースト転送によって行う同期型メモリと、１回の
前記バースト転送が複数の前記バンクに対してのアクセ
スを伴う場合に、ワード線を活性化させることを指示す
るアクティブコマンドを一の前記バンクに対して発行す
るタイミングを基準として、前記クロック信号によって
規定されるクロックサイクルをカウントするカウンタ
と、前記アクティブコマンドを前記一のバンクに対して
発行し、他の前記バンクに対してのアクセスが前記一の
バンクに対してのアクセスと連続して行われるように、
前記カウンタのカウント値と前記１回のバースト転送で
前記一のバンクに対してアクセスするデータ数と予め決
められたＣＡＳレイテンシとを用いて決定したタイミン
グで、前記他のバンクに対してアクティブコマンドを発
行するコマンド生成手段とを有する。

【００１２】また、本発明のメモリ制御方法は、複数の
バンクを有し、前記バンク内にマトリクス状に配設され
たメモリセルに対してのアクセスを、クロック信号を基
準としたバースト転送によって行う同期型メモリを制御
するメモリ制御方法であって、１回の前記バースト転送
が複数の前記バンクに対してのアクセスを伴う場合に、
ワード線を活性化させることを指示するアクティブコマ
ンドを一の前記バンクに対して発行するタイミングを基
準として、前記クロック信号によって規定されるクロッ
クサイクルをカウントしてカウント値を生成し、前記ア
クティブコマンドを前記一のバンクに対して発行し、他
の前記バンクに対してのアクセスが前記一のバンクに対
してのアクセスと連続して行われるように、前記カウン
ト値と前記１回のバースト転送で前記一のバンクに対し
てアクセスするデータ数と予め決められたＣＡＳレイテ
ンシとを用いて決定したタイミングで、前記他のバンク
に対してアクティブコマンドを発行する。

【００１３】

【発明の実施の形態】以下、本発明の実施形態に係わる
メモリ装置について説明する。図１は、本実施形態のメ
モリ装置１の機能ブロック図である。図１に示すよう
に、メモリ装置１は、例えば、ＳＤＲＡＭ２、転送要求
部３、アドレス生成部４、コマンド生成部５、カウンタ
６、カウンタ７およびデータ処理部８を有する。ここ
で、ＳＤＲＡＭ２が本発明の同期型メモリに対応する。
また、転送要求部３、アドレス生成部４、コマンド生成
部５、カウンタ６、カウンタ７およびデータ処理部８に
よって本発明のメモリ制御装置が構成される。また、Ｓ
ＤＲＡＭ２、転送要求部３、アドレス生成部４、コマン
ド生成部５、カウンタ６、カウンタ７およびデータ処理
部８によって本発明のメモリ装置が構成される。また、
カウンタ６が本発明のカウンタおよび第１のカウンタに
対応し、カウンタ７が本発明の第２のカウンタに対応
し、コマンド生成部５が本発明のコマンド生成手段に対
応している。

【００１４】〔ＳＤＲＡＭ２〕ＳＤＲＡＭ２は、例え
ば、図２に示すようにバンクＡおよびＢの２つのバンク
を有している。ＳＤＲＡＭ２は、コマンド生成部５から
の制御コマンドを受けて、クロック信号に基づいて、デ
ータ書き込み動作およびデータ読み出し動作を行う。Ｓ
ＤＲＡＭは、バースト転送を指定すると、指定したワー
ド数分のデータ転送を１クロックサイクル単位で連続し
て行うことができる。

【００１５】〔転送要求部３〕転送要求部３は、ＳＤＲ
ＡＭ２との間でデータ転送を行うために、データの読み
出しあるいは書き込みを指示するコマンドをコマンド生
成部５に出力する。また、転送要求部３は、ＳＤＲＡＭ
２からデータを読み出す開始アドレス、あるいは、ＳＤ
ＲＡＭ２にデータを書き込む開始アドレスをアドレス生
成部４およびコマンド生成部５に出力する。また、転送
要求部３は、ＳＤＲＡＭ２との間で転送を行うデータの
バイト数を示す転送バイト数をコマンド生成部５に出力
する。本実施形態では、転送バイト数は、例えば、４〜
２０４８の範囲で指定され、最小アクセス単位はダブル
ワードである。また、転送要求部３は、読み出し時に、
ＳＤＲＡＭ２から読み出されたデータをデータ処理部８
から入力し、書き込み時に、ＳＤＲＡＭ２に書き込むデ
ータをデータ処理部８に出力する。

【００１６】〔アドレス生成部４〕アドレス生成部４
は、転送要求部３から入力した開始アドレスと、コマン
ド生成部５から入力した制御信号とに基づいて、ＳＤＲ
ＡＭ２内のアクセスを行っているバンクのロー（列）ア
ドレスおよびカラム（行）アドレスと、次にアクセスを
行うバンクのローアドレスおよびカラムアドレスを生成
し、これをＳＤＲＡＭ２に出力する。

【００１７】〔コマンド生成部５〕コマンド生成部５
は、コマンド生成部５から入力したコマンド、転送バイ
ト数、開始アドレスと、カウンタ６および７のカウント
値と、ＳＤＲＡＭ２に対して予め設定したＣＡＳ(Colum
n Address Strobe) レイテンシとに基づいて、カラムア
ドレスストローブ（ＣＡＳ）、ローアドレスストローブ
（ＲＡＳ）およびライトイネーブル（ＷＥ）などの信号
からなるプリチャージコマンド、アクティブコマンド、
読み出しコマンドおよび書き込みコマンドなどの制御コ
マンドを生成し、これをＳＤＲＡＭ２に出力する。

【００１８】このとき、コマンド生成部５は、制御コマ
ンドとして、ＳＤＲＡＭ２のバンクＡについてのプリチ
ャージコマンドＰａ、読み出しコマンドＲａ、書き込み
コマンドＷａ、アクティブコマンドＡａと、ＳＤＲＡＭ
２のバンクＢについてのプリチャージコマンドＰｂ、読
み出しコマンドＲｂ、書き込みコマンドＷｂ、アクティ
ブコマンドＡｂとを生成し、これらをＳＤＲＡＭ２に出
力する。

【００１９】ここで、プリチャージコマンドは、ＳＤＲ
ＡＭ２内のアクセスを行う（選択した）メモリセルに対
応するデータ線を所定の電位に設定することを指示する
コマンドである。また、アクティブコマンドは、選択し
たメモリセルに対応するワード線に所定のパルス電圧を
印加する（ワード線を活性化させる）ことを指示するコ
マンドである。また、読み出しコマンドは、選択された
メモリセルのデータ線の電位から記憶データを読み取る
ことを指示するコマンドである。また、書き込みコマン
ドは、選択されたメモリセルのデータ線に、書き込むデ
ータに応じた電位を印加することを指示するコマンドで
ある。

【００２０】コマンド生成部５は、１回の前記バースト
転送が複数のバンクＡ，Ｂに対してのアクセスを伴う場
合に、バンクＡ，Ｂに対してのアクセスが連続して行わ
れるように、カウンタ６のカウント値（本発明のカウン
ト値および第２のカウント値）と当該バースト転送でバ
ンクＡに対してアクセスするデータ数と予め決められた
ＣＡＳレイテンシとを用いて決定されたタイミングで、
バンクＢに対してアクティブコマンドＡｂを発行するｑまた、コマンド生成部５は、バースト転送によるバンク
Ａ，Ｂに対してのアクセスに影響を与えないように、カ
ウンタ７のカウント値（本発明のカウント値および第２
のカウント値）と当該バースト転送のバースト長とを用
いて決定されたタイミングで、バンクＡ，Ｂのそれぞれ
にプリチャージコマンドＰａ，Ｐｂを発行する。

【００２１】〔カウンタ６〕カウンタ６は、コマンド生
成部５からカウント開始要求を受けると、クロック信号
に含まれるパルスをカウントする。カウンタ６のカウン
ト値は、コマンド生成部５において、バンクＡおよびＢ
のうち、対象とするバースト転送内で、先にアクセスさ
れるバンクにアクティブコマンドを発行してから、続い
てアクセスされるバンクにアクティブコマンドを発行す
るタイミングを決定するために用いられる。

【００２２】〔カウンタ７〕カウンタ７は、コマンド生
成部５からカウント開始要求を受けると、クロック信号
に含まれるパルスをカウントする。カウンタ７のカウン
ト値は、コマンド生成部５において、バンクＡおよびＢ
のうち、後にアクセスされるバンクにアクティブコマン
ドを発行してから、バンクＡおよびＢにプリチャージコ
マンドＰａおよびＰｂをそれぞれ発行するタイミングを
決定するために用いられる。

【００２３】〔データ処理部８〕データ処理部８は、読
み出し時に、コマンド生成部５からの制御に基づいて、
クロック信号に同期してＳＤＲＡＭ２から読み出したデ
ータを転送要求部３に出力する。また、データ処理部８
は、書き込み時に、コマンド生成部５からの制御に基づ
いて、転送要求部３から入力したデータを、クロック信
号に同期してＳＤＲＡＭ２に書き込む。

【００２４】以下、メモリ装置１の動作例を説明する。〔第１の動作例〕本動作例では、転送要求部３からコマ
ンド生成部５に読み出しコマンドが発行され、コマンド
生成部５からＳＤＲＡＭ２に発行される１回の読み出し
制御コマンドによって連続的にアクセスされるバースト
長「１０」内に、図３に示すように、Ａバンクのデータ
Ｄａ１〜Ｄａ６とＢバンクのデータＤｂ１〜Ｄｂ４とが
含まれる場合について説明する。また、当該動作例で
は、同一バンクに対してプリチャージコマンド、アクテ
ィブコマンドおよび読み出しコマンドを発行できる時間
間隔、並びに、バンクＡとＢとに対してアクティブコマ
ンドをを発行できる時間間隔は、最低遷移時間であるＣ
ＡＳレイテンシの３クロックサイクルに制約されてい
る。

【００２５】図４は、当該動作例を説明するためのタイ
ミングチャートである。メモリ装置１では、図４（Ａ）
に示すクロック信号を基準として動作タイミングが決定
される。以下、各クロックサイクルでの動作について説
明する。クロックサイクル「０」，「１」：コマンド生成部５か
らＳＤＲＡＭ２にそれぞれプリチャージコマンドＰａ，
Ｐｂが発行され、ＳＤＲＡＭ２のバンクＡ，Ｂでそれぞ
れプリチャージ動作が行われる。

【００２６】クロックサイクル「３」：プリチャージコ
マンドＰａの発行からＳＤＲＡＭ２のバンクＡのＣＡＳ
レイテンシによって決まる当該クロックサイクル「３」
で、コマンド生成部５からＳＤＲＡＭ２にバンクＡにつ
いてのアクティブコマンドＡａが発行される。また、コ
マンド生成部５は、カウンタ６にカウント開始要求を発
行する。これにより、カウンタ６によって、クロック信
号のパルスがカウントされる。また、コマンド生成部５
によって、図４（Ｄ）に示すカウンタ６のカウント値が
監視される。本動作例では、図３に示すように、バンク
ＡのデータがデータＤａ１〜Ｄａ６の６個であるため、
コマンド生成部５によって、カウンタ６のカウント値が
「５」（＝６−１）になったか否かが監視される。

【００２７】クロックサイクル「６」：コマンド生成部
５によって、アクティブコマンドＡａを発行した後、Ｃ
ＡＳレイテンシによって制約される３クロックサイクル
が経過したと判断され、バンクＡについての読み出しコ
マンドＲａがＳＤＲＡＭ２に発行される。

【００２８】クロックサイクル「８」：コマンド生成部
５によって、図４（Ｄ）に示すカウンタ６のカウント値
が「５」になったと判断される。

【００２９】クロックサイクル「９」：コマンド生成部
５によって、クロックサイクル「８」の判断に基づい
て、バンクＢについてのアクティブコマンドＡｂがＳＤ
ＲＡＭ２に発行される。また、コマンド生成部５は、カ
ウンタ７にカウント開始要求を発行する。これにより、
カウンタ７によって、クロック信号のパルスがカウント
される。また、コマンド生成部５によって、図４（Ｅ）
に示すカウンタ７のカウント値が監視される。本動作例
では、図３に示すように、バースト長が「１０」である
ことから、クロックサイクル「９」から８クロックサイ
クル後にプリチャージコマンドＰａを発行し、クロック
サイクル「９」から９クロックサイクル後にプリチャー
ジコマンドＰｂを発行するように、コマンド生成部５に
よって、カウンタ７のカウント値が「８」（＝１０−
２）になったか否かが監視される。また、ＳＤＲＡＭ２
のバンクＡについての読み出しコマンドＲａを発行後、
３クロックサイクル経過した当該クロックサイクル
「９」で、バンクＡからデータ処理部８へのデータの出
力が開始する。すなわち、クロックサイクル「９」〜
「１４」で、それぞれデータＤａ１〜Ｄａ６が、バンク
Ａからデータ処理部８に出力される。当該データＤａ１
〜Ｄａ６は、データ処理部８を介して転送要求部３に出
力される。

【００３０】クロックサイクル「１２」：コマンド生成
部５によって、アクティブコマンドＡｂを発行した後、
ＣＡＳレイテンシによって制約される３クロックサイク
ルが経過したと判断され、バンクＢについての読み出し
コマンドＲｂがＳＤＲＡＭ２に発行される。

【００３１】クロックサイクル「１５」：ＳＤＲＡＭ２
のバンクＢについての読み出しコマンドＲｂを発行後、
３クロックサイクル経過した当該クロックサイクル「１
５」で、バンクＢからデータ処理部８へのデータの出力
が開始する。すなわち、クロックサイクル「１５」〜
「１８」に、それぞれデータＤｂ１〜Ｄｂ４が、バンク
Ｂからデータ処理部８に出力される。当該データＤｂ１
〜Ｄｂ４は、データ処理部８を介して転送要求部３に出
力される。

【００３２】クロックサイクル「１６」：コマンド生成
部５によって、図４（Ｅ）に示すカウンタ７のカウント
値が「８」になったと判断される。

【００３３】クロックサイクル「１７」：コマンド生成
部５によって、クロックサイクル「１６」の判断に基づ
いて、ＳＤＲＡＭ２にバンクＡについてのプリチャージ
コマンドＰａが発行される。これにより、ＳＤＲＡＭ２
のバンクＡのプリチャージ動作が行われる。

【００３４】クロックサイクル「１８」：コマンド生成
部５によって、ＳＤＲＡＭ２にバンクＢについてのプリ
チャージコマンドＰｂが発行される。これにより、ＳＤ
ＲＡＭ２のバンクＢのプリチャージ動作が行われる。

【００３５】以上説明したように、メモリ装置１によれ
ば、図３に示すようにバースト長がバンクＡとＢに跨が
っている場合でも、図４（Ｃ）に示すように、ＳＤＲＡ
Ｍ２に対してのデータ読み出しを連続して行うことがで
きる。

【００３６】〔第２の動作例〕本動作例では、転送要求
部３からコマンド生成部５に書き込みコマンドが発行さ
れ、コマンド生成部５からＳＤＲＡＭ２に発行される１
回の書き込み制御コマンドによって連続的にアクセスさ
れるバースト長内に、図５に示すように、Ａバンクに対
して書き込まれるデータＤａ１〜Ｄａ４とＢバンクに対
して書き込まれるデータＤｂ１〜Ｄｂ３とが含まれる場
合について説明する。また、当該動作例では、第１の動
作例と同様に、ＣＡＳレイテンシは３クロックサイクル
である。

【００３７】図６は、当該動作例を説明するためのタイ
ミングチャートである。メモリ装置１では、図６（Ａ）
に示すクロック信号を基準として動作タイミングが決定
される。以下、各クロックサイクルでの動作について説
明する。クロックサイクル「０」，「１」：コマンド生成部５か
らＳＤＲＡＭ２にそれぞれプリチャージコマンドＰａ，
Ｐｂが発行され、ＳＤＲＡＭ２のバンクＡ，Ｂでそれぞ
れプリチャージ動作が行われる。

【００３８】クロックサイクル「３」：プリチャージコ
マンドＰａの発行からＳＤＲＡＭ２のバンクＡのＣＡＳ
レイテンシによって決まる当該クロックサイクル「３」
で、コマンド生成部５からＳＤＲＡＭ２にバンクＡにつ
いてのアクティブコマンドＡａが発行される。また、コ
マンド生成部５は、カウンタ６にカウント開始要求を発
行する。これにより、カウンタ６によって、クロック信
号のパルスがカウントされる。また、コマンド生成部５
によって、図６（Ｄ）に示すカウンタ６のカウント値が
監視される。本動作例では、図５に示すように、バンク
ＡのデータがデータＤａ１〜Ｄａ４の４個であるため、
コマンド生成部５によって、カウンタ６のカウント値が
「３」（＝４−１）になったか否かが監視される。

【００３９】クロックサイクル「６」：コマンド生成部
５によって、アクティブコマンドＡａを発行した後、Ｃ
ＡＳレイテンシによって制約される３クロックサイクル
が経過したと判断され、バンクＡについての書き込みコ
マンドＷａがＳＤＲＡＭ２に発行される。これにより、
データ処理部８からＳＤＲＡＭ２に出力されたデータの
ＳＤＲＡＭ２のバンクＡへの書き込みが開始する。すな
わち、データ処理部８を介して転送要求部３から出力さ
れた、データＤａ１〜Ｄａ４が、クロックサイクル
「６」〜「９」で、ＳＤＲＡＭ２のバンクＡに書き込ま
れる。また、コマンド生成部５によって、図６（Ｄ）に
示すカウンタ６のカウント値が「３」になったと判断さ
れる。

【００４０】クロックサイクル「７」：コマンド生成部
５によって、クロックサイクル「６」の判断に基づい
て、バンクＢについてのアクティブコマンドＡｂがＳＤ
ＲＡＭ２に発行される。また、コマンド生成部５は、カ
ウンタ７にカウント開始要求を発行する。これにより、
カウンタ７によって、クロック信号のパルスがカウント
される。また、コマンド生成部５によって、図６（Ｅ）
に示すカウンタ７のカウント値が監視される。本動作例
では、図５に示すように、バースト長が「７」であるこ
とから、クロックサイクル「７」から５クロックサイク
ル後にプリチャージコマンドＰａを発行し、クロックサ
イクル「７」から６クロックサイクル後にプリチャージ
コマンドＰｂを発行するように、コマンド生成部５によ
って、カウンタ７のカウント値が「５」（＝７−２）に
なったか否かが監視される。

【００４１】クロックサイクル「１０」：コマンド生成
部５によって、アクティブコマンドＡｂを発行した後、
ＣＡＳレイテンシによって制約される３クロックサイク
ルが経過したと判断され、バンクＢについての書き込み
コマンドＷｂがＳＤＲＡＭ２に発行される。これによ
り、データ処理部８からＳＤＲＡＭ２に出力されたデー
タのＳＤＲＡＭ２のバンクＢへの書き込みが開始する。
すなわち、データ処理部８を介して転送要求部３から出
力された、データＤｂ１〜Ｄｂ３が、クロックサイクル
「１０」〜「１２」で、ＳＤＲＡＭ２のバンクＢに書き
込まれる。

【００４２】クロックサイクル「１１」：コマンド生成
部５によって、図６（Ｅ）に示すカウンタ７のカウント
値が「５」になったと判断される。

【００４３】クロックサイクル「１２」：コマンド生成
部５によって、クロックサイクル「１１」の判断に基づ
いて、ＳＤＲＡＭ２にバンクＡについてのプリチャージ
コマンドＰａが発行される。これにより、ＳＤＲＡＭ２
のバンクＡのプリチャージ動作が行われる。

【００４４】クロックサイクル「１３」：コマンド生成
部５によって、ＳＤＲＡＭ２にバンクＢについてのプリ
チャージコマンドＰｂが発行される。これにより、ＳＤ
ＲＡＭ２のバンクＢのプリチャージ動作が行われる。

【００４５】以上説明したように、メモリ装置１によれ
ば、図５に示すようにバースト長がバンクＡとＢに跨が
っている場合でも、図６（Ｃ）に示すように、ＳＤＲＡ
Ｍ２に対してのデータ書き込みを連続して行うことがで
きる。

【００４６】〔第３の動作例〕本動作例では、転送要求
部３からコマンド生成部５に読み出しコマンドが発行さ
れ、コマンド生成部５からＳＤＲＡＭ２に発行される１
回の読み出し制御コマンドによって連続的にアクセスさ
れるバースト長「７」内に、図７に示すように、Ａバン
クのデータＤａ１〜Ｄａ３とＢバンクのデータＤｂ１〜
Ｄｂ４とが含まれる場合について説明する。また、本動
作例では、ＳＤＲＡＭ２のＣＡＳレイテンシが、２クロ
ックサイクルの場合を例示する。

【００４７】図８は、当該動作例を説明するためのタイ
ミングチャートである。メモリ装置１では、図８（Ａ）
に示すクロック信号を基準として動作タイミングが決定
される。以下、各クロックサイクルでの動作について説
明する。クロックサイクル「０」，「１」：コマンド生成部５か
らＳＤＲＡＭ２にそれぞれプリチャージコマンドＰａ，
Ｐｂが発行され、ＳＤＲＡＭ２のバンクＡ，Ｂでそれぞ
れプリチャージ動作が行われる。

【００４８】クロックサイクル「２」：プリチャージコ
マンドＰａの発行からＳＤＲＡＭ２のバンクＡのＣＡＳ
レイテンシによって決まる当該クロックサイクル「２」
で、コマンド生成部５からＳＤＲＡＭ２にバンクＡにつ
いてのアクティブコマンドＡａが発行される。また、コ
マンド生成部５は、カウンタ６にカウント開始要求を発
行する。これにより、カウンタ６によって、クロック信
号のパルスがカウントされる。また、コマンド生成部５
によって、図８（Ｄ）に示すカウンタ６のカウント値が
監視される。本動作例では、図７に示すように、バンク
ＡのデータがデータＤａ１〜Ｄａ６の３個であるため、
コマンド生成部５によって、カウンタ６のカウント値が
「２」（＝３−１）になったか否かが監視される。

【００４９】クロックサイクル「４」：コマンド生成部
５によって、アクティブコマンドＡａを発行した後、Ｃ
ＡＳレイテンシによって制約される２クロックサイクル
が経過したと判断され、バンクＡについての読み出しコ
マンドＲａがＳＤＲＡＭ２に発行される。また、コマン
ド生成部５によって、図８（Ｄ）に示すカウンタ６のカ
ウント値が「２」になったと判断される。

【００５０】クロックサイクル「５」：コマンド生成部
５によって、クロックサイクル「４」の判断に基づい
て、バンクＢについてのアクティブコマンドＡｂがＳＤ
ＲＡＭ２に発行される。また、コマンド生成部５は、カ
ウンタ７にカウント開始要求を発行する。これにより、
カウンタ７によって、クロック信号のパルスがカウント
される。また、コマンド生成部５によって、図８（Ｅ）
に示すカウンタ７のカウント値が監視される。本動作例
では、図７に示すように、バースト長が「７」であるこ
とから、クロックサイクル「５」から６クロックサイク
ル後にプリチャージコマンドＰａを発行し、クロックサ
イクル「５」から７クロックサイクル後にプリチャージ
コマンドＰｂを発行するように、コマンド生成部５によ
って、カウンタ７のカウント値が「６」（＝７−１）に
なったか否かが監視される。

【００５１】クロックサイクル「６」ＳＤＲＡＭ２のバンクＡについての読み出しコマンドＲ
ａを発行後、２クロックサイクル経過した当該クロック
サイクル「６」で、バンクＡから読み出されデータのデ
ータ処理部８への出力が開始する。すなわち、クロック
サイクル「６」〜「８」で、それぞれデータＤａ１〜Ｄ
ａ３が、バンクＡからデータ処理部８に出力される。当
該データＤａ１〜Ｄａ３は、データ処理部８を介して転
送要求部３に出力される。

【００５２】クロックサイクル「７」：コマンド生成部
５によって、アクティブコマンドＡｂを発行した後、Ｃ
ＡＳレイテンシによって制約される２クロックサイクル
が経過したと判断され、バンクＢについての読み出しコ
マンドＲｂがＳＤＲＡＭ２に発行される。

【００５３】クロックサイクル「９」：ＳＤＲＡＭ２の
バンクＢについての読み出しコマンドＲｂを発行後、２
クロックサイクル経過した当該クロックサイクル「９」
で、バンクＢからデータ処理部８へのデータの出力が開
始する。すなわち、クロックサイクル「９」〜「１２」
で、それぞれデータＤｂ１〜Ｄｂ４が、バンクＢからデ
ータ処理部８に出力される。当該データＤｂ１〜Ｄｂ４
は、データ処理部８を介して転送要求部３に出力され
る。

【００５４】クロックサイクル「１０」：コマンド生成
部５によって、図８（Ｅ）に示すカウンタ７のカウント
値が「６」になったと判断される。

【００５５】クロックサイクル「１１」：コマンド生成
部５によって、クロックサイクル「１０」の判断に基づ
いて、ＳＤＲＡＭ２にバンクＡについてのプリチャージ
コマンドＰａが発行される。これにより、ＳＤＲＡＭ２
のバンクＡのプリチャージ動作が行われる。

【００５６】クロックサイクル「１２」：コマンド生成
部５によって、ＳＤＲＡＭ２にバンクＢについてのプリ
チャージコマンドＰｂが発行される。これにより、ＳＤ
ＲＡＭ２のバンクＢのプリチャージ動作が行われる。

【００５７】以上説明したように、メモリ装置１によれ
ば、図７に示すようにバースト長がバンクＡとＢに跨が
っている場合でも、図８（Ｃ）に示すように、ＳＤＲＡ
Ｍ２に対してのデータ読み出しを連続して行うことがで
きる。

【００５８】〔第４の動作例〕本動作例では、転送要求
部３からコマンド生成部５に書き込みコマンドが発行さ
れ、コマンド生成部５からＳＤＲＡＭ２に発行される１
回の書き込み制御コマンドによって連続的にアクセスさ
れるバースト長内に、図７に示すように、Ａバンクに対
して書き込まれるデータＤａ１〜Ｄａ３とＢバンクに対
して書き込まれるデータＤｂ１〜Ｄｂ４とが含まれる場
合について説明する。また、当該動作例では、第３の動
作例と同様に、ＣＡＳレイテンシは２クロックサイクル
である。

【００５９】図９は、当該動作例を説明するためのタイ
ミングチャートである。メモリ装置１では、図９（Ａ）
に示すクロック信号を基準として動作タイミングが決定
される。以下、各クロックサイクルでの動作について説
明する。クロックサイクル「０」，「１」：コマンド生成部５か
らＳＤＲＡＭ２にそれぞれプリチャージコマンドＰａ，
Ｐｂが発行され、ＳＤＲＡＭ２のバンクＡ，Ｂでそれぞ
れプリチャージ動作が行われる。

【００６０】クロックサイクル「２」：プリチャージコ
マンドＰａの発行からＳＤＲＡＭ２のバンクＡのＣＡＳ
レイテンシによって決まる当該クロックサイクル「２」
で、コマンド生成部５からＳＤＲＡＭ２にバンクＡにつ
いてのアクティブコマンドＡａが発行される。また、コ
マンド生成部５は、カウンタ６にカウント開始要求を発
行する。これにより、カウンタ６によって、クロック信
号のパルスがカウントされる。また、コマンド生成部５
によって、図９（Ｄ）に示すカウンタ６のカウント値が
監視される。本動作例では、図７に示すように、バンク
ＡのデータがデータＤａ１〜Ｄａ３の３個であるため、
コマンド生成部５によって、カウンタ６のカウント値が
「２」（＝３−１）になったか否かが監視される。

【００６１】クロックサイクル「４」：コマンド生成部
５によって、アクティブコマンドＡａを発行した後、Ｃ
ＡＳレイテンシによって制約される２クロックサイクル
が経過したと判断され、バンクＡについての書き込みコ
マンドＷａがＳＤＲＡＭ２に発行される。これにより、
データ処理部８からＳＤＲＡＭ２に出力されたデータの
ＳＤＲＡＭ２のバンクＡへの書き込みが開始する。すな
わち、データ処理部８を介して転送要求部３から出力さ
れた、データＤａ１〜Ｄａ３が、クロックサイクル
「４」〜「６」で、ＳＤＲＡＭ２のバンクＡに書き込ま
れる。また、コマンド生成部５によって、図９（Ｄ）に
示すカウンタ６のカウント値が「２」になったと判断さ
れる。

【００６２】クロックサイクル「５」：コマンド生成部
５によって、クロックサイクル「４」の判断に基づい
て、バンクＢについてのアクティブコマンドＡｂがＳＤ
ＲＡＭ２に発行される。また、コマンド生成部５は、カ
ウンタ７にカウント開始要求を発行する。これにより、
カウンタ７によって、クロック信号のパルスがカウント
される。また、コマンド生成部５によって、図９（Ｅ）
に示すカウンタ７のカウント値が監視される。本動作例
では、図５に示すように、バースト長が「７」であるこ
とから、クロックサイクル「５」から５クロックサイク
ル後にプリチャージコマンドＰａを発行し、クロックサ
イクル「５」から６クロックサイクル後にプリチャージ
コマンドＰｂを発行するように、コマンド生成部５によ
って、カウンタ７のカウント値が「５」（＝７−２）に
なったか否かが監視される。

【００６３】クロックサイクル「７」：コマンド生成部
５によって、アクティブコマンドＡｂを発行した後、Ｃ
ＡＳレイテンシによって制約される２クロックサイクル
が経過したと判断され、バンクＢについての書き込みコ
マンドＷｂがＳＤＲＡＭ２に発行される。これにより、
データ処理部８からＳＤＲＡＭ２に出力されたデータの
ＳＤＲＡＭ２のバンクＢへの書き込みが開始する。すな
わち、データ処理部８を介して転送要求部３から出力さ
れた、データＤｂ１〜Ｄｂ４が、クロックサイクル
「７」〜「１０」で、ＳＤＲＡＭ２のバンクＢに書き込
まれる。

【００６４】クロックサイクル「９」：コマンド生成部
５によって、カウンタ７のカウント値が「５」になった
と判断される。

【００６５】クロックサイクル「１０」：コマンド生成
部５によって、クロックサイクル「９」の判断に基づい
て、ＳＤＲＡＭ２にバンクＡについてのプリチャージコ
マンドＰａが発行される。これにより、ＳＤＲＡＭ２の
バンクＡのプリチャージ動作が行われる。

【００６６】クロックサイクル「１１」：コマンド生成
部５によって、ＳＤＲＡＭ２にバンクＢについてのプリ
チャージコマンドＰｂが発行される。これにより、ＳＤ
ＲＡＭ２のバンクＢのプリチャージ動作が行われる。

【００６７】このように、メモリ装置１によれば、図７
に示すようにバースト長がバンクＡとＢに跨がっている
場合でも、図９（Ｃ）に示すように、ＳＤＲＡＭ２に対
してのデータ書き込みを連続して行うことができる。

【００６８】以上説明したように、メモリ装置１によれ
ば、バースト長がバンクＡとＢに跨がっている場合で
も、ＳＤＲＡＭ２に対してのデータの読み出し動作およ
び書き込み動作を連続して行うことができる。そのた
め、メモリ装置１によれば、バンクに対してのアクセス
パターンに制約を設けなくても、プリチャージ動作によ
るアクセス遅延を隠蔽して高い転送レートを得ることが
できる。その結果、ＳＤＲＡＭ２の記憶領域を有効に使
用できる。すなわち、メモリ装置１によれば、コマンド
生成部５による制御コマンドの発行を、ＣＡＳレイテン
シなどに対して最適化できる。

【００６９】本発明は上述した実施形態には限定されな
い。具体的には、本発明では、バースト長、ＣＡＳレイ
テンシおよびバンク数は上述したものには限定されな
い。

【００７０】

【発明の効果】以上説明したように、本発明によれば、
複数のバンクを有し、前記バンク内のマトリクス状に配
設されたメモリセルに対してのアクセスを、クロック信
号を使用してバースト転送を用いて同期型メモリ（ＳＤ
ＲＡＭ）を用いた場合に、転送レートの向上および記憶
領域の有効利用の双方を図ることができる。

【図面の簡単な説明】

【図１】図１は、本発明の実施形態のメモリ装置の機能
ブロック図である。

【図２】図２は、図１に示すＳＤＲＡＭのバンク構成を
説明するための図である。

【図３】図３は、図１に示すメモリ装置の第１の動作例
の読み出し動作において、バースト長内に含まれるデー
タを説明するための図である。

【図４】図４は、ＣＡＳレイテンシが３クロックサイク
ルで、図３に示すデータをバースト転送して読み出しを
行う場合の図１に示すメモリ装置の動作例を説明するた
めのタイミングチャートである。

【図５】図５は、図１に示すメモリ装置の第２の動作例
の書き込み動作において、バースト長内に含まれるデー
タを説明するための図である。

【図６】図６は、ＣＡＳレイテンシが３クロックサイク
ルで、図５に示すデータをバースト転送して書き込みを
行う場合の図１に示すメモリ装置の動作例を説明するた
めのタイミングチャートである。

【図７】図７は、図１に示すメモリ装置の第３の動作例
の読み出し動作において、バースト長内に含まれるデー
タを説明するための図である。

【図８】図８は、ＣＡＳレイテンシが２クロックサイク
ルで、図７に示すデータをバースト転送して読み出しを
行う場合の図１に示すメモリ装置の動作例を説明するた
めのタイミングチャートである。

【図９】図９は、ＣＡＳレイテンシが２クロックサイク
ルで、図７に示すデータをバースト転送して書き込みを
行う場合の図１に示すメモリ装置の動作例を説明するた
めのタイミングチャートである。

【符号の説明】

１…メモリ装置、２…ＳＤＲＡＭ、３…転送要求部、４
…アドレス生成部、５…コマンド生成部、６，７…カウ
ンタ、８…データ処理部

Claims

【特許請求の範囲】

【請求項１】複数のバンクを有し、前記バンク内にマト
リクス状に配設されたメモリセルに対してのアクセス
を、クロック信号を基準としたバースト転送によって行
う同期型メモリを制御するメモリ制御装置であって、１回の前記バースト転送が複数の前記バンクに対しての
アクセスを伴う場合に、ワード線を活性化させることを
指示するアクティブコマンドを一の前記バンクに対して
発行するタイミングを基準として、前記クロック信号に
よって規定されるクロックサイクルをカウントするカウ
ンタと、前記アクティブコマンドを前記一のバンクに対して発行
し、他の前記バンクに対してのアクセスが前記一のバン
クに対してのアクセスと連続して行われるように、前記
カウンタのカウント値と前記１回のバースト転送で前記
一のバンクに対してアクセスするデータ数と予め決めら
れたＣＡＳレイテンシとを用いて決定したタイミング
で、前記他のバンクに対してアクティブコマンドを発行
するコマンド生成手段とを有するメモリ制御装置。
【請求項２】前記カウンタを第１のカウンタとした場合
に、前記他のバンクに対してアクティブコマンドを発行
するタイミングを基準として前記クロックサイクルをカ
ウントする第２のカウンタをさらに有し、前記コマンド生成手段は、前記バースト転送による前記複数のバンクに対してのア
クセスに影響を与えないように、前記第２のカウンタの
カウント値と前記バースト転送のバースト長とを用いて
決定したタイミングで、前記一のバンクおよび前記他の
バンクにそれぞれプリチャージコマンドを発行する請求
項１に記載のメモリ制御装置。
【請求項３】前記バースト転送によって前記同期型メモ
リにアクセスする際に用いるアドレスを生成するアドレ
ス生成回路をさらに有する請求項１に記載のメモリ制御
装置。
【請求項４】前記コマンド生成回路は、前記バンクに対
してのアクセスが読み出しである場合に、前記一のバン
クに対しての前記アクティブコマンドを発行してから前
記ＣＡＳレイテンシによって規定されるクロックサイク
ル経過後に、前記一のバンクに対してデータ線の電位を
読み取ることを指示する読み出しコマンドを発行し、前
記他のバンクに対しての前記アクティブコマンドを発行
してから前記ＣＡＳレイテンシによって規定されるクロ
ックサイクル経過後に、前記他のバンクに対して読み出
しコマンドを発行する請求項１に記載のメモリ制御装
置。
【請求項５】前記コマンド生成回路は、前記バンクに対
してのアクセスが書き込みである場合に、前記一のバン
クに対しての前記アクティブコマンドを発行してから前
記ＣＡＳレイテンシによって規定されるクロックサイク
ル経過後に、前記一のバンクに対してデータ線に書き込
みデータに応じた電位を印加することを指示する書き込
みコマンドを発行し、前記他のバンクに対しての前記ア
クティブコマンドを発行してから前記ＣＡＳレイテンシ
によって規定されるクロックサイクル経過後に、前記他
のバンクに対して書き込みコマンドを発行する請求項１
に記載のメモリ制御装置。
【請求項６】複数のバンクを有し、前記バンク内にマト
リクス状に配設されたメモリセルに対してのアクセス
を、クロック信号を基準としたバースト転送によって行
う同期型メモリと、１回の前記バースト転送が複数の前記バンクに対しての
アクセスを伴う場合に、ワード線を活性化させることを
指示するアクティブコマンドを一の前記バンクに対して
発行するタイミングを基準として、前記クロック信号に
よって規定されるクロックサイクルをカウントするカウ
ンタと、前記アクティブコマンドを前記一のバンクに対して発行
し、他の前記バンクに対してのアクセスが前記一のバン
クに対してのアクセスと連続して行われるように、前記
カウンタのカウント値と前記１回のバースト転送で前記
一のバンクに対してアクセスするデータ数と予め決めら
れたＣＡＳレイテンシとを用いて決定してタイミング
で、前記他のバンクに対してアクティブコマンドを発行
するコマンド生成手段とを有するメモリ装置。
【請求項７】前記カウンタを第１のカウンタとした場合
に、前記他のバンクに対してアクティブコマンドを発行
するタイミングを基準として前記クロックサイクルをカ
ウントする第２のカウンタをさらに有し、前記コマンド生成手段は、前記バースト転送による前記複数のバンクに対してのア
クセスに影響を与えないように、前記第２のカウンタの
カウント値と前記バースト転送のバースト長とを用いて
決定したタイミングで、前記一のバンクおよび前記他の
バンクにそれぞれプリチャージコマンドを発行する請求
項６に記載のメモリ装置。
【請求項８】前記バースト転送によって前記同期型メモ
リにアクセスする際に用いるアドレスを生成するアドレ
ス生成回路をさらに有する請求項６に記載のメモリ装
置。
【請求項９】複数のバンクを有し、前記バンク内にマト
リクス状に配設されたメモリセルに対してのアクセス
を、クロック信号を基準としたバースト転送によって行
う同期型メモリを制御するメモリ制御方法であって、１回の前記バースト転送が複数の前記バンクに対しての
アクセスを伴う場合に、ワード線を活性化させることを
指示するアクティブコマンドを一の前記バンクに対して
発行するタイミングを基準として、前記クロック信号に
よって規定されるクロックサイクルをカウントしてカウ
ント値を生成し、前記アクティブコマンドを前記一のバンクに対して発行
し、他の前記バンクに対してのアクセスが前記一のバンクに
対してのアクセスと連続して行われるように、前記カウ
ント値と前記１回のバースト転送で前記一のバンクに対
してアクセスするデータ数と予め決められたＣＡＳレイ
テンシとを用いて決定したタイミングで、前記他のバン
クに対してアクティブコマンドを発行するメモリ制御方
法。
【請求項１０】前記カウント値を第１のカウント値とし
た場合に、前記他のバンクに対してアクティブコマンド
を発行するタイミングを基準として前記クロックサイク
ルをカウントして第２のカウント値を生成し、前記バースト転送による前記複数のバンクに対してのア
クセスに影響を与えないように、前記第２のカウント値
と前記バースト転送のバースト長とを用いて決定したタ
イミングで、前記一のバンクおよび前記他のバンクにそ
れぞれプリチャージコマンドを発行する請求項９に記載
のメモリ制御方法。
【請求項１１】前記バンクに対してのアクセスが読み出
しである場合に、前記一のバンクに対しての前記アクテ
ィブコマンドを発行してから前記ＣＡＳレイテンシによ
って規定されるクロックサイクル経過後に、前記一のバ
ンクに対してデータ線の電位を読み取ることを指示する
読み出しコマンドを発行し、前記他のバンクに対しての前記アクティブコマンドを発
行してから前記ＣＡＳレイテンシによって規定されるク
ロックサイクル経過後に、前記他のバンクに対して読み
出しコマンドを発行する請求項９に記載のメモリ制御方
法。
【請求項１２】前記バンクに対してのアクセスが書き込
みである場合に、前記一のバンクに対しての前記アクテ
ィブコマンドを発行してから前記ＣＡＳレイテンシによ
って規定されるクロックサイクル経過後に、前記一のバ
ンクに対してデータ線に書き込みデータに応じた電位を
印加することを指示する書き込みコマンドを発行し、前記他のバンクに対しての前記アクティブコマンドを発
行してから前記ＣＡＳレイテンシによって規定されるク
ロックサイクル経過後に、前記他のバンクに対して書き
込みコマンドを発行する請求項９に記載のメモリ制御方
法。