CN111556994B - 命令控制系统、车辆、命令控制方法及非瞬态计算机可读介质 - Google Patents

命令控制系统、车辆、命令控制方法及非瞬态计算机可读介质 Download PDF

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Abstract

本公开提供一种能够最佳地设定针对不同的访问请求的RAS命令和CAS命令各自的输出定时的命令控制系统。在命令控制系统中,在从基准时间点开始的循环周期(T1)即第一循环期间(例如T13)设定有第二RAS命令(例如ACT21)的输出定时(例如t21)的情况下,基于是否在从基准时间点起向后连续的固定数量的循环周期(T1)即第二循环期间(例如T13~T17)设定有第一CAS命令(例如RD13)的输出定时(例如t13),来决定是否在第一循环期间(T13)向存储装置输出第二RAS命令(例如ACT21)。

Description

命令控制系统、车辆、命令控制方法及非瞬态计算机可读介质
技术领域
本公开一般涉及一种命令控制系统、车辆、命令控制方法以及非瞬态计算机可读介质,更详细地说,涉及一种向存储装置输出RAS(Row Address Strobe:行地址选通)命令和CAS(Column Address Strobe:列地址选通)命令的命令控制系统、搭载了该命令控制系统的车辆、命令控制方法以及非瞬态计算机可读介质。
背景技术
专利文献1公开了依据LPDDR4(Low Power Double Data Rate 4:低功耗双数据速率4)标准的存储器控制器。该存储器控制器基于LPDDR4标准,来对存储器进行数据的写入和读出。在LPDDR4标准中,关于从存储器控制器向存储器输出的命令(激活命令、写命令和读命令),输出一个命令需要4个循环期间(1个循环周期的4倍的期间)。输出预充电命令需要2个循环期间(1个循环周期的2倍的期间)。之后,将激活命令和预充电命令称为RAS命令。将写命令和读命令称为CAS命令。
在专利文献1所记载的存储器控制器中,存在以下情况:在针对某个访问请求设定了输出定时的两个CAS命令之间的间隔(例如4个循环期间),设定针对其它的访问请求的RAS命令的输出定时。在该情况下,存在上述的RAS命令的输出定时被设定于上述的两个CAS命令之间的4个循环期间中的除第一个循环期间以外(例如第二个)的循环周期的情况。在该情况下,RAS命令与上述两个CAS命令中的后侧的CAS命令发生干扰。像这样,在命令长度是1个循环周期的多倍的长度的情况下,存在不同的访问请求的命令之间产生干扰的情况。
现有技术文献
专利文献
专利文献1:日本特开2017-97618号公报
发明内容
本公开鉴于上述事由,目的在于提供一种能够互不干扰地设定针对互不相同的访问请求的RAS命令和CAS命令各自的输出定时的命令控制系统、搭载了命令控制系统的车辆、命令控制方法以及非瞬态计算机可读介质。
本公开的一个方式所涉及的命令控制系统具备设定部和调停部。所述设定部接受用于访问存储装置的第一访问请求和第二访问请求。所述设定部基于重复循环周期的时钟信号,来设定针对所述第一访问请求的第一RAS命令和第一CAS命令各自的输出定时。所述设定部设定针对所述第二访问请求的第二RAS命令和第二CAS命令各自的输出定时。所述调停部对所述第一CAS命令的输出定时和所述第二RAS命令的输出定时进行调停。所述第二RAS命令的命令长度是所述循环周期的多倍的长度。在从基准时间点开始的所述循环周期即第一循环期间设定有所述第二RAS命令的输出定时的情况下,所述调停部基于是否在从所述基准时间点起向后连续的固定数量的所述循环周期即第二循环期间设定有所述第一CAS命令的输出定时,来决定是否在所述第一循环期间向所述存储装置输出所述第二RAS命令。
本公开的一个方式所涉及的车辆具备所述命令控制系统和车辆主体。所述车辆主体搭载了所述命令控制系统。
本公开的一个方式所涉及的命令控制方法具备设定处理和调停处理。在所述设定处理中,接受用于访问存储装置的第一访问请求和第二访问请求。在所述设定处理中,基于重复循环周期的时钟信号,来设定针对所述第一访问请求的第一RAS命令和第一CAS命令各自的输出定时。在所述设定处理中,设定针对所述第二访问请求的第二RAS命令和第二CAS命令各自的输出定时。在所述调停处理中,对所述第一CAS命令的输出定时和所述第二RAS命令的输出定时进行调停。所述第二RAS命令的命令长度是所述循环周期的多倍的长度。在所述调停处理中,在从基准时间点开始的第一循环期间设定有所述第二RAS命令的输出定时的情况下,基于是否在从所述基准时间点起向后连续的固定数量的循环周期即第二循环期间设定有所述第一CAS命令的输出定时,来决定是否在所述第一循环期间向所述存储装置输出所述第二RAS命令。
本公开的一个方式所涉及的非瞬态计算机可读介质是记录有用于使至少一个处理器执行所述命令控制方法的程序的非瞬态计算机可读介质。
附图说明
图1是本实施方式所涉及的命令控制系统的结构图。
图2的A是对使第一CAS命令优先的情况下的命令的输出定时的设定方式进行说明的说明图。图2的B是对第二RAS命令和第一CAS命令不发生干扰的情况下的命令的输出定时的设定方式进行说明的说明图。
图3是说明调停部主体的动作的流程图。
图4是对变形例2所涉及的命令控制系统中的使第二RAS命令优先的情况下的命令的输出定时的设定方式进行说明的说明图。
图5是说明变形例2所涉及的命令控制系统的调停部主体的动作的流程图。
图6是变形例3所涉及的命令控制系统的结构图。
具体实施方式
(实施方式)
如图1所示,本实施方式所涉及的命令控制系统1是根据访问请求向存储装置2输出命令、从而对存储装置2进行数据的写入和读入的系统。本实施方式中使用的命令是具有时钟信号CL1的循环周期T1(参照图2的A)的多倍(例如4倍)的命令长度的命令(即多循环的命令(multicycle command))。
此外,在本实施方式中,上述的命令长度是循环周期T1的4倍,但不限定于4倍,如果是2倍以上则可以是任意倍。时钟信号CL1是用于规定命令控制系统1的动作的定时的信号,是重复固定的循环周期T1的信号。
命令控制系统1例如能够作为对车载用的存储装置或者便携终端用的存储装置进行控制的控制装置来使用。更详细地说,在对车辆用的存储装置进行控制的情况下,命令控制系统1能够作为对处理部所使用的存储装置进行控制的控制装置来使用,该处理部对搭载于车辆的各种传感器的检测值进行处理。
如图1所示,命令控制系统1具备存储装置2、变换部3以及调停部4。存储装置2、变换部3以及调停部4根据时钟信号同步地进行动作。
存储装置2是能够根据命令来进行数据的读入和写入的控制的存储装置。存储装置2具有多个存储体(bank)5。多个存储体5是能够彼此同时(并行)地被访问的存储区域。访问是指进行数据的读出或者写入。存储装置2例如是DRAM(Dynamic Random AccessMemory:动态随机存取存储器),可以是依据LPDDR4(Low Power Double Data Rate 4:低功耗双数据速率4)标准的DRAM。
各存储体5具有存储体编号。各存储体5能够通过被指定存储体编号来进行确定。各存储体5具有多个存储单元。存储单元是存储数据的存储元件。多个存储单元以矩阵状的存储单元排列来配置。各存储单元能够通过被指定存储单元排列的行(也称为row)和列(也称为column)来进行确定。
变换部3接受来自外部的访问请求,并将该访问请求变换为用于控制存储装置2的命令。即,变换部3设定针对接受到的访问请求的命令。更详细地说,变换部3针对接受到的访问请求,设定执行该访问请求所需要的一系列的命令的输出定时。命令的输出定时是从调停部4向存储装置2输出命令的定时,是命令的前端在时钟信号上的位置(即命令的输出开始时间点的位置)。
变换部3具备接收部7和设定部8。
接收部7是接收来自外部的访问请求的电路。接收部7经由总线12来与1个以上(在图1中为多个)的主装置(master)11连接。接收部7经由总线12来从多个主装置11接收访问请求。访问请求是读出请求或者写入请求。读出请求是指示从存储装置2读出数据的请求。写入请求是指示向存储装置2写入数据的请求。
主装置11例如是控制外部的装置的处理器(例如CPU(Central Processing Unit:中央处理单元)或者进行各种处理的处理电路(影像处理电路等)。
访问请求包含各种信息。各种信息例如包含存储体编号信息、行地址及列地址的信息、传送大小、优先级信息。或者,可以是,各种信息例如包含逻辑地址信息和传送大小,由变换部3例如变换为存储体编号信息、行地址及列地址的信息、以及优先级信息。存储体编号信息是成为访问请求的对象的存储体5的存储体编号。行地址及列地址的信息是成为访问请求的对象的存储单元的行地址及列地址的信息。此外,在访问请求为写入请求的情况下,从主装置11与访问请求一同发送要向存储装置2写入的数据。优先级信息是表示执行访问请求时的优先级的信息。传送大小是表示向存储装置2写入或者从存储装置2读出的数据的大小的信息。在接收到多个访问请求的情况下,变换部3按照优先级由高到低的顺序处理访问请求。
设定部8针对由接收部7接收到的访问请求,基于访问请求中包含的各种信息,来对每个存储体5设定用于执行访问请求的一系列的命令的输出定时。
例如在为DRAM的情况下,命令是RAS(Row Address Strobe)命令和CAS(ColumnAddress Strobe)命令。RAS命令是激活命令和预充电命令的总称。CAS命令是写命令和读命令的总称。激活命令是用于在存储装置2中打开要访问的存储体5的命令。预充电命令是用于在存储装置2中关闭已访问的存储体5的命令。写命令是指示向存储装置2写入数据的命令。读命令是指示从存储装置2读出数据的命令。
此外,在存储装置2为DRAM的情况下,按照DRAM的规定,确保向相同的存储体5输出的在时间序列上相邻的命令的输出定时具有预先决定的间隔(例如8个循环期间(1个循环周期T1的8倍的期间))。但是,在向互不相同的存储体5输出的RAS命令与CAS命令的输出定时之间没有上述的规定,因此对不同的存储体5设定的命令的输出定时有时会彼此干扰。为了对该干扰进行调停而具备调停部4。
调停部4是对由设定部8设定的输出定时进行调停、并在调停后的输出定时向存储装置2输出命令的电路。此外,调停是指对彼此干扰的两个命令的输出定时赋予优先顺位、从而进行调整使它们不彼此干扰。
调停部4具有调停部主体15和输出部16。
调停部主体15是对由设定部8设定的输出定时进行调停的电路。更详细地说,将访问互不相同的存储体5的两个访问请求设为第一访问请求和第二访问请求。在设定部8中的输出定时的设定结果为针对第一访问请求的命令(例如CAS命令)的输出定时与针对第二访问请求的命令(例如RAS命令)的输出定时发生干扰的情况下,调停部主体15对这些命令的输出定时进行调停。
更详细地说,调停部主体15在上述调停时,使CAS命令的输出定时优先于RAS命令的定时。即,调停部主体15不变更CAS命令的输出定时,将RAS命令的输出定时变更到CAS命令的输出结束时间点以后的循环周期T1(例如从输出结束时间点开始的循环周期T1)。
输出部16在由设定部8设定的输出定时向存储装置2输出命令。但是,输出部16针对由调停部主体15调停了输出定时的命令,在调停后的输出定时向存储装置2输出。输出部16在向存储装置2输出命令时,以根据命令的种类而预先决定的命令长度(例如4个循环期间)向存储装置2输出命令。
此外,变换部3和调停部4例如由将CPU和存储器作为主结构的微型计算机(计算机系统)构成。换言之,变换部3和调停部4由具有CPU和存储器的计算机来实现,CPU执行存储器中保存的程序,由此计算机作为变换部3和调停部4发挥功能。程序预先被记录于存储器,但也可以通过因特网等电气通信线路来提供或者记录于存储卡等记录介质来提供。
参照图2的A和图2的B来详细地说明设定部8和调停部4各自的处理。
图2的A示出设定了用于执行第一访问请求的一系列的命令(激活命令ACT11、读命令RD12、…、读命令RD15)的输出定时t11、t12、…的状态。另外,图2的A示出设定了用于执行第二访问请求的一系列的命令中的开头的命令(激活命令ACT21)的输出定时t21的状态。
此外,命令ACT11、RD12、…的输出定时t11、t12、…是命令ACT11、RD12、…的例如前端在时钟信号CL1上的位置,被设定在1个循环周期T1的例如开始时间点。此外,在本实施方式中,输出定时被设定在1个循环周期T1的开始时间点,但也可以设定在结束时间点或者中间时间点。
第一访问请求和第二访问请求是访问互不相同的存储体5的访问请求。第一访问请求和第二访问请求例如是读出请求。用于执行第一访问请求的一系列的命令是激活命令ACT11、多个(例如4个)读命令RD12、RD13、RD14以及RD15。这些命令ACT11、RD12、…的输出定时t11、t12、…以该顺序彼此空出间隔地排列。在LPDDR4的情况下,相邻的两个读命令(例如读命令RD12、RD13的输出定时t12、13的间隔tCCD例如是8个循环期间。激活命令ACT11、读命令RD12~RD15各自的命令长度是4个循环期间(1个循环周期T1的4倍的期间)的长度。因而,从读命令(例如RD12)的输出结束时间点到下一个读命令(例如RD13)的输出开始时间点的间隔W1是4个循环期间的长度。
在图2的A中,假设激活命令ACT21的输出定时t21被设定部8设定在间隔W1内的4个循环周期T11~T14中的、按时间序列顺序数从第二个到第四个循环周期T12~T14中的任一个循环周期(例如第三个循环周期T13)的开始时间点的情况。在该情况下,由于激活命令ACT21的命令长度为4个循环期间,因此激活命令ACT21与其后的读命令RD13发生干扰。因此,在该情况下,激活命令ACT21的输出定时t21由调停部主体15变更到从其后的读命令RD13的输出结束时间点开始的循环周期T19的开始时间点。由此,激活命令ACT21恰好嵌于两个读命令RD13、RD14之间的间隔W3,从而不与两个读命令RD13、RD14发生干扰。因而,读命令RD13的输出定时t13不被延迟。
此外,在图2的A中,循环周期T11、T12、…是对循环周期T1是从哪个时间点开始的循环周期进行了区别的循环周期。
另外,在激活命令ACT21的输出定时t21由设定部8设定在间隔W1中的第一个循环周期T11的开始时间点的情况下,如图2的B所示,激活命令ACT21恰好嵌于间隔W1,从而不与其后的读命令RD13发生干扰。因此,在该情况下,不对激活命令ACT21变更其输出定时t21,输出定时t21被设定在第一个循环周期T11的开始时间点。
另外,将多个读命令RD11~RD14中的任一个读命令(例如RD13)的从输出开始时间点(输出定时)t13起到输出结束时间点为止之间的期间设为期间W2。在激活命令ACT21的输出定时t21被设定在期间W2内的4个循环周期T15~T18中的任一个循环周期(例如T16)的开始时间点的情况下,输出定时t21与读命令RD13发生干扰。因此,在该情况下,如图2的A所示,输出定时t21从循环周期T16被变更到从读命令RD13的输出结束时间点开始的循环周期T19的开始时间点。
调停部4的输出部16在由设定部8设定的输出定时,并且以预先决定的命令长度向存储装置2输出各命令。此时,输出部16针对由调停部主体15变更了输出定时的命令,在由调停部主体15变更后的输出定时向存储装置2输出。
如上所述,在由设定部8对输出定时的设定结果为激活命令ACT21与读命令RD13发生干扰的情况下,读命令RD13的输出定时t13优先于激活命令ACT21的输出定时t21。即,读命令RD13的输出定时t13不被变更,激活命令ACT21的输出定时t21被变更到从读命令RD13的输出结束时间点开始的循环周期T19。由此,抑制了在以针对第一访问请求的一系列的命令中包含的读命令DR11、RD12、…读出的数据DT11、DT12、…(参照图2的A)之间产生间隔(也称为气泡(日文:バブル))。此外,各数据DT11、DT12、…分别是以读命令RD11、RD12、…读出的数据。
此外,在图2的A和图2的B的例子中,例示了激活命令ACT21和读命令RD13发生干扰的情况,激活命令ACT21是RAS命令的一例,读命令RD13是CAS命令的一例。在本实施方式中,在RAS命令与CAS命令发生干扰的情况下,CAS命令的输出定时优先于RAS命令的输出定时。即,RAS命令的输出定时从由设定部8设定的循环周期T1被变更到从CAS命令的输出定时的输出结束时间点开始的循环周期T1。
参照图1来详细地说明用于实现用图2的A以及图2的B说明的动作的设定部8的处理。
如上所述,设定部8对每个存储体5设定向存储体5输出的一系列的命令的输出定时。在下面的说明中,例如假定以下情况:设定针对第一访问请求的一系列的命令的输出定时,之后设定针对第二访问请求的一系列的命令的输出定时。第一访问请求和第二访问请求是访问互不相同的存储体5的访问请求。将针对第一访问请求的上述的一系列的命令中包含的RAS命令和CAS命令也分别记载为第一RAS命令和第一CAS命令。将针对第二访问请求的上述的一系列的命令中包含的RAS命令和CAS命令也分别记载为第二RAS命令和第二CAS命令。
如图1所示,设定部8在时钟信号CL1的每个循环周期T1向调停部4输出第一信息J1和第二信息J2。设定部8例如通过并行传输来向调停部4输出第一信息J1和第二信息J2。
第一信息J1是与第二RAS命令的输出定时有关的信息。更详细地说,第一信息J1是表示是否在从当前时间点(基准时间点)开始的循环周期T1(第一循环期间)设定有第二RAS命令的输出定时的信息。第二信息J2是与第一CAS命令的输出期间有关的信息。
此外,在与第一CAS命令的输出期间有关的信息中还包含第一CAS命令的输出定时的信息。更详细地说,第二信息J2是表示是否在从当前时间点(基准时间点)起向后连续的固定数量的循环周期T1中的各个循环周期T1设定有第一CAS命令的输出期间的一部分的信息。此外,当前时间点是指设定部8进行处理的时间点。此外,设定部8与时钟信号CL1的各循环周期T1的例如开始时间点同步进行动作。第一CAS命令的输出期间是指从第一CAS命令的输出开始时间点起到输出结束时间点为止的期间。输出期间的开头是输出定时。
此外,设定部8基于设定部8设定的第二RAS命令的输出定时和第二RAS命令的命令长度,来生成第一信息J1。另外,设定部8基于设定部8设定的第一CAS命令的输出定时和第一CAS命令的命令长度,来生成第二信息J2。
上述的固定数量的循环周期T1的“固定数量”例如是比第二RAS命令的命令长度所能取的最大的长度除以循环周期T1而得到的值大1的数。具体地说,在本实施方式中,第二RAS命令的命令长度是4个循环期间(1个循环周期T1的4倍的期间),因此上述的固定数量为5。因而,第二信息J2是表示是否在从当前时间点向后连续的5个循环周期T1中的各个循环周期T1设定有第一CAS命令的输出期间的信息。
第二信息J2具有5个信息(第一到第五代信息J21~J25)。5个信息J21~25例如通过并行传输从设定部8输出到变换部3。第一代信息J21是表示是否在上述的5个循环周期T1中的第一个循环周期(即从当前时间点开始的循环周期)T1设定有第一CAS命令的输出期间的一部分的信息。同样,第二代信息J22、第三代信息J23、第四代信息J24以及第五代信息J25分别是表示是否在第二个、第三个、第四个以及第五个循环周期T1设定有第一CAS命令的输出期间的一部分的信息。
第一CAS命令的输出期间的开头表示第一CAS命令的输出定时。因而,通过在从第一个到第五个为止的循环周期T1中的第几个循环周期T1设定有第一CAS命令的输出期间的开头,知晓第一CAS命令的输出定时被设定在第几个循环周期T1。
[表1]
Figure GDA0002562023710000101
表1示出第一信息J1和第二信息J2的一例。更详细地说,表1示出图2的A的5个循环周期T11~T15中的各循环周期(的开始时间点)成为当前时间点的情况下的第一信息J1和第二信息J2的例子。表1的最上段的T11~T15表示当前时间点的循环周期。当前时间点的循环周期是指调停部主体15正在进行处理的时间点的循环周期,是从当前时间点开始的循环周期。在各循环周期T11~T15的下段(第二段)示出在该当前时间点的循环周期T1从设定部8向调停部4输出的第一信息J1的内容。并且,在第一信息J1的下段(第三段到第七段)示出在该当前时间点的循环周期T1从设定部8向调停部4输出的第二信息J2的内容(即第一到第五代信息J21~J25的内容)。
表1中的第二段(表示第一信息J1的内容的段)的“NOP”表示没有设定RAS命令的输出定时。“ACT”表示设定有激活命令(即第二RAS命令)的输出定时。表1中的第三段到第七段的各段的“NOP”表示没有设定CAS命令的输出期间。“RD”表示设定有读命令(即第一CAS命令)的输出期间。在表1的表示第二信息J2的内容的各段(第三段到第七段的各段)中,“NOP”的下段的“RD”表示读命令的输出期间的开头,表示读命令的输出定时(输出开始时间点)。另外,“NOP”的上段的“RD”表示读命令的输出期间的后尾,表示读命令的输出结束时间点。
如表1所示,在当前时间点例如为循环周期T11(的开始时间点)时,从设定部8向调停部4输出的第一信息J1的内容是“NOP”,第二信息J2的内容是从第一代信息J21到第四代信息J24为“NOP”,第五代信息J25为“RD”。在该情况下,根据第一信息J1的内容可知,在循环周期T11没有设定第二RAS命令的输出定时。根据第二信息J2的第一到第五代信息J21~J25的内容可知,在从当前时间点的循环周期T11开始数的第一个到第四个循环周期T11~T14的各个循环周期没有设定CAS命令的输出期间的一部分,在第五个循环周期T15设定有读命令的输出期间的开头(即输出定时)。
接着,对用于实现用图2的A和图2的B说明的动作的调停部4的处理进行说明。在下面的说明中,第一循环期间是指从当前时间点开始的循环周期T1。第二循环期间是指从当前时间点起向后连续的固定数量的(例如5个)循环周期T1。第三循环期间是指在第二循环期间中设定有第一CAS命令的输出定时的循环周期T1。例如在图2的A中,在循环周期T11为第一循环期间的情况下,第二循环期间是5个循环周期T11~T15。在第一CAS命令(例如RD13)的输出定时(例如t13)被设定在循环周期T15的情况下,循环周期T15为第三循环期间。
调停部4的调停部主体15基于从设定部8输出的第一信息J1和第二信息J2,对第一CAS命令的输出定时和第二RAS命令的输出定时进行调停。此时,调停部主体15从第二信息J2获取第三循环期间在第二循环期间中的位置的信息,基于该位置来决定是否在第一循环期间向存储装置2输出第二RAS命令。然后,调停部4的输出部16基于调停后的命令的输出定时,来向存储装置2输出针对第一访问请求的一系列的命令和针对第二访问请求的一系列的命令。
此外,调停部4通过如上所述使用第三循环期间在第二循环期间中的位置的信息,能够掌握从第一循环期间到第三循环期间为止的循环周期T1的个数。由此,调停部4能够执行最佳的调停(例如CAS命令优先的调停),由此,能够不使继第二RAS命令之后的第一CAS命令的输出定时延迟地向存储装置2输出第二RAS命令。
此外,对于由调停部4调停了输出定时的命令,“调停后的命令的输出定时”是指由调停部4调停后的输出定时,对于没有由调停部4调停输出定时的命令,“调停后的命令的输出定时”是指由设定部8设定的输出定时。
更详细地说,调停部主体15在各循环周期T1按照图3的流程图进行调停。图3的流程图示出在当前时间点的循环周期T1执行的处理。如图3所示,调停部主体15基于第一信息J1来判定是否在从当前时间点开始的循环周期T1(第一循环期间)设定有第二RAS命令的输出定时(S1)。在其判定的结果为没有设定第二RAS命令的输出定时的情况下(S1:否),调停部主体15不进行调停,调停部主体15的处理结束。在该情况下,输出部16在由设定部8设定的输出定时向存储装置2输出针对第一访问请求的命令。此外,步骤S1的判定结果为否定(否)是第一信息J1的内容为NOP的情况。即,是表1的循环周期T11、T12、T14、T15的情况。
另一方面,在步骤S1的判定结果为设定有第二RAS命令的输出定时的情况下(S1:是),调停部主体15的处理进入步骤S2。在像这样、步骤S1的判定结果为肯定(是)是第一信息J1的内容例如为“ACT”的情况(表1的循环周期T13的情况)。
在步骤S2中,调停部主体15基于第二信息J2,来判定是否在从当前时间点起向后连续的固定数量的(例如5个)循环周期T1即第二循环周期中的、从当前时间点的循环周期T1(第一循环期间)开始数到第四个为止的4个循环周期T1中的任一个循环周期T1,设定有第一CAS命令的输出定时。在其判定结果为否定的情况下(S2:否),调停部主体15的处理进入步骤S3。
在步骤S3中,调停部主体15如由设定部8对输出定时的设定那样,在第一个循环周期T1(第一循环期间)的开始时间点设定第二RAS命令的输出定时t21。由此,第二RAS命令在第一循环期间被输出。在该情况下,在从第一循环期间开始数到第四个为止的4个循环周期T1没有设定第一CAS命令的输出期间。因此,即使在第一循环期间(第一个循环周期T1)设定第二RAS命令的输出定时,由于第二RAS命令的命令长度为4个循环期间,第二RAS命令与第一CAS命令也不发生干扰。因此,在第一个循环周期T1设定第二RAS命令的输出定时。然后,调停部主体15的处理结束。在该情况下,调停部主体15不进行调停,因此输出部16在由设定部8设定的输出定时向存储装置2输出针对第二访问请求的命令。
此外,步骤S2的判定结果为否定(否)是第二信息J2的内容例如为表1的循环周期T11的第二信息J2那样的情况。该情况例如是图2的B的情况。如图2的B所示,在循环周期T11为第一循环期间的情况下,5个循环周期T11~T15为第二循环期间。而且,在第二循环期间中的第一个到第四个的4个循环周期T11~T14中的各个循环周期没有设定第一CAS命令的输出定时(即没有设定第一CAS命令的输出期间的一部分)。因此,在该情况下,进行步骤S3的处理,在第一个循环周期T11(第一循环期间)设定第二RAS命令(例如ACT21)的输出定时(例如t21)。
另一方面,在步骤S2的判定结果为肯定的情况下(S2:是)、即第二RAS命令与其之后的第一CAS命令发生干扰的情况下,调停部主体15的处理进入步骤S4。在步骤S4中,调停部主体15将第二RAS命令调到第一CAS命令之后。即,调停部主体15不变更第一CAS命令的输出定时,将第二RAS命令的输出定时变更到从第一CAS命令的输出结束时间点开始的循环周期T1(第四循环期间)的开始时间点。
此外,步骤S2的判定结果为肯定(是)是第二信息J2的内容例如为表1的循环周期T12~T15的第二信息J2的内容那样的情况。例如表1的循环周期T13的情况例如是图2的A的情况。如图2的A所示,在循环周期T13为第一循环期间的情况下,5个循环周期T13~T17为第二循环期间。而且,在第二循环期间中的第三个循环周期T15设定有第一CAS命令的输出定时。即,在第二循环期间中的第三个到第五个循环周期T15~T17设定有第一CAS命令的输出期间。因此,在该情况下,进行步骤S4的处理。由此,第二RAS命令(例如ACT21)的输出定时(例如t21)从第一循环期间T13变更到从第一CAS命令(例如RD13)的输出结束时间点开始的循环周期T19。
由此,能够抑制第一CAS命令(例如RD13)的输出定时(例如t13)因第二RAS命令(例如ACT21)而延迟。然后,调停部主体15的处理结束。在该情况下,输出部16在调停后的命令的输出定时向存储装置2输出各命令。
像这样,调停部主体15在从当前时间点开始的循环周期T1(第一循环期间)设定有第二RAS命令(例如ACT21)的输出定时t21的情况下(S1:是),判定是否在从当前时间点向后连续的固定数量的循环周期T1(第二循环期间)设定有第一CAS命令的输出期间(S2)。然后,调停部主体15基于其判定结果,来决定是否在第一循环期间向存储装置2输出第二RAS命令(S3、S4)。因此,调停部主体15能够进行最佳的命令调停,以使即使第二RAS命令的命令长度是循环周期T1的多倍的长度,第二RAS命令与第一CAS命令也不发生干扰。即,能够互不干扰地设定针对互不相同的访问请求的第二RAS命令和第一CAS命令各自的输出定时。
(变形例)
上述的实施方式仅为本公开的各种实施方式中的一个实施方式。如果能够实现本公开的目的,则能够根据设计等对上述的实施方式进行各种变更。并且,上述的实施方式所涉及的方式不限于通过单独的命令控制系统1来具体化。例如,上述的实施方式所涉及的方式可以通过具备命令控制系统1的车辆、命令控制方法以及程序来具体化。
此外,上述的车辆具备命令控制系统和搭载有命令控制系统的车辆主体。
另外,上述的命令控制方法具备设定处理和调停处理。在设定处理中,接受用于访问存储装置2的第一访问请求和第二访问请求。在设定处理中,基于重复循环周期T1的时钟信号CL1,来设定针对第一访问请求的第一RAS命令和第一CAS命令各自的输出定时。在设定处理中,设定针对第二访问请求的第二RAS命令和第二CAS命令各自的输出定时。在调停处理中,对第一CAS命令的输出定时和第二RAS命令的输出定时进行调停。第二RAS命令的命令长度是循环周期T1的多倍的长度。在调停处理中,在从基准时间点开始的第一循环期间设定有第二RAS命令的输出定时的情况下,基于是否在从基准时间点起向后连续的固定数量的循环周期T1即第二循环期间设定有第一CAS命令的输出定时,来决定是否在第一循环期间向存储装置2输出第二RAS命令。
另外,上述的程序是用于使至少一个处理器执行上述的命令控制方法的程序。
下面说明的变形例能够适当地组合来应用。
(变形例1)
在上述的实施方式中,在图3的步骤S2中判定是否在从当前时间点的循环周期(第一个循环周期)T1开始数到第四个为止的循环周期T1中的“任一个”循环周期T1设定有第一CAS命令的输出定时。但是,也可以是,在步骤S2中,判定是否在从第一循环期间(第一个循环周期T1)开始数到第四个为止的循环周期T1中的“至少一个”循环周期T1设定有第一CAS命令的输出定时。在该情况下,在其判定结果为肯定的情况下(S2:是),在步骤S4中,将第二RAS命令的输出定时从第一循环期间变更到第四循环期间。第四循环期间是从在上述的至少一个循环周期T1中的最后的循环周期T1设定了输出定时的第一CAS命令的输出结束时间点开始的循环周期T1。
此外,在上述的“至少一个”循环周期T1为一个循环周期T1的情况下,上述的最后的循环周期T1是指该一个循环周期T1,在上述的“至少一个”循环周期T1为多个循环周期T1的情况下,上述的最后的循环周期T1是指该多个循环周期T1中的最后的循环周期T1。
即,在上述的“至少一个”循环周期T1为一个循环周期T1的情况下,本变形例中的动作为与实施方式1的图3的流程相同的动作。另外,上述的“至少一个”循环周期T1为多个循环周期T1的情况是在从上述的第一个到第四个循环周期T1中的多个循环周期T1设定有第一CAS命令的输出定时的情况。即,是设定有多个第一CAS命令的情况。在该情况下,将第二RAS命令的输出定时调到该多个第一CAS命令之后。即,第二RAS命令的输出定时被变更到从该多个第一CAS命令中的最后的第一CAS命令的输出结束时间点开始的循环周期T1。上述的最后的循环周期T1是指设定有上述的最后的第一CAS命令的输出定时的循环周期T1。
(变形例2)
在上述的实施方式中,如图2的A所示,调停部4在对读命令RD13(即第一CAS命令)的输出定时t13和激活命令ACT21(即第二RAS命令)的输出定时t21进行调停的情况下,进行使读命令RD13优先的调停。即,调停部4不变更读命令RD13的输出定时t13,而将激活命令ACT21的输出定时t21变更到从读命令RD13的输出结束时间点开始的循环周期T19的开始时间点。
在该变形例中,调停部4在对读命令RD13的输出定时t13和激活命令ACT21的输出定时t21进行调停的情况下,进行使激活命令ACT21优先的调停。即,假定以下情况:由设定部8在两个读命令RD12、RD13之间的循环周期T11~T15中的循环周期T13设定激活命令ACT21的输出定时,在循环周期T15设定读命令RD13的输出定时t13(参照图2的A)。在该情况下,如图4所示,调停部4不变更激活命令ACT21的输出定时t21,而将读命令RD13的输出定时t13变更到从激活命令ACT21的输出结束时间点开始的循环周期T17的开始时间点。
更详细地说,调停部主体15在各循环周期T1按照图5的流程图进行调停。图5的流程图示出在当前时间点的循环周期T1执行的处理。
图5的步骤S1~S3、S5中的步骤S1~S3与图3的步骤S1~S3相同,因此省略说明,对步骤S5进行说明。
在图5的步骤S2的判定结果为肯定的情况下(S2:是),即第二RAS命令与其后的第一CAS命令发生干扰的情况下,调停部主体15的处理进入步骤S5。在步骤S5中,调停部主体15将第一CAS命令调到第二RAS命令之后。即,调停部主体15不变更第二RAS命令的输出定时,而将第一CAS命令的输出定时从由设定部8设定的循环周期T1的开始时间点变更到从第二RAS命令的输出结束时间点开始的循环周期T1的开始时间点。
此外,步骤S2的判定结果为肯定(是)是第二信息J2的内容例如为表1的循环周期T12~T15的第二信息J2的内容那样的情况。例如表1的循环周期T13的情况例如是图4的情况。如图4所示,在循环周期T13为第一循环期间的情况下,5个循环周期T13~T17为第二循环期间。而且,在第二循环期间中的第三个到第五个循环周期T15~T17设定有第一CAS命令的输出期间。因此,在该情况下,进行步骤S5的处理,第一CAS命令(例如RD13)的输出定时(例如t13)从由设定部8设定的循环周期T15变更到从第二RAS命令(例如ACT21)的输出结束时间点开始的循环周期T17。
由此,能够抑制第二RAS命令(例如ACT21)的输出定时(例如t21)延迟。即,能够从RAS命令优先的观点出发来进行最佳的命令调整。然后,调停部主体15的处理结束。在该情况下,输出部16在调停后的命令的输出定时向存储装置2输出各命令。
此外,在该变形例中,在步骤S2中,判定是否在从当前时间点的循环周期(第一个循环周期)T1开始数到第四个为止的循环周期T1中的“任一个”循环周期T1设定有第一CAS命令的输出定时。而且,在其判定结果为肯定的情况下(S2:是),将第一CAS命令的输出定时变更到从第二RAS命令的输出结束时间点开始的循环周期T1(S5)。
但是,也可以是,在步骤S2中,判定是否在从当前时间点的循环周期T1开始数到第四个为止的循环周期T1中的“至少一个”循环周期T1设定有第一CAS命令的输出定时。在该情况下,在其判定结果为肯定的情况下(S2:是),在步骤S5中,将设定在上述的至少一个循环周期T1的第一CAS命令的输出定时变更到第二RAS命令的输出结束时间点以后的循环周期T1。
(变形例3)
也可以是,在上述的实施方式中,如图6所示,调停部4还具备切换部17。切换部17根据来自外部的控制信号SS1,使调停部主体15的调停处理选择性地在第一优先模式和第二优先模式之间切换。
第一优先模式是CAS优先模式。即,在第一优先模式中,调停部主体15与上述的实施方式的情况(例如参照图2的A)同样地,对第一CAS命令(例如RD13)的输出定时t13和第二RAS命令(例如ACT21)的输出定时t21进行调停。
在图2的A的例子中,作为第一CAS命令的例子示出读命令RD13,作为第二RAS命令的例子示出激活命令ACT21。由设定部8将激活命令ACT21的输出定时t21设定在循环周期T13的开始时间点,将读命令RD13的输出定时t13设定在循环周期T15。
在该情况下,在第一优先模式中,调停部主体15不变更读命令RD13的输出定时t13,而将激活命令ACT21的输出定时t21从由设定部8设定的循环周期T13变更到从读命令RD13的输出结束时间点开始的循环周期T19的开始时间点。像这样,激活命令ACT21(即第二RAS命令)被调到读命令RD13(即第一CAS命令)之后。
第二优先模式是RAS优先模式。即,在第二优先模式中,调停部主体15如图4所示那样对第一CAS命令(例如RD13)的输出定时t13和第二RAS命令(例如ACT21)的输出定时t21进行调停。
在图4的例子中,作为第一CAS命令的例子示出读命令RD13,作为第二RAS命令的例子示出激活命令ACT21。由设定部8将激活命令ACT21的输出定时t21设定在循环周期T13的开始时间点,将读命令RD13的输出定时t13设定在循环周期T15。
在该情况下,在第二优先模式中,调停部主体15不变更激活命令ACT21的输出定时t21,而将读命令RD13的输出定时t13从由设定部8设定的循环周期T15的开始时间点变更到从激活命令ACT21的输出结束时间点开始的循环周期T17的开始时间点。像这样,读命令RD13(即第一CAS命令)被调到激活命令ACT21(即第二RAS命令)之后。
根据该变形例,在对第一CAS命令(例如RD13)的输出定时(例如t13)和第二RAS命令(例如ACT21)的输出定时(例如t21)进行调停的情况下,能够选择性地切换使第一CAS命令(例如RD13)的输出定时(例如t13)和第二RAS命令(例如ACT21)的输出定时(例如t21)中的哪个优先。
(总结)
第一方式所涉及的命令控制系统(1)具备设定部(8)和调停部(4)。设定部(8)接受用于访问存储装置(2)的第一访问请求和第二访问请求。设定部(8)基于重复循环周期(T1)的时钟信号(CL1),来设定针对第一访问请求的第一RAS命令(例如ACT11)和第一CAS命令(例如RD13)各自的输出定时。设定部(8)设定针对第二访问请求的第二RAS命令(例如ACT21)和第二CAS命令各自的输出定时。调停部(4)对第一CAS命令(例如RD13)的输出定时(例如t13)和第二RAS命令(例如ACT21)的输出定时(例如t21)进行调停。第二RAS命令(例如ACT21)的命令长度是循环周期(T1)的多倍的长度。在从基准时间点开始的循环周期(T1)即第一循环期间(例如T13)设定有第二RAS命令(例如ACT21)的输出定时(例如t21)的情况下,调停部(4)基于是否在从基准时间点起向后连续的固定数量的循环周期(T1)即第二循环期间(例如T13~T17)设定有第一CAS命令(例如RD13)的输出定时(例如t13),来决定是否在第一循环期间(T13)向存储装置(2)输出第二RAS命令(例如ACT21)。
根据该结构,调停部(4)能够在从基准时间点开始的循环周期(T1)即第一循环期间(例如T13)设定有第二RAS命令(例如ACT21)的输出定时(例如t21)的情况下,判断是否在从基准时间点起向后连续的固定数量的循环周期(T1)即第二循环期间(例如T13~T17)设定有第一CAS命令(例如RD13)的输出定时(例如t13)。因而,即使第二RAS命令(例如ACT21)的命令长度为循环周期(T1)的多倍的长度,也能够抑制在第二RAS命令(例如ACT21)之后输出的第一CAS命令(例如RD13)的输出定时(例如t13)因第二RAS命令(例如ACT21)的输出而延迟。
在第二方式所涉及的命令控制系统(1)中,在第一方式中,设定部(8)向调停部(4)输出第一信息(J1)和第二信息(J2)。第一信息(J1)表示是否在第一循环期间(例如T11)设定有第二RAS命令(例如ACT21)的输出定时(例如t21)。第二信息(J2)表示是否在第二循环期间(例如T11~T15)设定有第一CAS命令(例如RD13)的输出定时(例如t13)。
根据该结构,能够从设定部(8)向调停部(4)输出第一信息(J1)和第二信息(J2),该第一信息(J1)和第二信息(J2)是调停部(4)决定是否在第一循环期间(例如T11)输出第二RAS命令(例如ACT21)所需的信息。由此,调停部(4)能够恰当地进行上述的决定。
在第三方式所涉及的命令控制系统(1)中,在第一方式或者第二方式中,固定数量是比第二RAS命令(例如ACT21)的命令长度所能取的最大的长度除以循环周期(T1)而得到的值大1的数。
根据该结构,调停部(4)能够判断在从基准时间点起到比第二RAS命令(例如ACT21)的命令长度所能取的最大的长度向前1个循环周期(T1)为止,是否在各循环周期(T1)设定有第一CAS命令(例如RD13)的输出定时(例如t13)。
在第四方式所涉及的命令控制系统(1)中,在第一方式~第三方式中的任一个方式中,将第二循环期间(例如T11~T15)中的设定有第一CAS命令(例如RD13)的输出定时(例如t13)的循环周期(T1)设为第三循环期间(例如T13)。在第一循环期间(例如T11)设定有第二RAS命令(例如ACT21)的输出定时(例如t21)的情况下,调停部(4)基于第三循环期间(例如T13)在第二循环期间(例如T11~T15)中的位置,来决定是否在第一循环期间(例如T11)向存储装置(2)输出第二RAS命令(例如ACT21)。
根据该结构,调停部(4)能够准确地判断第二RAS命令(例如ACT21)的输出定时(例如t21)与第一CAS命令(例如RD13)的输出定时(例如t13)之间的循环周期(T1)的个数。由此,能够更进一步抑制第一CAS命令(例如RD13)的输出因第二RAS命令(例如ACT21)的输出的延迟。
在第五方式所涉及的命令控制系统(1)中,在第一方式~第四方式中的任一个方式中,将第二RAS命令(例如ACT21)的命令长度设为循环周期(T1)的m倍,m为2以上的自然数。在第一循环期间(例如T13)设定有第二RAS命令(例如ACT21)的输出定时(例如t21)、并且在第二循环期间(例如T13~T17)中的从基准时间点侧开始数到第m个为止的循环周期(T1)中的至少一个循环周期(T1)设定有第一CAS命令(例如RD13)的输出定时(例如t13)的情况下,调停部(4)将第二RAS命令(例如ACT21)的输出定时(例如t21)从第一循环期间(例如T13)变更到第四循环期间(T19),所述第四循环期间是从在至少一个循环周期(T1)中的最后的循环周期(T15)设定了输出定时的第一CAS命令(例如RD13)的输出结束时间点开始的循环周期(T1)。
根据该结构,在对第二RAS命令(例如ACT21)的输出定时(例如t21)和第一CAS命令(例如RD13)的输出定时(例如t13)进行调停的情况下,能够不使第一CAS命令(例如RD13)的输出定时(例如t13)延迟地、对第二RAS命令(例如ACT21)的输出定时(例如t21)和第一CAS命令(例如RD13)的输出定时(例如t13)进行调停。
在第六方式所涉及的命令控制系统(1)中,在第一方式~第四方式中的任一个方式中,将第二RAS命令(例如ACT21)的命令长度设为循环周期(T1)的m倍,m为2以上的自然数。在第一循环期间(例如T13)设定有第二RAS命令(例如ACT21)的输出定时(例如t21)、并且在第二循环期间(例如T13~T17)中的从基准时间点侧开始数到第m个为止的循环周期(例如T13~T17)中的至少一个循环周期(例如T13)设定有第一CAS命令(例如RD13)的输出定时(例如t13)的情况下,调停部(4)将设定在至少一个循环周期(例如T13)的第一CAS命令(例如RD13)的输出定时(例如t13)变更到第二RAS命令(例如ACT21)的输出结束时间点以后的循环周期(例如T17)。
根据该结构,在对第二RAS命令(例如ACT21)的输出定时(例如t21)和第一CAS命令(例如RD13)的输出定时(例如t13)进行调停的情况下,能够不使第二RAS命令(例如ACT21)的输出定时(例如t21)延迟地、对第二RAS命令(例如ACT21)的输出定时(例如t21)和第一CAS命令(例如RD13)的输出定时(例如t13)进行调停。
在第七方式所涉及的命令控制系统(1)中,在第一方式~第六方式中的任一个方式中,将第二RAS命令(例如ACT21)的命令长度设为循环周期(T1)的m倍,m为2以上的自然数。在第一循环期间(例如T11)设定有第二RAS命令(例如ACT21)的输出定时(例如t21)、并且在第二循环期间(例如T11~T15)中的从基准时间点侧开始数到第m个为止的循环周期(例如T11~T14)没有设定第一CAS命令(例如RD13)的输出定时(例如t13)的情况下,调停部(4)在第一循环期间(例如T11)向存储装置(2)输出第二RAS命令(例如ACT21)。
根据该结构,能够不使第二RAS命令(例如ACT21)和其后输出的第一CAS命令(例如RD13)这两方延迟地向存储装置(2)输出第二RAS命令(例如ACT21)。
在第八方式所涉及的命令控制系统(1)中,在第一方式~第七方式中的任一个方式中,调停部(4)具有选择性地切换第一优先模式和第二优先模式的切换部(17)功能。在第一优先模式中,在对第一CAS命令(例如RD13)的输出定时(例如t13)和第二RAS命令(例如ACT21)的输出定时(例如t21)进行调停的情况下,调停部(4)不变更第一CAS命令(例如RD13)的输出定时(例如t13),将第二RAS命令(例如ACT21)的输出定时(例如t21)从由设定部(8)设定的循环周期(例如T13)变更到从第一CAS命令(例如RD13)的输出结束时间点开始的循环周期(T19)。在第二优先模式中,在对第一CAS命令(例如RD13)的输出定时(例如t13)和第二RAS命令(例如ACT21)的输出定时(例如t21)进行调停的情况下,调停部(4)不变更第二RAS命令(例如ACT21)的输出定时(例如t21),将第一CAS命令(例如RD13)的输出定时(例如t13)从由设定部(8)设定的循环周期(例如T15)变更到从第二RAS命令(例如ACT21)的输出结束时间点开始的循环周期(例如T17)。
根据该结构,在对第一CAS命令(例如RD13)的输出定时(例如t13)和第二RAS命令(例如ACT21)的输出定时(例如t21)进行调停的情况下,能够选择性地切换使第一CAS命令(例如RD13)的输出定时(例如t13)和第二RAS命令(例如ACT21)的输出定时(例如t21)中的哪个优先。
第九方式所涉及的车辆具备车辆主体和第一方式~第八方式中的任一个方式的命令控制系统(1)。车辆主体搭载有命令控制系统。
根据该结构,能够提供搭载有命令控制系统(1)的车辆。
第十方式所涉及的设备控制方法具备设定处理和调停处理。在设定处理中,接受用于访问存储装置(2)的第一访问请求和第二访问请求。在设定处理中,基于重复循环周期(T1)的时钟信号(CL1),来设定针对第一访问请求的第一RAS命令(例如ACT11)和第一CAS命令(例如RD13)各自的输出定时。在设定处理中,设定针对第二访问请求的第二RAS命令(例如ACT21)和第二CAS命令各自的输出定时。在调停处理中,对第一CAS命令(例如RD13)的输出定时(例如t13)和第二RAS命令(例如ACT21)的输出定时(例如t21)进行调停。第二RAS命令(例如ACT21)的命令长度是循环周期(T1)的多倍的长度。在调停处理中,在从基准时间点开始的第一循环期间(例如T13)设定有第二RAS命令(例如ACT21)的输出定时(例如t21)的情况下,基于是否在从基准时间点起向后连续的固定数量的循环周期(T1)即第二循环期间(例如T13~T17)设定有第一CAS命令(例如RD13)的输出定时(例如t13),来决定是否在第一循环期间(例如T13)向存储装置(2)输出第二RAS命令(例如ACT21)。
根据该结构,在调停处理中,能够在从基准时间点开始的第一循环期间(例如T13)设定有第二RAS命令(例如ACT21)的输出定时(例如t21)的情况下,判断是否在从基准时间点起向后连续的固定数量的循环周期即第二循环期间(例如T13~T17)设定有第一CAS命令(例如RD13)的输出定时(例如t13)。因而,即使第二RAS命令(例如ACT21)的命令长度为循环周期(T1)的多倍的长度,也能够抑制之后输出的第一CAS命令(例如RD13)的输出定时(例如t13)因第二RAS命令(例如ACT21)的输出而延迟。
第十一方式所涉及的程序是用于使至少一个处理器执行第十方式所涉及的命令控制方法的程序。
根据该结构,能够提供一种用于使至少一个处理器执行上述的命令控制方法的程序。
附图标记说明
1:命令控制系统;2:存储装置;4:调停部;8:设定部;17:切换部;ACT11:激活命令(第一RAS命令);ACT21:激活命令(第二RAS命令);CL1:时钟信号;J1:第一信息;J2:第二信息;RD13:读命令(第一CAS命令);t21、t13:输出定时;T1、T13~T17:循环周期。

Claims (11)

1.一种命令控制系统,具备:
设定部,其接受用于访问存储装置的第一访问请求和第二访问请求,并基于重复循环周期的时钟信号,来设定针对所述第一访问请求的第一RAS命令和第一CAS命令各自的输出定时,设定针对所述第二访问请求的第二RAS命令和第二CAS命令各自的输出定时;以及
调停部,其对所述第一CAS命令的输出定时和所述第二RAS命令的输出定时进行调停,
所述第二RAS命令的命令长度是所述循环周期的多倍的长度,
在从基准时间点开始的所述循环周期即第一循环期间设定有所述第二RAS命令的输出定时的情况下,所述调停部基于是否在从所述基准时间点起向后连续的固定数量的所述循环周期即第二循环期间设定有所述第一CAS命令的输出定时,来决定是否在所述第一循环期间向所述存储装置输出所述第二RAS命令。
2.根据权利要求1所述的命令控制系统,其中,
所述设定部向所述调停部输出第一信息和第二信息,所述第一信息表示是否在所述第一循环期间设定有所述第二RAS命令的输出定时,所述第二信息表示是否在所述第二循环期间设定有所述第一CAS命令的输出定时。
3.根据权利要求1或2所述的命令控制系统,其中,
所述固定数量是比所述第二RAS命令的所述命令长度所能取的最大的长度除以所述循环周期而得到的值大1的数。
4.根据权利要求1或2所述的命令控制系统,其中,
将所述第二循环期间中的设定有所述第一CAS命令的输出定时的所述循环周期设为第三循环期间,
在所述第一循环期间设定有所述第二RAS命令的输出定时的情况下,所述调停部基于所述第三循环期间在所述第二循环期间中的位置,来决定是否在所述第一循环期间向所述存储装置输出所述第二RAS命令。
5.根据权利要求1或2所述的命令控制系统,其中,
将所述第二RAS命令的命令长度设为所述循环周期的m倍,m为2以上的自然数,
在所述第一循环期间设定有所述第二RAS命令的输出定时、并且在所述第二循环期间中的从所述基准时间点侧开始数到第m个为止的循环周期中的至少一个循环周期设定有所述第一CAS命令的输出定时的情况下,所述调停部将所述第二RAS命令的输出定时从所述第一循环期间变更到第四循环期间,所述第四循环期间是从在所述至少一个循环周期中的最后的循环周期设定了输出定时的所述第一CAS命令的输出结束时间点开始的循环周期。
6.根据权利要求1或2所述的命令控制系统,其中,
将所述第二RAS命令的命令长度设为所述循环周期的m倍,m为2以上的自然数,
在所述第一循环期间设定有所述第二RAS命令的输出定时、并且在所述第二循环期间中的从所述基准时间点侧开始数到第m个为止的循环周期中的至少一个循环周期设定有所述第一CAS命令的输出定时的情况下,所述调停部将设定在所述至少一个循环周期的所述第一CAS命令的输出定时变更到所述第二RAS命令的输出结束时间点以后的所述循环周期。
7.根据权利要求1或2所述的命令控制系统,其中,
将所述第二RAS命令的命令长度设为所述循环周期的m倍,m为2以上的自然数,
在所述第一循环期间设定有所述第二RAS命令的输出定时、并且在所述第二循环期间中的从所述基准时间点侧开始数到第m个为止的循环周期没有设定所述第一CAS命令的输出定时的情况下,所述调停部在所述第一循环期间向所述存储装置输出所述第二RAS命令。
8.根据权利要求1或2所述的命令控制系统,其中,
所述调停部具有选择性地切换第一优先模式和第二优先模式的切换部,
在所述第一优先模式中,在对所述第一CAS命令的输出定时和所述第二RAS命令的输出定时进行调停的情况下,所述调停部不变更所述第一CAS命令的输出定时,将所述第二RAS命令的输出定时从由所述设定部设定的所述循环周期变更到从所述第一CAS命令的输出结束时间点开始的所述循环周期,
在所述第二优先模式中,在对所述第一CAS命令的输出定时和所述第二RAS命令的输出定时进行调停的情况下,所述调停部不变更所述第二RAS命令的输出定时,将所述第一CAS命令的输出定时从由所述设定部设定的所述循环周期变更到从所述第二RAS命令的输出结束时间点开始的所述循环周期。
9.一种车辆,具备:
根据权利要求1~8中的任一项所述的命令控制系统;以及
搭载了所述命令控制系统的车辆主体。
10.一种命令控制方法,包括:
设定处理,接受用于访问存储装置的第一访问请求和第二访问请求,基于重复循环周期的时钟信号,来设定针对所述第一访问请求的第一RAS命令和第一CAS命令各自的输出定时,设定针对所述第二访问请求的第二RAS命令和第二CAS命令各自的输出定时;以及
调停处理,其对所述第一CAS命令的输出定时和所述第二RAS命令的输出定时进行调停;
所述第二RAS命令的命令长度是所述循环周期的多倍的长度,
在所述调停处理中,在从基准时间点开始的第一循环期间设定有所述第二RAS命令的输出定时的情况下,基于是否在从所述基准时间点起向后连续的固定数量的循环周期即第二循环期间设定有所述第一CAS命令的输出定时,来决定是否在所述第一循环期间向所述存储装置输出所述第二RAS命令。
11.一种非瞬态计算机可读介质,记录有用于使至少一个处理器执行根据权利要求10所述的命令控制方法的程序。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002082831A (ja) * 2000-09-11 2002-03-22 Sony Corp メモリ制御装置、メモリ装置およびメモリ制御方法
US6615326B1 (en) * 2001-11-09 2003-09-02 Lsi Logic Corporation Methods and structure for sequencing of activation commands in a high-performance DDR SDRAM memory controller
CN101788963A (zh) * 2010-03-18 2010-07-28 烽火通信科技股份有限公司 Dram存储控制方法及装置
CN103064791A (zh) * 2011-10-21 2013-04-24 辉达公司 用于短数据突发长度存储器设备的有效命令映射方案

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5822772A (en) * 1996-03-22 1998-10-13 Industrial Technology Research Institute Memory controller and method of memory access sequence recordering that eliminates page miss and row miss penalties
JP3922487B2 (ja) * 1998-02-04 2007-05-30 松下電器産業株式会社 メモリ制御装置および方法
KR100560646B1 (ko) * 2002-12-20 2006-03-16 삼성전자주식회사 지연된 오토프리챠지 기능을 갖는 반도체 메모리 장치
JP2005078592A (ja) * 2003-09-03 2005-03-24 Brother Ind Ltd メモリ制御装置及び画像形成装置
US8707002B2 (en) * 2009-06-09 2014-04-22 Canon Kabushiki Kaisha Control apparatus
JP5396169B2 (ja) * 2009-06-22 2014-01-22 オリンパス株式会社 データアクセス制御装置
KR20150017526A (ko) * 2013-08-07 2015-02-17 삼성전자주식회사 메모리 명령 스케줄러 및 메모리 명령 스케줄링 방법
JP2016218721A (ja) * 2015-05-20 2016-12-22 ソニー株式会社 メモリ制御回路およびメモリ制御方法
KR102401271B1 (ko) * 2015-09-08 2022-05-24 삼성전자주식회사 메모리 시스템 및 그 동작 방법
JP2023146524A (ja) * 2022-03-29 2023-10-12 キヤノン株式会社 メモリコントローラ、メモリコントローラの制御方法およびプログラム

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002082831A (ja) * 2000-09-11 2002-03-22 Sony Corp メモリ制御装置、メモリ装置およびメモリ制御方法
US6615326B1 (en) * 2001-11-09 2003-09-02 Lsi Logic Corporation Methods and structure for sequencing of activation commands in a high-performance DDR SDRAM memory controller
CN101788963A (zh) * 2010-03-18 2010-07-28 烽火通信科技股份有限公司 Dram存储控制方法及装置
CN103064791A (zh) * 2011-10-21 2013-04-24 辉达公司 用于短数据突发长度存储器设备的有效命令映射方案

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