JP2002044393A - 画像処理装置 - Google Patents
画像処理装置Info
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- JP2002044393A JP2002044393A JP2000227000A JP2000227000A JP2002044393A JP 2002044393 A JP2002044393 A JP 2002044393A JP 2000227000 A JP2000227000 A JP 2000227000A JP 2000227000 A JP2000227000 A JP 2000227000A JP 2002044393 A JP2002044393 A JP 2002044393A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/701—Line sensors
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Facsimile Scanning Arrangements (AREA)
- Facsimile Heads (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Image Input (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】
【課題】 感度低下をなくし、高解像な画像取得を課題
とする。 【解決手段】 複数の画素が配列された第１の画素列
と、前記第１の画素列に対して主走査方向にずらして複
数の画素を配列した第２の画素列とを同一半導体チップ
上に形成したセンサチップを複数接続した画像処理装置
を提供する。
とする。 【解決手段】 複数の画素が配列された第１の画素列
と、前記第１の画素列に対して主走査方向にずらして複
数の画素を配列した第２の画素列とを同一半導体チップ
上に形成したセンサチップを複数接続した画像処理装置
を提供する。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばスキャナ等
の画像処理装置に関する。
の画像処理装置に関する。
【０００２】
【従来の技術】従来の密着型イメージセンサ（以下CIS
とする）を用いた画像処理装置においてはCISのセンサ
チップ内の画素の配列構成は主走査方向一列に画素が配
列しており、画素からの信号は、一つの出力部からセン
サチップ外部に出力され、A/D変換,シェーディング補正
等の画像処理を行っていた。
とする）を用いた画像処理装置においてはCISのセンサ
チップ内の画素の配列構成は主走査方向一列に画素が配
列しており、画素からの信号は、一つの出力部からセン
サチップ外部に出力され、A/D変換,シェーディング補正
等の画像処理を行っていた。
【０００３】
【発明が解決しようとする課題】縮小光学系CCDを用い
た画像処理装置のみならず、CISを用いた画像処理装置
においても高解像度化は進んでいるが、CISは等倍光学
系であるため高解像度にするには画素の受光部を縮小す
ることが必至であるが、CISとして感度を維持すること
は困難である。
た画像処理装置のみならず、CISを用いた画像処理装置
においても高解像度化は進んでいるが、CISは等倍光学
系であるため高解像度にするには画素の受光部を縮小す
ることが必至であるが、CISとして感度を維持すること
は困難である。
【０００４】本発明の目的は上述のような点に鑑みて、
感度低下をなくし、高解像な画像取得が可能な画像処理
装置を提供することにある。
感度低下をなくし、高解像な画像取得が可能な画像処理
装置を提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、複数の画素が配列された第１の画素列と、前記第１
の画素列に対して主走査方向にずらして複数の画素を配
列した第２の画素列とを同一半導体チップ上に形成した
センサチップを複数接続した画像処理装置を提供する。
に、複数の画素が配列された第１の画素列と、前記第１
の画素列に対して主走査方向にずらして複数の画素を配
列した第２の画素列とを同一半導体チップ上に形成した
センサチップを複数接続した画像処理装置を提供する。
【０００６】また、それぞれが、複数の画素が配列され
た第１の画素列と前記第１の画素列に対して主走査方向
にずらして複数の画素を配列した第２の画素列とを同一
半導体チップ上に形成した、複数のセンサチップと、前
記第１の画素列からの信号と、前記第２の画素列からの
信号とを合成する合成手段とを有し、前記合成手段は、
前記複数のセンサチップに対して共通に設けられ、前記
複数のセンサチップから順次に信号が入力されることを
特徴とする画像処理装置を提供する。
た第１の画素列と前記第１の画素列に対して主走査方向
にずらして複数の画素を配列した第２の画素列とを同一
半導体チップ上に形成した、複数のセンサチップと、前
記第１の画素列からの信号と、前記第２の画素列からの
信号とを合成する合成手段とを有し、前記合成手段は、
前記複数のセンサチップに対して共通に設けられ、前記
複数のセンサチップから順次に信号が入力されることを
特徴とする画像処理装置を提供する。
【０００７】また、それぞれが、複数の画素が配列され
た第１の画素列と前記第１の画素列に対して主走査方向
にずらして複数の画素を配列した第２の画素列とを同一
半導体チップ上に形成した、複数のセンサチップと、前
記複数のセンサチップ外部に設けられた、それぞれの前
記センサチップに含まれている前記第１の画素列からの
信号が読み出される第１の出力線と、前記複数のセンサ
チップ外部に設けられた、それぞれの前記センサチップ
に含まれている前記第2の画素列からの信号が読み出さ
れる第2の出力線と、前記第１の出力線と、前記第２の
出力線に順次信号を出力するように前記複数のセンサチ
ップを駆動する駆動手段と、前記複数のセンサチップ外
部に設けられた、前記第１の出力線及び第２の出力線か
らの信号を合成する合成手段とを有し、前記合成手段
は、前記複数のセンサチップに対して共通に設けられ、
前記複数のセンサチップから順次に信号が入力されるこ
とを特徴とする画像処理装置を提供する。
た第１の画素列と前記第１の画素列に対して主走査方向
にずらして複数の画素を配列した第２の画素列とを同一
半導体チップ上に形成した、複数のセンサチップと、前
記複数のセンサチップ外部に設けられた、それぞれの前
記センサチップに含まれている前記第１の画素列からの
信号が読み出される第１の出力線と、前記複数のセンサ
チップ外部に設けられた、それぞれの前記センサチップ
に含まれている前記第2の画素列からの信号が読み出さ
れる第2の出力線と、前記第１の出力線と、前記第２の
出力線に順次信号を出力するように前記複数のセンサチ
ップを駆動する駆動手段と、前記複数のセンサチップ外
部に設けられた、前記第１の出力線及び第２の出力線か
らの信号を合成する合成手段とを有し、前記合成手段
は、前記複数のセンサチップに対して共通に設けられ、
前記複数のセンサチップから順次に信号が入力されるこ
とを特徴とする画像処理装置を提供する。
【０００８】また、それぞれが、複数の画素を含む撮像
領域と、前記撮像領域の所定の領域から信号を選択的に
読み出すための第１の読み出し手段と、前記撮像領域の
所定の領域から信号を選択的に読み出すための第２の読
み出し手段と、前記第１の読み出し手段から読み出され
る信号を出力するための第１の出力部と、前記第2の読
み出し手段から読み出される信号を出力するための第2
の出力部とを同一半導体チップ上に形成した、複数のセ
ンサチップと、前記第1の出力部と前記第２の出力部か
らの信号を合成する合成手段とを有し、前記合成手段
は、前記複数のセンサチップに対して共通に設けられ、
前記複数のセンサチップから順次に信号が入力されるこ
とを特徴とする画像処理装置を提供する。
領域と、前記撮像領域の所定の領域から信号を選択的に
読み出すための第１の読み出し手段と、前記撮像領域の
所定の領域から信号を選択的に読み出すための第２の読
み出し手段と、前記第１の読み出し手段から読み出され
る信号を出力するための第１の出力部と、前記第2の読
み出し手段から読み出される信号を出力するための第2
の出力部とを同一半導体チップ上に形成した、複数のセ
ンサチップと、前記第1の出力部と前記第２の出力部か
らの信号を合成する合成手段とを有し、前記合成手段
は、前記複数のセンサチップに対して共通に設けられ、
前記複数のセンサチップから順次に信号が入力されるこ
とを特徴とする画像処理装置を提供する。
【０００９】また、それぞれが、複数の画素を含む撮像
領域と、前記撮像領域の所定の領域から信号を選択的に
読み出すための第１の読み出し手段と、前記撮像領域の
所定の領域から信号を選択的に読み出すための第２の読
み出し手段と、前記第１の読み出し手段から読み出され
る信号を出力するための第１の出力部と、前記第2の読
み出し手段から読み出される信号を出力するための第2
の出力部とを同一半導体チップ上に形成した、複数のセ
ンサチップと、前記複数のセンサチップ外部に設けられ
た、それぞれの前記センサチップに含まれている前記第
１の出力部からの信号が読み出される第１の出力線と、
前記複数のセンサチップ外部に設けられた、それぞれの
前記センサチップに含まれている前記第2の出力部から
の信号が読み出される第2の出力線と、前記第１の出力
線と、前記第２の出力線に順次信号を読み出すように前
記複数のセンサチップを駆動する駆動手段と、前記複数
のセンサチップ外部に設けられた、前記第１の出力線及
び第２の出力線からの信号を合成する合成手段とを有
し、前記合成手段は、前記複数のセンサチップに対して
共通に設けられ、前記複数のセンサチップから順次に信
号が入力されることを特徴とする画像処理装置を提供す
る。
領域と、前記撮像領域の所定の領域から信号を選択的に
読み出すための第１の読み出し手段と、前記撮像領域の
所定の領域から信号を選択的に読み出すための第２の読
み出し手段と、前記第１の読み出し手段から読み出され
る信号を出力するための第１の出力部と、前記第2の読
み出し手段から読み出される信号を出力するための第2
の出力部とを同一半導体チップ上に形成した、複数のセ
ンサチップと、前記複数のセンサチップ外部に設けられ
た、それぞれの前記センサチップに含まれている前記第
１の出力部からの信号が読み出される第１の出力線と、
前記複数のセンサチップ外部に設けられた、それぞれの
前記センサチップに含まれている前記第2の出力部から
の信号が読み出される第2の出力線と、前記第１の出力
線と、前記第２の出力線に順次信号を読み出すように前
記複数のセンサチップを駆動する駆動手段と、前記複数
のセンサチップ外部に設けられた、前記第１の出力線及
び第２の出力線からの信号を合成する合成手段とを有
し、前記合成手段は、前記複数のセンサチップに対して
共通に設けられ、前記複数のセンサチップから順次に信
号が入力されることを特徴とする画像処理装置を提供す
る。
【００１０】
【発明の実施の形態】以下に、図面を参照して本発明の
一実施形態の画像処理装置を詳細に説明する。
一実施形態の画像処理装置を詳細に説明する。
【００１１】図１は本発明の一実施形態の画像処理装置
108であり、以下に図１を用いて画像処理装置の構成に
ついて説明する。
108であり、以下に図１を用いて画像処理装置の構成に
ついて説明する。
【００１２】101は密着型のイメージセンサ（CIS）であ
り、LED光源(図示せず)からの光を導光体104により原稿
台ガラス105上の読取原稿106に照射し、その反射光をレ
ンズアレイ103を介してマルチチップセンサ102で受光す
る。CISを搭載したキャリッジを副走査方向に移動させ
ながらCISからの出力信号を信号処理回路107にて処理し
てインターフェースを通じて、パーソナルコンピュータ
などの本実施の形態に係る画像処理装置のホスト装置と
なる外部装置との間でコントロール信号の受容や画像信
号の送出を行う。
り、LED光源(図示せず)からの光を導光体104により原稿
台ガラス105上の読取原稿106に照射し、その反射光をレ
ンズアレイ103を介してマルチチップセンサ102で受光す
る。CISを搭載したキャリッジを副走査方向に移動させ
ながらCISからの出力信号を信号処理回路107にて処理し
てインターフェースを通じて、パーソナルコンピュータ
などの本実施の形態に係る画像処理装置のホスト装置と
なる外部装置との間でコントロール信号の受容や画像信
号の送出を行う。
【００１３】図２は、本実施の形態の画像処理装置にお
ける密着型イメージセンサ（CIS）の撮像部である複数
のセンサチップを同一基板上で接続したマルチチップセ
ンサ102を示す概略図であり、図３は、図2のマルチチッ
プセンサの動作タイミング図である。以下に図２，図３
を用いて、マルチチップセンサの構成及び動作について
説明する。
ける密着型イメージセンサ（CIS）の撮像部である複数
のセンサチップを同一基板上で接続したマルチチップセ
ンサ102を示す概略図であり、図３は、図2のマルチチッ
プセンサの動作タイミング図である。以下に図２，図３
を用いて、マルチチップセンサの構成及び動作について
説明する。
【００１４】図２において、200は、原稿等の被写体像
を撮像する撮像領域であり、201は複数の画素が主走査
方向に配列された第一の画素列であり、202は複数の画
素が主走査方向に配列された第二の画素列である。各画
素の大きさは一辺が22μｍの正方形であり、主走査方向
に1200dpiの読取解像度を持っており、第二の画素列は
第一の画素列に対して主走査方向に画素の配列ピッチの
半分即ち11μｍずらして配置されている。従って、本実
施の形態における画像処理装置は第一の画素列からの出
力信号と第二の画素列からの出力信号を合成することで
主走査方向の読取解像度を2400dpiにすることができ
る。また副走査方向に関しては第一の画素列と第二の画
素列の副走査方向のライン間距離は各画素の主走査方向
の中心間距離と等しくなる様に構成されている。
を撮像する撮像領域であり、201は複数の画素が主走査
方向に配列された第一の画素列であり、202は複数の画
素が主走査方向に配列された第二の画素列である。各画
素の大きさは一辺が22μｍの正方形であり、主走査方向
に1200dpiの読取解像度を持っており、第二の画素列は
第一の画素列に対して主走査方向に画素の配列ピッチの
半分即ち11μｍずらして配置されている。従って、本実
施の形態における画像処理装置は第一の画素列からの出
力信号と第二の画素列からの出力信号を合成することで
主走査方向の読取解像度を2400dpiにすることができ
る。また副走査方向に関しては第一の画素列と第二の画
素列の副走査方向のライン間距離は各画素の主走査方向
の中心間距離と等しくなる様に構成されている。
【００１５】各センサチップの第一の画素列201及び第
二の画素列202内の受光部で蓄積された電荷は図２にお
ける主走査ライン同期信号301に従ってそれぞれ第一の
蓄積部203及び第二の蓄積部204に転送され、各受光部で
は次のラインの蓄積が行われる。次に、読み出し信号30
2に従って、第一センサチップ上の第一の蓄積部203及び
第二の蓄積部204で蓄積されている電荷はそれぞれ、第
一のシフトレジスタ部（第１の読み出し手段）205及び
第二のシフトレジスタ部（第２の読み出し手段）206に
転送される。信号電荷が蓄積部からレジスタ部に転送さ
れている間シフトレジスタは第一のクロック信号303及
び第二のクロック信号304に従って停止している。
二の画素列202内の受光部で蓄積された電荷は図２にお
ける主走査ライン同期信号301に従ってそれぞれ第一の
蓄積部203及び第二の蓄積部204に転送され、各受光部で
は次のラインの蓄積が行われる。次に、読み出し信号30
2に従って、第一センサチップ上の第一の蓄積部203及び
第二の蓄積部204で蓄積されている電荷はそれぞれ、第
一のシフトレジスタ部（第１の読み出し手段）205及び
第二のシフトレジスタ部（第２の読み出し手段）206に
転送される。信号電荷が蓄積部からレジスタ部に転送さ
れている間シフトレジスタは第一のクロック信号303及
び第二のクロック信号304に従って停止している。
【００１６】その後第１のシフトレジスタ部に転送され
た電荷はクロック信号303に従って第一の出力部207から
第１の出力線209に、画素信号310(S11,S13,…)として出
力される。また、第２のシフトレジスタ部に転送された
電荷はクロック信号304に従って第２の出力部208から第
２の出力線210に画素信号311(S12,S14,…)として出力さ
れる。
た電荷はクロック信号303に従って第一の出力部207から
第１の出力線209に、画素信号310(S11,S13,…)として出
力される。また、第２のシフトレジスタ部に転送された
電荷はクロック信号304に従って第２の出力部208から第
２の出力線210に画素信号311(S12,S14,…)として出力さ
れる。
【００１７】第一センサチップは動作判別信号305がHig
hの間動作しているが動作判別信号305がLowになると第
一センサチップからの出力が終了する。そして、第二セ
ンサチップの動作判別信号309がHighになり、第二セン
サチップの蓄積部からレジスタ部への読み出し信号306
及びクロック信号307,308に従って第二センサチップか
ら画素信号310(S21,S23,…)及び311 (S22,S24,…)が出
力される。
hの間動作しているが動作判別信号305がLowになると第
一センサチップからの出力が終了する。そして、第二セ
ンサチップの動作判別信号309がHighになり、第二セン
サチップの蓄積部からレジスタ部への読み出し信号306
及びクロック信号307,308に従って第二センサチップか
ら画素信号310(S21,S23,…)及び311 (S22,S24,…)が出
力される。
【００１８】以降同様な手順で第三センサチップ,第四
センサチップと順番に蓄積部の電荷がシフトレジスタ部
に転送され逐次出力される。
センサチップと順番に蓄積部の電荷がシフトレジスタ部
に転送され逐次出力される。
【００１９】図2のマルチチップセンサ102の第一の出力
線209及び第二の出力線210からの画素信号は図4で示す
ように、マルチチップセンサ102外部でマルチプレクサ4
04にて合成される。以下に図4のブロック図及び図5の動
作タイミング図を用いて本実施形態の画像処理装置にお
ける、第１の画素列からの画素信号と第２の画素列から
の画素信号の合成について説明する。
線209及び第二の出力線210からの画素信号は図4で示す
ように、マルチチップセンサ102外部でマルチプレクサ4
04にて合成される。以下に図4のブロック図及び図5の動
作タイミング図を用いて本実施形態の画像処理装置にお
ける、第１の画素列からの画素信号と第２の画素列から
の画素信号の合成について説明する。
【００２０】マルチチップセンサ102の第一の画素列か
らの画素信号501は相関２重サンプリング(CDS)回路（基
準レベル調整手段）402において、各画素のリファレン
スレベルと信号レベルの差分をクランプ信号502及びサ
ンプリング信号503によりリファレンス電位(VCLP)を基
準にして出力信号507として出力される。
らの画素信号501は相関２重サンプリング(CDS)回路（基
準レベル調整手段）402において、各画素のリファレン
スレベルと信号レベルの差分をクランプ信号502及びサ
ンプリング信号503によりリファレンス電位(VCLP)を基
準にして出力信号507として出力される。
【００２１】同様にして第二の画素列からの画素信号50
2はCDS回路403において、各画素のリファレンスレベル
と信号レベルの差分をクランプ信号502及びサンプリン
グ信号503によりリファレンス電位(VCLP)を基準にして
出力信号508として出力される。
2はCDS回路403において、各画素のリファレンスレベル
と信号レベルの差分をクランプ信号502及びサンプリン
グ信号503によりリファレンス電位(VCLP)を基準にして
出力信号508として出力される。
【００２２】それぞれの出力信号507,508はマルチプレ
クサ（合成手段）404に入力され、マルチプレクサ入力
パルス509がHighのときには第一の画素列の出力信号507
を選択し、マルチプレクサ入力パルス509がLowのときに
は第二の画素列の出力信号508を選択する。従って、マ
ルチプレクサ回路404の出力信号510は、第一の画素列の
出力信号507と第二の画素列の出力信号508が交互出力
（合成）された1ラインのアナログ信号として出力され
る。
クサ（合成手段）404に入力され、マルチプレクサ入力
パルス509がHighのときには第一の画素列の出力信号507
を選択し、マルチプレクサ入力パルス509がLowのときに
は第二の画素列の出力信号508を選択する。従って、マ
ルチプレクサ回路404の出力信号510は、第一の画素列の
出力信号507と第二の画素列の出力信号508が交互出力
（合成）された1ラインのアナログ信号として出力され
る。
【００２３】本実施の形態では、センサチップを複数接
続したマルチチップセンサであるため、それぞれのセン
サチップ内に、第１の画素列からの信号と第２の画素列
からの信号の合成を行うための回路を設けると、その回
路部分が不感領域となりセンサチップとセンサチップの
間を連続性のある画像とすることができない。そのため
図4のようにセンサチップ外部にマルチプレクサを設け
ることによって、センサチップとセンサチップの間に合
成を行うための回路を設けないですみ、連続性のある画
像が得られる。また、マルチプレクサをセンサチップ毎
に設けず、複数のセンサチップで共通に用い、第1セン
サチップから順次信号を入力するようにしたことによ
り、装置の小型を図ることが出来る。さらに、CDS回路
をマルチプレクサの前に設けることによって、正確にリ
ファレンスレベルと信号レベルをサンプリングできる。
続したマルチチップセンサであるため、それぞれのセン
サチップ内に、第１の画素列からの信号と第２の画素列
からの信号の合成を行うための回路を設けると、その回
路部分が不感領域となりセンサチップとセンサチップの
間を連続性のある画像とすることができない。そのため
図4のようにセンサチップ外部にマルチプレクサを設け
ることによって、センサチップとセンサチップの間に合
成を行うための回路を設けないですみ、連続性のある画
像が得られる。また、マルチプレクサをセンサチップ毎
に設けず、複数のセンサチップで共通に用い、第1セン
サチップから順次信号を入力するようにしたことによ
り、装置の小型を図ることが出来る。さらに、CDS回路
をマルチプレクサの前に設けることによって、正確にリ
ファレンスレベルと信号レベルをサンプリングできる。
【００２４】CIS101内のマルチプレクサ404からの出力
信号は図6のような信号処理回路107によって処理され
る。以下に図6を用いて信号処理回路の動作を説明す
る。
信号は図6のような信号処理回路107によって処理され
る。以下に図6を用いて信号処理回路の動作を説明す
る。
【００２５】AFE回路602は、CIS101より出力された信号
にアンプ増幅,DCオフセット補正,Ａ／Ｄ変換等の処理を
行い、最終的に例えば12ビットのディジタル画像データ
を出力するようなアナログ・プリプロセッサである。
にアンプ増幅,DCオフセット補正,Ａ／Ｄ変換等の処理を
行い、最終的に例えば12ビットのディジタル画像データ
を出力するようなアナログ・プリプロセッサである。
【００２６】シェーディングRAM603は、CIS601によって
標準白色板を読み取って作成された基準レベルのデータ
がシェーディング補正データとして記憶されている。シ
ェーディング補正回路604は前記シェーディングRAM603
のデータに基づいて読取原稿を読み取って生成した画像
データのシェーディング補正を行う。
標準白色板を読み取って作成された基準レベルのデータ
がシェーディング補正データとして記憶されている。シ
ェーディング補正回路604は前記シェーディングRAM603
のデータに基づいて読取原稿を読み取って生成した画像
データのシェーディング補正を行う。
【００２７】ガンマ変換回路605は、読み取られた画像
データをガンマ変換するためのものであり、ホストコン
ピュータによってあらかじめ設定されたガンマカーブに
従って行う。
データをガンマ変換するためのものであり、ホストコン
ピュータによってあらかじめ設定されたガンマカーブに
従って行う。
【００２８】バッファRAM606は、実際の読み取り動作と
ホストコンピュータとの通信におけるタイミングを合わ
せるために、画像データを１次的に記憶させるためのRA
Mである。
ホストコンピュータとの通信におけるタイミングを合わ
せるために、画像データを１次的に記憶させるためのRA
Mである。
【００２９】パッキング／バッファRAM制御回路607は、
ホストコンピュータよりあらかじめ設定された画像出力
モード（２値、４ビット多値、８ビット多値、２４ビッ
ト多値）に従ったパッキング処理を行った後にそのデー
タをバッファRAM606に書き込む処理と、インターフェー
ス回路608にバッファRAM606から画像データを読み込ん
で出力させる。
ホストコンピュータよりあらかじめ設定された画像出力
モード（２値、４ビット多値、８ビット多値、２４ビッ
ト多値）に従ったパッキング処理を行った後にそのデー
タをバッファRAM606に書き込む処理と、インターフェー
ス回路608にバッファRAM606から画像データを読み込ん
で出力させる。
【００３０】インターフェース回路608は、パーソナル
コンピュータなどの本実施の形態に係る画像処理装置の
ホスト装置となる外部装置609との間でコントロール信
号の受容や画像信号の送出を行う。
コンピュータなどの本実施の形態に係る画像処理装置の
ホスト装置となる外部装置609との間でコントロール信
号の受容や画像信号の送出を行う。
【００３１】611は駆動信号発生回路（駆動手段）であ
り、CPU610からの命令によりCIS101内のマルチチップセ
ンサに図3のようなクロックパルスを、CDS回路402,403
及びマルチプレクサに図5のようなクロックパルスを供
給する。
り、CPU610からの命令によりCIS101内のマルチチップセ
ンサに図3のようなクロックパルスを、CDS回路402,403
及びマルチプレクサに図5のようなクロックパルスを供
給する。
【００３２】以上説明した実施の形態では、アナログ信
号の状態（A／D変換回路の前段）で第１画素列からの信
号と第２画素列からの信号の合成を行っているが、図7
に示すようにディジタル信号に変換した後（A／D変換回
路の後段）に、合成を行うようにしてもよい。
号の状態（A／D変換回路の前段）で第１画素列からの信
号と第２画素列からの信号の合成を行っているが、図7
に示すようにディジタル信号に変換した後（A／D変換回
路の後段）に、合成を行うようにしてもよい。
【００３３】つまり、図7に示すようにCIS101'の第１画
素列及び第２画素列からの信号はそれぞれ、AFE回路60
2'に含まれるA/D変換回路によってディジタル信号に変
換された後、一旦ROM（メモリ）620、621に蓄積され、
その後マルチプレクサ404'によって合成される。ここ
で、ＣＤＳ回路402の機能は、ＡＦＥ回路602'に含まれ
ている。そして、その後の処理は、上記で説明した図6
と同じである。
素列及び第２画素列からの信号はそれぞれ、AFE回路60
2'に含まれるA/D変換回路によってディジタル信号に変
換された後、一旦ROM（メモリ）620、621に蓄積され、
その後マルチプレクサ404'によって合成される。ここ
で、ＣＤＳ回路402の機能は、ＡＦＥ回路602'に含まれ
ている。そして、その後の処理は、上記で説明した図6
と同じである。
【００３４】また、上記で説明した画像処理装置108、1
08'は、シェ―ディング補正回路等を含んでいるが、シ
ェ―ディング回路よりも後段の処理及びCPU610の処理を
外部装置で行うようにし、画像処理装置における信号処
理を簡略した構成のもであってもよい。
08'は、シェ―ディング補正回路等を含んでいるが、シ
ェ―ディング回路よりも後段の処理及びCPU610の処理を
外部装置で行うようにし、画像処理装置における信号処
理を簡略した構成のもであってもよい。
【００３５】また、上記の実施の形態では画素列の副走
査方向のライン間隔を１ライン間隔としたが副走査方向
の受光部の長さを大きくし画素を長方形で形成し、副走
査方向のライン間隔を２倍以上の整数倍とすることで感
度を上げることも可能である。
査方向のライン間隔を１ライン間隔としたが副走査方向
の受光部の長さを大きくし画素を長方形で形成し、副走
査方向のライン間隔を２倍以上の整数倍とすることで感
度を上げることも可能である。
【００３６】また、主走査方向の画素サイズを小さくし
て画素間の非受光部を大きくすることでセンサチップ端
面からの距離を増すことができ、また解像力(MTF)を高
めることも可能である。
て画素間の非受光部を大きくすることでセンサチップ端
面からの距離を増すことができ、また解像力(MTF)を高
めることも可能である。
【００３７】さらに、上記の実施の形態では、CCD構成
のセンサチップを説明したが、MOS型等の他のセンサチ
ップであってもよい。
のセンサチップを説明したが、MOS型等の他のセンサチ
ップであってもよい。
【００３８】
【発明の効果】本発明によれば、画素の受光部面積を小
さくすることなく解像度を上げることができる。
さくすることなく解像度を上げることができる。
【図１】画像処理装置の全体を示す図である。
【図２】マルチチップセンサを示す図である。
【図３】マルチチップセンサの動作タイミング図であ
る。
る。
【図４】密着型イメ−ジセンサ（CIS）の一部分を示す
図である。
図である。
【図５】相関2重サンプリング（CDS）回路及びマルチプ
レクサの動作タイミングを示す図である。
レクサの動作タイミングを示す図である。
【図６】信号処理回路の詳細図である。
【図７】信号処理回路の詳細図である。
１０１ 密着型イメージセンサ（ＣＩＳ） １０２ マルチチップセンサ １０３ セルフォックレンズアレイ １０４ 導光体 １０５ 原稿台ガラス １０６ 読取原稿 １０７ 信号処理回路 ２００ 撮像領域 ２０１ 第一の画素列 ２０２ 第二の画素列 ２０３ 第一の蓄積部 ２０４ 第二の蓄積部 ２０５ 第一のシフトレジスタ部 ２０６ 第二のシフトレジスタ部 ２０７ 第一の出力部 ２０８ 第二の出力部 ２０９ 第１の出力線 ２１０ 第２の出力線 ４０２、４０３ 相関２重サンプリング（ＣＤＳ）回路 ４０４、４０４’ マルチプレクサ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｎ 1/028 Ｈ０４Ｎ 1/04 １０３Ｚ 5/335 Ｈ０１Ｌ 27/14 Ａ Ｆターム(参考） 4M118 AA01 AA10 AB01 FA08 GA04 5B047 AA01 BB02 BC01 BC05 BC11 BC14 CA06 CB17 CB21 DA04 DB01 DC06 5C024 CX06 CX35 CY32 DX04 EX01 EX17 GX21 GY01 GY31 HX23 HX58 5C051 AA01 BA04 DA06 DA10 DB01 DB08 DB12 DB15 DB22 DB29 DB33 DC02 DC03 DC07 DE15 DE18 5C072 AA01 BA05 CA05 DA02 EA07 EA08 FA02 FA08 FB12 FB18 FB27 RA16 UA02 UA06 UA07 UA13
Claims (17)
- 【請求項１】 複数の画素が配列された第１の画素列
と、前記第１の画素列に対して主走査方向にずらして複
数の画素を配列した第２の画素列とを同一半導体チップ
上に形成したセンサチップを複数接続した画像処理装
置。 - 【請求項２】 それぞれが、複数の画素が配列された第
１の画素列と前記第１の画素列に対して主走査方向にず
らして複数の画素を配列した第２の画素列とを同一半導
体チップ上に形成した、複数のセンサチップと、 前記第１の画素列からの信号と、前記第２の画素列から
の信号とを合成する合成手段とを有し、 前記合成手段は、前記複数のセンサチップに対して共通
に設けられ、前記複数のセンサチップから順次に信号が
入力されることを特徴とする画像処理装置。 - 【請求項３】 それぞれが、複数の画素が配列された第
１の画素列と前記第１の画素列に対して主走査方向にず
らして複数の画素を配列した第２の画素列とを同一半導
体チップ上に形成した、複数のセンサチップと、 前記複数のセンサチップ外部に設けられた、それぞれの
前記センサチップに含まれている前記第１の画素列から
の信号が読み出される第１の出力線と、 前記複数のセンサチップ外部に設けられた、それぞれの
前記センサチップに含まれている前記第2の画素列から
の信号が読み出される第2の出力線と、 前記第１の出力線と、前記第２の出力線に順次信号を出
力するように前記複数のセンサチップを駆動する駆動手
段と、 前記複数のセンサチップ外部に設けられた、前記第１の
出力線及び第２の出力線からの信号を合成する合成手段
とを有し、 前記合成手段は、前記複数のセンサチップに対して共通
に設けられ、前記複数のセンサチップから順次に信号が
入力されることを特徴とする画像処理装置。 - 【請求項４】 アナログディジタル変換回路が前記合成
手段の後段に設けれ、前記第１の画素列及び前記第２の
画素列からの信号は、前記合成手段によって合成された
後に、ディジタル信号に変換されることを特徴とする請
求項2又は請求項3に記載の画像処理装置。 - 【請求項５】 アナログディジタル変換回路が前記合成
手段の前段に設けれ、前記第１の画素列及び前記第２の
画素列からの信号は、前記アナログディジタル変換回路
によってディジタル信号に変換された後に、合成される
ことを特徴とする請求項2又は請求項3に記載の画像処理
装置。 - 【請求項６】 前記第１の画素列からの信号のリファレ
ンスレベルを調整する第１の基準レベル調整手段と、前
記第2の画素列からの信号のリファレンスレベルを調整
する第2の基準レベル調整手段とを有し、前記第１及び
第２の基準レベル調整手段は、前記合成手段の前段に設
けられていることを特徴とする請求項2乃至請求項5のい
づれか1項に記載の画像処理装置。 - 【請求項７】 それぞれが、複数の画素を含む撮像領域
と、前記撮像領域の所定の領域から信号を選択的に読み
出すための第１の読み出し手段と、前記第２の撮像領域
の所定の領域から信号を選択的に読み出すための第２の
読み出し手段と、前記第１の読み出し手段から読み出さ
れる信号を出力するための第１の出力部と、前記第2の
読み出し手段から読み出される信号を出力するための第
2の出力部とを同一半導体チップ上に形成した、複数の
センサチップと、 前記第1の出力部と前記第２の出力部からの信号を合成
する合成手段とを有し、 前記合成手段は、前記複数のセンサチップに対して共通
に設けられ、前記複数のセンサチップから順次に信号が
入力されることを特徴とする画像処理装置。 - 【請求項８】 それぞれが、複数の画素を含む撮像領域
と、前記撮像領域の所定の領域から信号を選択的に読み
出すための第１の読み出し手段と、前記撮像領域の所定
の領域から信号を選択的に読み出すための第２の読み出
し手段と、前記第１の読み出し手段から読み出される信
号を出力するための第１の出力部と、前記第2の読み出
し手段から読み出される信号を出力するための第2の出
力部とを同一半導体チップ上に形成した、複数のセンサ
チップと、 前記複数のセンサチップ外部に設けられた、それぞれの
前記センサチップに含まれている前記第１の出力部から
の信号が読み出される第１の出力線と、 前記複数のセンサチップ外部に設けられた、それぞれの
前記センサチップに含まれている前記第2の出力部から
の信号が読み出される第2の出力線と、 前記第１の出力線と、前記第２の出力線に順次信号を読
み出すように前記複数のセンサチップを駆動する駆動手
段と、 前記複数のセンサチップ外部に設けられた、前記第１の
出力線及び第２の出力線からの信号を合成する合成手段
とを有し、 前記合成手段は、前記複数のセンサチップに対して共通
に設けられ、前記複数のセンサチップから順次に信号が
入力されることを特徴とする画像処理装置。 - 【請求項９】 アナログディジタル変換回路が前記合成
手段の後段に設けれ、前記第１の画素列及び前記第２の
画素列からの信号は、前記合成手段によって合成された
後に、ディジタル信号に変換されることを特徴とする請
求項7又は請求項8に記載の画像処理装置。 - 【請求項１０】 アナログディジタル変換回路が前記合
成手段の前段に設けれ、前記第１の画素列及び前記第２
の画素列からの信号は、前記アナログディジタル変換回
路によってディジタル信号に変換された後に、合成され
ることを特徴とする請求項7又は請求項8に記載の画像処
理装置。 - 【請求項１１】 前記第１の画素列からの信号のリファ
レンスレベルを調整する第１の基準レベル調整手段と、
前記第2の画素列からの信号のリファレンスレベルを調
整する第2の基準レベル調整手段とを有し、前記第１及
び第２の基準レベル調整手段は、前記合成手段の前段に
設けられていることを特徴とする請求項7乃至請求項10
のいづれか1項に記載の画像処理装置。 - 【請求項１２】 前記第２の画素列が前記第１の画素列
に対して、主走査方向に１／２画素ピッチずらして配置
していることを特徴とする請求項1乃至請求項11のいず
れか1項に記載の画像処理装置。 - 【請求項１３】 各センサチップの最初の画素と、最終
画素が異なる画素列に配置されていることを特徴とする
請求項1乃至請求項12のいずれか1項に記載の画像処理装
置。 - 【請求項１４】 各センサチップにおいて、第１の画素
列の総画素数と第２の画素列の総画素数が等しく構成さ
れていることを特徴とする請求項1乃至請求項13のいず
れか1項に記載の画像処理装置。 - 【請求項１５】 全てのセンサチップの最初の画素が、
同一画素配列であることを特徴とする請求項1乃至請求
項14のいづれか1項に記載の画像処理装置。 - 【請求項１６】 前記第１の画素列の中心と前記第２の
画素列の中心の副走査方向の距離が、画素の主走査方向
のピッチの整数倍になるように配置していることを特徴
とする請求項1乃至請求項15のいずれか1項に記載の画像
処理装置。 - 【請求項１７】 原稿を照射する光源と、前記原稿を照
射した光の反射光を前記複数のセンサチップに導くレン
ズアレイと、を有することを特徴とする請求項1乃至請
求項16のいずれか1項に記載の画像処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000227000A JP3586177B2 (ja) | 2000-07-27 | 2000-07-27 | 画像処理装置 |
| US09/902,703 US7002713B2 (en) | 2000-07-27 | 2001-07-12 | Image processing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000227000A JP3586177B2 (ja) | 2000-07-27 | 2000-07-27 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002044393A true JP2002044393A (ja) | 2002-02-08 |
| JP3586177B2 JP3586177B2 (ja) | 2004-11-10 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000227000A Expired - Fee Related JP3586177B2 (ja) | 2000-07-27 | 2000-07-27 | 画像処理装置 |
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| JP (1) | JP3586177B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008167199A (ja) * | 2006-12-28 | 2008-07-17 | Toshiba Corp | イメージセンサモジュール |
| JP2009284236A (ja) * | 2008-05-22 | 2009-12-03 | Sony Corp | 固体撮像装置及びその駆動方法 |
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| JP4212447B2 (ja) * | 2003-09-30 | 2009-01-21 | 株式会社東芝 | 固体撮像装置および電子カメラ |
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| CN103310528B (zh) | 2013-07-08 | 2016-08-17 | 广州广电运通金融电子股份有限公司 | 图像补偿修正方法及识别验钞装置 |
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| US6388241B1 (en) * | 1998-02-19 | 2002-05-14 | Photobit Corporation | Active pixel color linear sensor with line—packed pixel readout |
-
2000
- 2000-07-27 JP JP2000227000A patent/JP3586177B2/ja not_active Expired - Fee Related
-
2001
- 2001-07-12 US US09/902,703 patent/US7002713B2/en not_active Expired - Fee Related
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| US20020054385A1 (en) | 2002-05-09 |
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