JP2002044061A - スキュー補正装置 - Google Patents
スキュー補正装置Info
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- JP2002044061A JP2002044061A JP2000220629A JP2000220629A JP2002044061A JP 2002044061 A JP2002044061 A JP 2002044061A JP 2000220629 A JP2000220629 A JP 2000220629A JP 2000220629 A JP2000220629 A JP 2000220629A JP 2002044061 A JP2002044061 A JP 2002044061A
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/14—Channel dividing arrangements, i.e. in which a single bit stream is divided between several baseband channels and reassembled at the receiver
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Information Transfer Systems (AREA)
- Pulse Circuits (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】
【課題】 データ伝送中でもデスキュー作業を可能にし
て、データ転送容量を増大させシステム性能を向上させ
たスキュー補正装置を提供する。 【解決手段】 同期した複数のシリアルデータを受信し
て、その複数のシリアルデータ間の位相ずれであるスキ
ュー量を小さくするスキュー補正装置において、アイド
ル時に、複数のシリアルデータ間におけるスキュー量を
検出して、そのスキューを補正する第１のスキュー補正
手段３１と、データ伝送中に、複数のシリアルデータ間
におけるスキュー量を検出して、そのスキューを補正す
る第２のスキュー補正手段３２とを備えている。
て、データ転送容量を増大させシステム性能を向上させ
たスキュー補正装置を提供する。 【解決手段】 同期した複数のシリアルデータを受信し
て、その複数のシリアルデータ間の位相ずれであるスキ
ュー量を小さくするスキュー補正装置において、アイド
ル時に、複数のシリアルデータ間におけるスキュー量を
検出して、そのスキューを補正する第１のスキュー補正
手段３１と、データ伝送中に、複数のシリアルデータ間
におけるスキュー量を検出して、そのスキューを補正す
る第２のスキュー補正手段３２とを備えている。
Description
【０００１】
【発明の属する技術分野】本発明はスキュー補正装置に
関し、特にデータ伝送の受信側における位相ずれである
スキュー量を小さくするスキュー補正装置に関する。
関し、特にデータ伝送の受信側における位相ずれである
スキュー量を小さくするスキュー補正装置に関する。
【０００２】
【従来の技術】図１は従来の最も基本的なパラレルデー
タ伝送システムを示すブロック図である。図において、
送信部１０と受信部１１との間の複数の伝送チャネル１
２−１〜１２−５を介して、データＤＡＴＡ０〜ＤＡＴ
Ａ３とバイトクロック信号ＣＬＫがパラレルに伝送され
る。ＤＡＴＡ０〜ＤＡＴＡ３のそれぞれは８ビットのシ
リアルデータである。この場合、伝送チャネル１２−１
〜１２−５毎の素子特性パラツキやケーブルの伝達遅延
時間のバラツキが生じると、伝送チャネル間の位相のず
れであるスキューが発生する。この結果、データ伝送の
高速化、多バイト化が制約されるという問題がある。
タ伝送システムを示すブロック図である。図において、
送信部１０と受信部１１との間の複数の伝送チャネル１
２−１〜１２−５を介して、データＤＡＴＡ０〜ＤＡＴ
Ａ３とバイトクロック信号ＣＬＫがパラレルに伝送され
る。ＤＡＴＡ０〜ＤＡＴＡ３のそれぞれは８ビットのシ
リアルデータである。この場合、伝送チャネル１２−１
〜１２−５毎の素子特性パラツキやケーブルの伝達遅延
時間のバラツキが生じると、伝送チャネル間の位相のず
れであるスキューが発生する。この結果、データ伝送の
高速化、多バイト化が制約されるという問題がある。
【０００３】図２はこの問題を解決するための従来のシ
リアルバンドルパラレルデータ伝送システムのブロック
図である。このシステムは、例えば、Sun, Intel, IBM
等の会社が提案しているInfinibandの伝送方式として知
られている。図において、送信部２１はバイトクロック
信号（Ｂ ＣＬ）をエンコーダとパラレルシリアル変換
器とに分配するクロックゲート２１１と、データＤＡＴ
Ａ０〜ＤＡＴＡ３毎に、それぞれのデータの０連続を避
けることにより補正品質を向上するために８ビットのデ
ータを１０ビットのデータに変換する４つのエンコーダ
２１２と、４つのパラレル／シリアル変換器２１３と、
４つの電気／光変換器２１４とを備えている。また、受
信部２２は、４つのチャネルに対応して４つの光／電気
変換器２２１と、４つのクロックリカバリ回路２２２
と、４つのシリアル／パラレル変換器２２３と、４つの
デコーダ２２４とを備えており、４つのデコーダ２２４
の出力はデスキュー回路２２５に入力される。
リアルバンドルパラレルデータ伝送システムのブロック
図である。このシステムは、例えば、Sun, Intel, IBM
等の会社が提案しているInfinibandの伝送方式として知
られている。図において、送信部２１はバイトクロック
信号（Ｂ ＣＬ）をエンコーダとパラレルシリアル変換
器とに分配するクロックゲート２１１と、データＤＡＴ
Ａ０〜ＤＡＴＡ３毎に、それぞれのデータの０連続を避
けることにより補正品質を向上するために８ビットのデ
ータを１０ビットのデータに変換する４つのエンコーダ
２１２と、４つのパラレル／シリアル変換器２１３と、
４つの電気／光変換器２１４とを備えている。また、受
信部２２は、４つのチャネルに対応して４つの光／電気
変換器２２１と、４つのクロックリカバリ回路２２２
と、４つのシリアル／パラレル変換器２２３と、４つの
デコーダ２２４とを備えており、４つのデコーダ２２４
の出力はデスキュー回路２２５に入力される。
【０００４】送信部２１のエンコーダ２１２の各々は、
クロックゲート２１からのクロック信号を受けて１バイ
トが８ビットのパラレルデータＤＡＴＡ０〜ＤＡＴＡ３
の各々を１バイトが１０ビットのパラレルデータに変換
する。パラレル／シリアル変換器２１３の各々は、パラ
レルデータを１バイト毎にシリアルデータに変換する。
シリアルデータは、伝送の長距離化のために電気／光変
換器２１４により電気信号から光信号に変換されて、光
ファイバを介して送信される。
クロックゲート２１からのクロック信号を受けて１バイ
トが８ビットのパラレルデータＤＡＴＡ０〜ＤＡＴＡ３
の各々を１バイトが１０ビットのパラレルデータに変換
する。パラレル／シリアル変換器２１３の各々は、パラ
レルデータを１バイト毎にシリアルデータに変換する。
シリアルデータは、伝送の長距離化のために電気／光変
換器２１４により電気信号から光信号に変換されて、光
ファイバを介して送信される。
【０００５】光ファイバを介して受信部２２により受信
された光信号は、光／電気変換器２２１により電気信号
に変換され、クロックリカバリ回路２２２によりクロッ
ク信号が再生され、シリアル／パラレル変換器２２３に
よりパラレル信号に変換され、デコーダ２２４により１
バイトが１０ビットのパラレルデータから１バイトが８
ビットのパラレルデータが再生される。伝送速度の高速
化に伴い（上記infinibandでは１ビット幅が400ps)、物
理的にスキューレスで伝送することは不可能なので、デ
ータ受信部２２にてデスキュー回路２２５が必要にな
る。再生された８ビットのパラレルデータに存在するス
キューは、デスキュー回路２２５により除去される。
された光信号は、光／電気変換器２２１により電気信号
に変換され、クロックリカバリ回路２２２によりクロッ
ク信号が再生され、シリアル／パラレル変換器２２３に
よりパラレル信号に変換され、デコーダ２２４により１
バイトが１０ビットのパラレルデータから１バイトが８
ビットのパラレルデータが再生される。伝送速度の高速
化に伴い（上記infinibandでは１ビット幅が400ps)、物
理的にスキューレスで伝送することは不可能なので、デ
ータ受信部２２にてデスキュー回路２２５が必要にな
る。再生された８ビットのパラレルデータに存在するス
キューは、デスキュー回路２２５により除去される。
【０００６】一般的なデスキュー方式として、以下のよ
うな方式が考えられる。 (1) 装置( 伝送系) の初期セットアップ時に、予め決め
られたスキュー補正用のデータパターンを送信し、受信
部にて伝送チャネル毎に設けられた遅延回路の遅延値を
チューニングする。 (2) データ伝送を開始する前に、予め決められたスキュ
ー補正用データパターンを送信し、受信側に備えられた
デスキュー回路にて伝送チャネル毎の遅延値を設定す
る。遅延値の設定方法としては、各伝送チャネル毎にシ
フトレジスタを数段設け、各伝送チャネルのスキュー補
正用データパターンの位相が合うように、シフトレジス
タを通過してから受信データを受け取る。
うな方式が考えられる。 (1) 装置( 伝送系) の初期セットアップ時に、予め決め
られたスキュー補正用のデータパターンを送信し、受信
部にて伝送チャネル毎に設けられた遅延回路の遅延値を
チューニングする。 (2) データ伝送を開始する前に、予め決められたスキュ
ー補正用データパターンを送信し、受信側に備えられた
デスキュー回路にて伝送チャネル毎の遅延値を設定す
る。遅延値の設定方法としては、各伝送チャネル毎にシ
フトレジスタを数段設け、各伝送チャネルのスキュー補
正用データパターンの位相が合うように、シフトレジス
タを通過してから受信データを受け取る。
【０００７】
【発明が解決しようとする課題】上記従来技術において
は、デスキューの初期設定をした後に、素子特性の温度
変動や、ケーブルの配線変更のためにスキュー条件が変
化した場合、デスキュー作業を再度実施しなければなら
ない。しかしながら、エラーが発生してからデスキュー
作業を実施することは、コンピュータシステムのデータ
伝送品質上好ましくない。したがって、スキュー発生に
よるデータエラーを避けるために、常に定期的にデスキ
ュー作業を実施する必要がある。しかし、このデスキュ
ー作業中は本来のデータ伝送をすることができないの
で、定期的にデスキュー作業をするとデータの転送容量
が下がることになり、その結果システムの性能が下がる
ことになる。
は、デスキューの初期設定をした後に、素子特性の温度
変動や、ケーブルの配線変更のためにスキュー条件が変
化した場合、デスキュー作業を再度実施しなければなら
ない。しかしながら、エラーが発生してからデスキュー
作業を実施することは、コンピュータシステムのデータ
伝送品質上好ましくない。したがって、スキュー発生に
よるデータエラーを避けるために、常に定期的にデスキ
ュー作業を実施する必要がある。しかし、このデスキュ
ー作業中は本来のデータ伝送をすることができないの
で、定期的にデスキュー作業をするとデータの転送容量
が下がることになり、その結果システムの性能が下がる
ことになる。
【０００８】本発明の目的は、データ伝送中でもデスキ
ュー作業を可能にして、デスキュー作業によるデータ転
送容量及びシステム性能の低下を防止したスキュー補正
装置を提供することにある。
ュー作業を可能にして、デスキュー作業によるデータ転
送容量及びシステム性能の低下を防止したスキュー補正
装置を提供することにある。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の一態様により提供されるものは、データ
伝送をしていないアイドル時に、スキュー量を補正する
第１のスキュー補正手段と、第１のスキュー補正手段に
より補正された後のデータ伝送中にスキュー量を補正す
る第２のスキュー補正手段とを備えていることを特徴と
するスキュー補正装置である。
めに、本発明の一態様により提供されるものは、データ
伝送をしていないアイドル時に、スキュー量を補正する
第１のスキュー補正手段と、第１のスキュー補正手段に
より補正された後のデータ伝送中にスキュー量を補正す
る第２のスキュー補正手段とを備えていることを特徴と
するスキュー補正装置である。
【００１０】アイドル時にスキュー補正された後のデー
タ伝送中にもスキュー補正ができるので、デスキュー中
でもデータ伝送を中断する必要がなく、したがって、デ
スキュー動作によるデータ伝送容量及びシステム性能の
低下は防止される。本発明の第２の態様によれば、第１
のスキュー補正手段は、アイドル状態を検出するアイド
ル検出回路と、該アイドル状態の検出時に１次スキュー
補正をして複数のシリアルデータの各々の遅延量を補正
する１次スキュー補正回路とを備えており、第２のスキ
ュー補正手段は、１次スキュー補正回路により補正され
た遅延量を持つ複数のシリアルデータのデータ伝送中に
おけるスキュー量を監視するスキュー監視回路と、該ス
キュー監視回路により検出されたスキュー量をゼロにす
るように複数のシリアルデータの各々の遅延量を補正す
る遅延調整回路とを備えている。
タ伝送中にもスキュー補正ができるので、デスキュー中
でもデータ伝送を中断する必要がなく、したがって、デ
スキュー動作によるデータ伝送容量及びシステム性能の
低下は防止される。本発明の第２の態様によれば、第１
のスキュー補正手段は、アイドル状態を検出するアイド
ル検出回路と、該アイドル状態の検出時に１次スキュー
補正をして複数のシリアルデータの各々の遅延量を補正
する１次スキュー補正回路とを備えており、第２のスキ
ュー補正手段は、１次スキュー補正回路により補正され
た遅延量を持つ複数のシリアルデータのデータ伝送中に
おけるスキュー量を監視するスキュー監視回路と、該ス
キュー監視回路により検出されたスキュー量をゼロにす
るように複数のシリアルデータの各々の遅延量を補正す
る遅延調整回路とを備えている。
【００１１】アイドル検出回路を設けたことにより、オ
ペレエータによるデスキュー作業が不要になる。本発明
の第３の態様によれば、第２の態様において、１次スキ
ュー補正回路は、複数のシリアルデータから１つのシリ
アルデータを選択する選択回路と、選択されたシリアル
データと複数のシリアルデータの各々との位相差が最小
となるように受信シリアルデータの遅延量を制御する遅
延量制御回路とを備えている。
ペレエータによるデスキュー作業が不要になる。本発明
の第３の態様によれば、第２の態様において、１次スキ
ュー補正回路は、複数のシリアルデータから１つのシリ
アルデータを選択する選択回路と、選択されたシリアル
データと複数のシリアルデータの各々との位相差が最小
となるように受信シリアルデータの遅延量を制御する遅
延量制御回路とを備えている。
【００１２】本発明の第４の態様によれば、第２の態様
において、受信した複数のシリアルデータの各々は連続
するバイトからなり、バイトの各々の先頭位置に伝送デ
ータとは別の付加情報が含まれている。また、スキュー
監視回路は、クロックリカバリ回路と、付加情報チェッ
ク回路と、第２の遅延調整回路とを備えている。クロッ
クリカバリ回路は、基準シリアルデータのビットを識別
するビットクロックと、基準シリアルデータのバイトを
識別するバイトクロックと、基準シリアルデータに含ま
れる付加情報に対応するタイミング幅の範囲内でバイト
クロックより遅れて変化するアーリィクロックと、基準
シリアルデータに含まれる付加情報に対応するタイミン
グ幅の範囲内でアーリィクロックより遅れて変化するデ
ィレイクロックとを抽出する。付加情報チェック回路
は、基準チャネル以外のチャネルを介して受信されるシ
リアルデータに含まれる付加情報に対応するタイミング
幅内にアーリィクロックの変化時とディレイクロックの
変化時が含まれるかどうかを判定する。第２の遅延調整
回路は、基準チャネル以外のチャネルを介して受信され
るシリアルデータに含まれる付加情報の受信タイミング
幅内にアーリィクロックの変化時とディレイクロックの
変化時の少なくとも１つが含まれないと判定されたとき
に、スキュー量をゼロにするように対応するチャネルの
シリアルデータの遅延量を補正する。
において、受信した複数のシリアルデータの各々は連続
するバイトからなり、バイトの各々の先頭位置に伝送デ
ータとは別の付加情報が含まれている。また、スキュー
監視回路は、クロックリカバリ回路と、付加情報チェッ
ク回路と、第２の遅延調整回路とを備えている。クロッ
クリカバリ回路は、基準シリアルデータのビットを識別
するビットクロックと、基準シリアルデータのバイトを
識別するバイトクロックと、基準シリアルデータに含ま
れる付加情報に対応するタイミング幅の範囲内でバイト
クロックより遅れて変化するアーリィクロックと、基準
シリアルデータに含まれる付加情報に対応するタイミン
グ幅の範囲内でアーリィクロックより遅れて変化するデ
ィレイクロックとを抽出する。付加情報チェック回路
は、基準チャネル以外のチャネルを介して受信されるシ
リアルデータに含まれる付加情報に対応するタイミング
幅内にアーリィクロックの変化時とディレイクロックの
変化時が含まれるかどうかを判定する。第２の遅延調整
回路は、基準チャネル以外のチャネルを介して受信され
るシリアルデータに含まれる付加情報の受信タイミング
幅内にアーリィクロックの変化時とディレイクロックの
変化時の少なくとも１つが含まれないと判定されたとき
に、スキュー量をゼロにするように対応するチャネルの
シリアルデータの遅延量を補正する。
【００１３】転送シリアルデータに付加情報を追加する
だけで、データ伝送中であってもスキューが常時補正さ
れる。本発明の第５の態様によれば、第４の態様におい
て、付加情報は連続するバイト毎に“１”と“０”とが
交代する１ビットの情報である。また、付加情報チェッ
ク回路は、各チャネル毎に、第１及び第２のラッチ回路
と、第１及び第２の判定回路とを備えている。第１のラ
ッチ回路は、アーリィクロックの変化時に、シリアルデ
ータが“１”であれば第１の状態となり、シリアルデー
タが“０”であれば第１の状態とは異なる第２の状態と
なる第１のラッチ信号を出力する。第２のラッチ回路
は、ディレイクロックの変化時に、シリアルデータが
“１”であれば第１の状態となり、シリアルデータが
“０”であれば第１の状態とは異なる第２の状態となる
第２のラッチ信号を出力する。第１の判定回路は、第１
のラッチ回路の出力が所定バイト数にわたって“１”と
“０”の交代パターンから外れているかどうかを判定す
る。第２の判定回路は、第２のラッチ回路の出力が所定
バイト数にわたって“１”と“０”の交代パターンから
外れているかどうかを判定する。
だけで、データ伝送中であってもスキューが常時補正さ
れる。本発明の第５の態様によれば、第４の態様におい
て、付加情報は連続するバイト毎に“１”と“０”とが
交代する１ビットの情報である。また、付加情報チェッ
ク回路は、各チャネル毎に、第１及び第２のラッチ回路
と、第１及び第２の判定回路とを備えている。第１のラ
ッチ回路は、アーリィクロックの変化時に、シリアルデ
ータが“１”であれば第１の状態となり、シリアルデー
タが“０”であれば第１の状態とは異なる第２の状態と
なる第１のラッチ信号を出力する。第２のラッチ回路
は、ディレイクロックの変化時に、シリアルデータが
“１”であれば第１の状態となり、シリアルデータが
“０”であれば第１の状態とは異なる第２の状態となる
第２のラッチ信号を出力する。第１の判定回路は、第１
のラッチ回路の出力が所定バイト数にわたって“１”と
“０”の交代パターンから外れているかどうかを判定す
る。第２の判定回路は、第２のラッチ回路の出力が所定
バイト数にわたって“１”と“０”の交代パターンから
外れているかどうかを判定する。
【００１４】また、第２の遅延調整回路は、各チャネル
毎に、第１の判定回路の出力が所定バイト数にわたって
“１”と“０”の交代パターンから外れていることを示
す場合は、基準シリアルデータに対して当該チャネルの
シリアルデータの位相を進めるように遅延量を調整し、
第２の判定回路の出力が所定バイト数にわたって“１”
と“０”の交代パターンから外れていることを示す場合
は、基準シリアルデータに対して当該チャネルのシリア
ルデータの位相を遅らせるように遅延量を調整する。
毎に、第１の判定回路の出力が所定バイト数にわたって
“１”と“０”の交代パターンから外れていることを示
す場合は、基準シリアルデータに対して当該チャネルの
シリアルデータの位相を進めるように遅延量を調整し、
第２の判定回路の出力が所定バイト数にわたって“１”
と“０”の交代パターンから外れていることを示す場合
は、基準シリアルデータに対して当該チャネルのシリア
ルデータの位相を遅らせるように遅延量を調整する。
【００１５】高速伝送系の場合、伝送品質向上のため
に、コード変換（例えば、４Ｂ５Ｂ変換や８Ｂ１０Ｂ変
換）が採用されるのが一般的であるので、“１”と
“０”とが交代する付加情報をシリアルデータに含ませ
ることにより転送データの符号デューティのアンバラン
ス性を解消できる。この結果、データ転送効率を落とす
コード変換が不要になる。
に、コード変換（例えば、４Ｂ５Ｂ変換や８Ｂ１０Ｂ変
換）が採用されるのが一般的であるので、“１”と
“０”とが交代する付加情報をシリアルデータに含ませ
ることにより転送データの符号デューティのアンバラン
ス性を解消できる。この結果、データ転送効率を落とす
コード変換が不要になる。
【００１６】本発明の第６の態様によれば、第２の態様
において、スキュー量監視回路は、基準チャネルクロッ
クリカバリ回路と、通常チャネルクロックリカバリ回路
と、位相比較及び電圧変換回路と、第２の遅延調整回路
とを備えている。基準チャネルクロックリカバリ回路
は、基準シリアルデータのバイトを識別する基準バイト
クロックを抽出する。通常チャネルクロックリカバリ回
路は、基準チャネル以外のチャネルを介して受信される
シリアルデータのバイトを識別する通常バイトクロック
を抽出する。位相比較及び電圧変換回路は、通常チャネ
ルクロックリカバリ回路が抽出したバイトクロックの位
相と、基準チャネルクロックリカバリ回路が抽出したバ
イトクロックの位相との位相差を検出して電圧値に変換
する。第２の遅延調整回路は、電圧値に応じて、スキュ
ー量をゼロにするように対応するチャネルのシリアルデ
ータの遅延量を補正する。
において、スキュー量監視回路は、基準チャネルクロッ
クリカバリ回路と、通常チャネルクロックリカバリ回路
と、位相比較及び電圧変換回路と、第２の遅延調整回路
とを備えている。基準チャネルクロックリカバリ回路
は、基準シリアルデータのバイトを識別する基準バイト
クロックを抽出する。通常チャネルクロックリカバリ回
路は、基準チャネル以外のチャネルを介して受信される
シリアルデータのバイトを識別する通常バイトクロック
を抽出する。位相比較及び電圧変換回路は、通常チャネ
ルクロックリカバリ回路が抽出したバイトクロックの位
相と、基準チャネルクロックリカバリ回路が抽出したバ
イトクロックの位相との位相差を検出して電圧値に変換
する。第２の遅延調整回路は、電圧値に応じて、スキュ
ー量をゼロにするように対応するチャネルのシリアルデ
ータの遅延量を補正する。
【００１７】このように、データ伝送中にバイトクロッ
クの位相をチャネル間で調整しても、データ伝送を中断
することなく常時スキュー補正をすることができる。
クの位相をチャネル間で調整しても、データ伝送を中断
することなく常時スキュー補正をすることができる。
【００１８】
【発明の実施の形態】以下、本発明の実施例を図面によ
り詳述する。図３は本発明によるスキュー補正回路の概
略ブロック図である。このスキュー補正回路は受信部に
設けられ、複数のチャネルを介して複数のシリアルデー
タを受信して、その複数のシリアルデータ間の位相ずれ
であるスキュー量を小さくするものである。図におい
て、データＤＡＴＡ０〜データＤＡＴＡｎ（以下、デー
タ０〜データｎと称する）はそれぞれシリアルデータで
ある。１次スキュー補正手段３１は、データ伝送をして
いないアイドル時に、複数のシリアルデータ０〜ｎの間
におけるスキュー量を検出して、そのスキュー量がゼロ
になるようにシリアルデータの各々の遅延量を補正す
る。２次スキュー補正手段３２は、１時スキュー補正手
段３１により補正された状態に基づいて、データ伝送中
に発生する前記複数のシリアルデータ間におけるスキュ
ー量を検出して、該スキュー量がゼロになるように前記
複数のシリアルデータの各々の遅延量を補正する。
り詳述する。図３は本発明によるスキュー補正回路の概
略ブロック図である。このスキュー補正回路は受信部に
設けられ、複数のチャネルを介して複数のシリアルデー
タを受信して、その複数のシリアルデータ間の位相ずれ
であるスキュー量を小さくするものである。図におい
て、データＤＡＴＡ０〜データＤＡＴＡｎ（以下、デー
タ０〜データｎと称する）はそれぞれシリアルデータで
ある。１次スキュー補正手段３１は、データ伝送をして
いないアイドル時に、複数のシリアルデータ０〜ｎの間
におけるスキュー量を検出して、そのスキュー量がゼロ
になるようにシリアルデータの各々の遅延量を補正す
る。２次スキュー補正手段３２は、１時スキュー補正手
段３１により補正された状態に基づいて、データ伝送中
に発生する前記複数のシリアルデータ間におけるスキュ
ー量を検出して、該スキュー量がゼロになるように前記
複数のシリアルデータの各々の遅延量を補正する。
【００１９】図４は図３に示したスキュー補正回路を詳
細に示すブロック図である。図において、１次スキュー
補正手段３１は、アイドル検出回路４１と１時スキュー
補正回路４２とを備えている。また、２次スキュー補正
手段３２は、ディレイ調整回路４３とスキュー監視回路
４４とを備えている。１次スキュー補正手段３１内のア
イドル検出回路４１は、データ伝送中ではないアイドル
時を検出する。１次スキュー補正回路４２はアイドル信
号を受信中に、バイト同期信号を生成し、各チャネル間
のバイト同期信号の位相差を監視する。アイドル信号
は、１次スキュー補正のためのエッジと同期獲得パター
ンとを含む。この同期獲得パターンであるアイドルパタ
ーンを転送中は、１次スキュー補正回路４２によりスキ
ュー補正を行う。
細に示すブロック図である。図において、１次スキュー
補正手段３１は、アイドル検出回路４１と１時スキュー
補正回路４２とを備えている。また、２次スキュー補正
手段３２は、ディレイ調整回路４３とスキュー監視回路
４４とを備えている。１次スキュー補正手段３１内のア
イドル検出回路４１は、データ伝送中ではないアイドル
時を検出する。１次スキュー補正回路４２はアイドル信
号を受信中に、バイト同期信号を生成し、各チャネル間
のバイト同期信号の位相差を監視する。アイドル信号
は、１次スキュー補正のためのエッジと同期獲得パター
ンとを含む。この同期獲得パターンであるアイドルパタ
ーンを転送中は、１次スキュー補正回路４２によりスキ
ュー補正を行う。
【００２０】アイドル時を自動的に検出することに代え
て、オペレータが定期的に１次スキュー補正をするよう
にしてもよい。２次スキュー補正手段３２内のディレイ
調整回路４３は、データ転送の開始時にデータ０〜デー
タｎの間の位相のずれをなくするように受信データの位
相を調整する。
て、オペレータが定期的に１次スキュー補正をするよう
にしてもよい。２次スキュー補正手段３２内のディレイ
調整回路４３は、データ転送の開始時にデータ０〜デー
タｎの間の位相のずれをなくするように受信データの位
相を調整する。
【００２１】受信データの位相がゼロになった後に、ス
キュー監視回路４４は、データ０〜データｎの各バイト
の先頭ビットに付加された付加ビット（付加情報）を監
視して、その付加ビットの位相が１ビット以上ずれた場
合に、ディレイ調整回路４３にそのずれを伝達し、ディ
レイ調整回路４３はそのずれに応じて受信データの位相
を再びゼロにするように調整する。
キュー監視回路４４は、データ０〜データｎの各バイト
の先頭ビットに付加された付加ビット（付加情報）を監
視して、その付加ビットの位相が１ビット以上ずれた場
合に、ディレイ調整回路４３にそのずれを伝達し、ディ
レイ調整回路４３はそのずれに応じて受信データの位相
を再びゼロにするように調整する。
【００２２】こうして、データ転送中でも、スキュー補
正が可能になる。図５は本発明の一実施例によるデータ
伝送システムの概略ブロック図である。同図において、
送信部５１は、データ０〜データ３のそれぞれの８ビッ
トのパラレルデータに付加ビットＡと奇数パリティビッ
トを追加して１０ビットのデータに変換する４つのビッ
ト追加回路５１１と、４つのパラレル／シリアル変換器
５１２と、４つの電気／光変換器５１３と、４つのバイ
トクロック信号をパラレル／シリアル変換器５１２に与
えるクロックゲート５１４とを備えている。
正が可能になる。図５は本発明の一実施例によるデータ
伝送システムの概略ブロック図である。同図において、
送信部５１は、データ０〜データ３のそれぞれの８ビッ
トのパラレルデータに付加ビットＡと奇数パリティビッ
トを追加して１０ビットのデータに変換する４つのビッ
ト追加回路５１１と、４つのパラレル／シリアル変換器
５１２と、４つの電気／光変換器５１３と、４つのバイ
トクロック信号をパラレル／シリアル変換器５１２に与
えるクロックゲート５１４とを備えている。
【００２３】ビット追加回路５１１の各々においては、
送信データの各バイト（８ビット）の先頭にスキュー補
正用の付加ビットを付加し、各バイトの送信データの最
後に奇数パリティビットを付加する。受信部５２は、４
つの光／電気変換器５２１と、１つのデスキュー回路５
２２とを備えている。
送信データの各バイト（８ビット）の先頭にスキュー補
正用の付加ビットを付加し、各バイトの送信データの最
後に奇数パリティビットを付加する。受信部５２は、４
つの光／電気変換器５２１と、１つのデスキュー回路５
２２とを備えている。
【００２４】図６は図５に示した５２２のデスキュー回
路５２２の中の１次スキュー補正回路４２一実施例を示
す回路図である。同図において、１次スキュー補正回路
４２は、受信シリアルデータであるデータ０〜データ３
から最遅延信号を選択する最遅延セレクト回路６０と、
受信データを可変遅延させる第１の可変遅延回路６１０
〜６１３と、位相比較及び電圧変換器６２０〜６２３
と、ディジタル変換器６３０〜６３３と、アンドゲート
６４とを備えている。
路５２２の中の１次スキュー補正回路４２一実施例を示
す回路図である。同図において、１次スキュー補正回路
４２は、受信シリアルデータであるデータ０〜データ３
から最遅延信号を選択する最遅延セレクト回路６０と、
受信データを可変遅延させる第１の可変遅延回路６１０
〜６１３と、位相比較及び電圧変換器６２０〜６２３
と、ディジタル変換器６３０〜６３３と、アンドゲート
６４とを備えている。
【００２５】図７は図５に示したデスキュー回路５２２
の中の図３に示した２次スキュー補正手段３２の一実施
例を示す回路図である。同図において、２次スキュー補
正手段３２は、図６に示した第１の可変遅延回路６１０
〜６１３の出力を受け取る４つの第２の可変遅延回路
（遅延調整回路）６５１〜６５３と、１つのクロックリ
カバリ回路６６と、４つの付加情報チェック回路６７０
〜６７３と、アンドゲート６８と、アラーム信号を形成
する論理回路６９とを備えている。
の中の図３に示した２次スキュー補正手段３２の一実施
例を示す回路図である。同図において、２次スキュー補
正手段３２は、図６に示した第１の可変遅延回路６１０
〜６１３の出力を受け取る４つの第２の可変遅延回路
（遅延調整回路）６５１〜６５３と、１つのクロックリ
カバリ回路６６と、４つの付加情報チェック回路６７０
〜６７３と、アンドゲート６８と、アラーム信号を形成
する論理回路６９とを備えている。
【００２６】クロックリカバリ回路６６は、第１の可変
遅延回路６１０から出力される基準シリアルデータＤＡ
ＴＡ０のビットを識別するビットクロック（ｂ ＣＬ）
と、基準シリアルデータＤＡＴＡ０のバイトを識別する
バイトクロック（Ｂ ＣＬ）と、基準シリアルデータＤ
ＡＴＡ０に含まれる付加情報に対応するタイミング幅の
範囲内でバイトクロックより遅れて変化するアーリィク
ロック（Ｅ ＣＬ）と、基準シリアルデータＤＡＴＡ０
に含まれる付加情報に対応するタイミング幅の範囲内で
アーリィクロックより遅れて変化するディレイクロック
（Ｄ ＣＬ）とを抽出する。
遅延回路６１０から出力される基準シリアルデータＤＡ
ＴＡ０のビットを識別するビットクロック（ｂ ＣＬ）
と、基準シリアルデータＤＡＴＡ０のバイトを識別する
バイトクロック（Ｂ ＣＬ）と、基準シリアルデータＤ
ＡＴＡ０に含まれる付加情報に対応するタイミング幅の
範囲内でバイトクロックより遅れて変化するアーリィク
ロック（Ｅ ＣＬ）と、基準シリアルデータＤＡＴＡ０
に含まれる付加情報に対応するタイミング幅の範囲内で
アーリィクロックより遅れて変化するディレイクロック
（Ｄ ＣＬ）とを抽出する。
【００２７】付加情報チェック回路６７１〜６７３の各
々は、第１の可変遅延回路６１１〜６１３から出力され
る基準チャネル以外のチャネルを介して受信されるシリ
アルデータＤＡＴＡ１〜ＤＡＴＡ３に含まれる付加ビッ
トに対応するタイミング幅内にアーリィクロック（Ｅ
ＣＬ）の変化時とディレイクロック（Ｄ ＣＬ）の変化
時が含まれるかどうかを判定する。
々は、第１の可変遅延回路６１１〜６１３から出力され
る基準チャネル以外のチャネルを介して受信されるシリ
アルデータＤＡＴＡ１〜ＤＡＴＡ３に含まれる付加ビッ
トに対応するタイミング幅内にアーリィクロック（Ｅ
ＣＬ）の変化時とディレイクロック（Ｄ ＣＬ）の変化
時が含まれるかどうかを判定する。
【００２８】第２の可変遅延回路６５１〜６５３は、第
１の可変遅延回路６１１〜６１３から出力される基準チ
ャネル以外のチャネルを介して受信されるシリアルデー
タＤＡＴＡ１〜ＤＡＴＡ３に含まれる付加ビットの受信
タイミング幅内にアーリィクロックの変化時とディレイ
クロックの変化時の少なくとも１つが含まれないと判定
されたときに、スキュー量をゼロにするように対応する
チャネルのシリアルデータの遅延量を補正する。
１の可変遅延回路６１１〜６１３から出力される基準チ
ャネル以外のチャネルを介して受信されるシリアルデー
タＤＡＴＡ１〜ＤＡＴＡ３に含まれる付加ビットの受信
タイミング幅内にアーリィクロックの変化時とディレイ
クロックの変化時の少なくとも１つが含まれないと判定
されたときに、スキュー量をゼロにするように対応する
チャネルのシリアルデータの遅延量を補正する。
【００２９】図８は図７における付加情報チェック回路
６７１の詳細を示すブロック図である。同図において、
付加情報チェック回路６７１は、第１のラッチ回路７１
と、第１の判定回路７２と、第２のラッチ回路７３と、
第２の判定回路７４とを備えている。第１のラッチ回路
７１は、アーリィクロック（Ｅ ＣＬ）の変化時に、シ
リアルデータが“１”であればハイレベル（第１の状
態）となり、シリアルデータが“０”であればローレベ
ル（第１の状態とは異なる第２の状態）となる第１のラ
ッチ信号を出力する。
６７１の詳細を示すブロック図である。同図において、
付加情報チェック回路６７１は、第１のラッチ回路７１
と、第１の判定回路７２と、第２のラッチ回路７３と、
第２の判定回路７４とを備えている。第１のラッチ回路
７１は、アーリィクロック（Ｅ ＣＬ）の変化時に、シ
リアルデータが“１”であればハイレベル（第１の状
態）となり、シリアルデータが“０”であればローレベ
ル（第１の状態とは異なる第２の状態）となる第１のラ
ッチ信号を出力する。
【００３０】第２のラッチ回路７３は、ディレイクロッ
ク（Ｄ ＣＬ）の変化時に、シリアルデータが“１”で
あればハイレベルとなり、シリアルデータが“０”であ
ればローレベルとなる第２のラッチ信号を出力する。第
１の判定回路７２は、第１のラッチ回路７１の出力が所
定バイト数にわたって“１”と“０”の交代パターンか
ら外れているかどうかを判定する。
ク（Ｄ ＣＬ）の変化時に、シリアルデータが“１”で
あればハイレベルとなり、シリアルデータが“０”であ
ればローレベルとなる第２のラッチ信号を出力する。第
１の判定回路７２は、第１のラッチ回路７１の出力が所
定バイト数にわたって“１”と“０”の交代パターンか
ら外れているかどうかを判定する。
【００３１】第２の判定回路７４は、第２のラッチ回路
７３の出力が所定バイト数にわたって“１”と“０”の
交代パターンから外れているかどうかを判定する。図９
は図７におけるＤＡＴＡ２に対応する付加情報チェック
回路６７２の詳細を示すブロック図であり、その構成は
ＤＡＴＡ１に対応する付加情報チェック回路６７１と同
じであるので説明を省略する。
７３の出力が所定バイト数にわたって“１”と“０”の
交代パターンから外れているかどうかを判定する。図９
は図７におけるＤＡＴＡ２に対応する付加情報チェック
回路６７２の詳細を示すブロック図であり、その構成は
ＤＡＴＡ１に対応する付加情報チェック回路６７１と同
じであるので説明を省略する。
【００３２】図１０は図６〜図９の回路の動作を説明す
るタイムチャートである。図において、（ａ）は受信デ
ータである。前述のように、送信側からは、送信データ
の各バイトの先頭に付加ビットＡが付加され、各バイト
の終わりに奇数パリティビットが付加されたデータが送
信されるので、受信データの１バイトは１０ビットであ
る。
るタイムチャートである。図において、（ａ）は受信デ
ータである。前述のように、送信側からは、送信データ
の各バイトの先頭に付加ビットＡが付加され、各バイト
の終わりに奇数パリティビットが付加されたデータが送
信されるので、受信データの１バイトは１０ビットであ
る。
【００３３】最初にアイドル時の動作を説明する。実際
のデータ転送時ではないアイドル時の送信データ（アイ
ドルパターン）をオール１とし、付加ビットを“Ａ”の
記号で表す。また、時間軸上のバイト間に“｜”の記号
で区切ると、アイドル時の送信シリアルデータは次のよ
うになる。 Ａ１１１１１１１１１ ｜ Ａ１１１１１１１１１ ｜
Ａ１１１１１１１１１ ｜ ・・・ 付加ビットＡは、時間軸上のバイト毎に０と１が交互に
反転するようにする。これにより、伝送データ中に同符
号ビットが連続することを抑制できるので、受信回路の
負荷を低減できる。実際のアイドル時の送信シリアルデ
ータは次のようになる。
のデータ転送時ではないアイドル時の送信データ（アイ
ドルパターン）をオール１とし、付加ビットを“Ａ”の
記号で表す。また、時間軸上のバイト間に“｜”の記号
で区切ると、アイドル時の送信シリアルデータは次のよ
うになる。 Ａ１１１１１１１１１ ｜ Ａ１１１１１１１１１ ｜
Ａ１１１１１１１１１ ｜ ・・・ 付加ビットＡは、時間軸上のバイト毎に０と１が交互に
反転するようにする。これにより、伝送データ中に同符
号ビットが連続することを抑制できるので、受信回路の
負荷を低減できる。実際のアイドル時の送信シリアルデ
ータは次のようになる。
【００３４】１１１１１１１１１１ ｜ ０１１１１１
１１１１ ｜ １１１１１１１１１１ ｜ ・・・ アイドル時には、受信部では２０ビットに一回０となる
シリアル信号を受信することになり、この０の位置が最
も遅れて到着する伝送チャネル（以降最遅延チャネルと
呼び）を選ぶ。最遅延チャネルを見つけだす方法は既に
知られており、例えば、特開平１１−２９８４５７号公
報「パラレル光送信／光受信モジュール」（米国特許出
願第１２９，４０７号の"PARALLEL OPTICAL TRANSMISSI
ON/RECEPTION MODULE"）に開示されている。
１１１１ ｜ １１１１１１１１１１ ｜ ・・・ アイドル時には、受信部では２０ビットに一回０となる
シリアル信号を受信することになり、この０の位置が最
も遅れて到着する伝送チャネル（以降最遅延チャネルと
呼び）を選ぶ。最遅延チャネルを見つけだす方法は既に
知られており、例えば、特開平１１−２９８４５７号公
報「パラレル光送信／光受信モジュール」（米国特許出
願第１２９，４０７号の"PARALLEL OPTICAL TRANSMISSI
ON/RECEPTION MODULE"）に開示されている。
【００３５】アイドル時には、各伝送チャネル毎に受信
したビット列中の０の位置と最遅延チャネルの０の位置
が一致するように、可変遅延回路６１０〜６１３におけ
る遅延値が設定される。具体的には、可変遅延回路６１
０〜６１３が出力する信号中の付加ビットＡの０位置と
最遅延チャネルの信号中のビットＡの０位置との時間ず
れ（位相差）が検出されてその位相差が電圧差に変換さ
れ、その電圧差はそれぞれ可変遅延回路６１０〜６１３
に与えられる。この電圧差が大きければ大きいほど、遅
延値は大きい。最遅延信号と当該チャネルとの付加ビッ
トＡの位置が一致したときは、対応する位相比較及び電
圧変換回路６２０〜６２３の１つの出力が最低値とな
る。ディジタル変換回路６３０〜６３３はそれぞれ、位
相比較及び電圧変換回路６２０〜６２３のそれぞれの出
力が最低値になったことを検出し、その時のみハイレベ
ルを出力する。ディジタル変換器６３０〜６３３のすべ
ての出力がハイレベルになった時が、アイドル時におけ
る伝送チャネル間のスキュー調整が完了した時である。
スキュー調整が完了した時の遅延値が可変遅延回路６１
０〜６１３において固定される。
したビット列中の０の位置と最遅延チャネルの０の位置
が一致するように、可変遅延回路６１０〜６１３におけ
る遅延値が設定される。具体的には、可変遅延回路６１
０〜６１３が出力する信号中の付加ビットＡの０位置と
最遅延チャネルの信号中のビットＡの０位置との時間ず
れ（位相差）が検出されてその位相差が電圧差に変換さ
れ、その電圧差はそれぞれ可変遅延回路６１０〜６１３
に与えられる。この電圧差が大きければ大きいほど、遅
延値は大きい。最遅延信号と当該チャネルとの付加ビッ
トＡの位置が一致したときは、対応する位相比較及び電
圧変換回路６２０〜６２３の１つの出力が最低値とな
る。ディジタル変換回路６３０〜６３３はそれぞれ、位
相比較及び電圧変換回路６２０〜６２３のそれぞれの出
力が最低値になったことを検出し、その時のみハイレベ
ルを出力する。ディジタル変換器６３０〜６３３のすべ
ての出力がハイレベルになった時が、アイドル時におけ
る伝送チャネル間のスキュー調整が完了した時である。
スキュー調整が完了した時の遅延値が可変遅延回路６１
０〜６１３において固定される。
【００３６】次にアイドル時及びデータ転送中における
可変遅延回路６５１〜６５３の動作を説明する。図７に
示した装置では、ＤＡＴＡ０のチャネルを基準チャネル
としているが、基準チャネルはどのチャネルでもよい。
基準チャネルのデータＤＡＴＡ０のラインにはクロック
リカバリ回路（ＣＲ）６６が備えられおり、このクロッ
クリカバリ回路６６は受信データから図１０の（ｂ）に
示すビットクロック（ｂ ＣＬ）と図１０の（ｃ）に示
すバイトクロック（Ｂ ＣＬ）とを抽出する。ビットク
ロックはシリアルデータの１ビットをたたくクロックで
あり、バイトクロックは付加ビットＡをたたくクロック
であって、時間軸上のバイトを認識するために用いられ
る。
可変遅延回路６５１〜６５３の動作を説明する。図７に
示した装置では、ＤＡＴＡ０のチャネルを基準チャネル
としているが、基準チャネルはどのチャネルでもよい。
基準チャネルのデータＤＡＴＡ０のラインにはクロック
リカバリ回路（ＣＲ）６６が備えられおり、このクロッ
クリカバリ回路６６は受信データから図１０の（ｂ）に
示すビットクロック（ｂ ＣＬ）と図１０の（ｃ）に示
すバイトクロック（Ｂ ＣＬ）とを抽出する。ビットク
ロックはシリアルデータの１ビットをたたくクロックで
あり、バイトクロックは付加ビットＡをたたくクロック
であって、時間軸上のバイトを認識するために用いられ
る。
【００３７】クロックリカバリ回路６６はまた、本来の
バイトクロックよりも位相が若干遅いアーリィクロック
Ｅ ＣＬ（図１０の（ｄ））と、そのアーリィクロック
よりも位相が若干遅いディレイクロックＤ ＣＬ（図１
０の（ｅ））とを生成する。ここでいう若干とは、シリ
アルデータの１ビットの幅の１／６程度とする。この２
つのバイトクロック（アーリィクロックとディレイクロ
ック）とビットクロックとはすべてのチャネルの付加情
報チェック回路６７０〜６７３に供給される。
バイトクロックよりも位相が若干遅いアーリィクロック
Ｅ ＣＬ（図１０の（ｄ））と、そのアーリィクロック
よりも位相が若干遅いディレイクロックＤ ＣＬ（図１
０の（ｅ））とを生成する。ここでいう若干とは、シリ
アルデータの１ビットの幅の１／６程度とする。この２
つのバイトクロック（アーリィクロックとディレイクロ
ック）とビットクロックとはすべてのチャネルの付加情
報チェック回路６７０〜６７３に供給される。
【００３８】前述のようにして可変遅延回路６１０〜６
１３におけるディレイ調整が完了しているので、アイド
ル時の直後のデータ転送時では全チャネルの位相は揃っ
ておりスキューはない。したがって、付加ビットＡの位
相は全チャネルで揃っており、ビットクロックとアーリ
ィクロックとディレイクロックは全てのチャネルに共通
に使用可能である。
１３におけるディレイ調整が完了しているので、アイド
ル時の直後のデータ転送時では全チャネルの位相は揃っ
ておりスキューはない。したがって、付加ビットＡの位
相は全チャネルで揃っており、ビットクロックとアーリ
ィクロックとディレイクロックは全てのチャネルに共通
に使用可能である。
【００３９】基準チャネル以外のチャネルのデータＤＡ
ＴＡ１〜ＤＡＴＡ３に対応する付加情報チェック回路６
７１〜６７３は、アーリィクロックとディレイクロック
の２つの信号で対応するシリアルデータに含まれる付加
ビットＡを常時読み取り、その結果を２ビットのディジ
タル信号として出力し可変遅延回路６５１〜６５３にそ
れぞれ与える。
ＴＡ１〜ＤＡＴＡ３に対応する付加情報チェック回路６
７１〜６７３は、アーリィクロックとディレイクロック
の２つの信号で対応するシリアルデータに含まれる付加
ビットＡを常時読み取り、その結果を２ビットのディジ
タル信号として出力し可変遅延回路６５１〜６５３にそ
れぞれ与える。
【００４０】アーリィクロックの立ち上がり時にＤＡＴ
Ａ１のシリアルデータのビットが“１”であれば、第１
のラッチ回路７１の出力は１バイト分の時間はハイレベ
ルとなる。アーリィクロックの立ち上がり時にシリアル
データのビットが“０”であれば、第１のラッチ回路７
１の出力は１バイト分の時間はローレベルとなる。同様
に、ディレイクロックの立ち上がり時にＤＡＴＡ１のシ
リアルデータのビットが“１”であれば、第２のラッチ
回路７３の出力は１バイト分の時間はハイレベルとな
る。ディレイクロックの立ち上がり時にシリアルデータ
のビットが“０”であれば、第２のラッチ回路７３の出
力は１バイト分の時間はローレベルとなる。
Ａ１のシリアルデータのビットが“１”であれば、第１
のラッチ回路７１の出力は１バイト分の時間はハイレベ
ルとなる。アーリィクロックの立ち上がり時にシリアル
データのビットが“０”であれば、第１のラッチ回路７
１の出力は１バイト分の時間はローレベルとなる。同様
に、ディレイクロックの立ち上がり時にＤＡＴＡ１のシ
リアルデータのビットが“１”であれば、第２のラッチ
回路７３の出力は１バイト分の時間はハイレベルとな
る。ディレイクロックの立ち上がり時にシリアルデータ
のビットが“０”であれば、第２のラッチ回路７３の出
力は１バイト分の時間はローレベルとなる。
【００４１】ＤＡＴＡ２及びＤＡＴＡ３のチャネルにお
いても、同様の動作をする。図１０において、時刻ｔ１
でアーリィクロックが立ち上がっている。この時、ＤＡ
ＴＡ１のビットは付加ビットＡの“１”なので、（ｇ）
に示すように図８に示す第１のラッチ回路７１の出力で
あるラッチ結果はハイレベルになっている。また、時刻
ｔ２ではディレイクロックが立ち上がっており、この時
のＤＡＴＡ１のビットも付加ビットＡの“１”なので、
（ｈ）に示すように第２のラッチ回路７３の出力もハイ
レベルになっている。
いても、同様の動作をする。図１０において、時刻ｔ１
でアーリィクロックが立ち上がっている。この時、ＤＡ
ＴＡ１のビットは付加ビットＡの“１”なので、（ｇ）
に示すように図８に示す第１のラッチ回路７１の出力で
あるラッチ結果はハイレベルになっている。また、時刻
ｔ２ではディレイクロックが立ち上がっており、この時
のＤＡＴＡ１のビットも付加ビットＡの“１”なので、
（ｈ）に示すように第２のラッチ回路７３の出力もハイ
レベルになっている。
【００４２】次に時刻ｔ３でも、アーリィクロックが立
ち上がっている。この時、ＤＡＴＡ１のビットは付加ビ
ットＡの“０”なので、（ｇ）に示すように第１のラッ
チ回路７１の出力であるラッチ結果はローレベルになっ
ている。また、時刻ｔ４ではディレイクロックが立ち上
がっており、この時のビットも付加ビットＡの“０”な
ので、（ｈ）に示すように第２のラッチ回路７３の出力
もローレベルになっている。
ち上がっている。この時、ＤＡＴＡ１のビットは付加ビ
ットＡの“０”なので、（ｇ）に示すように第１のラッ
チ回路７１の出力であるラッチ結果はローレベルになっ
ている。また、時刻ｔ４ではディレイクロックが立ち上
がっており、この時のビットも付加ビットＡの“０”な
ので、（ｈ）に示すように第２のラッチ回路７３の出力
もローレベルになっている。
【００４３】こうして、第１のラッチ回路７１の出力に
は（ｉ）に示すように“１”と“０”とがバイト毎に交
代する信号が得られている。また、第２のラッチ回路７
３の出力にも（ｊ）に示すように“１”と“０”とがバ
イト毎に交代する信号が得られている。第１の判定回路
７２は、（ｇ）に示される信号を（ｉ）に示される信号
に変換してＤＡＴＡ１のチェック信号とする。（ｉ）に
示される信号は、（ｇ）に示される信号を、例えば基準
チャネルのバイトクロック等の所定のタイミングに合わ
せてシフトしたチェック信号である。そして、第１の判
定回路７２は、このチェック信号が所定バイト数の間
“０”と“１”を交互に繰り返すかどうかを判定する。
チェック信号が所定バイト数の間“０”と“１”を交互
に繰り返せば、ＤＡＴＡ１に含まれる付加ビットＡが許
容範囲内に存在しているので、第１の判定回路７２はＤ
ＡＴＡ１が基準チャネルに対して早くなっていないと判
定して、“１”を出力する。チェック信号が所定バイト
数の間“０”と“１”を交互に繰り返さなければ、付加
ビットＡは許容範囲内に存在していないので、判定回路
７２はＤＡＴＡ１が基準チャネルに対して早くなってい
ると判定して“０”を出力する。図１０の例では、
（ｉ）に示されるチェック信号は所定バイト数の間
“０”と“１”を交互に繰り返しているので、第１の判
定回路７２は“１”を出力する。この場合はＤＡＴＡ１
は基準チャネルに対して早くなっていないと判定され
る。
は（ｉ）に示すように“１”と“０”とがバイト毎に交
代する信号が得られている。また、第２のラッチ回路７
３の出力にも（ｊ）に示すように“１”と“０”とがバ
イト毎に交代する信号が得られている。第１の判定回路
７２は、（ｇ）に示される信号を（ｉ）に示される信号
に変換してＤＡＴＡ１のチェック信号とする。（ｉ）に
示される信号は、（ｇ）に示される信号を、例えば基準
チャネルのバイトクロック等の所定のタイミングに合わ
せてシフトしたチェック信号である。そして、第１の判
定回路７２は、このチェック信号が所定バイト数の間
“０”と“１”を交互に繰り返すかどうかを判定する。
チェック信号が所定バイト数の間“０”と“１”を交互
に繰り返せば、ＤＡＴＡ１に含まれる付加ビットＡが許
容範囲内に存在しているので、第１の判定回路７２はＤ
ＡＴＡ１が基準チャネルに対して早くなっていないと判
定して、“１”を出力する。チェック信号が所定バイト
数の間“０”と“１”を交互に繰り返さなければ、付加
ビットＡは許容範囲内に存在していないので、判定回路
７２はＤＡＴＡ１が基準チャネルに対して早くなってい
ると判定して“０”を出力する。図１０の例では、
（ｉ）に示されるチェック信号は所定バイト数の間
“０”と“１”を交互に繰り返しているので、第１の判
定回路７２は“１”を出力する。この場合はＤＡＴＡ１
は基準チャネルに対して早くなっていないと判定され
る。
【００４４】同様にして第２の判定回路７４は、（ｈ）
に示される信号を（ｊ）に示される信号に変換してＤＡ
ＴＡ１のチェック信号とする。（ｊ）に示される信号
は、（ｈ）に示される信号を、例えば基準チャネルのバ
イトクロック等の所定のタイミングに合わせてシフトし
たチェック信号である。そして、第２の判定回路７４
は、このチェック信号が所定バイト数の間“０”と
“１”を交互に繰り返すかどうかを判定する。チェック
信号が所定バイト数の間“０”と“１”を交互に繰り返
せば、ＤＡＴＡ１に含まれる付加ビットＡが許容範囲内
に存在しているので、第２の判定回路７４はＤＡＴＡ１
が基準チャネルに対して遅くなっていないと判定して、
“１”を出力する。チェック信号が所定バイト数の間
“０”と“１”を交互に繰り返さなければ、付加ビット
Ａは許容範囲内に存在していないので、判定回路７４は
ＤＡＴＡ１が基準チャネルに対して遅くなっていると判
定して“０”を出力する。図１０の例では、（ｊ）に示
されるチェック信号は所定バイト数の間“０”と“１”
を交互に繰り返しているので、第２の判定回路７４も
“１”を出力する。この場合はＤＡＴＡ１は基準チャネ
ルに対して遅くなっていないと判定される。
に示される信号を（ｊ）に示される信号に変換してＤＡ
ＴＡ１のチェック信号とする。（ｊ）に示される信号
は、（ｈ）に示される信号を、例えば基準チャネルのバ
イトクロック等の所定のタイミングに合わせてシフトし
たチェック信号である。そして、第２の判定回路７４
は、このチェック信号が所定バイト数の間“０”と
“１”を交互に繰り返すかどうかを判定する。チェック
信号が所定バイト数の間“０”と“１”を交互に繰り返
せば、ＤＡＴＡ１に含まれる付加ビットＡが許容範囲内
に存在しているので、第２の判定回路７４はＤＡＴＡ１
が基準チャネルに対して遅くなっていないと判定して、
“１”を出力する。チェック信号が所定バイト数の間
“０”と“１”を交互に繰り返さなければ、付加ビット
Ａは許容範囲内に存在していないので、判定回路７４は
ＤＡＴＡ１が基準チャネルに対して遅くなっていると判
定して“０”を出力する。図１０の例では、（ｊ）に示
されるチェック信号は所定バイト数の間“０”と“１”
を交互に繰り返しているので、第２の判定回路７４も
“１”を出力する。この場合はＤＡＴＡ１は基準チャネ
ルに対して遅くなっていないと判定される。
【００４５】結論的には、ＤＡＴＡ１は基準チャネルに
対して早くも遅くもなっていない。ＤＡＴＡ２について
同様の考察をする。時刻ｔ１でのアーリィクロックが立
ち上がり時には、ＤＡＴＡ２のビットはビット９であ
り、（ｌ）に示すように図９に示す第１のラッチ回路８
１の出力であるラッチ結果はビット９をラッチした結果
となっている。この時のビット９の値が“１”ならばラ
ッチ結果は“１”であり、ビット９の値が“０”ならば
ラッチ結果は“０”である。このようにビット９の値に
依存しているので、図１０の（ｌ）においてはラッチ結
果は不定を表す点線で示してある。
対して早くも遅くもなっていない。ＤＡＴＡ２について
同様の考察をする。時刻ｔ１でのアーリィクロックが立
ち上がり時には、ＤＡＴＡ２のビットはビット９であ
り、（ｌ）に示すように図９に示す第１のラッチ回路８
１の出力であるラッチ結果はビット９をラッチした結果
となっている。この時のビット９の値が“１”ならばラ
ッチ結果は“１”であり、ビット９の値が“０”ならば
ラッチ結果は“０”である。このようにビット９の値に
依存しているので、図１０の（ｌ）においてはラッチ結
果は不定を表す点線で示してある。
【００４６】また、時刻ｔ２のディレイクロックの立ち
上がり時には、ＤＡＴＡ２のビットは付加ビットＡの
“１”なので、（ｍ）に示すように第２のラッチ回路８
３の出力はハイレベルになっている。次に時刻ｔ３での
アーリィクロックの立ち上がり時には、ＤＡＴＡ２のビ
ットはやはりビット９なので、（ｌ）に示すように第１
のラッチ回路８１の出力であるラッチ結果はやはり不定
である。
上がり時には、ＤＡＴＡ２のビットは付加ビットＡの
“１”なので、（ｍ）に示すように第２のラッチ回路８
３の出力はハイレベルになっている。次に時刻ｔ３での
アーリィクロックの立ち上がり時には、ＤＡＴＡ２のビ
ットはやはりビット９なので、（ｌ）に示すように第１
のラッチ回路８１の出力であるラッチ結果はやはり不定
である。
【００４７】また、時刻ｔ４ではディレイクロックが立
ち上がっており、この時のビットは付加ビットＡの
“０”なので、（ｍ）に示すようにラッチ結果はローレ
ベルになっている。こうして、第２のラッチ回路８１の
出力には（ｎ）に示すようにビット９の値に対応する不
定レベルの信号が出力され、第２のラッチ回路８３の出
力には（ｏ）に示すように“１”と“０”とがバイト毎
に交代する信号が得られている。
ち上がっており、この時のビットは付加ビットＡの
“０”なので、（ｍ）に示すようにラッチ結果はローレ
ベルになっている。こうして、第２のラッチ回路８１の
出力には（ｎ）に示すようにビット９の値に対応する不
定レベルの信号が出力され、第２のラッチ回路８３の出
力には（ｏ）に示すように“１”と“０”とがバイト毎
に交代する信号が得られている。
【００４８】第１の判定回路８２は、（ｌ）に示される
信号を（ｎ）に示される信号に変換してＤＡＴＡ２のＡ
ビットチェック信号０とする。（ｎ）に示される信号
は、（ｌ）に示される信号を、例えば基準チャネルのバ
イトクロック等の所定のタイミングに合わせてシフトし
たチェック信号である。そして、第１の判定回路８２
は、このＡビットチェック信号０が所定バイト数の間
“０”と“１”を交互に繰り返していないのでＤＡＴＡ
２が基準チャネルのデータＤＡＴＡ０に対して早くなっ
ていると判定して、“０”を出力する。
信号を（ｎ）に示される信号に変換してＤＡＴＡ２のＡ
ビットチェック信号０とする。（ｎ）に示される信号
は、（ｌ）に示される信号を、例えば基準チャネルのバ
イトクロック等の所定のタイミングに合わせてシフトし
たチェック信号である。そして、第１の判定回路８２
は、このＡビットチェック信号０が所定バイト数の間
“０”と“１”を交互に繰り返していないのでＤＡＴＡ
２が基準チャネルのデータＤＡＴＡ０に対して早くなっ
ていると判定して、“０”を出力する。
【００４９】第２の判定回路８４は、（ｍ）に示される
信号を（ｏ）に示される信号に変換してＤＡＴＡ２のＡ
ビットチェック信号１とする。（ｏ）に示される信号
は、（ｍ）に示される信号を、例えば基準チャネルのバ
イトクロック等の所定のタイミングに合わせてシフトし
たチェック信号である。そして、第２の判定回路８４
は、このチェック信号が所定バイト数の間“０”と
“１”を交互に繰り返しているのでＤＡＴＡ２が基準チ
ャネルに対して遅れていないと判定して、“１”を出力
する。
信号を（ｏ）に示される信号に変換してＤＡＴＡ２のＡ
ビットチェック信号１とする。（ｏ）に示される信号
は、（ｍ）に示される信号を、例えば基準チャネルのバ
イトクロック等の所定のタイミングに合わせてシフトし
たチェック信号である。そして、第２の判定回路８４
は、このチェック信号が所定バイト数の間“０”と
“１”を交互に繰り返しているのでＤＡＴＡ２が基準チ
ャネルに対して遅れていないと判定して、“１”を出力
する。
【００５０】ＤＡＴＡ３についても同様の動作をする。
そして、ＤＡＴＡ１〜ＤＡＴＡ３のチャネルに対応する
可変遅延回路６５１〜６５３はそれぞれ、付加ビットＡ
のチェックの結果として、第１の判定回路から“１”を
受け取り第２の判定回路から“０”を受け取った場合
は、そのデータは基準データから遅れているのでそのデ
ータの遅延量を少なくするように作用する。また、付加
ビットＡのチェックの結果として、第１の判定回路から
“０”を受け取り第２の判定回路から“１”を受け取っ
た場合は、そのデータは基準データより進んでいるので
そのデータの遅延量を大きくするように作用する。その
結果、付加情報チェック回路６７１〜６７３がそれぞれ
出力する２ビットのチェック結果がすべて“１”になる
ように、可変遅延回路６５１〜６５３が制御される。
そして、ＤＡＴＡ１〜ＤＡＴＡ３のチャネルに対応する
可変遅延回路６５１〜６５３はそれぞれ、付加ビットＡ
のチェックの結果として、第１の判定回路から“１”を
受け取り第２の判定回路から“０”を受け取った場合
は、そのデータは基準データから遅れているのでそのデ
ータの遅延量を少なくするように作用する。また、付加
ビットＡのチェックの結果として、第１の判定回路から
“０”を受け取り第２の判定回路から“１”を受け取っ
た場合は、そのデータは基準データより進んでいるので
そのデータの遅延量を大きくするように作用する。その
結果、付加情報チェック回路６７１〜６７３がそれぞれ
出力する２ビットのチェック結果がすべて“１”になる
ように、可変遅延回路６５１〜６５３が制御される。
【００５１】このようにして、データ伝送中にスキュー
が発生した場合は、可変遅延回路６５１〜６５３の中で
そのスキューが発生したチャネルに対応する可変遅延回
路の遅延値を上記の手順により微調整することによりス
キューは補正される。アンドゲート６８は、付加情報チ
ェック回路６７１〜６７３の出力信号がすべて“１”の
とき、即ち、スキューがないときに“１”を出力する。
また、論理回路６９は、付加情報チェック回路６７１〜
６７３の出力信号の内の例えば少なくとも２つの２ビッ
ト出力がすべて“０”となるとアラーム信号“１”を出
力する。これにより、可変遅延回路の遅延値の微調整が
きかなくなる程にスキューが大きくなったときを検出す
ることができる。
が発生した場合は、可変遅延回路６５１〜６５３の中で
そのスキューが発生したチャネルに対応する可変遅延回
路の遅延値を上記の手順により微調整することによりス
キューは補正される。アンドゲート６８は、付加情報チ
ェック回路６７１〜６７３の出力信号がすべて“１”の
とき、即ち、スキューがないときに“１”を出力する。
また、論理回路６９は、付加情報チェック回路６７１〜
６７３の出力信号の内の例えば少なくとも２つの２ビッ
ト出力がすべて“０”となるとアラーム信号“１”を出
力する。これにより、可変遅延回路の遅延値の微調整が
きかなくなる程にスキューが大きくなったときを検出す
ることができる。
【００５２】図１１は図３に示した２次スキュー補正手
段３２の他の実施例を示す回路図である。図７の回路と
図１１の回路との主たる相違点は、図７の回路ではアー
リィクロックとディレイクロックを用いて付加ビットＡ
を常時監視していたのにたいし、図１１の回路ではアイ
ドル信号受信中に全チャネルのバイト同期信号を生成
し、各チャネル間のバイト同期信号の位相差を監視する
ようにしたことである。
段３２の他の実施例を示す回路図である。図７の回路と
図１１の回路との主たる相違点は、図７の回路ではアー
リィクロックとディレイクロックを用いて付加ビットＡ
を常時監視していたのにたいし、図１１の回路ではアイ
ドル信号受信中に全チャネルのバイト同期信号を生成
し、各チャネル間のバイト同期信号の位相差を監視する
ようにしたことである。
【００５３】バイト同期信号の位相差を監視するため
に、図１１の回路は、図６の可変遅延回路６１０〜６１
３の出力を受ける４つの可変遅延回路１０１〜１０３
と、４つのクロックリカバリ回路１１０〜１１３と、４
つのシリアル／パラレル変換回路１２０〜１２３と、３
つの位相比較及び電圧変換回路１３１〜１３３と、３つ
のディジタル変換回路１４４〜１４３と、アンドゲート
１５と、アラーム検出用論理回路１６とを備えている。
に、図１１の回路は、図６の可変遅延回路６１０〜６１
３の出力を受ける４つの可変遅延回路１０１〜１０３
と、４つのクロックリカバリ回路１１０〜１１３と、４
つのシリアル／パラレル変換回路１２０〜１２３と、３
つの位相比較及び電圧変換回路１３１〜１３３と、３つ
のディジタル変換回路１４４〜１４３と、アンドゲート
１５と、アラーム検出用論理回路１６とを備えている。
【００５４】図１２は図１１の回路の動作を説明するタ
イムチャートである。図において、（ａ）は図１０の
（ａ）と同じ受信データである。次に可変遅延回路１０
１〜１０３の動作を説明する。図１１に示した装置で
も、ＤＡＴＡ０のチャネルを基本チャネルとしている。
ＤＡＴＡ０のラインにはクロックリカバリ回路（ＣＲ）
１１０が備えられおり、このクロックリカバリ回路１１
０から図１２の（ａ）に示すシリアルデータと、（ｂ）
に示すビットクロック（ｂ ＣＬ）と、（ｃ）に示すバ
イトクロック（Ｂ ＣＬ）とが出力される。
イムチャートである。図において、（ａ）は図１０の
（ａ）と同じ受信データである。次に可変遅延回路１０
１〜１０３の動作を説明する。図１１に示した装置で
も、ＤＡＴＡ０のチャネルを基本チャネルとしている。
ＤＡＴＡ０のラインにはクロックリカバリ回路（ＣＲ）
１１０が備えられおり、このクロックリカバリ回路１１
０から図１２の（ａ）に示すシリアルデータと、（ｂ）
に示すビットクロック（ｂ ＣＬ）と、（ｃ）に示すバ
イトクロック（Ｂ ＣＬ）とが出力される。
【００５５】ＤＡＴＡ１〜ＤＡＴＡ３のラインでは可変
遅延回路１０１〜１０３のそれぞれにクロックリカバリ
回路１１１〜１１３が接続されており、それぞれのクロ
ックリカバリ回路からは対応する受信データのシリアル
データとビットクロックとバイトクロックとが出力され
る。即ち、図１２の（ｄ）はＤＡＴＡ１のシリアルデー
タを示し、（ｅ）はそのシリアルデータから抽出された
ビットクロックを示し、（ｆ）はそのシリアルデータか
ら抽出されたバイトクロックを示している。また、図１
２の（ｈ）はＤＡＴＡ２のシリアルデータを示し、
（ｉ）はそのシリアルデータから抽出されたビットクロ
ックを示し、（ｊ）はそのシリアルデータから抽出され
たバイトクロックを示している。
遅延回路１０１〜１０３のそれぞれにクロックリカバリ
回路１１１〜１１３が接続されており、それぞれのクロ
ックリカバリ回路からは対応する受信データのシリアル
データとビットクロックとバイトクロックとが出力され
る。即ち、図１２の（ｄ）はＤＡＴＡ１のシリアルデー
タを示し、（ｅ）はそのシリアルデータから抽出された
ビットクロックを示し、（ｆ）はそのシリアルデータか
ら抽出されたバイトクロックを示している。また、図１
２の（ｈ）はＤＡＴＡ２のシリアルデータを示し、
（ｉ）はそのシリアルデータから抽出されたビットクロ
ックを示し、（ｊ）はそのシリアルデータから抽出され
たバイトクロックを示している。
【００５６】クロックリカバリ回路１１０〜１１３から
出力されたシリアルデータと、ビットクロックと、バイ
トクロックとは、それぞれ、シリアル／パラレル変換器
１２０〜１２３に入力されてバイトクロックＢ ＣＬと
出力データＤＡＴＡ０〜ＤＡＴＡ３が出力される。位相
比較及び電圧変換回路１３１は、ＤＡＴＡ０のバイトク
ロックとＤＡＴＡ１のバイトクロックとの位相差を電圧
に変換してその電圧を可変遅延回路１０１に与える。同
様に、位相比較及び電圧変換回路１３２は、ＤＡＴＡ０
のバイトクロックとＤＡＴＡ２のバイトクロックとの位
相差を電圧に変換してその電圧を可変遅延回路１０２に
与え、位相比較及び電圧変換回路１３３は、ＤＡＴＡ０
のバイトクロックとＤＡＴＡ３のバイトクロックとの位
相差を電圧に変換してその電圧を可変遅延回路１０３に
与える。ディジタル変換器１４１〜１４３はそれぞれ、
位相比較及び電圧変換回路１３１〜１３３の出力が最低
値になったことを検出し、その時のみハイレベルを出力
する。
出力されたシリアルデータと、ビットクロックと、バイ
トクロックとは、それぞれ、シリアル／パラレル変換器
１２０〜１２３に入力されてバイトクロックＢ ＣＬと
出力データＤＡＴＡ０〜ＤＡＴＡ３が出力される。位相
比較及び電圧変換回路１３１は、ＤＡＴＡ０のバイトク
ロックとＤＡＴＡ１のバイトクロックとの位相差を電圧
に変換してその電圧を可変遅延回路１０１に与える。同
様に、位相比較及び電圧変換回路１３２は、ＤＡＴＡ０
のバイトクロックとＤＡＴＡ２のバイトクロックとの位
相差を電圧に変換してその電圧を可変遅延回路１０２に
与え、位相比較及び電圧変換回路１３３は、ＤＡＴＡ０
のバイトクロックとＤＡＴＡ３のバイトクロックとの位
相差を電圧に変換してその電圧を可変遅延回路１０３に
与える。ディジタル変換器１４１〜１４３はそれぞれ、
位相比較及び電圧変換回路１３１〜１３３の出力が最低
値になったことを検出し、その時のみハイレベルを出力
する。
【００５７】図１２の（ｇ）はＤＡＴＡ０に対応するシ
リアル／パラレル変換回路１２０から出力される（ｃ）
に示すバイトクロックの位相と、ＤＡＴＡ１に対応する
シリアル／パラレル変換回路１２１から出力される
（ｆ）に示すバイトクロックの位相との比較結果である
排他的論理和（ＥＸＯＲ）を示す。この場合は、ＤＡＴ
Ａ１のバイトクロックがＤＡＴＡ０のバイトクロックよ
り若干早くなっていることを示している。
リアル／パラレル変換回路１２０から出力される（ｃ）
に示すバイトクロックの位相と、ＤＡＴＡ１に対応する
シリアル／パラレル変換回路１２１から出力される
（ｆ）に示すバイトクロックの位相との比較結果である
排他的論理和（ＥＸＯＲ）を示す。この場合は、ＤＡＴ
Ａ１のバイトクロックがＤＡＴＡ０のバイトクロックよ
り若干早くなっていることを示している。
【００５８】また、図１２の（ｋ）はＤＡＴＡ０に対応
するシリアル／パラレル変換回路１２０から出力される
（ｃ）に示すバイトクロックの位相と、ＤＡＴＡ２に対
応するシリアル／パラレル変換回路１２２から出力され
る（ｊ）に示すバイトクロックの位相との比較結果であ
る排他的論理和（ＥＸＯＲ）を示す。この場合は、ＤＡ
ＴＡ２のバイトクロックがＤＡＴＡ０のバイトクロック
より若干遅れていることを示している。
するシリアル／パラレル変換回路１２０から出力される
（ｃ）に示すバイトクロックの位相と、ＤＡＴＡ２に対
応するシリアル／パラレル変換回路１２２から出力され
る（ｊ）に示すバイトクロックの位相との比較結果であ
る排他的論理和（ＥＸＯＲ）を示す。この場合は、ＤＡ
ＴＡ２のバイトクロックがＤＡＴＡ０のバイトクロック
より若干遅れていることを示している。
【００５９】ＤＡＴＡ１〜ＤＡＴＡ３のチャネルに対応
する可変遅延回路１０１〜１０３はそれぞれ、位相比較
及び電圧変換回路１３１〜１３３からの位相差の対応し
た電圧を受け取ると、その位相差を減少させるべく遅延
値を決定する。このようにして、ディジタル変換回路１
４１〜１４３の出力がすべて“１”となるようにする。
する可変遅延回路１０１〜１０３はそれぞれ、位相比較
及び電圧変換回路１３１〜１３３からの位相差の対応し
た電圧を受け取ると、その位相差を減少させるべく遅延
値を決定する。このようにして、ディジタル変換回路１
４１〜１４３の出力がすべて“１”となるようにする。
【００６０】可変遅延回路６１０〜６１３と可変遅延回
路１０１〜１０３における遅延量の調整が完了した時点
で、送信部５１と受信部５２（図５参照）との間でデー
タ転送を開始する。位相比較及び電圧変換回路１３１〜
１３３は常時ＤＡＴＡ０のバイトクロックと当該データ
チャネルのバイトクロックとの位相差を検出し、出力し
続ける。新たなスキューの発生がない限り、ディジタル
変換回路１４１〜１４３の各々は“１”を出力し続け
る。スキューが発生した場合は、可変遅延回路１０１〜
１０３の中でそのスキューが発生したチャネルに対応す
る可変遅延回路の遅延値を上記の手順により微調整する
ことによりスキューは補正される。
路１０１〜１０３における遅延量の調整が完了した時点
で、送信部５１と受信部５２（図５参照）との間でデー
タ転送を開始する。位相比較及び電圧変換回路１３１〜
１３３は常時ＤＡＴＡ０のバイトクロックと当該データ
チャネルのバイトクロックとの位相差を検出し、出力し
続ける。新たなスキューの発生がない限り、ディジタル
変換回路１４１〜１４３の各々は“１”を出力し続け
る。スキューが発生した場合は、可変遅延回路１０１〜
１０３の中でそのスキューが発生したチャネルに対応す
る可変遅延回路の遅延値を上記の手順により微調整する
ことによりスキューは補正される。
【００６１】アンドゲート１５は、ディジタル変換回路
１４１〜１４３の出力信号がすべて“１”のとき、即
ち、スキューがないときに“１”を出力する。また、論
理回路９１は、ディジタル変換回路１４１〜１４３の出
力信号の内の少なくとも２つが“０”となるとアラーム
信号“１”を出力する。これにより、可変遅延回路の遅
延値の微調整がきかなくなる程にスキューが大きくなっ
たときを検出することができる。
１４１〜１４３の出力信号がすべて“１”のとき、即
ち、スキューがないときに“１”を出力する。また、論
理回路９１は、ディジタル変換回路１４１〜１４３の出
力信号の内の少なくとも２つが“０”となるとアラーム
信号“１”を出力する。これにより、可変遅延回路の遅
延値の微調整がきかなくなる程にスキューが大きくなっ
たときを検出することができる。
【００６２】
【発明の効果】以上の説明から明らかなように、本発明
によれば、転送データに付加ビットを追加するだけで、
データ転送中であってもスキューが常時自動補正され
る。また、受信回路にアイドルパターン検出回路を設け
たことにより、オペレータのデスキュー作業は不要とな
る。
によれば、転送データに付加ビットを追加するだけで、
データ転送中であってもスキューが常時自動補正され
る。また、受信回路にアイドルパターン検出回路を設け
たことにより、オペレータのデスキュー作業は不要とな
る。
【００６３】さらに、高速伝送系の場合、伝送品質向上
のため、コード変換（例えば、４Ｂ４Ｂ変換や８Ｂ１０
Ｂ変換）が採用されるのが一般的であるが、バイト毎に
“１”と“０”とを繰り返す付加情報を転送データの各
バイトの先頭に付加したことにより、転送データの符号
デューティのアンバランス性を解消できるので、データ
転送効率を落とすコード変換が不要になる。
のため、コード変換（例えば、４Ｂ４Ｂ変換や８Ｂ１０
Ｂ変換）が採用されるのが一般的であるが、バイト毎に
“１”と“０”とを繰り返す付加情報を転送データの各
バイトの先頭に付加したことにより、転送データの符号
デューティのアンバランス性を解消できるので、データ
転送効率を落とすコード変換が不要になる。
【図１】従来の最も基本的なパラレルデータ伝送システ
ムを示すブロック図である。
ムを示すブロック図である。
【図２】従来のシリアルバンドルパラレルデータ伝送シ
ステムのブロック図である。
ステムのブロック図である。
【図３】本発明によるスキュー補正回路の概略ブロック
図である。
図である。
【図４】図３に示したスキュー補正回路を詳細に示すブ
ロック図である。
ロック図である。
【図５】本発明の一実施例によるデータ伝送システムの
概略ブロック図である。
概略ブロック図である。
【図６】本発明による１次スキュー補正回路の一実施例
を示す回路図である。
を示す回路図である。
【図７】本発明による２次スキュー補正手段の一実施例
を示す回路図である。
を示す回路図である。
【図８】図７における付加情報チェック回路６７１の詳
細を示すブロック図である。
細を示すブロック図である。
【図９】図７における付加情報チェック回路６７２の詳
細を示すブロック図である。
細を示すブロック図である。
【図１０】図６の回路の動作を説明するタイムチャート
である。
である。
【図１１】本発明による２次スキュー補正手段の他の実
施例を示す回路図である。
施例を示す回路図である。
【図１２】図１０の回路の動作を説明するタイムチャー
トである。
トである。
３１…１次スキュー補正手段 ３２…２次スキュー補正手段 ４１…アイドル検出回路 ４２…１次スキュー補正回路 ４３…ディレイ調整回路 ４４…スキュー監視回路 ５２２…デスキュー回路 ６０…最遅延信号セレクト回路 ６１０〜６１３…可変遅延回路 ６６…クロックリカバリ回路 ６７０〜６７３…付加情報チェック回路 ６５１〜６５３…可変遅延回路 ７１…第１のラッチ回路 ７２…第１の判定回路 ７３…第２のラッチ回路 ７４…第２の判定回路 １１０…基準チャネルクロックリカバリ回路 １１１〜１１３…通常チャネルクロックリカバリ回路 １３１〜１３３…位相比較及び電圧変換回路 １４１〜１４３…ディジタル変換回路 Ａ…付加ビット Ｂ ＣＬ…バイトクロック ｂ ＣＬ…ビットクロック Ｅ ＣＬ…アーリィクロック Ｄ ＣＬ…ディレイクロック
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） // Ｈ０３Ｋ 5/00 Ｈ０３Ｋ 5/00 Ｋ Ｆターム(参考） 5B077 FF11 GG07 5J001 BB00 BB02 BB08 BB13 BB14 CC00 DD04 5K029 DD02 DD23 EE06 HH26 LL08 LL15 5K047 AA08 BB04 GG08 GG09 GG45 MM36 MM60 MM63
Claims (6)
- 【請求項１】 複数のチャネルを介して複数のシリアル
データを受信して、該複数のシリアルデータ間の位相ず
れであるスキュー量を小さくするスキュー補正装置にお
いて、 データ伝送をしていないアイドル時に、前記複数のシリ
アルデータ間におけるスキュー量を検出して、該スキュ
ー量がゼロになるように前記複数のシリアルデータの各
々の遅延量を補正する第１のスキュー補正手段と、 前記第１のスキュー補正手段により補正された後のデー
タ伝送中に発生する前記複数のシリアルデータ間におけ
るスキュー量を検出して、該スキュー量がゼロになるよ
うに前記複数のシリアルデータの各々の遅延量を補正す
る第２のスキュー補正手段と、を備えていることを特徴
とするスキュー補正装置。 - 【請求項２】 前記第１のスキュー補正手段は、 アイドル状態を検出するアイドル検出回路と、 該アイドル状態の検出時に１次スキュー補正をして前記
複数のシリアルデータの各々の遅延量を補正する１次ス
キュー補正回路とを備えており、 前記第２のスキュー補正手段は、 前記１次スキュー補正回路により補正された遅延量を持
つ前記複数のシリアルデータのデータ伝送中におけるス
キュー量を監視するスキュー監視回路と、 該スキュー監視回路により検出されたスキュー量をゼロ
にするように前記複数のシリアルデータの各々の遅延量
を補正する遅延調整回路とを備えていることを特徴とす
る請求項１に記載のスキュー補正装置。 - 【請求項３】 前記１次スキュー補正回路は、 前記複数のシリアルデータから１つのシリアルデータを
選択する選択回路と、 前記選択されたシリアルデータと前記複数のシリアルデ
ータの各々との位相差が最小となるように受信シリアル
データの遅延量を制御する遅延量制御回路とを備えてい
ることを特徴とする請求項２に記載のスキュー補正装
置。 - 【請求項４】 前記受信した複数のシリアルデータの各
々は連続するバイトからなり、前記バイトの各々の先頭
位置に伝送データとは別の付加情報が含まれており、 前記スキュー監視回路は、 前記複数のチャネルから選択された１つのチャネルを介
して受信されるシリアルデータを基準シリアルデータと
し、該基準シリアルデータから、該基準シリアルデータ
のビットを識別するビットクロックと、該基準シリアル
データのバイトを識別するバイトクロックと、前記基準
シリアルデータに含まれる前記付加情報に対応するタイ
ミング幅の範囲内で前記バイトクロックより遅れて変化
するアーリィクロックと、前記基準シリアルデータに含
まれる前記付加情報に対応するタイミング幅の範囲内で
前記アーリィクロックより遅れて変化するディレイクロ
ックとを抽出するクロックリカバリ回路と、 前記選択されたチャネル以外のチャネルを介して受信さ
れるシリアルデータに含まれる前記付加情報に対応する
タイミング幅内に前記アーリィクロックの変化時と前記
ディレイクロックの変化時が含まれるかどうかを判定す
る付加情報チェック回路と、 前記付加情報チェック回路により前記選択されたチャネ
ル以外のチャネルを介して受信されるシリアルデータに
含まれる前記付加情報の受信タイミング幅内に前記アー
リィクロックの変化時と前記ディレイクロックの変化時
の少なくとも１つが含まれないと判定されたときに、ス
キュー量をゼロにするように対応するチャネルのシリア
ルデータの遅延量を補正する第２の遅延調整回路と、を
備えていることを特徴とする請求項２に記載のスキュー
補正回路。 - 【請求項５】 前記付加情報は連続するバイト毎に
“１”と“０”とが交代する１ビットの情報であり、 前記付加情報チェック回路は、各チャネル毎に、 前記アーリィクロックの変化時に、前記シリアルデータ
が“１”であれば第１の状態となり、前記シリアルデー
タが“０”であれば前記第１の状態とは異なる第２の状
態となる第１のラッチ信号を出力する第１のラッチ回路
と、 前記ディレイクロックの変化時に、前記シリアルデータ
が“１”であれば第１の状態となり、前記シリアルデー
タが“０”であれば前記第１の状態とは異なる第２の状
態となる第２のラッチ信号を出力する第２のラッチ回路
と、 前記第１のラッチ回路の出力が所定バイト数にわたって
“１”と“０”の交代パターンから外れているかどうか
を判定する第１の判定回路と、 前記第２のラッチ回路の出力が所定バイト数にわたって
“１”と“０”の交代パターンから外れているかどうか
を判定する第２の判定回路と、を備えており、 前記第２の遅延調整回路は、各チャネル毎に、前記第１
の判定回路の出力が前記所定バイト数にわたって“１”
と“０”の交代パターンから外れていることを示す場合
は、前記基準シリアルデータに対して当該チャネルのシ
リアルデータの位相を進めるように遅延量を調整し、前
記第２の判定回路の出力が前記所定バイト数にわたって
“１”と“０”の交代パターンから外れていることを示
す場合は、前記基準シリアルデータに対して当該チャネ
ルのシリアルデータの位相を遅らせるように遅延量を調
整する可変遅延回路を備えていることを特徴とする請求
項４に記載のスキュー補正装置。 - 【請求項６】 前記受信した複数のシリアルデータの各
々は連続するバイトからなり、 前記スキュー量監視回路は、 前記複数のチャネルから選択された１つのチャネルを介
して受信されるシリアルデータを基準シリアルデータと
し、該基準シリアルデータから、該基準シリアルデータ
のバイトを識別する基準バイトクロックを抽出する基準
チャネルクロックリカバリ回路と、 前記選択されたチャネル以外のチャネルを介して受信さ
れるシリアルデータのバイトを識別する通常バイトクロ
ックを抽出する少なくとも１つの通常チャネルクロック
リカバリ回路と、 前記通常チャネルクロックリカバリ回路が抽出したバイ
トクロックの位相と、前記基準チャネルクロックリカバ
リ回路が抽出した前記バイトクロックの位相との位相差
を検出して電圧値に変換する位相比較及び電圧変換回路
と、 前記電圧値に応じて、スキュー量をゼロにするように対
応するチャネルのシリアルデータの遅延量を補正する第
２の遅延調整回路と、を備えていることを特徴とする請
求項２に記載のスキュー補正回路。
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