JP2002043509A - インバータ制御モジュール - Google Patents

インバータ制御モジュール

Info

Publication number
JP2002043509A
JP2002043509A JP2000220389A JP2000220389A JP2002043509A JP 2002043509 A JP2002043509 A JP 2002043509A JP 2000220389 A JP2000220389 A JP 2000220389A JP 2000220389 A JP2000220389 A JP 2000220389A JP 2002043509 A JP2002043509 A JP 2002043509A
Authority
JP
Japan
Prior art keywords
power
lines
power lines
switching element
control module
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000220389A
Other languages
English (en)
Inventor
Kouichiro Sugai
広一朗 菅井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Priority to JP2000220389A priority Critical patent/JP2002043509A/ja
Publication of JP2002043509A publication Critical patent/JP2002043509A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Power Conversion In General (AREA)
  • Inverter Devices (AREA)

Abstract

(57)【要約】 【課題】パワーラインのインダクタンスに起因してスイ
ッチング素子にサージ電圧が印加され、スイッチング素
子に破壊が発生してしまう。 【解決手段】セラミック基板２と、該セラミック基板２
の一主面に近接配置され、流れる電流の方向が逆である
２本のパワーライン３ａ、３ｂと、３本の出力ライン４
ａ、４ｂ、４ｃと、前記一方のパワーライン３ａ及び各
出力ライン４ａ、４ｂ、４ｃに搭載されている複数個の
スイッチング素子５と、前記パワーライン３ａ上のスイ
ッチング素子５を各出力ラインに接続する第１の接続手
段６と、各出力ライン４ａ、４ｂ、４ｃ上に搭載されて
いるスイッチング素子５を他方のパワーライン３ｂに接
続する第２の接続手段７とから成り、前記近接配置され
ている２本のパワーライン３ａ、３ｂ間に、該パワーラ
イン３ａ、３ｂよりも厚みが厚い絶縁壁９を設けた。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、３相モータ等を制
御するためのインバータ制御モジュールに関するもので
ある。
【０００２】
【従来の技術】従来、３相モータ等を制御するためのイ
ンバータ制御モジュールは、一般に図３及び図４に示す
ようにセラミック基板２の一主面に直流電源が供給され
る２本のパワーライン３３ａ、３３ｂ及び３相交流電源
を出力する３本の出力ライン３４ａ、３４ｂ、３４ｃを
被着形成したセラミック回路基板３１と、前記一方のパ
ワーライン３３ａと各出力ライン３４ａ、３４ｂ、３４
ｃ上に搭載されている複数のスイッチング素子３５と、
前記一方のパワーライン３３ａ上に搭載された各スイッ
チング素子３５と各出力ライン３４ａ、３４ｂ、３４ｃ
とを電気的接続する金属細線よりなる第１の接続手段３
６と、各出力ライン３４ａ、３４ｂ、３４ｃ上に搭載さ
れた各スイッチング素子３５と他方のパワーライン３３
ｂとを電気的接続する金属細線よりなる第２の接続手段
３７とにより構成されている。
【０００３】かかるインバータ制御モジュールは、前記
２本のパワーライン３３ａ、３３ｂを外部電源に、出力
ライン３４ａ、３４ｂ、３４ｃを３相モータ等に接続
し、外部電源より２本のパワーライン３３ａ、３３ｂ間
に２０Ａ以上の直流電源を供給するとともに各スイッチ
ング素子３５のオン・オフを少しずつずらせながら繰り
返し行なわせることによって出力ライン３４ａ、３４
b、３４ｃを介し３相モータ等に３相交流源が供給され
ることとなる。
【０００４】なお、前記スイッチング素子３５としては
ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌ
ｏｒ Ｔｒａｎｓｉｓｔｏｒ）等が一般に用いられてい
る。
【０００５】また前記インバータ制御モジュールに使用
されるセラミック回路基板３１は、一般に酸化アルミニ
ウム質焼結体から成るセラミック基板３２の表面にメタ
ライズ金属層を所定パターンに被着させるとともに該メ
タライズ金属層にパワーライン３３ａ、３３ｂや出力ラ
イン３４ａ、３４ｂ、３４ｃとなる銅等の金属回路板を
銀ロウ等のロウ材を介しロウ付けすることによって形成
されており、具体的には、酸化アルミニウム、酸化珪
素、酸化マグネシウム、酸化カルシウム等の原料粉末に
適当な有機バインダー、可塑剤、溶剤等を添加混合して
泥漿状と成すとともにこれを従来周知のドクターブレー
ド法やカレンダーロール法等のテープ成形技術を採用し
て複数のセラミックグリーンシートを得、次に前記セラ
ミックグリーンシート上にタングステンやモリブデン等
の高融点金属粉末に適当な有機バインダー、溶剤を添加
混合して得た金属ペーストをスクリーン印刷法等の印刷
技術を採用することによって所定パターンに印刷塗布
し、次に前記金属ペーストが所定パターンに印刷塗布さ
れたセラミックグリーンシートを必要に応じて上下に積
層するとともに還元雰囲気中、約１６００℃の温度で焼
成し、セラミックグリーンシートと金属ペーストを焼結
一体化させて表面にメタライズ金属層を有する酸化アル
ミニウム質焼結体から成るセラミック基板３２を形成
し、最後に前記セラミック基板３２に被着されているメ
タライズ金属層上にパワーライン３３ａ、３３ｂや出力
ライン３４ａ、３４ｂ、３４ｃとなる銅等の金属回路板
を間に銀ロウ等のロウ材を挟んで載置させるとともにこ
れを還元雰囲気中、約９００℃の温度に加熱してロウ材
を溶融させ、該溶融したロウ材でメタライズ金属層と金
属回路板とを接合することによって製作されている。
【０００６】
【発明が解決しようとする課題】しかしながら、この従
来のインバータ制御モジュールにおいては、２本のパワ
ーライン３３ａ、３３ｂがインダクタンスを有してお
り、２本のパワーライン３３ａ、３３ｂ間に２０Ａ以上
の直流電源を供給するとともに各スイッチング素子３５
のオン・オフを少しずつずらせて出力ライン３４ａ、３
４b、３４ｃを介して３相モータ等に３相交流電源を供
給する際、前記パワーライン３３ａ、３３ｂのインダク
タンスによってスイッチング素子３５のオン・オフ時に
定格電圧より高いサージ電圧が発生してしまい、その結
果、前記サージ電圧によってスイッチング素子３５に過
電圧がかかり、スイッチング素子３５を破壊してインバ
ータ制御モジュールを安定して信頼性よく作動させるこ
とができないという欠点を有していた。
【０００７】そこで上記欠点を解消するために２本のパ
ワーライン３３ａ、３３ｂを近接配置させるとともに各
々のパワーライン３３ａ、３３ｂに流れる電流の方向を
逆とし、２本のパワーライン３３ａ、３３ｂ間に相互イ
ンダクタンスを発生させるとともに該相互インダクタン
スによって２本のパワーライン３３ａ、３３ｂが有する
インダクタンスを低減することが考えられる。
【０００８】しかしながら、２本のパワーライン３３
ａ、３３ｂを近接配置させた場合、パワーライン３３
ａ、３３ｂには２０Ａ以上という非常に大きな電流が流
れ６００Ｖ以上の電圧がかかることからパワーライン３
３ａ、３３ｂ間に放電が発生し、パワーライン３３ａ、
３３ｂ間に電気的短絡が生じてインバータ制御モジュー
ルの作動信頼性を損なうという欠点が誘発されてしま
う。
【０００９】本発明は上記欠点に鑑み案出されたもの
で、その目的はサージ電圧印加によるスイッチング素子
の破壊及び２本のパワーライン間での放電を有効に防止
し、直流電源を３相交流電源に確実、かつ長期間にわた
って変換することができるインバータ制御モジュールを
提供することにある。
【００１０】
【課題を解決するための手段】本発明のインバータ制御
モジュールは、セラミック基板と、該セラミック基板の
一主面に近接配置され、流れる電流の方向が逆である２
本のパワーラインと、３本の出力ラインと、前記一方の
パワーライン及び各出力ラインに搭載されている複数個
のスイッチング素子と、前記パワーライン上のスイッチ
ング素子を各出力ラインに接続する第１の接続手段と、
各出力ライン上に搭載されているスイッチング素子を他
方のパワーラインに接続する第２の接続手段とから成
り、前記近接配置されている２本のパワーライン間に、
該パワーラインよりも厚みが厚い絶縁壁を設けたことを
特徴とするものである。
【００１１】本発明のインバータ制御モジュールによれ
ば、２本のパワーラインを近接配置させるとともに２本
のパワーラインに流れる電流の方向を逆としたことから
２本のパワーライン間に相互インダクタンスを効率良く
発生させるとともに該相互インダクタンスによって２本
のパワーラインが有するインダクタンスを大きく低減さ
せることができ、これによって２本のパワーライン間に
２０Ａ以上の直流電源を供給するとともに各スイッチン
グ素子のオン・オフを少しずつずらせて出力ラインより
３相モータ等に３相交流電源を供給する際、スイッチン
グ素子のオン・オフ時に前記２本のパワーラインが有す
るインダクタンスに起因して定格電圧より高いサージ電
圧が発生することはなく、その結果、スイッチング素子
に過電圧がかかり、スイッチング素子が破壊するのを有
効に防止してインバータ制御モジュールを安定、かつ信
頼性よく作動させることが可能となる。
【００１２】また同時に２本のパワーライン間に絶縁壁
を設けたことからパワーラインに２０Ａ以上という非常
に大きな電流を流し６００Ｖ以上の電圧がかかったとし
てもパワーライン間に放電が発生し、パワーライン間が
電気的に短絡することはなく、これによってインバータ
制御モジュールの作動を高信頼性となすことが可能とな
る。
【００１３】
【発明の実施の形態】次に、本発明を添付図面に示す実
施例に基づき詳細に説明する。図１および図２は、本発
明のインバータ制御モジュールの一実施例を示し、セラ
ミック基板２の一方主面に２本のパワーライン３ａ、３
ｂと３本の出力ライン４ａ、４ｂ、４ｃとを配置したセ
ラミック回路基板１とスイッチング素子５とから構成さ
れており、セラミック基板２の一方のパワーライン３ａ
及び各出力ライン４ａ、４ｂ、４ｃ上にスイッチング素
子５を搭載し、パワーライン３ａ上のスイッチング素子
５を各出力ライン４ａ、４ｂ、４ｃに第１の接続手段６
を介して接続するとともに各出力ライン４ａ、４ｂ、４
ｃ上に搭載されているスイッチング素子５を他方のパワ
ーライン３ｂに第２の接続手段７を介して接続すること
によって形成されている。
【００１４】前記セラミック回路基板１のセラミック基
板２はパワーライン３ａ、３ｂ及び出力ライン４ａ、４
ｂ、４ｃ及びパワーライン３ａ、出力ライン４ａ、４
ｂ、４ｃ上に搭載されるスイッチング素子５を支持する
支持部材として作用し、窒化珪素質焼結体、窒化アルミ
ニウム質焼結体、炭化珪素質焼結体、アルミニウム質焼
結体等のセラミック絶縁体で形成されている。
【００１５】前記セラミック基板２は、例えば、窒化珪
素質焼結体から成る場合、窒化珪素、酸化アルミニウ
ム、酸化マグネシウム、酸化イットリウム等の原料粉末
に適当な有機バインダー、可塑剤、溶剤を添加混合して
泥漿状となすとともに該泥漿物を従来周知のドクターブ
レード法やカレンダーロール法を採用することによって
セラミックグリーンシート（セラミック生シート）を形
成し、次に前記セラミックグリーンシートに適当な打ち
抜き加工を施し、所定形状となすとともに必要に応じて
複数枚を積層して成形体となし、しかる後、これを窒素
雰囲気等の非酸化性雰囲気中、１６００乃至２０００℃
の高温で焼成することによって製作される。
【００１６】また前記セラミック基板２は、その一方主
面に２本のパワーライン３ａ、３ｂと３本の出力ライン
４ａ、４ｂ、４ｃが活性金属ロウ材等の接着材を介して
ロウ付け取着されている。
【００１７】前記パワーライン３ａ、３ｂは外部電源か
ら供給される直流電源をスイッチング素子５に供給する
作用をなし、また出力ライン４ａ、４ｂ、４ｃはスイッ
チング素子５のオン・オフにより変換された３相交流電
源を外部の３相モータ等に供給する作用をなす。
【００１８】前記２本のパワーライン３ａ、３ｂ及び３
本の出力ライン４ａ、４ｂ、４ｃは銅やアルミニウム等
の金属材料から成り、銅やアルミニウム等のインゴット
（塊）に圧延加工法や打ち抜き加工法等、従来周知の金
属加工法を施すことによって、例えば、厚さが５００μ
ｍで、所定パターン形状に製作される。
【００１９】更に前記２本のパワーライン３ａ、３ｂ及
び３本の出力ライン４ａ、４ｂ、４ｃのセラミック基板
２への接着は、例えば、銀ロウ材（銀：７２重量％、
銅：２８重量％）やアルミニウムロウ材（アルミニウ
ム：８８重量％、シリコン：１２重量％）等にチタンや
タングステン、ハフニウム及び／またはその水素化物の
少なくとも１種を２乃至５重量％添加した活性ロウ材を
使用することによって行なわれ，具体的にはセラミック
基板２の表面に間に活性金属ロウ材を挟んでパワーライ
ン３ａ、３ｂ及び出力ライン４ａ、４ｂ、４ｃを載置さ
せ、次にこれを真空中もしくは中性、還元雰囲気中、所
定温度（銀ロウ材の場合は約９００℃、アルミニウムロ
ウ材の場合は約６００℃）で加熱処理し、活性金属ロウ
材を溶融せしめるとともにセラミック基板２の表面とパ
ワーライン３ａ、３ｂ及び出力ライン４ａ、４ｂ、４ｃ
の下面とを接合させることによって行われる。
【００２０】なお、前記セラミック回路基板１はセラミ
ック基板２を窒化珪素質焼結体や窒化アルミニウム質焼
結体、炭化珪素質焼結体等の熱伝達率が６０Ｗ／ｍ・Ｋ
以上のセラミック絶縁体で形成しておくとスイッチング
素子５が作動時に多量の熱を発生した際、その熱をセラ
ミック基板２が効率良く吸収するとともに大気中に良好
に放出してスイッチング素子５を常に適温となし、スイ
ッチング素子５を常に安定、かつ正常に作動させること
が可能となる。従って、前記セラミック基板２は窒化珪
素質焼結体や窒化アルミニウム質焼結体、炭化珪素質焼
結体等の熱伝達率が６０Ｗ／ｍ・Ｋ以上のセラミック絶
縁体で形成しておくことが好ましい。
【００２１】また前記パワーライン３ａ、３ｂ及び出力
ライン４ａ、４ｂ、４ｃはこれを無酸素銅で形成してお
くと、該無酸素銅はロウ付けの際に銅の表面が銅中に存
在する酸素により酸化されることなく活性金属ロウ材と
の濡れ性が良好となり、セラミック基板２への活性金属
ロウ材を介しての接合が強固となる。従って、前記パワ
ーライン３ａ、３ｂ及び出力ライン４ａ、４ｂ、４ｃは
これを無酸素銅で形成しておくことが好ましい。
【００２２】更に前記パワーライン３ａ、３ｂ及び出力
ライン４ａ、４ｂ、４ｃはその表面にニッケルから成る
良導電性で、かつ耐蝕性及びロウ材に対する濡れ性が良
好な金属をメッキ法により被着させておくと、パワーラ
イン３ａ、３ｂ及び出力ライン４ａ、４ｂ、４ｃの酸化
腐蝕を有効に防止しつつパワーライン３ａ、３ｂ及び出
力ライン４ａ、４ｂ、４ｃにスイッチング素子５や外部
電源、外部の３相モータ等を半田等のロウ材を介して極
めて強固に接続させることができる。従って、前記前記
パワーライン３ａ、３ｂ及び出力ライン４ａ、４ｂ、４
ｃはその表面にニッケルから成る良導電性で、かつ耐蝕
性及びロウ材に対する濡れ性が良好な金属をメッキ法に
より被着させておくことが好ましい。
【００２３】前記セラミック回路基板１はまた一方のパ
ワーライン３ａ及び各出力ライン４ａ、４ｂ、４ｃ上に
複数のスイッチング素子５が搭載されており、かつパワ
ーライン３ａ上に搭載されたスイッチング素子５はワイ
ヤ等からなる第１の接続手段６を介して各出力ライン４
ａ、４ｂ、４ｃに、また出力ライン４ａ、４ｂ、４ｃ上
に搭載されたスイッチング素子５はワイヤ等からなる第
２の接続手段７を介して他方のパワーライン３ｂに電気
的に接続されている。
【００２４】前記スイッチング素子５はＩＧＢＴ（Ｉｎ
ｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌｏｒ Ｔｒａｎ
ｓｉｓｔｏｒ）等の素子が用いられており、電流のオ
ン、オフを制御し、各スイッチング素子５のオン・オフ
を少しずつずらせることによってパワーライン３ａ、３
ｂより供給された直流電源を３相の交流電源に変換し出
力ライン４ａ、４ｂ、４ｃに供給する作用をなす。
【００２５】また前記第１の接続手段６及び第２の接続
手段７は、アルミニウムやアルミニウム−珪素合金から
なる、例えば直径が３００μｍのワイヤ（金属細線）か
らなり、従来周知のワイヤーボンディング法等の接合技
術を用いることによって、パワーライン３ａ上に搭載さ
れたスイッチング素子５と各出力ライン４ａ、４ｂ、４
ｃに、また出力ライン４ａ、４ｂ、４ｃ上に搭載された
スイッチング素子５と他方のパワーライン３ｂに接続さ
れる。
【００２６】本発明のインバータ制御モジュールにおい
ては、２本のパワーライン３ａ、３ｂを隣接間隔が０．
２ｍｍ乃至２ｍｍ程度となるように近接配置させるとと
もにパワーライン３ａ、３ｂに流れる電流の方向を逆と
しておくことが重要である。
【００２７】前記２本のパワーライン３ａ、３ｂを０．
２ｍｍ乃至２ｍｍ程度の隣接間隔で近接配置させるとと
もにパワーライン３ａ、３ｂに流れる電流の方向を逆と
しておくと２本のパワーライン３ａ、３ｂ間に相互イン
ダクタンスが効率良く発生し、この発生した相互インダ
クタンスによって２本のパワーライン３ａ、３ｂの各々
が有するインダクタンスを大きく低減させ、その結果、
２本のパワーライン３ａ、３ｂ間に２０Ａ以上の直流電
源を供給するとともに各スイッチング素子５のオン・オ
フを少しずつずらせて出力ライン４ａ、４ｂ、４ｃより
３相モータ等に３相交流電源を供給する際、スイッチン
グ素子５のオン・オフ時に前記２本のパワーライン３
ａ、３ｂが有するインダクタンスに起因して定格電圧よ
り高いサージ電圧が発生することはなく、これによって
スイッチング素子５に過電圧がかかり、スイッチング素
子５が破壊するのを有効に防止してインバータ制御モジ
ュールを安定、かつ信頼性よく作動させることが可能と
なる。
【００２８】なお、前記２本のパワーライン３ａ、３ｂ
はその隣接間隔が０．２ｍｍ未満となると２本のパワー
ライン間の電気的絶縁性が低下してしまい２本のパワー
ライン間に放電が発生してしまう危険性があり、また２
ｍｍを超えると２本のパワーライン３ａ、３ｂ間の距離
が長くなって２本のパワーライン３ａ、３ｂ間に相互イ
ンダクタンスを効率良く発生させることが困難となる。
従って、前記２本のパワーライン３ａ、３ｂはその隣接
間隔を０．２ｍｍ乃至２ｍｍの範囲としておくことが好
ましく、好適には０．２ｍｍ乃至０．６ｍｍの範囲とし
ておくのがよい。
【００２９】また本発明のインバータ制御モジュールに
おいては、２本のパワーライン３ａ、３ｂ間に絶縁壁９
を設けるとともに該絶縁壁９の厚みをパワーラインの厚
みより厚くしておくことが重要である。
【００３０】前記２本のパワーライン３ａ、３ｂ間に該
パワーライン３ａ、３ｂよりも厚みが厚い絶縁壁９を設
けるとパワーライン３ａ、３ｂに２０Ａ以上という非常
に大きな電流を流し６００Ｖ以上の電圧がかかったとし
てもパワーライン３ａ、３ｂ間に放電が発生し、パワー
ライン３ａ、３ｂ間が電気的に短絡することはなく、こ
れによってインバータ制御モジュールの作動を高信頼性
となすことが可能となる。
【００３１】前記絶縁壁９はその厚みがパワーライン３
ａ、３ｂの厚みより薄いとパワーライン３ａ、３ｂ間に
放電が発生し、パワーライン３ａ、３ｂ間が電気的に短
絡してしまうためパワーライン３ａ、３ｂの厚みより厚
いものに特定され、パワーライン３ａ、３ｂ間の電気的
絶縁を確実とするにはパワーライン３ａ、３ｂの厚みよ
り０．５ｍｍ程度厚くしておくことが好ましい。
【００３２】また前記絶縁壁９はその絶縁耐圧が１０ｋ
Ｖ／ｍｍ未満となると、パワーライン３ａ、３ｂに２０
Ａ以上という非常に大きな電流が流れ６００Ｖ以上の電
圧がかかった場合にパワーライン３ａ、３ｂ間に放電が
発生してセラミック回路基板１にショートが発生してし
まう危険性がある。従って、前記絶縁壁９はその耐電圧
を１０ｋＶ／ｍｍ以上としておくことが好ましい。
【００３３】更に前記絶縁壁９は窒化珪素質焼結体、窒
化アルミニウム質焼結体、炭化珪素質焼結体、アルミニ
ウム質焼結体等のセラミック絶縁体が好適に使用され
る。
【００３４】前記絶縁壁９を窒化珪素質焼結体、窒化ア
ルミニウム質焼結体、炭化珪素質焼結体、アルミニウム
質焼結体等のセラミック絶縁体で形成する場合、セラミ
ック回路基板１のセラミック基板２を形成する際に、セ
ラミック基板２となるセラミックグリーンシート（セラ
ミック生シート）上に、予め前記セラミックグリーンシ
ート（セラミック生シート）と同様の方法によって形成
した帯状のセラミックグリーンシートを載置しておくこ
とによってセラミック基板２表面の２本のパワーライン
３ａ、３ｂ間に形成される。
【００３５】かくして上述のインバータ制御モジュール
によれば、２本のパワーライン３ａ、３ｂを外部電源
に、出力ライン４ａ、４ｂ、４ｃを３相モータ等に接続
し、外部電源より２本のパワーライン３ａ、３ｂ間に２
０Ａ以上の直流電源を供給するとともに各スイッチング
素子５のオン・オフを少しずつずらせながら繰り返し行
なわせることによって出力ライン４ａ、４b、４ｃから
３相の交流電源が導出され、これによってインバータ制
御モジュールとして機能する。
【００３６】なお、本発明は上述の実施例に限定される
ものではなく、本発明の要旨を逸脱しない範囲であれば
種々の変更は可能である。
【００３７】
【発明の効果】本発明のインバータ制御モジュールによ
れば、２本のパワーラインを近接配置させるとともに２
本のパワーラインに流れる電流の方向を逆としたことか
ら２本のパワーライン間に相互インダクタンスを効率良
く発生させるとともに該相互インダクタンスによって２
本のパワーラインが有するインダクタンスを大きく低減
させることができ、これによって２本のパワーライン間
に２０Ａ以上の直流電源を供給するとともに各スイッチ
ング素子のオン・オフを少しずつずらせて出力ラインよ
り３相モータ等に３相交流電源を供給する際、スイッチ
ング素子のオン・オフ時に前記２本のパワーラインが有
するインダクタンスに起因して定格電圧より高いサージ
電圧が発生することはなく、その結果、スイッチング素
子に過電圧がかかり、スイッチング素子が破壊するのを
有効に防止してインバータ制御モジュールを安定、かつ
信頼性よく作動させることが可能となる。
【００３８】また同時に２本のパワーライン間に絶縁壁
を設けたことからパワーラインに２０Ａ以上という非常
に大きな電流を流し６００Ｖ以上の電圧がかかったとし
てもパワーライン間に放電が発生し、パワーライン間が
電気的に短絡することはなく、これによってインバータ
制御モジュールの作動を高信頼性となすことが可能とな
る。
【図面の簡単な説明】
【図１】本発明のインバータ制御モジュールの一実施例
を示す平面図である。
【図２】図１に示すインバータ制御モジュールの断面図
である。
【図３】従来のインバータ制御モジュールの平面図であ
る。
【図４】図３に示すインバータ制御モジュールの断面図
である。
【符号の説明】
１・・・・・・・・・セラミック回路基板 ２・・・・・・・・・セラミック基板 ３ａ、３ｂ・・・・・パワーライン ４ａ、４ｂ、４ｃ・・出力ライン ５・・・・・・・・・スイッチング素子 ６・・・・・・・・・第１の接続手段 ７・・・・・・・・・第２の接続手段 ９・・・・・・・・・絶縁壁

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】セラミック基板と、該セラミック基板の一
    主面に近接配置され、流れる電流の方向が逆である２本
    のパワーラインと、３本の出力ラインと、前記一方のパ
    ワーライン及び各出力ラインに搭載されている複数個の
    スイッチング素子と、前記パワーライン上のスイッチン
    グ素子を各出力ラインに接続する第１の接続手段と、各
    出力ライン上に搭載されているスイッチング素子を他方
    のパワーラインに接続する第２の接続手段とから成り、
    前記近接配置されている２本のパワーライン間に、該パ
    ワーラインよりも厚みが厚い絶縁壁を設けたことを特徴
    とするインバータ制御モジュール。
JP2000220389A 2000-07-21 2000-07-21 インバータ制御モジュール Pending JP2002043509A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000220389A JP2002043509A (ja) 2000-07-21 2000-07-21 インバータ制御モジュール

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000220389A JP2002043509A (ja) 2000-07-21 2000-07-21 インバータ制御モジュール

Publications (1)

Publication Number Publication Date
JP2002043509A true JP2002043509A (ja) 2002-02-08

Family

ID=18715005

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000220389A Pending JP2002043509A (ja) 2000-07-21 2000-07-21 インバータ制御モジュール

Country Status (1)

Country Link
JP (1) JP2002043509A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017038019A (ja) * 2015-08-13 2017-02-16 富士電機株式会社 半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017038019A (ja) * 2015-08-13 2017-02-16 富士電機株式会社 半導体装置
CN106449614A (zh) * 2015-08-13 2017-02-22 富士电机株式会社 半导体装置
US10256166B2 (en) 2015-08-13 2019-04-09 Fuji Electric Co., Ltd. Semiconductor device
CN106449614B (zh) * 2015-08-13 2021-05-11 富士电机株式会社 半导体装置

Similar Documents

Publication Publication Date Title
US8441128B2 (en) Semiconductor arrangement
US6787706B2 (en) Ceramic circuit board
JP3635020B2 (ja) インバータ制御モジュール
JP2002170922A (ja) インバータ制御モジュール
JP3825309B2 (ja) インバータ制御モジュール
JP4344465B2 (ja) インバータ制御モジュール
JP2002043509A (ja) インバータ制御モジュール
JP3677449B2 (ja) インバータ制御モジュール
JP4475757B2 (ja) インバータ制御モジュール
JP4290860B2 (ja) インバータ制御モジュール
JP4475773B2 (ja) インバータ制御モジュール
JP3635012B2 (ja) インバータ制御モジュール
JP3635053B2 (ja) インバータ制御モジュール
JP3631675B2 (ja) インバータ制御モジュール
JP3635027B2 (ja) インバータ制御モジュール
JP4646417B2 (ja) セラミック回路基板
JP2001068808A (ja) セラミック回路基板
JP4721929B2 (ja) 多層回路基板および電子部品モジュール
JP2002164501A (ja) インバータ制御モジュール
JP2002232090A (ja) セラミック回路基板
JP4721533B2 (ja) セラミック回路基板
JP2013012687A (ja) セラミック回路基板およびそれを用いた電子装置
JP4721534B2 (ja) セラミック回路基板
JP2001210948A (ja) セラミック回路基板
JP2003163429A (ja) セラミック回路基板

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070618

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080107

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090309

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090424

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090526

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20091006