JP2002026037A - 配線基板及び半導体装置 - Google Patents
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Landscapes
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- Die Bonding (AREA)
Abstract
(57)【要約】
【課題】 半導体素子が搭載された状態で加熱しても該
半導体素子が剥離することのない信頼性の高い配線基
板、及び半導体装置を提供すること。 【解決手段】 矩形状のダイアタッチ領域内にサーマル
ビア２０３が複数備えられ、少なくともこのサーマルビ
ア２０３の内部及び該サーマルビア２０３の半導体素子
搭載面側の開口端縁近傍にソルダレジスト１０７が形成
される配線基板において、上記複数のサーマルビア２０
３が、上記矩形状のダイアタッチ領域のコーナー部以外
の部分に配置されることを特徴とする配線基板２０２に
よる。
半導体素子が剥離することのない信頼性の高い配線基
板、及び半導体装置を提供すること。 【解決手段】 矩形状のダイアタッチ領域内にサーマル
ビア２０３が複数備えられ、少なくともこのサーマルビ
ア２０３の内部及び該サーマルビア２０３の半導体素子
搭載面側の開口端縁近傍にソルダレジスト１０７が形成
される配線基板において、上記複数のサーマルビア２０
３が、上記矩形状のダイアタッチ領域のコーナー部以外
の部分に配置されることを特徴とする配線基板２０２に
よる。
Description
【０００１】
【発明の属する技術分野】本発明は、配線基板及び半導
体装置に関し、より詳細には、半導体素子が配線基板か
ら剥離するのを防ぐのに有用な技術に関する。
体装置に関し、より詳細には、半導体素子が配線基板か
ら剥離するのを防ぐのに有用な技術に関する。
【０００２】
【従来の技術】近年、電子機器の小型化に伴い、実装基
板上に表面実装される表面実装用の半導体装置が普及し
ている。このような半導体装置の一つに、Ｐ−ＢＧＡ
（Ｐｌａｓｔｉｃ−Ｂａｌｌ−Ｇｒｉｄ−Ａｒｒａｙ）
タイプの半導体装置がある。Ｐ−ＢＧＡタイプの半導体
装置は、グリッド状に配列されたはんだバンプを介して
実装基板上に実装される半導体装置である。この従来例
に係るＰ−ＢＧＡタイプの半導体装置について、図５を
参照しながら説明する。図５は、従来例に係るＰ−ＢＧ
Ａタイプの半導体装置の断面図である。
板上に表面実装される表面実装用の半導体装置が普及し
ている。このような半導体装置の一つに、Ｐ−ＢＧＡ
（Ｐｌａｓｔｉｃ−Ｂａｌｌ−Ｇｒｉｄ−Ａｒｒａｙ）
タイプの半導体装置がある。Ｐ−ＢＧＡタイプの半導体
装置は、グリッド状に配列されたはんだバンプを介して
実装基板上に実装される半導体装置である。この従来例
に係るＰ−ＢＧＡタイプの半導体装置について、図５を
参照しながら説明する。図５は、従来例に係るＰ−ＢＧ
Ａタイプの半導体装置の断面図である。
【０００３】図５に示されるように、この従来例に係る
Ｐ−ＢＧＡタイプの半導体装置（以下、単に半導体装置
と称す）１０１は、配線基板１１２上に半導体素子１１
０を搭載し、該配線基板１１２をモールド樹脂１０８で
片面封止して成るものである。これらのうち、配線基板
１１２は、コア基材１０２の両面に配線層１０３を形成
して成るものであり、コア基材１０２としてはガラス・
エポキシ樹脂等が用いられる。そして、配線層１０３
は、特に明示しないが、無電解銅めっき層と電解銅めっ
き層とにより構成されるものである。また、半導体素子
１１０は、概略正方形の平面形状を有しており、それは
ダイアタッチペースト１１１によりこの配線基板１１２
に接着される。そして、このダイアタッチペースト１１
１としては、エポキシ樹脂中に銀のフィラーを含有させ
た、導電性のものが用いられる。
Ｐ−ＢＧＡタイプの半導体装置（以下、単に半導体装置
と称す）１０１は、配線基板１１２上に半導体素子１１
０を搭載し、該配線基板１１２をモールド樹脂１０８で
片面封止して成るものである。これらのうち、配線基板
１１２は、コア基材１０２の両面に配線層１０３を形成
して成るものであり、コア基材１０２としてはガラス・
エポキシ樹脂等が用いられる。そして、配線層１０３
は、特に明示しないが、無電解銅めっき層と電解銅めっ
き層とにより構成されるものである。また、半導体素子
１１０は、概略正方形の平面形状を有しており、それは
ダイアタッチペースト１１１によりこの配線基板１１２
に接着される。そして、このダイアタッチペースト１１
１としては、エポキシ樹脂中に銀のフィラーを含有させ
た、導電性のものが用いられる。
【０００４】配線基板１１２の半導体素子搭載面側の配
線層１０３には、半導体素子１１０の電極端子と接続さ
れる様々な配線パターンが形成されている。図中、１０
３ａ及び１０３ｂは、それぞれ金線１０９ａ、１０９ｂ
を介して半導体素子１１０の電源系電極端子（図示せ
ず）と電気的に接続される電源系パターンである。これ
らのうち、電源系パターン１０３ａは、後述するダイア
タッチパターン１０３ｉと電気的に接続されている。一
方、電源系パターン１０３ｂは、図５には示さない電源
用スルーホールを介して、配線基板１１２の実装面側に
形成された電源系電極パッド１０３ｆと電気的に接続さ
れている。そして、この電源系電極パッド１０３ｆ上に
は、実装基板（図示せず）と電気的かつ機械的に接続さ
れるはんだバンプ１０６が固着されている。
線層１０３には、半導体素子１１０の電極端子と接続さ
れる様々な配線パターンが形成されている。図中、１０
３ａ及び１０３ｂは、それぞれ金線１０９ａ、１０９ｂ
を介して半導体素子１１０の電源系電極端子（図示せ
ず）と電気的に接続される電源系パターンである。これ
らのうち、電源系パターン１０３ａは、後述するダイア
タッチパターン１０３ｉと電気的に接続されている。一
方、電源系パターン１０３ｂは、図５には示さない電源
用スルーホールを介して、配線基板１１２の実装面側に
形成された電源系電極パッド１０３ｆと電気的に接続さ
れている。そして、この電源系電極パッド１０３ｆ上に
は、実装基板（図示せず）と電気的かつ機械的に接続さ
れるはんだバンプ１０６が固着されている。
【０００５】また、１０３ｃは、金線１０９ｃを介して
半導体素子１１０の信号系電極（図示せず）と電気的に
接続される信号系パターンである。この信号系パターン
１０３ｃは、信号用スルーホール１０５の内壁に形成さ
れたスルーホール内銅めっき層１０３ｈと電気的に接続
されている。更に、このスルーホール内銅めっき層１０
３ｈは、配線基板１１２の実装面側に形成された信号系
電極パッド１０３ｇと電気的に接続されている。そし
て、この信号系電極パッド１０３ｇ上には、はんだバン
プ１０６が固着されている。
半導体素子１１０の信号系電極（図示せず）と電気的に
接続される信号系パターンである。この信号系パターン
１０３ｃは、信号用スルーホール１０５の内壁に形成さ
れたスルーホール内銅めっき層１０３ｈと電気的に接続
されている。更に、このスルーホール内銅めっき層１０
３ｈは、配線基板１１２の実装面側に形成された信号系
電極パッド１０３ｇと電気的に接続されている。そし
て、この信号系電極パッド１０３ｇ上には、はんだバン
プ１０６が固着されている。
【０００６】ここで、配線基板１１２のダイアタッチ領
域、すなわち、配線基板１１２の半導体素子搭載面にお
いて半導体素子１１０が搭載される領域に着目すると、
そこにはサーマルビア１０４、１０４、・・・が開口さ
れていると共に、ダイアタッチパターン１０３ｉが形成
されている。このダイアタッチパターン１０３ｉは、半
導体素子１１０の電源グランドとして機能するだけでな
く、半導体素子１１０で発生する熱を受ける機能をも有
している。そして、サーマルビア１０４、１０４、・・
・の内壁には、このダイアタッチパターン１０３ｉと電
気的に接続されるサーマルビア内銅めっき層１０３ｄが
形成されている。このサーマルビア内銅めっき層１０３
ｄは、半導体素子１１０の電源グランドとなるだけでな
く、ダイアタッチパターン１０３ｉで受けられた熱が実
装面側に逃げる際の経路ともなる。なお、サーマルビア
内銅めっき層１０３ｄは、配線層１０３と同様に、無電
解銅めっき層と電解銅めっき層とで構成されるものであ
る。
域、すなわち、配線基板１１２の半導体素子搭載面にお
いて半導体素子１１０が搭載される領域に着目すると、
そこにはサーマルビア１０４、１０４、・・・が開口さ
れていると共に、ダイアタッチパターン１０３ｉが形成
されている。このダイアタッチパターン１０３ｉは、半
導体素子１１０の電源グランドとして機能するだけでな
く、半導体素子１１０で発生する熱を受ける機能をも有
している。そして、サーマルビア１０４、１０４、・・
・の内壁には、このダイアタッチパターン１０３ｉと電
気的に接続されるサーマルビア内銅めっき層１０３ｄが
形成されている。このサーマルビア内銅めっき層１０３
ｄは、半導体素子１１０の電源グランドとなるだけでな
く、ダイアタッチパターン１０３ｉで受けられた熱が実
装面側に逃げる際の経路ともなる。なお、サーマルビア
内銅めっき層１０３ｄは、配線層１０３と同様に、無電
解銅めっき層と電解銅めっき層とで構成されるものであ
る。
【０００７】また、サーマルビア１０４、１０４、・・
・の実装面側の開口端には、サーマルビア内銅めっき層
１０３ｄと電気的に接続する電源系電極パッド１０３ｅ
が形成され、更にこの電源系電極パッド１０３ｅの表面
上にはんだバンプ１０６、１０６、・・・が固着されて
いる。ダイアタッチパターン１０３ｉで受けられた熱
は、上記したサーマルビア内銅めっき層１０３ｄ、電源
系電極パッド１０３ｅ、及びはんだバンプ１０６をこの
順に伝い、実装基板（図示せず）に逃がされる。このよ
うに、サーマルビア１０４、１０４、・・・は、半導体
素子１１０で発生する熱を実装基板に逃がす機能を有し
ている。
・の実装面側の開口端には、サーマルビア内銅めっき層
１０３ｄと電気的に接続する電源系電極パッド１０３ｅ
が形成され、更にこの電源系電極パッド１０３ｅの表面
上にはんだバンプ１０６、１０６、・・・が固着されて
いる。ダイアタッチパターン１０３ｉで受けられた熱
は、上記したサーマルビア内銅めっき層１０３ｄ、電源
系電極パッド１０３ｅ、及びはんだバンプ１０６をこの
順に伝い、実装基板（図示せず）に逃がされる。このよ
うに、サーマルビア１０４、１０４、・・・は、半導体
素子１１０で発生する熱を実装基板に逃がす機能を有し
ている。
【０００８】上のようにして成る半導体装置１０１は、
はんだバンプ１０６、１０６、・・・が実装基板に当接
した状態で該はんだバンプ１０６、１０６、・・・をリ
フローすることにより、実装基板上に電気的かつ機械的
に接続される。このリフローは、全体をはんだの融点以
上に加熱することにより行なわれるものである。そし
て、このリフローの際に溶融したはんだが広がってしま
うのを防ぐために、配線基板１１２の両面にはソルダレ
ジスト１０７が塗布されている。このソルダレジスト１
１２は、配線基板１１２の表面だけでなく、上記したサ
ーマルビア１０４、１０４、・・・の内部にも充填され
ている。
はんだバンプ１０６、１０６、・・・が実装基板に当接
した状態で該はんだバンプ１０６、１０６、・・・をリ
フローすることにより、実装基板上に電気的かつ機械的
に接続される。このリフローは、全体をはんだの融点以
上に加熱することにより行なわれるものである。そし
て、このリフローの際に溶融したはんだが広がってしま
うのを防ぐために、配線基板１１２の両面にはソルダレ
ジスト１０７が塗布されている。このソルダレジスト１
１２は、配線基板１１２の表面だけでなく、上記したサ
ーマルビア１０４、１０４、・・・の内部にも充填され
ている。
【０００９】次に、配線基板１１２に形成されたこのサ
ーマルビア１０４、１０４、・・・の配列について説明
する。図６は、従来例に係る配線基板１１２の半導体素
子搭載面側の平面図である。同図においては、サーマル
ビア１０４、１０４、・・・の配列を見やすくするため
に、ソルダレジスト１０７を省略してある。図６に示さ
れるように、サーマルビア１０４、１０４、・・・は、
ダイアタッチ領域とほぼ同形の領域内に、４×４のマト
リックス状に配列されている。また、先に示した図５
は、図６のＡ−Ｂ断面に相当する断面図である。
ーマルビア１０４、１０４、・・・の配列について説明
する。図６は、従来例に係る配線基板１１２の半導体素
子搭載面側の平面図である。同図においては、サーマル
ビア１０４、１０４、・・・の配列を見やすくするため
に、ソルダレジスト１０７を省略してある。図６に示さ
れるように、サーマルビア１０４、１０４、・・・は、
ダイアタッチ領域とほぼ同形の領域内に、４×４のマト
リックス状に配列されている。また、先に示した図５
は、図６のＡ−Ｂ断面に相当する断面図である。
【００１０】
【発明が解決しようとする課題】ここで再び図５を参照
する。上のような半導体装置１０１は、それを保管中に
ソルダレジスト１０７等の構成部材が吸湿する。ソルダ
レジスト１０７に吸収された水分は、はんだバンプ１０
６、１０６、・・・をリフローする工程において気化、
膨張する。このとき、ソルダレジスト１０７と配線層１
０３との界面のようにソルダレジスト１０７の密着力が
弱い部分では、膨張した水分によりソルダレジスト１０
７の膨れや剥離、クラック等が生じてしまう。これらは
サーマルビア１０４，１０４、・・・の近傍で特に生じ
やすい。
する。上のような半導体装置１０１は、それを保管中に
ソルダレジスト１０７等の構成部材が吸湿する。ソルダ
レジスト１０７に吸収された水分は、はんだバンプ１０
６、１０６、・・・をリフローする工程において気化、
膨張する。このとき、ソルダレジスト１０７と配線層１
０３との界面のようにソルダレジスト１０７の密着力が
弱い部分では、膨張した水分によりソルダレジスト１０
７の膨れや剥離、クラック等が生じてしまう。これらは
サーマルビア１０４，１０４、・・・の近傍で特に生じ
やすい。
【００１１】この様子を図７に示す。図７は、図５のＡ
部の拡大断面図である。同図に示されるように、ソルダ
レジスト１０７は、サーマルビア１０４の内部、及び該
サーマルビア１０４の半導体素子搭載面側の開口端縁近
傍に形成されている。そして、上記のリフローの際に、
気化した水分がソルダレジスト１０７内に現れ、それに
より該ソルダレジスト１０７に図示のようなクラックが
生じる。
部の拡大断面図である。同図に示されるように、ソルダ
レジスト１０７は、サーマルビア１０４の内部、及び該
サーマルビア１０４の半導体素子搭載面側の開口端縁近
傍に形成されている。そして、上記のリフローの際に、
気化した水分がソルダレジスト１０７内に現れ、それに
より該ソルダレジスト１０７に図示のようなクラックが
生じる。
【００１２】ところで、図６に示したように、従来例に
係る配線基板１１２においては、サーマルビア１０４，
１０４、・・・は、ダイアタッチ領域とほぼ同形の領域
内にマトリックス状に配列されるものである。そのた
め、図示の如く、このダイアタッチ領域のコーナー部に
も、サーマルビア１０４，１０４、・・・が配置される
ことになる。
係る配線基板１１２においては、サーマルビア１０４，
１０４、・・・は、ダイアタッチ領域とほぼ同形の領域
内にマトリックス状に配列されるものである。そのた
め、図示の如く、このダイアタッチ領域のコーナー部に
も、サーマルビア１０４，１０４、・・・が配置される
ことになる。
【００１３】しかしながら、ダイアタッチ領域のコーナ
ー部に配置されたサーマルビア１０４，１０４、・・・
において上記したソルダレジスト１０７のクラックが生
じると、半導体素子１１０自体が配線基板１１２から剥
離し易くなる。このように半導体素子１１０自体が剥離
してしまうと、金線１０９ａ、１０９ｂ、１０９ｃ（図
５参照）が断線して導通不良を引き起こし、半導体装置
１０１の信頼性が著しく低下してしまう。
ー部に配置されたサーマルビア１０４，１０４、・・・
において上記したソルダレジスト１０７のクラックが生
じると、半導体素子１１０自体が配線基板１１２から剥
離し易くなる。このように半導体素子１１０自体が剥離
してしまうと、金線１０９ａ、１０９ｂ、１０９ｃ（図
５参照）が断線して導通不良を引き起こし、半導体装置
１０１の信頼性が著しく低下してしまう。
【００１４】本発明は、係る従来例の問題点に鑑みて創
作されたものであり、半導体素子が搭載された状態で加
熱しても該半導体素子が剥離することのない信頼性の高
い配線基板、及び半導体装置を提供することを目的とす
るものである。
作されたものであり、半導体素子が搭載された状態で加
熱しても該半導体素子が剥離することのない信頼性の高
い配線基板、及び半導体装置を提供することを目的とす
るものである。
【００１５】
【課題を解決するための手段】上記した課題は、第１の
発明である、矩形状のダイアタッチ領域内にサーマルビ
アが複数備えられ、少なくとも前記サーマルビアの内部
及び該サーマルビアの半導体素子搭載面側の開口端縁近
傍にソルダレジストが形成される配線基板において、前
記複数のサーマルビアが、前記矩形状のダイアタッチ領
域のコーナー部以外の部分に配置されることを特徴とす
る配線基板によって解決する。
発明である、矩形状のダイアタッチ領域内にサーマルビ
アが複数備えられ、少なくとも前記サーマルビアの内部
及び該サーマルビアの半導体素子搭載面側の開口端縁近
傍にソルダレジストが形成される配線基板において、前
記複数のサーマルビアが、前記矩形状のダイアタッチ領
域のコーナー部以外の部分に配置されることを特徴とす
る配線基板によって解決する。
【００１６】又は、第２の発明である、前記複数のサー
マルビアが、相互にほぼ等間隔に配置されることを特徴
とする第１の発明又は第２の発明に記載の配線基板によ
って解決する。又は、第３の発明である、前記矩形状の
ダイアタッチ領域の各辺の近傍に各頂点が配置される菱
形状の領域内に前記複数のサーマルビアが配置されるこ
とを特徴とする第１の発明又は第２の発明に記載の配線
基板によって解決する。
マルビアが、相互にほぼ等間隔に配置されることを特徴
とする第１の発明又は第２の発明に記載の配線基板によ
って解決する。又は、第３の発明である、前記矩形状の
ダイアタッチ領域の各辺の近傍に各頂点が配置される菱
形状の領域内に前記複数のサーマルビアが配置されるこ
とを特徴とする第１の発明又は第２の発明に記載の配線
基板によって解決する。
【００１７】又は、第４の発明である、前記菱形状に配
置される各辺が、該菱形の内部に向かって湾曲したこと
を特徴とする第３の発明に記載の配線基板によって解決
する。又は、第５の発明である、前記矩形状のダイアタ
ッチ領域の各辺の近傍に４つの最外辺が配置される十字
状の領域内に前記複数のサーマルビアが配置されること
を特徴とする第１の発明又は第２の発明に記載の配線基
板によって解決する。
置される各辺が、該菱形の内部に向かって湾曲したこと
を特徴とする第３の発明に記載の配線基板によって解決
する。又は、第５の発明である、前記矩形状のダイアタ
ッチ領域の各辺の近傍に４つの最外辺が配置される十字
状の領域内に前記複数のサーマルビアが配置されること
を特徴とする第１の発明又は第２の発明に記載の配線基
板によって解決する。
【００１８】又は、第６の発明である、前記矩形状のダ
イアタッチ領域の各辺の近傍に各辺が配置され、各頂点
の近傍が円弧状に切り取られた矩形状の領域内に前記複
数のサーマルビアが配置されることを特徴とする第１の
発明又は第２の発明に記載の配線基板によって解決す
る。又は、第７の発明である、第１の発明乃至第６の発
明に記載の前記配線基板のダイアタッチ領域に、半導体
素子の電極端子形成面とは反対側の面が固着され、前記
半導体素子の電極端子と前記配線基板の配線パターンと
が金属細線を介して電気的に接続されると共に、前記半
導体素子搭載面、前記半導体素子、及び前記金属細線が
樹脂封止され、前記配線基板の実装面側の配線パターン
に外部接続端子が固着されることを特徴とする半導体装
置によって解決する。
イアタッチ領域の各辺の近傍に各辺が配置され、各頂点
の近傍が円弧状に切り取られた矩形状の領域内に前記複
数のサーマルビアが配置されることを特徴とする第１の
発明又は第２の発明に記載の配線基板によって解決す
る。又は、第７の発明である、第１の発明乃至第６の発
明に記載の前記配線基板のダイアタッチ領域に、半導体
素子の電極端子形成面とは反対側の面が固着され、前記
半導体素子の電極端子と前記配線基板の配線パターンと
が金属細線を介して電気的に接続されると共に、前記半
導体素子搭載面、前記半導体素子、及び前記金属細線が
樹脂封止され、前記配線基板の実装面側の配線パターン
に外部接続端子が固着されることを特徴とする半導体装
置によって解決する。
【００１９】次に、本発明の作用について説明する。本
発明に係る配線基板によれば、該配線基板は、矩形状の
ダイアタッチ領域内にサーマルビアを複数備えている。
そして、少なくともこのサーマルビアの内部、及び該サ
ーマルビアの半導体素子搭載面側の開口端縁近傍に、ソ
ルダレジストが形成されている。また、これら複数のサ
ーマルビアは、矩形状のダイアタッチ領域のコーナー部
以外の部分に配置されている。
発明に係る配線基板によれば、該配線基板は、矩形状の
ダイアタッチ領域内にサーマルビアを複数備えている。
そして、少なくともこのサーマルビアの内部、及び該サ
ーマルビアの半導体素子搭載面側の開口端縁近傍に、ソ
ルダレジストが形成されている。また、これら複数のサ
ーマルビアは、矩形状のダイアタッチ領域のコーナー部
以外の部分に配置されている。
【００２０】従来の技術の項で説明したように、配線基
板は実装基板に実装する際に加熱されるが、この加熱の
際に、上記のソルダレジスト内に吸湿された水分が気
化、膨張する。これに起因して、従来においては、ダイ
アタッチ領域のコーナー部に配置されたサーマルビアで
ソルダレジストのクラックが生じ、これにより半導体素
子が配線基板から剥離するという問題が生じていた。
板は実装基板に実装する際に加熱されるが、この加熱の
際に、上記のソルダレジスト内に吸湿された水分が気
化、膨張する。これに起因して、従来においては、ダイ
アタッチ領域のコーナー部に配置されたサーマルビアで
ソルダレジストのクラックが生じ、これにより半導体素
子が配線基板から剥離するという問題が生じていた。
【００２１】これに対し、本発明に係る配線基板では、
ダイアタッチ領域のコーナー部以外の部分にサーマルビ
アが配置される。すなわち、この配線基板は、半導体素
子が剥離する原因となるコーナー部のサーマルビアを備
えていない。このため、本発明に係る配線基板では、半
導体素子が搭載された状態で加熱しても該半導体素子が
剥離することが無いので、従来よりも信頼性が向上され
た配線基板となる。
ダイアタッチ領域のコーナー部以外の部分にサーマルビ
アが配置される。すなわち、この配線基板は、半導体素
子が剥離する原因となるコーナー部のサーマルビアを備
えていない。このため、本発明に係る配線基板では、半
導体素子が搭載された状態で加熱しても該半導体素子が
剥離することが無いので、従来よりも信頼性が向上され
た配線基板となる。
【００２２】そして、本発明に係る他の配線基板によれ
ば、矩形状のダイアタッチ領域のコーナー部以外の部分
に上記のサーマルビアが複数配置されると共に、該サー
マルビアが相互にほぼ等間隔に配置される。これによる
と、コーナー部以外の部分にサーマルビアを配置して
も、ダイアタッチ領域における放熱効果が場所により異
なるのが極力防がれ、半導体素子で発生する熱が実装基
板側に一様に放熱される。
ば、矩形状のダイアタッチ領域のコーナー部以外の部分
に上記のサーマルビアが複数配置されると共に、該サー
マルビアが相互にほぼ等間隔に配置される。これによる
と、コーナー部以外の部分にサーマルビアを配置して
も、ダイアタッチ領域における放熱効果が場所により異
なるのが極力防がれ、半導体素子で発生する熱が実装基
板側に一様に放熱される。
【００２３】また、本発明に係る半導体装置によれば、
上記の配線基板のダイアタッチ領域に半導体素子の電極
端子形成面側とは反対側の面が固着されると共に、この
半導体素子の電極端子と配線基板の配線パターンとが金
属細線を介して電気的に接続される。そして、これら半
導体素子搭載面、半導体素子、及び金属細線が樹脂封止
され、配線基板の実装面側の配線パターンに外部接続端
子が固着される。
上記の配線基板のダイアタッチ領域に半導体素子の電極
端子形成面側とは反対側の面が固着されると共に、この
半導体素子の電極端子と配線基板の配線パターンとが金
属細線を介して電気的に接続される。そして、これら半
導体素子搭載面、半導体素子、及び金属細線が樹脂封止
され、配線基板の実装面側の配線パターンに外部接続端
子が固着される。
【００２４】この半導体装置は、実装基板に実装する際
に全体が加熱されるが、上記したことにより、この加熱
の際に半導体素子が配線基板から剥離することが無い。
そのため、本発明に係る半導体装置においては、従来の
ように金属細線が断線することが無くなるので、該半導
体装置の信頼性が従来よりも向上される。
に全体が加熱されるが、上記したことにより、この加熱
の際に半導体素子が配線基板から剥離することが無い。
そのため、本発明に係る半導体装置においては、従来の
ように金属細線が断線することが無くなるので、該半導
体装置の信頼性が従来よりも向上される。
【００２５】
【発明の実施の形態】次に、本発明の実施の形態に係る
半導体装置について、図１を参照しながら説明する。図
１は、本実施形態に係る半導体装置の断面図である。な
お、図１において、従来例と同様の構成部材には、従来
例と同様の参照番号を付してある。図１に示される本実
施形態に係る半導体装置２０１は、配線基板２０２の半
導体素子搭載面に半導体素子１１０を搭載し、この半導
体素子搭載面側をモールド樹脂１０８により樹脂封止し
て成るものである。そして、この半導体装置２０１は、
はんだバンプ（外部接続端子）１０６、１０６、・・・
により実装基板（図示せず）と電気的かつ機械的に接続
されるので、該半導体装置２０１はいわゆるＰ−ＢＧＡ
タイプの半導体装置である。
半導体装置について、図１を参照しながら説明する。図
１は、本実施形態に係る半導体装置の断面図である。な
お、図１において、従来例と同様の構成部材には、従来
例と同様の参照番号を付してある。図１に示される本実
施形態に係る半導体装置２０１は、配線基板２０２の半
導体素子搭載面に半導体素子１１０を搭載し、この半導
体素子搭載面側をモールド樹脂１０８により樹脂封止し
て成るものである。そして、この半導体装置２０１は、
はんだバンプ（外部接続端子）１０６、１０６、・・・
により実装基板（図示せず）と電気的かつ機械的に接続
されるので、該半導体装置２０１はいわゆるＰ−ＢＧＡ
タイプの半導体装置である。
【００２６】そして、配線基板２０２は、ガラス・エポ
キシ樹脂等から成るコア基材１０２を備えており、該コ
ア基材１０２の両面には配線層１０３が形成されてい
る。この配線層１０３は、特に明示はしないが、銅箔上
に無電解銅めっき層と電解銅めっき層とを積層してなる
ものである。また、この配線層１０３の中で、コア基材
１０２の半導体素子搭載面側に形成されたものには、半
導体素子１１０の電極端子（図示せず）と電気的に接続
される様々な配線パターンが形成されている。図中、１
０３ａは、このような配線パターンの一つを示してお
り、それは金線（金属細線）１０９ａを介して半導体素
子１１０の電源系電極端子（図示せず）と電気的に接続
される電源系パターンである。
キシ樹脂等から成るコア基材１０２を備えており、該コ
ア基材１０２の両面には配線層１０３が形成されてい
る。この配線層１０３は、特に明示はしないが、銅箔上
に無電解銅めっき層と電解銅めっき層とを積層してなる
ものである。また、この配線層１０３の中で、コア基材
１０２の半導体素子搭載面側に形成されたものには、半
導体素子１１０の電極端子（図示せず）と電気的に接続
される様々な配線パターンが形成されている。図中、１
０３ａは、このような配線パターンの一つを示してお
り、それは金線（金属細線）１０９ａを介して半導体素
子１１０の電源系電極端子（図示せず）と電気的に接続
される電源系パターンである。
【００２７】同様に、１０３ｂも半導体素子１１０の電
源系電極端子（図示せず）と電気的に接続される電源系
パターンを示している。この電源系パターン１０３ｂ
は、金線（金属細線）１０９ｂを介して半導体素子１１
０の電源系電極端子と電気的に接続されている。この電
源系パターン１０３ｂは、図１には示さない電源用スル
ーホールを介して、コア基材１０２の実装面側に形成さ
れた電源系電極パッド１０３ｆと電気的に接続されてい
る。この電源系電極パッド１０３ｆの表面上には、はん
だバンプ１０６が固着されており、半導体素子１１０へ
の電力の供給はこのはんだバンプ１０６を介して行なわ
れる。
源系電極端子（図示せず）と電気的に接続される電源系
パターンを示している。この電源系パターン１０３ｂ
は、金線（金属細線）１０９ｂを介して半導体素子１１
０の電源系電極端子と電気的に接続されている。この電
源系パターン１０３ｂは、図１には示さない電源用スル
ーホールを介して、コア基材１０２の実装面側に形成さ
れた電源系電極パッド１０３ｆと電気的に接続されてい
る。この電源系電極パッド１０３ｆの表面上には、はん
だバンプ１０６が固着されており、半導体素子１１０へ
の電力の供給はこのはんだバンプ１０６を介して行なわ
れる。
【００２８】一方、１０３ｃは、金線１０９ｃ（金属細
線）を介して半導体素子１１０の信号系電極端子（図示
せず）と電気的に接続される信号系パターンである。こ
の信号系パターン１０３ｃは、信号用スルーホール１０
５の内壁に形成されたスルーホール内銅めっき層１０３
ｈを介して、配線基板２０２の実装面側に形成された信
号系電極パッド１０３ｇと電気的に接続されている。こ
の信号系電極パッド１０３ｇの表面上にははんだバンプ
１０６が固着されており、半導体素子１１０への信号の
入出力はこのはんだバンプ１０６を介して行なわれるこ
とになる。
線）を介して半導体素子１１０の信号系電極端子（図示
せず）と電気的に接続される信号系パターンである。こ
の信号系パターン１０３ｃは、信号用スルーホール１０
５の内壁に形成されたスルーホール内銅めっき層１０３
ｈを介して、配線基板２０２の実装面側に形成された信
号系電極パッド１０３ｇと電気的に接続されている。こ
の信号系電極パッド１０３ｇの表面上にははんだバンプ
１０６が固着されており、半導体素子１１０への信号の
入出力はこのはんだバンプ１０６を介して行なわれるこ
とになる。
【００２９】ここで、配線基板２０２のダイアタッチ領
域に着目すると、該領域には、半導体素子１１０の電極
端子形成面とは反対側の面がダイアタッチペースト１１
１を介して接着されている。このダイアタッチペースト
１１１としては、例えば、エポキシ樹脂中に銀フィラー
を含有させた、導電性のものが用いられる。また、この
ダイアタッチ領域には、ダイアタッチパターン１０３ｉ
が形成されていると共に、サーマルビア２０３、２０
３、・・・が開口されている。
域に着目すると、該領域には、半導体素子１１０の電極
端子形成面とは反対側の面がダイアタッチペースト１１
１を介して接着されている。このダイアタッチペースト
１１１としては、例えば、エポキシ樹脂中に銀フィラー
を含有させた、導電性のものが用いられる。また、この
ダイアタッチ領域には、ダイアタッチパターン１０３ｉ
が形成されていると共に、サーマルビア２０３、２０
３、・・・が開口されている。
【００３０】後述するように、このダイアタッチパター
ン１０３ｉと上記した電源系パターン１０３ａとは電気
的に接続されており、それらは半導体素子１１０の電源
グランドとして機能する。また、サーマルビア２０３、
２０３、・・・の内壁には、ダイアタッチパターン１０
３ｉと電気的に接続されるサーマルビア内銅めっき層１
０３ｄが形成されている。そして、コア基材１０２の実
装面側には、このサーマルビア内銅めっき層１０３ｄと
電気的に接続される電源系電極パッド１０３ｅが形成さ
れており、更にこの電源系電極パッド１０３ｅの表面上
には、はんだバンプ１０６が固着されている。従って、
上記した電源系パターン１０３ａは、このはんだバンプ
１０６と電気的に接続されることになり、半導体素子１
１０のグランドへの接続はこのはんだバンプ１０６を介
して行なわれることになる。
ン１０３ｉと上記した電源系パターン１０３ａとは電気
的に接続されており、それらは半導体素子１１０の電源
グランドとして機能する。また、サーマルビア２０３、
２０３、・・・の内壁には、ダイアタッチパターン１０
３ｉと電気的に接続されるサーマルビア内銅めっき層１
０３ｄが形成されている。そして、コア基材１０２の実
装面側には、このサーマルビア内銅めっき層１０３ｄと
電気的に接続される電源系電極パッド１０３ｅが形成さ
れており、更にこの電源系電極パッド１０３ｅの表面上
には、はんだバンプ１０６が固着されている。従って、
上記した電源系パターン１０３ａは、このはんだバンプ
１０６と電気的に接続されることになり、半導体素子１
１０のグランドへの接続はこのはんだバンプ１０６を介
して行なわれることになる。
【００３１】ところで、従来の技術の項で説明したよう
に、ダイアタッチパターン１０３ｉは、半導体素子１１
０の電源グランドとして機能するだけでなく、半導体素
子１１０で発生する熱を受ける機能をも有している。ダ
イアタッチパターン１０３ｉで受けられた熱は、サーマ
ルビア内銅めっき層１０３ｄを通り、このサーマルビア
内銅めっき層１０３ｄと電気的に接続するはんだバンプ
１０６にまで達する。その後、この熱は、はんだバンプ
１０６から実装基板（図示せず）に拡散する。このよう
に、サーマルビア２０３、２０３、・・・は、半導体素
子１１０で発生する熱を実装基板に逃がす機能を有する
ものである。
に、ダイアタッチパターン１０３ｉは、半導体素子１１
０の電源グランドとして機能するだけでなく、半導体素
子１１０で発生する熱を受ける機能をも有している。ダ
イアタッチパターン１０３ｉで受けられた熱は、サーマ
ルビア内銅めっき層１０３ｄを通り、このサーマルビア
内銅めっき層１０３ｄと電気的に接続するはんだバンプ
１０６にまで達する。その後、この熱は、はんだバンプ
１０６から実装基板（図示せず）に拡散する。このよう
に、サーマルビア２０３、２０３、・・・は、半導体素
子１１０で発生する熱を実装基板に逃がす機能を有する
ものである。
【００３２】上のようにして成る半導体装置２０１は、
上記したはんだバンプ１０６、１０６、・・・が実装基
板（図示せず）に当接した状態で該はんだバンプ１０
６、１０６、・・・をリフローすることにより、実装基
板に電気的かつ機械的に接続されるものである。このリ
フローは、半導体装置２０１全体をはんだの融点以上に
加熱し、はんだバンプ１０６、１０６、・・・を溶融し
て行なわれる。
上記したはんだバンプ１０６、１０６、・・・が実装基
板（図示せず）に当接した状態で該はんだバンプ１０
６、１０６、・・・をリフローすることにより、実装基
板に電気的かつ機械的に接続されるものである。このリ
フローは、半導体装置２０１全体をはんだの融点以上に
加熱し、はんだバンプ１０６、１０６、・・・を溶融し
て行なわれる。
【００３３】また、配線基板２０２の半導体素子搭載
面、及び実装面のそれぞれには、ソルダレジスト１０７
が形成されている。このソルダレジスト１０７は、上記
のリフローの際に、溶融したはんだが電源系電極パッド
１０３ｅ、１０３ｆ、及び信号系電極パッド１０３ｇ以
外の部分に広がるのを防ぐように機能する。そして、こ
のソルダレジスト１０７は、サーマルビア２０３、２０
３、・・・・や信号用スルーホール１０５の内部にも充
填されている。
面、及び実装面のそれぞれには、ソルダレジスト１０７
が形成されている。このソルダレジスト１０７は、上記
のリフローの際に、溶融したはんだが電源系電極パッド
１０３ｅ、１０３ｆ、及び信号系電極パッド１０３ｇ以
外の部分に広がるのを防ぐように機能する。そして、こ
のソルダレジスト１０７は、サーマルビア２０３、２０
３、・・・・や信号用スルーホール１０５の内部にも充
填されている。
【００３４】次に、図２を参照しながら、本実施形態に
係る配線基板について説明する。図２は、本実施形態に
係る配線基板２０２の半導体素子搭載面側の平面図であ
る。同図においては、配線パターンやサーマルビアの配
置を見やすくするために、ソルダレジスト１０７（図１
参照）を省略してある。また、先に示した図１は、図２
のＡ−Ｂ断面に相当するものである。
係る配線基板について説明する。図２は、本実施形態に
係る配線基板２０２の半導体素子搭載面側の平面図であ
る。同図においては、配線パターンやサーマルビアの配
置を見やすくするために、ソルダレジスト１０７（図１
参照）を省略してある。また、先に示した図１は、図２
のＡ−Ｂ断面に相当するものである。
【００３５】図２に示されるように、ダイアタッチ領域
の形状及び大きさは、半導体素子１１０（図１参照）の
平面形状及びその大きさにそれぞれ略一致し、特にその
形状は矩形状である。そして、このダイアタッチ領域に
は、サーマルビア２０３、２０３、・・・が複数開口さ
れている。また、図示のように、このダイアタッチ領域
を取り囲むようにして電源系パターン１０３ａ及び１０
３ｂが形成されている。これらのうち、電源系パターン
１０３ｂには、図１では示されていなかった電源用スル
ーホール１１３が開口されている。この電源用スルーホ
ール１１３は、コア基材１０２の実装面側まで貫通して
おり、更にその内壁にはスルーホール内銅めっき層（図
示せず）が形成されている。このスルーホール内銅めっ
き層は、電源系パターン１０３ｂと電気的に接続されて
いると共に、コア基材１０２の実装面側において電源系
電極パッド１０３ｆ（図１参照）と電気的に接続されて
いる。そして、電源系パターン１０３ａは、図示の如く
ダイアタッチパターン１０３ｉと電気的に接続されてい
る。
の形状及び大きさは、半導体素子１１０（図１参照）の
平面形状及びその大きさにそれぞれ略一致し、特にその
形状は矩形状である。そして、このダイアタッチ領域に
は、サーマルビア２０３、２０３、・・・が複数開口さ
れている。また、図示のように、このダイアタッチ領域
を取り囲むようにして電源系パターン１０３ａ及び１０
３ｂが形成されている。これらのうち、電源系パターン
１０３ｂには、図１では示されていなかった電源用スル
ーホール１１３が開口されている。この電源用スルーホ
ール１１３は、コア基材１０２の実装面側まで貫通して
おり、更にその内壁にはスルーホール内銅めっき層（図
示せず）が形成されている。このスルーホール内銅めっ
き層は、電源系パターン１０３ｂと電気的に接続されて
いると共に、コア基材１０２の実装面側において電源系
電極パッド１０３ｆ（図１参照）と電気的に接続されて
いる。そして、電源系パターン１０３ａは、図示の如く
ダイアタッチパターン１０３ｉと電気的に接続されてい
る。
【００３６】このようにして成る配線基板２０１は、次
のような方法で作製される。まず最初に、銅箔を積層し
たコア基材１０２に、サーマルビア２０３、２０３、・
・・、電源用スルーホール１１３、１１３、・・・、及
び信号用スルーホール１０５、１０５、・・・を開口す
る。これらは、いずれも機械ドリルにより開口される。
のような方法で作製される。まず最初に、銅箔を積層し
たコア基材１０２に、サーマルビア２０３、２０３、・
・・、電源用スルーホール１１３、１１３、・・・、及
び信号用スルーホール１０５、１０５、・・・を開口す
る。これらは、いずれも機械ドリルにより開口される。
【００３７】次いで、コア基材１０２の表面全体（上記
のスルーホール類の内壁も含む）に無電解銅めっき層を
形成し、その上に電解銅めっき層を形成する。その後、
この銅箔と無電解銅めっき層と電解銅めっき層とをパタ
ーニングし、図２に示されるような配線パターンを作製
する。このパターニングは、配線基板２０１の実装面側
でも行なわれ、それにより図１に示したような電極パッ
ド類（１０３ｅ、１０３ｆ、１０３ｇ）が形成される。
のスルーホール類の内壁も含む）に無電解銅めっき層を
形成し、その上に電解銅めっき層を形成する。その後、
この銅箔と無電解銅めっき層と電解銅めっき層とをパタ
ーニングし、図２に示されるような配線パターンを作製
する。このパターニングは、配線基板２０１の実装面側
でも行なわれ、それにより図１に示したような電極パッ
ド類（１０３ｅ、１０３ｆ、１０３ｇ）が形成される。
【００３８】その後、ソルダレジストを所定の部分に塗
布し、図１及び図２に示される配線基板２０２が完成す
る。ここで、図３を参照して、配線基板２０２が備える
サーマルビア２０３、２０３、・・・の配列に着目す
る。図３は、図２に示されるダイアタッチ領域内に設け
られたサーマルビア２０３、２０３、・・・の配列につ
いて示す平面図である。
布し、図１及び図２に示される配線基板２０２が完成す
る。ここで、図３を参照して、配線基板２０２が備える
サーマルビア２０３、２０３、・・・の配列に着目す
る。図３は、図２に示されるダイアタッチ領域内に設け
られたサーマルビア２０３、２０３、・・・の配列につ
いて示す平面図である。
【００３９】図３に示されるように、本実施形態におい
ては、サーマルビア２０３、２０３、・・・は、ダイア
ッタッチ領域のコーナー部以外の部分に配置されてい
る。従って、図１に示されるはんだバンプ１０６、１０
６、・・・をリフローする工程において、半導体素子１
１０が搭載された状態で配線基板２０２を加熱しても、
ダイアッタッチ領域のコーナー部でソルダレジスト１０
７に従来のように剥離やクラック等が生じることが無
い。そのため、半導体素子１１０が配線基板２０２から
剥離することが無くなるので、金線１０９ａ、１０９
ｂ、及び１０９ｃが断線することも無くなる。これによ
り、本実施形態に係る半導体装置２０１及び配線基板２
０２は、従来と比較してその信頼性が向上される。
ては、サーマルビア２０３、２０３、・・・は、ダイア
ッタッチ領域のコーナー部以外の部分に配置されてい
る。従って、図１に示されるはんだバンプ１０６、１０
６、・・・をリフローする工程において、半導体素子１
１０が搭載された状態で配線基板２０２を加熱しても、
ダイアッタッチ領域のコーナー部でソルダレジスト１０
７に従来のように剥離やクラック等が生じることが無
い。そのため、半導体素子１１０が配線基板２０２から
剥離することが無くなるので、金線１０９ａ、１０９
ｂ、及び１０９ｃが断線することも無くなる。これによ
り、本実施形態に係る半導体装置２０１及び配線基板２
０２は、従来と比較してその信頼性が向上される。
【００４０】更に、図３に示されるように、サーマルビ
ア２０３、２０３、・・・は、ダイアタッチ領域のコー
ナー部以外の部分に配置されると共に、相互にほぼ等間
隔に配置されている。そのため、コーナー部以外の部分
にサーマルビア２０３、２０３、・・・配置しても、ダ
イアタッチ領域における放熱効果が場所により異なるの
を極力防ぐことができ、半導体素子１１０で発生する熱
を実装基板側に一様に放熱することができる。
ア２０３、２０３、・・・は、ダイアタッチ領域のコー
ナー部以外の部分に配置されると共に、相互にほぼ等間
隔に配置されている。そのため、コーナー部以外の部分
にサーマルビア２０３、２０３、・・・配置しても、ダ
イアタッチ領域における放熱効果が場所により異なるの
を極力防ぐことができ、半導体素子１１０で発生する熱
を実装基板側に一様に放熱することができる。
【００４１】そして、このようなサーマルビア２０３、
２０３、・・・の配置の例としては、図３のような菱形
がある。この菱形は、ダイアタッチ領域の各辺の近傍に
各頂点が配置されている。そして、この菱形の内部に、
サーマルビア２０３、２０３、・・・が上記のように相
互にほぼ等間隔に配置される。なお、サーマルビア２０
３、２０３、・・・の配列は、図３の菱形状の配列に限
られるものでは無く、図４の（ａ）〜（ｃ）に示される
配列でも良い。図４の（ａ）〜（ｃ）は、配線基板２０
２が備えるサーマルビア２０３、２０３、・・・の配列
の他の例について示す平面図である。
２０３、・・・の配置の例としては、図３のような菱形
がある。この菱形は、ダイアタッチ領域の各辺の近傍に
各頂点が配置されている。そして、この菱形の内部に、
サーマルビア２０３、２０３、・・・が上記のように相
互にほぼ等間隔に配置される。なお、サーマルビア２０
３、２０３、・・・の配列は、図３の菱形状の配列に限
られるものでは無く、図４の（ａ）〜（ｃ）に示される
配列でも良い。図４の（ａ）〜（ｃ）は、配線基板２０
２が備えるサーマルビア２０３、２０３、・・・の配列
の他の例について示す平面図である。
【００４２】図４（ａ）に示される配列は、先の図３に
示される菱形状の領域の各辺を該菱形の内部に向かって
湾曲させたものである。そして、図４（ｂ）は、ダイア
タッチ領域の各辺近傍に４つの最外辺が配置された十字
状の領域内に、サーマルビア２０３、２０３、・・・を
配列したものである。また、図４（ｃ）は、ダイアタッ
チ領域の各辺の近傍に各辺が配置され、各頂点の近傍が
円弧状に切り取られた矩形状の領域内に、サーマルビア
２０３、２０３、・・・を配列したものである。
示される菱形状の領域の各辺を該菱形の内部に向かって
湾曲させたものである。そして、図４（ｂ）は、ダイア
タッチ領域の各辺近傍に４つの最外辺が配置された十字
状の領域内に、サーマルビア２０３、２０３、・・・を
配列したものである。また、図４（ｃ）は、ダイアタッ
チ領域の各辺の近傍に各辺が配置され、各頂点の近傍が
円弧状に切り取られた矩形状の領域内に、サーマルビア
２０３、２０３、・・・を配列したものである。
【００４３】これらの配列においても、ダイアタッチ領
域のコーナー部以外の部分にサーマルビア２０３、２０
３、・・・が配置されている。そのため、菱形状の配列
の場合と同様に、ダイアッタッチ領域のコーナー部でソ
ルダレジスト１０７に従来のように剥離やクラック等が
生じることが無くなるので、半導体装置２０１及び配線
基板２０２の信頼性が向上される。そして、これらの配
列でも、サーマルビア２０３、２０３、・・・が相互に
ほぼ等間隔に配置されているので、ダイアタッチ領域に
おける放熱効果が場所により異なるのを極力防ぐことが
できる。
域のコーナー部以外の部分にサーマルビア２０３、２０
３、・・・が配置されている。そのため、菱形状の配列
の場合と同様に、ダイアッタッチ領域のコーナー部でソ
ルダレジスト１０７に従来のように剥離やクラック等が
生じることが無くなるので、半導体装置２０１及び配線
基板２０２の信頼性が向上される。そして、これらの配
列でも、サーマルビア２０３、２０３、・・・が相互に
ほぼ等間隔に配置されているので、ダイアタッチ領域に
おける放熱効果が場所により異なるのを極力防ぐことが
できる。
【００４４】
【発明の効果】以上説明したように、本発明に係る配線
基板によると、ダイアタッチ領域のコーナー部以外の部
分に複数のサーマルビアが配置される。換言すると、本
発明に係る配線基板は、概略矩形のダイアッタッチ領域
のコーナー部にサーマルビアが配置されていない。その
ため、この配線基板を加熱しても、上記コーナー部でソ
ルダレジストの剥離が生じなくなり、半導体素子が配線
基板から剥離することが無くなる。これにより、本発明
に係る配線基板は、その信頼性が従来よりも向上され
る。
基板によると、ダイアタッチ領域のコーナー部以外の部
分に複数のサーマルビアが配置される。換言すると、本
発明に係る配線基板は、概略矩形のダイアッタッチ領域
のコーナー部にサーマルビアが配置されていない。その
ため、この配線基板を加熱しても、上記コーナー部でソ
ルダレジストの剥離が生じなくなり、半導体素子が配線
基板から剥離することが無くなる。これにより、本発明
に係る配線基板は、その信頼性が従来よりも向上され
る。
【００４５】これに加えて、上記コーナー部以外の部分
に複数のサーマルビアを相互にほぼ等間隔に配置するこ
とにより、ダイアタッチ領域における放熱効果が場所に
より異なるのを極力防ぐことができ、半導体素子で発生
する熱を実装基板側に一様に放熱することができる。ま
た、本発明に係る半導体装置によると、該半導体装置
は、上記の配線基板に半導体素子を搭載して成るもので
ある。この半導体装置を実装基板に実装する際には全体
が加熱されるが、このように加熱しても、上記したよう
に半導体素子が配線基板から剥離することが無い。この
ため、本発明に係る半導体装置は、その信頼性が従来よ
りも向上される。
に複数のサーマルビアを相互にほぼ等間隔に配置するこ
とにより、ダイアタッチ領域における放熱効果が場所に
より異なるのを極力防ぐことができ、半導体素子で発生
する熱を実装基板側に一様に放熱することができる。ま
た、本発明に係る半導体装置によると、該半導体装置
は、上記の配線基板に半導体素子を搭載して成るもので
ある。この半導体装置を実装基板に実装する際には全体
が加熱されるが、このように加熱しても、上記したよう
に半導体素子が配線基板から剥離することが無い。この
ため、本発明に係る半導体装置は、その信頼性が従来よ
りも向上される。
【図１】本発明の実施の形態に係る半導体装置の断面図
である。
である。
【図２】本発明の実施の形態に係る配線基板の半導体素
子搭載面側の平面図である。
子搭載面側の平面図である。
【図３】本発明の実施の形態に係る配線基板が備えるサ
ーマルビアの配列について示す平面図である。
ーマルビアの配列について示す平面図である。
【図４】本発明の実施の形態に係る配線基板が備えるサ
ーマルビアの配列の他の例について示す平面図である。
ーマルビアの配列の他の例について示す平面図である。
【図５】従来例に係る半導体装置の断面図である。
【図６】従来例に係る配線基板の半導体素子搭載面側の
平面図である。
平面図である。
【図７】図５のＡ部の拡大断面図である。
１０１、２０１、・・・・・・・・・半導体装置、 １０２・・・・・・・・・・・・・・コア基材、 １０３・・・・・・・・・・・・・・配線層、 １０３ａ、１０３ｂ・・・・・・・・電源系パターン、 １０３ｃ・・・・・・・・・・・・・信号系パターン、 １０３ｄ・・・・・・・・・・・・・サーマルビア内銅
めっき層、 １０３ｅ、１０３ｆ・・・・・・・・電源系電極パッ
ド、 １０３ｇ・・・・・・・・・・・・・信号系電極パッ
ド、 １０３ｈ・・・・・・・・・・・・・スルーホール内銅
めっき層、 １０３ｉ・・・・・・・・・・・・・ダイアタッチパタ
ーン、 １０４、２０３・・・・・・・・・・サーマルビア、 １０５・・・・・・・・・・・・・・信号用スルーホー
ル、 １０６・・・・・・・・・・・・・・はんだバンプ、 １０７・・・・・・・・・・・・・・ソルダレジスト、 １０８・・・・・・・・・・・・・・モールド樹脂、 １０９ａ、１０９ｂ、１０９ｃ・・・金線、 １１０・・・・・・・・・・・・・・半導体素子、 １１１・・・・・・・・・・・・・・ダイアタッチペー
スト、 １１２、２０２・・・・・・・・・・配線基板、 １１３・・・・・・・・・・・・・・電源用スルーホー
ル。
めっき層、 １０３ｅ、１０３ｆ・・・・・・・・電源系電極パッ
ド、 １０３ｇ・・・・・・・・・・・・・信号系電極パッ
ド、 １０３ｈ・・・・・・・・・・・・・スルーホール内銅
めっき層、 １０３ｉ・・・・・・・・・・・・・ダイアタッチパタ
ーン、 １０４、２０３・・・・・・・・・・サーマルビア、 １０５・・・・・・・・・・・・・・信号用スルーホー
ル、 １０６・・・・・・・・・・・・・・はんだバンプ、 １０７・・・・・・・・・・・・・・ソルダレジスト、 １０８・・・・・・・・・・・・・・モールド樹脂、 １０９ａ、１０９ｂ、１０９ｃ・・・金線、 １１０・・・・・・・・・・・・・・半導体素子、 １１１・・・・・・・・・・・・・・ダイアタッチペー
スト、 １１２、２０２・・・・・・・・・・配線基板、 １１３・・・・・・・・・・・・・・電源用スルーホー
ル。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 依田 英治 長野県長野市大字栗田字舎利田711番地 新光電気工業株式会社内 Ｆターム(参考） 5F044 AA05 JJ03 JJ05 5F047 AA17 AB01 BC16
Claims (7)
- 【請求項１】 矩形状のダイアタッチ領域内にサーマル
ビアが複数備えられ、少なくとも前記サーマルビアの内
部及び該サーマルビアの半導体素子搭載面側の開口端縁
近傍にソルダレジストが形成される配線基板において、 前記複数のサーマルビアが、前記矩形状のダイアタッチ
領域のコーナー部以外の部分に配置されることを特徴と
する配線基板。 - 【請求項２】 前記複数のサーマルビアが、相互にほぼ
等間隔に配置されることを特徴とする請求項１に記載の
配線基板。 - 【請求項３】 前記矩形状のダイアタッチ領域の各辺の
近傍に各頂点が配置される菱形状の領域内に前記複数の
サーマルビアが配置されることを特徴とする請求項１又
は請求項２に記載の配線基板。 - 【請求項４】 前記菱形状に配置される各辺が、該菱形
の内部に向かって湾曲したことを特徴とする請求項３に
記載の配線基板。 - 【請求項５】 前記矩形状のダイアタッチ領域の各辺の
近傍に４つの最外辺が配置される十字状の領域内に前記
複数のサーマルビアが配置されることを特徴とする請求
項１又は請求項２に記載の配線基板。 - 【請求項６】 前記矩形状のダイアタッチ領域の各辺の
近傍に各辺が配置され、各頂点の近傍が円弧状に切り取
られた矩形状の領域内に前記複数のサーマルビアが配置
されることを特徴とする請求項１又は請求項２に記載の
配線基板。 - 【請求項７】 請求項１乃至請求項６に記載の前記配線
基板のダイアタッチ領域に、半導体素子の電極端子形成
面とは反対側の面が固着され、前記半導体素子の電極端
子と前記配線基板の配線パターンとが金属細線を介して
電気的に接続されると共に、 前記半導体素子搭載面、前記半導体素子、及び前記金属
細線が樹脂封止され、 前記配線基板の実装面側の配線パターンに外部接続端子
が固着されることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000203810A JP3469168B2 (ja) | 2000-07-05 | 2000-07-05 | 配線基板及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000203810A JP3469168B2 (ja) | 2000-07-05 | 2000-07-05 | 配線基板及び半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002026037A true JP2002026037A (ja) | 2002-01-25 |
| JP3469168B2 JP3469168B2 (ja) | 2003-11-25 |
Family
ID=18701173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000203810A Expired - Fee Related JP3469168B2 (ja) | 2000-07-05 | 2000-07-05 | 配線基板及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3469168B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009104536A1 (ja) | 2008-02-19 | 2009-08-27 | 株式会社リキッド・デザイン・システムズ | 半導体チップ及び半導体装置 |
| WO2012020694A1 (ja) * | 2010-08-11 | 2012-02-16 | 株式会社日立製作所 | 電極用ガラス組成物、及びそれを用いた電極用ペースト、並びにそれを適用した電子部品 |
| JP2020088245A (ja) * | 2018-11-28 | 2020-06-04 | 京セラ株式会社 | 配線基板、電子装置および電子モジュール |
-
2000
- 2000-07-05 JP JP2000203810A patent/JP3469168B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009104536A1 (ja) | 2008-02-19 | 2009-08-27 | 株式会社リキッド・デザイン・システムズ | 半導体チップ及び半導体装置 |
| WO2012020694A1 (ja) * | 2010-08-11 | 2012-02-16 | 株式会社日立製作所 | 電極用ガラス組成物、及びそれを用いた電極用ペースト、並びにそれを適用した電子部品 |
| JP5826178B2 (ja) * | 2010-08-11 | 2015-12-02 | 株式会社日立製作所 | 電極用ガラス組成物、及びそれを用いた電極用ペースト、並びにそれを適用した電子部品 |
| JP2020088245A (ja) * | 2018-11-28 | 2020-06-04 | 京セラ株式会社 | 配線基板、電子装置および電子モジュール |
| JP7145739B2 (ja) | 2018-11-28 | 2022-10-03 | 京セラ株式会社 | 配線基板、電子装置および電子モジュール |
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| Publication number | Publication date |
|---|---|
| JP3469168B2 (ja) | 2003-11-25 |
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