JP2002009171A

JP2002009171A - 半導体装置の製造方法

Info

Publication number: JP2002009171A
Application number: JP2000187353A
Authority: JP
Inventors: Naoyoshi Tamura; 直義田村
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2000-06-22
Filing date: 2000-06-22
Publication date: 2002-01-11

Abstract

(57)【要約】【課題】パーティクル発生の要因となるような微細な
エッチング残りが形成されることを回避することが可能
な半導体装置の製造方法を提供する。【解決手段】半導体基板の表面上に、第１の絶縁膜を
形成し、その上に、第１の導電膜を形成する。第１の絶
縁膜及び第１の導電膜に開口を形成し、開口の下に露出
した半導体基板をエッチングし、溝を形成する。溝内に
絶縁材料を埋め込み、素子分離構造体を形成する。第２
の電圧対応領域内の活性領域上に形成されている第１の
導電膜及び第１の絶縁膜を除去する。第２の電圧対応領
域内の活性領域上に、第２の絶縁膜を形成する。基板全
面上に、第２の導電膜を形成する。第１の電圧対応領域
内の活性領域上の第２の導電膜を除去すると共に、第２
の電圧対応領域上には、第２の導電膜を残す。第１の絶
縁膜、第１の導電膜、第２の絶縁膜、及び第２の導電膜
をパターニングし、ゲート電極構造を残す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にゲート絶縁膜の厚さの異なる少なくと
も２種類のＭＩＳ型電界効果トランジスタ（ＭＩＳＦＥ
Ｔ）を含む半導体装置の製造に適した製造方法を提供す
ることである。

【０００２】

【従来の技術】半導体集積回路装置は、通常、入出力動
作に関与する入出力回路と、内部動作に関与するコアロ
ジック回路とを含む。入出力回路とコアロジック回路と
は、動作電圧を異にする。このため、入出力回路を構成
するＭＩＳＦＥＴのゲート絶縁膜とコアロジック回路を
構成するＭＩＳＦＥＴのゲート絶縁膜とは、相互に厚さ
が異なる。

【０００３】厚さの異なる２種類のゲート絶縁膜を形成
する第１の従来例について説明する。まず、シリコン基
板の全面に、酸化シリコンからなる絶縁膜を形成する。
入出力回路部の絶縁膜の表面をレジストパターンで覆
う。このレジストパターンをマスクとして、コアロジッ
ク回路部の絶縁膜をエッチングし、その後レジストパタ
ーンを除去する。

【０００４】シリコン基板の全表面を熱酸化する。コア
ロジック回路部においては、新たに酸化シリコンからな
るゲート絶縁膜が形成される。入出力回路部において
は、残っている絶縁膜を通して酸化が進み、より厚いゲ
ート絶縁膜が形成される。入出力回路部に残されていた
絶縁膜の厚さを調節することにより、入出力回路部及び
コアロジック回路部に、相互に厚さの異なる所望の厚さ
のゲート絶縁膜を形成することができる。

【０００５】上記第１の従来例による方法では、ゲート
電極となる導電層を堆積する前に、入出力回路部のゲー
ト絶縁膜の表面がレジストパターンで覆われる。このと
き、レジスト膜中の汚染物質、例えば重金属がゲート絶
縁膜中に混入する。これにより、ゲート絶縁膜の信頼性
が低下してしまう。

【０００６】次に、第２の従来例について説明する。シ
リコン基板のコアロジック回路部の表面層に、窒素イオ
ンを注入する。その後、基板表面を熱酸化する。窒素イ
オンが注入されている領域は、他の領域に比べて酸化速
度が遅くなることが知られている。このため、コアロジ
ック回路部の酸化シリコン膜が、入出力回路部の酸化シ
リコン膜よりも薄くなる。

【０００７】この方法によると、両者の膜厚の比を大き
くしたい場合に、窒素の注入量を多くしなければならな
い。窒素の注入量が多くなると、ゲート絶縁膜の絶縁耐
圧が低下してしまう。

【０００８】次に、コアロジック回路部にゲート絶縁膜
として、窒化シリコン膜を用いる場合について説明す
る。高集積化が進むと、コアロジック回路部のゲート絶
縁膜がますます薄くなってくる。ところが、ダイレクト
トンリング電流が流れてしまう厚さよりも薄くすること
はできない。窒化シリコンは酸化シリコンよりも高い誘
電率を持つ。このため、窒化シリコンからなるゲート絶
縁膜を、ダイレクトトンネリング電流が流れない程度の
厚さとしても、酸化シリコンからなるゲート絶縁膜中を
ダイレクトトンネリング電流が流れてしまうような厚さ
とした場合と同等の効果を得ることができる。

【０００９】以下、ゲート絶縁膜の材料として窒化シリ
コンを用いる第３の従来例について説明する。まず、コ
アロジック回路部の表面上に窒化シリコン膜を形成す
る。入出力回路部においては、シリコン基板表面が露出
している。シリコン基板表面を熱酸化することにより、
入出力回路部の表面に酸化シリコンからなるゲート絶縁
膜を形成する。

【００１０】ところが、コアロジック回路部に形成され
ている窒化シリコン膜の耐酸化性が十分ではないため、
窒化シリコン膜の下のシリコン基板表面も酸化されてし
まう。このため、ゲート絶縁膜が、コアロジック回路部
のゲート絶縁膜に要求される厚さよりも厚くなってしま
う。

【００１１】以下、第４の従来例について説明する。入
出力回路部に、酸化シリコン膜を形成する。次に、基板
全面に窒化シリコン膜を堆積する。コアロジック回路部
に、窒化シリコンからなるゲート絶縁膜が形成され、入
出力回路部には、酸化シリコン膜と窒化シリコン膜との
２層構造を有するゲート絶縁膜が形成される。

【００１２】酸化シリコン膜と窒化シリコン膜との界面
が、ホットキャリアのトラップとして作用する。このた
め、動作時間が経過するに従って、入出力回路部のＭＩ
ＳＦＥＴの電気的特性が劣化してしまう。

【００１３】上述の問題点を克服した半導体装置の製造
方法が、特開平１０−１６３３３７号公報、特開平１１
−７４３６８号公報、及び特開平１１−７４３６９号公
報等に開示されている。図７〜図９を参照して、これら
の公報に開示された半導体装置の製造方法について説明
する。

【００１４】図７（Ａ）に示すように、シリコン基板１
００の表面に、シャロートレンチ型の素子分離構造体１
０１が形成されている。図の素子分離構造体１０１より
も右側の領域に入出力回路が形成され、左側の領域にコ
アロジック回路が形成されるとする。

【００１５】シリコン基板全面を熱酸化し、活性領域の
表面上に酸化シリコン膜１０２を形成する。さらに、酸
化シリコン膜１０２及び素子分離構造体１０１の上に、
多結晶シリコン膜１０３を形成する。

【００１６】図７（Ｂ）に示すように、入出力回路部上
の多結晶シリコン膜１０３の表面を、レジストパターン
１０５で覆う。レジストパターン１０５をマスクとし
て、コアロジック回路部上の多結晶シリコン膜１０３及
び酸化シリコン膜１０２をエッチングする。その後、レ
ジストパターン１０５を除去する。

【００１７】図７（Ｃ）に示すように、基板全面上に、
窒化シリコン膜１０６を形成する。さらに、その上に、
多結晶シリコン膜１０７を形成する。

【００１８】図８（Ｄ）に示すように、コアロジック回
路部上の多結晶シリコン膜１０７の表面を、レジストパ
ターン１１０で覆う。図８（Ｄ）では、レジストパター
ン１１０の縁が、多結晶シリコン膜１０３の縁よりもや
や入出力回路部側に入り込んでいる場合を示している。
レジストパターン１１０をマスクとして、入出力回路部
上の多結晶シリコン膜１０７及び窒化シリコン膜１０６
をエッチングする。その後、レジストパターン１１０を
除去する。

【００１９】図８（Ｅ）に示すように、ゲート電極を形
成すべき領域をレジストパターン１１１で覆う。なお、
レジストパターン１１１を形成する前に、基板全面上
に、３層目の多結晶シリコン膜を形成しておいてもよ
い。レジストパターン１１１をマスクとして、多結晶シ
リコン膜１０３及び１０７をエッチングする。さらに、
露出した酸化シリコン膜１０２及び窒化シリコン膜１０
６をエッチングする。その後、レジストパターン１１１
を除去する。

【００２０】入出力回路部では、酸化シリコン膜１０２
がゲート絶縁膜となり、コアロジック回路部では、窒化
シリコン膜１０６がゲート絶縁膜となる。図７（Ａ）に
示したように、酸化シリコン膜１０２が形成された後、
フォトリソグラフィ工程を経ることなく、その上に多結
晶シリコン膜１０３が堆積される。また、図７（Ｃ）に
示したように、窒化シリコン膜１０６が形成された後、
フォトリソグラフィ工程を経ることなく、その上に多結
晶シリコン膜１０７が堆積される。ゲート絶縁膜の表面
がレジスト膜に接触することがないため、レジスト膜に
起因する汚染を防止することができる。

【００２１】

【発明が解決しようとする課題】図８（Ｄ）に示したよ
うに、多結晶シリコン膜１０３と１０７とが重なった部
分の界面に、窒化シリコン膜１０６が形成されている。
また、多結晶シリコン膜１０７は、多結晶シリコン膜１
０３の端面近傍において、他の部分よりも厚くなってい
る。このため、図８（Ｅ）に示したように、素子分離構
造体１０１の上に、多結晶シリコン膜１０３と１０７の
一部１０３ａと１０７ａ、及び窒化シリコン膜１０６の
一部１０６ａが残る。この部分が後工程で剥離すると、
パーティクルとなり、製品の歩留まりを低下させる要因
になる。

【００２２】図９（Ｄ）は、図８（Ｄ）の工程に対応す
る状態の他の一例を示す。レジストパターン１１５の縁
が、多結晶シリコン膜１０３の縁よりもコアロジック回
路部側に後退している。この状態で多結晶シリコン膜１
０７をエッチングすると、多結晶シリコン膜１０３の端
面上に、窒化シリコン膜１０６の一部１０６ｂ及び多結
晶シリコン膜１０７の一部１０７ｂが残る。

【００２３】図９（Ｅ）に示すように、ゲート電極を形
成すべき部分を、レジストパターン１１６で覆う。レジ
ストパターン１１６をマスクとして、多結晶シリコン膜
１０３及び１０７をエッチングする。続いて、酸化シリ
コン膜１０２をエッチングする。このとき、素子分離構
造体１０１の上に、窒化シリコン膜１０６の一部１０６
ｂが残る。窒化シリコン部１０６ｂは、図９（Ｄ）に示
した多結晶シリコン膜１０３の端面に沿った壁状部分を
含む。

【００２４】コアロジック回路部の窒化シリコン膜１０
６が、反応性イオンエッチング（ＲＩＥ）等の異方性エ
ッチングにより除去される。このエッチングを行って
も、窒化シリコン部１０６ｂの壁状部分は除去されな
い。この壁状部分が後工程で剥離すると、パーティクル
となり、製品の歩留まりを低下させる要因になる。

【００２５】本発明の目的は、パーティクル発生の要因
となるような微細なエッチング残りが形成されることを
回避し、製品の歩留まり低下を防止することが可能な半
導体装置の製造方法を提供することである。

【００２６】

【課題を解決するための手段】本発明の一観点による
と、下記の工程を含む半導体装置の製造方法が提供され
る。まず、表面内に第１の電圧対応領域と第２の電圧対
応領域とが画定された半導体基板の表面上に、絶縁材料
からなる第１の絶縁膜を形成する。前記第１の絶縁膜の
上に、導電材料からなる第１の導電膜を形成する。前記
第１の絶縁膜及び第１の導電膜に、少なくとも一つの開
口が前記第１の電圧対応領域と第２の電圧対応領域との
境界線を含むように配置されている複数の開口を形成
し、前記半導体基板の表面の一部を露出させる。前記開
口の下に露出した前記半導体基板をエッチングし、溝を
形成する。前記溝内に絶縁材料を埋め込むことにより、
素子分離構造体を形成し、前記半導体基板の表面内に該
素子分離構造体で囲まれた活性領域を画定する。前記第
２の電圧対応領域内の活性領域上に形成されている前記
第１の導電膜及び第１の絶縁膜を除去する。少なくとも
前記第２の電圧対応領域内の活性領域上に、絶縁材料か
らなる第２の絶縁膜を形成する。基板全面上に、導電材
料からなる第２の導電膜を形成する。前記第１の電圧対
応領域内の少なくとも活性領域上の前記第２の導電膜を
除去すると共に、前記第２の電圧対応領域上には、該第
２の導電膜を残す。前記第１の絶縁膜、第１の導電膜、
第２の絶縁膜、及び第２の導電膜をパターニングし、前
記第１の電圧対応領域内の活性領域上に、該第１の絶縁
膜と第１の導電膜とが積層された第１のゲート電極構造
を残し、前記第２の電圧対応領域内の活性領域上に、該
第２の絶縁膜と第２の導電膜とが積層された第２のゲー
ト電極構造を残す。前記第１及び第２のゲート電極構造
の各々の両側に不純物を添加してソース及びドレイン領
域を形成する。

【００２７】第１の絶縁膜を形成した後、フォトリソグ
ラフィ工程を経ることなく、第１の導電膜が形成され
る。同様に、第２の絶縁膜を形成した後、フォトリソグ
ラフィ工程を経ることなく、第２の導電膜が形成され
る。このため、第１及び第２の絶縁膜の表面がレジスト
膜に直接接することがなく、レジスト材料による重金属
汚染等を防止することができる。

【００２８】また、第１の導電膜に形成された開口内
に、素子分離構造体が配置される。このため、第１の導
電膜の端部と素子分離構造体の端部とが、自己整合的に
位置合わせされる。すなわち、第１の導電膜が素子分離
構造体の上に延在しない。第２の導電膜を第２の電圧対
応領域上に残す際に、第１の導電膜と第２の導電膜とが
重ならないように、余裕をもって両者を配置することが
できる。導電膜の重なりによる段差の発生が回避され、
段差に起因するエッチング残り等による影響を軽減する
ことができる。

【００２９】本発明の他の観点によると、以下の工程を
含む半導体装置の製造方法が提供される。表面内に第１
の電圧対応領域と第２の電圧対応領域とが画定され、シ
リコン表面が露出した半導体基板の表面上に、絶縁材料
からなる第１の絶縁膜を形成する。前記第１の絶縁膜の
上に、シリコンからなる第１のシリコン膜を形成する。
前記第２の電圧対応領域上の前記第１のシリコン膜と第
１の絶縁膜とを除去する。前記第２の電圧対応領域内の
半導体基板の表面を熱酸化して第２の絶縁膜を形成する
とともに、前記第１の電圧対応領域上の前記第１のシリ
コン膜を、その全厚さ部分にわたって熱酸化し、第３の
絶縁膜を形成する。

【００３０】第１の電圧対応領域上に、第１の絶縁膜と
第３の絶縁膜との積層構造が形成される。この積層構造
は、第２の電圧対応領域に形成される第２の絶縁膜より
も厚い。これらの絶縁膜をゲート絶縁膜として用いる
と、ゲート絶縁膜の厚さの異なる２種類のＭＩＳＦＥＴ
を形成することができる。第１の電圧対応領域におい
て、第１のシリコン膜上にレジストパターンを形成し
て、第１の絶縁膜と第１のシリコン膜とをパターニング
することができる。第１の絶縁膜がレジスト膜に直接接
触しないため、第１の絶縁膜が重金属等で汚染されるこ
とを防止することができる。第１のシリコン膜の表面が
汚染されることも考えられるが、この汚染は、フッ酸処
理により除去することが可能である。

【００３１】

【発明の実施の形態】図１〜図４を参照して、本発明の
第１の実施例による半導体装置の製造方法について説明
する。

【００３２】図１（Ａ）に示すように、シリコン基板１
を準備する。シリコン基板１の導電型はｐ型、抵抗率は
１０Ωｃｍであり、主面は（１００）面である。シリコ
ン基板１の表面内に、入出力回路を形成するための入出
力回路領域３０、及び目的とする論理回路を形成するた
めのコアロジック回路領域３１が画定されている。この
シリコン基板１の表面を熱酸化し、厚さ１０ｎｍ程度の
スクリーン酸化膜を形成する。

【００３３】入出力回路領域３０の基板表面に、しきい
値電圧制御用の不純物を注入する。ｎ型ＭＯＳＦＥＴを
形成すべき領域には、例えば、加速エネルギ２０ｋｅ
Ｖ、ドーズ量１×１０¹³ｃｍ^-2の条件でボロン（Ｂ）イ
オンを注入する。ｐ型ＭＯＳＦＥＴを形成すべき領域に
は、例えば、加速エネルギ１００ｋｅＶ、ドーズ量１×
１０¹³ｃｍ^-2の条件で砒素（Ａｓ）イオンを注入する。
イオン注入後、スクリーン酸化膜を除去する。

【００３４】シリコン基板１の全面上に、温度８００℃
の条件でウェット熱酸化により、厚さ５．５ｎｍの酸化
シリコン膜２を形成する。なお、酸化シリコン膜２の代
わりに、酸化窒化シリコン膜を形成してもよい。

【００３５】酸化シリコン膜２の上に、厚さ６０ｎｍの
多結晶シリコン膜３を形成する。多結晶シリコン膜３の
形成は、減圧化学気相成長（ＬＰＣＶＤ）により行うこ
とができる。さらに、多結晶シリコン膜３の上に、ＬＰ
ＣＶＤにより厚さ１００ｎｍの窒化シリコン膜４を形成
する。

【００３６】図１（Ｂ）に示すように、酸化シリコン膜
２から窒化シリコン膜４までの３層に、素子分離領域に
整合した複数の開口５を形成する。複数の開口５のうち
一つの開口５ａは、入出力回路領域３０とコアロジック
回路領域３１との境界線を含む平面形状を有する。シリ
コン基板１の、開口５の底面に露出した部分に、深さ約
３８０ｎｍの溝６を形成する。溝６の内面を、温度８０
０℃の条件でウェット熱酸化し、厚さ１０ｎｍの酸化シ
リコン膜を形成する。

【００３７】溝６内を埋め込むように、基板上に厚さ６
００ｎｍの酸化シリコン膜を堆積させる。この酸化シリ
コン膜の堆積は、誘導結合プラズマ等の高密度プラズマ
を用いたプラズマ励起型ＣＶＤにより行う。酸化シリコ
ン膜の堆積後、乾燥窒素雰囲気中で、温度１０００℃の
条件で３０分間の熱処理を行う。この熱処理により、フ
ッ酸を用いたエッチング時のエッチング速度を遅くする
ことができる。

【００３８】化学機械研磨（ＣＭＰ）により、窒化シリ
コン膜４よりも上方に堆積している酸化シリコン膜を除
去する。これにより、溝６及び開口５内に、酸化シリコ
ンからなる素子分離構造体７が残る。ＣＭＰにより、素
子分離構造体７の上面は、窒化シリコン膜４の上面より
も２０ｎｍ程度低くなる。ＣＭＰ後、ウェットエッチン
グにより、窒化シリコン膜４を除去する。エッチャント
として、例えば１５０℃に加熱したリン酸液を用いるこ
とができる。このとき、素子分離構造体７の表面層もエ
ッチングされる。例えば、厚さ１００ｎｍの窒化シリコ
ン膜４を除去する時、素子分離構造体７は、約３０ｎｍ
程度エッチングされる。

【００３９】図２（Ｃ）に示すように、入出力回路領域
３０の表面をレジストパターン１０で覆う。レジストパ
ターン１０の縁が、入出力回路領域３０とコアロジック
回路領域３１との境界線に沿った素子分離構造体７の上
面内に位置する。

【００４０】レジストパターン１０をマスクとして、コ
アロジック回路領域３１内の多結晶シリコン膜３を除去
する。多結晶シリコン膜３の除去は、例えば、エッチン
グガスとしてＨＢｒを用いた反応性イオンエッチングに
より行う。

【００４１】続いて、コアロジック回路領域３１内のｎ
型ＭＩＳＦＥＴを形成すべき領域に、ボロン（Ｂ）イオ
ンを加速エネルギ２０ｋｅＶ、ドーズ量５×１０¹²ｃｍ
^-2の条件で注入する。さらに、ｐ型ＭＩＳＦＥＴを形成
すべき領域に、砒素（Ａｓ）イオンを加速エネルギ１０
０ｋｅＶ、ドーズ量８×１０¹²ｃｍ^-2の条件で注入す
る。これらの不純物は、ＭＩＳＦＥＴのしきい値電圧制
御用である。

【００４２】その後、レジストパターン１０をマスクと
して、コアロジック回路領域３１内の酸化シリコン膜２
を、フッ酸系のエッチャントを用いて除去する。多結晶
シリコン膜３及び酸化シリコン膜２を除去する際に、レ
ジストパターン１０で覆われていない素子分離構造体７
の上面もわずかにエッチングされる。そのエッチングの
深さは、例えば、１２ｎｍ程度である。入出力回路領域
３０とコアロジック回路領域３１との境界に配置された
素子分離構造体７の上面に、段差７ａが形成される。酸
化シリコン膜２を除去した後、レジストパターン１０を
除去する。

【００４３】図２（Ｄ）に示す状態に至るまでの工程を
説明する。コアロジック回路領域３１内の露出したシリ
コン基板１の表面を薄く酸化する。この酸化は、基板温
度を８００℃とし、ＮＯガスもしくは乾燥酸素雰囲気で
行う。このときに形成される酸化シリコン膜の膜厚は、
エリプソメータで計測して約１ｎｍ程度になるようにす
る。

【００４４】基板全面上に、厚さ２ｎｍの窒化シリコン
膜１１を成膜する。窒化シリコン膜１１の成膜は、成長
温度７５０℃の条件で、原料ガスとしてＮＨ₃とＳｉＨ₄
とを用いたＣＶＤにより行う。このとき、基板表面の薄
い酸化シリコン膜の一部が窒化される。なお、酸化シリ
コン膜が十分薄いため、窒素原子は酸化シリコン膜の全
厚さ領域に行き渡ると考えられる。その後、アンモニア
雰囲気中で、温度９００℃の条件で３０秒間のアニール
を行う。さらに、Ｎ₂Ｏ雰囲気中で、温度９００℃の条
件で３０秒間のアニールを行う。このアニールにより、
シリコン原子の未結合手が酸素で終端される。その後、
窒化シリコン膜１１の表面上に、厚さ６０ｎｍの多結晶
シリコン膜１２を、減圧ＣＶＤにより形成する。

【００４５】図３（Ｅ）に示すように、コアロジック回
路領域３１の表面を、レジストパターン１５で覆う。レ
ジストパターン１５の縁は、入出力回路領域３０とコア
ロジック回路領域３１との境界線を含む素子分離構造体
７の上に位置する。レジストパターン１５をマスクとし
て、入出力回路領域３０上の多結晶シリコン膜１２及び
窒化シリコン膜１１をエッチングにより除去する。窒化
シリコン膜１１のエッチング後、素子分離構造体７の上
面に、段差７ｂが形成される。その後、レジストパター
ン１５を除去する。

【００４６】図３（Ｆ）に示すように、基板全面上に、
厚さ６０ｎｍの多結晶シリコン膜１６を、減圧ＣＶＤに
より形成する。多結晶シリコン膜１６、３、及び１２に
不純物を添加し、導電性を付与する。

【００４７】図４（Ｇ）に示す状態に至るまでの工程を
説明する。多結晶シリコン膜１６の表面のうち、ゲート
電極を形成すべき領域上にレジストパターン２０を形成
する。レジストパターン２０をマスクとして、多結晶シ
リコン膜１６、１２、３、酸化シリコン膜２、及び窒化
シリコン膜１１をエッチングする。これらの膜のエッチ
ング後、レジストパターン２０を除去する。

【００４８】入出力回路領域３０内の活性領域上に、酸
化シリコン膜２の一部からなるゲート絶縁膜２ｂ、及び
多結晶シリコン膜３の一部３ｂと多結晶シリコン膜１６
の一部１６ｂとが積層されたゲート電極２１が残る。コ
アロジック回路領域３１内の活性領域上に、窒化シリコ
ン膜１１の一部からなるゲート絶縁膜１１ａ、及び多結
晶シリコン膜１２の一部１２ａと多結晶シリコン膜１６
の一部１６ａとが積層されたゲート電極２２が残る。

【００４９】シリコン基板１の上面と、素子分離構造体
７の上面との境界に形成されている段差の側面上に、サ
イドウォール部１９が残留する。この段差は、図８
（Ｄ）に示した多結晶シリコン膜１０３の端部による段
差に比べて小さい。従って、サイドウォール部１９は、
パーティクル発生の原因になりにくい。なお、多結晶シ
リコン膜３、１２、及び１６、酸化シリコン膜２、及び
窒化シリコン膜１１のエッチングをやや過剰に行うこと
により、容易に、サイドウォール部１９の残留を防止す
ることができる。

【００５０】図４（Ｈ）に示す状態に至るまでの工程を
説明する。ゲート電極をマスクとして、ソース及びドレ
イン領域のエクステンション部形成のためのイオン注入
を行う。ｎ型ＭＩＳＦＥＴを形成すべき領域に、例えば
砒素（Ａｓ）を、加速エネルギ５ｋｅＶ、ドーズ量１×
１０¹⁵ｃｍ^-2の条件で注入する。ｐ型ＭＩＳＦＥＴを形
成すべき領域に、ＢＦ²⁺イオンを、加速エネルギ２ｋｅ
Ｖ、ドーズ量１×１０ ¹⁵ｃｍ^-2の条件で注入する。

【００５１】次に、ゲート電極２１及び２２の側壁上
に、酸化シリコンもしくは窒化シリコンからなるサイド
ウォールスペーサ２５を形成する。サイドウォールスペ
ーサ２５は、プラズマ励起型ＣＶＤにより酸化シリコン
膜もしくは窒化シリコン膜を成膜した後、この膜を異方
性エッチングすることにより形成される。

【００５２】次に、ソース及びドレイン領域を形成する
ためのイオン注入を行う。ｎ型ＭＩＳＦＥＴを形成すべ
き領域に、例えばリン（Ｐ）イオンを、加速エネルギ１
５ｋｅＶ、ドーズ量３×１０¹⁵ｃｍ^-2の条件で注入す
る。ｐ型ＭＩＳＦＥＴを形成すべき領域に、ボロン
（Ｂ）イオンを、加速エネルギ５ｋｅＶ、ドーズ量２×
１０ ¹⁵ｃｍ^-2の条件で注入する。これにより、エクステ
ンション部を有するソース及びドレイン領域２６が形成
される。このようにして、ゲート絶縁膜の膜厚もしくは
材料の異なる２種類のＭＩＳＦＥＴを形成することがで
きる。

【００５３】第１の実施例による方法で形成した半導体
装置においては、入出力回路領域３０とコアロジック回
路領域３１との境界に配置された素子分離構造体７の上
面に、段差７ａと７ｂとで画定された溝７ｃが形成され
る。溝７ｃは、入出力回路領域３０とコアロジック回路
領域３１との境界線に沿って延在する。

【００５４】第１の実施例では、図３（Ｅ）に示した工
程において、段差７ｂが段差７ａよりもコアロジック回
路領域３１側に位置する場合を例示した。図３（Ｅ）に
示したレジストパターン１５の縁が、段差７ａよりも入
出力回路領域３０側に位置する場合には、段差７ｂが、
段差７ａよりも入出力回路領域３０側に形成される。こ
のとき、素子分離構造体７の上面に、段差７ａと７ｂと
により、尾根状部分が形成される。

【００５５】上記第１の実施例では、図１（Ａ）に示し
た工程において、ゲート絶縁膜となる酸化シリコン膜２
を形成した後、フォトリソグラフィ工程を経ることなく
多結晶シリコン膜３が堆積される。また、図２（Ｄ）に
示した工程において、ゲート絶縁膜となる窒化シリコン
膜１１を形成した後も、フォトリソグラフィ工程を経る
ことなく多結晶シリコン膜１２が堆積される。ゲート絶
縁膜の表面にレジスト膜が直接接触しないため、レジス
ト材料による汚染を防止することができる。

【００５６】さらに、上記第１の実施例によると、図３
（Ｆ）に示した途中工程において、入出力回路領域３０
内の第１層目の多結晶シリコン膜３が、素子分離構造体
７の上まで延在しない。これは、素子分離構造体７を形
成するための酸化シリコンの埋め込み前に、多結晶シリ
コン膜３がパターニングされており、多結晶シリコン膜
３の端部と素子分離構造体７の端部とが自己整合するた
めである。

【００５７】このため、図３（Ｅ）に示したレジストパ
ターン１５を形成する際に、レジストパターン１５と多
結晶シリコン膜３とが重ならないように、余裕を持って
位置合わせすることができる。この結果、入出力回路領
域３０内の多結晶シリコン膜３と、コアロジック回路領
域３１内の多結晶シリコン膜１２との重なりが回避され
る。これにより、両者の重なりに起因する段差の発生を
防止し、段差部にエッチング残りが発生することを防止
できる。

【００５８】また、上記第１の実施例では、図３（Ｅ）
に示した工程において、レジストパターン１５をマスク
として、入出力回路領域３０内の多結晶シリコン膜１２
を除去した。このようにフォトリソグラフィを用いて多
結晶シリコン膜１２の一部を除去する代わりに、図２
（Ｄ）に示した状態からＣＭＰを行い、入出力回路領域
３０内の活性領域上の多結晶シリコン膜１２を除去して
もよい。この場合には、窒化シリコン膜１１が、ＣＭＰ
の研磨停止層として機能する。

【００５９】また、図１（Ａ）に示した多結晶シリコン
膜３及び図２（Ｄ）に示した多結晶シリコン膜１２の代
わりに、アモルファスシリコン膜を用いてもよい。ま
た、図３（Ｆ）に示した多結晶シリコン膜１６の代わり
に、タングステン等の高融点金属膜、窒化タングステン
や窒化チタン等の金属窒化物からなる導電膜、もしくは
これらの積層構造を用いてもよい。

【００６０】また、図２（Ｄ）に示した工程で、コアロ
ジック回路領域３１内の活性領域上に、窒化シリコン膜
１１を形成したが、窒化シリコン膜１１の代わりに、酸
化シリコン膜を形成してもよい。この酸化シリコン膜
は、熱酸化もしくはＣＶＤ等で形成することができる。

【００６１】次に、図５及び図６を参照して、第２の実
施例による半導体装置の製造方法について説明する。

【００６２】図５（Ａ）に示すシリコン基板５０の主表
面内に、第１の電圧対応領域４０、第２の電圧対応領域
４１、及び第３の電圧対応領域４２が画定されている。
一つの電圧対応領域内に形成される複数のＭＩＳＦＥＴ
のゲート絶縁膜は、全てほぼ同一の厚さを有し、同一の
材料で形成される。また、一つの電圧対応領域に形成さ
れるＭＩＳＦＥＴのゲート絶縁膜は、他の電圧対応領域
に形成されるＭＩＳＦＥＴのゲート絶縁膜と、その厚さ
及び材料の少なくとも一方を異にする。シリコン基板５
０は、第１の実施例で用いたシリコン基板１と同等のも
のである。

【００６３】シリコン基板５０の表面上に、酸化シリコ
ンからなる厚さ１０ｎｍのスクリーン酸化膜を形成す
る。第１の電圧対応領域４０及び第２の電圧対応領域４
１の基板の表面層に、しきい値電圧制御用のイオン注入
を行う。イオン注入条件は、第１の実施例の図１（Ａ）
で説明したイオン注入条件と同一である。イオン注入
後、スクリーン酸化膜を除去する。

【００６４】シリコン基板５０の表面上に、厚さ３ｎｍ
の酸化シリコン膜５１を形成する。酸化シリコン膜５１
の形成は、温度を８００℃としたウェット酸化により行
う。酸化シリコン膜５１の表面上に、厚さ２．５ｎｍの
アモルファスシリコン膜５２を形成する。アモルファス
シリコン膜５２は、温度５５０℃の条件下で、原料ガス
としてＳｉＨ₄を用いたＣＶＤにより形成される。

【００６５】図５（Ｂ）に示すように、第１の電圧対応
領域４０内のアモルファスシリコン膜５２の表面をレジ
ストパターン５５で覆う。レジストパターン５５をマス
クとして、第２及び第３の電圧対応領域４１及び４２上
のアモルファスシリコン膜５２をエッチングにより除去
する。さらに、フッ酸系のエッチャントにより、露出し
た酸化シリコン膜５１をエッチングする。その後、レジ
ストパターン５５を除去する。

【００６６】レジストパターン５５を除去した後、フッ
酸を用いてアモルファスシリコン膜５２の表面を洗浄す
る。この洗浄により、アモルファスシリコン膜５２の表
面上に形成されている自然酸化膜が除去される。アモル
ファスシリコン膜５２の表面に重金属が付着している場
合、この重金属は自然酸化膜と共に除去される。フッ酸
洗浄で用いられる洗浄液は、濃度約３０重量％程度のフ
ッ酸水溶液と純水との体積混合比が２：９８〜５：９５
になるように混合したフッ酸水溶液である。フッ酸洗浄
後、標準のＲＣＡ洗浄を行う。

【００６７】図５（Ｃ）の状態に至るまでの工程を説明
する。レジストパターン５５を除去した後、フッ酸処理
により、アモルファスシリコン膜５２及びシリコン基板
５０の表面上に形成されている自然酸化膜を除去する。

【００６８】温度８００℃でウェット酸化することによ
り、シリコン基板５０の表面内の第２及び第３の電圧対
応領域上に、厚さ５．５ｎｍの酸化シリコン膜５８を形
成する。酸化処理後、窒素雰囲気中で温度を９００℃と
し、２０分間のアニールを行う。このアニールにより、
酸化シリコン膜中のＯＨ基の数が減少する。

【００６９】この酸化処理により、第１の電圧対応領域
４０内においては、アモルファスシリコン膜５２が酸化
される。アモルファスシリコン膜５２の酸化により形成
された酸化シリコン膜と、元からあった酸化シリコン膜
５１とにより、厚さ８ｎｍの酸化シリコン膜５９が形成
される。

【００７０】酸化シリコン膜５８及び５９の表面上に、
厚さ６０ｎｍの多結晶シリコン膜６０、及び厚さ１００
ｎｍの窒化シリコン膜６１を順番に形成する。これらの
膜の形成は、例えば減圧ＣＶＤにより行われる。図５
（Ｃ）に示した状態は、第１の実施例の図１（Ａ）の状
態に相当する。第３の電圧対応領域４２が、図１（Ａ）
のコアロジック回路領域３１に対応し、第１及び第２の
電圧対応領域４０及び４１が、図１（Ａ）の入出力回路
領域３０に対応する。窒化シリコン膜６１形成後の工程
は、第１の実施例の図２（Ｃ）以降の工程と同様であ
る。以下、窒化シリコン膜６１形成後の工程を簡単に説
明する。

【００７１】図６（Ｄ）に示すように、シリコン基板５
０の表面に、素子分離構造体６１を形成し、窒化シリコ
ン膜６１を除去する。第３の電圧対応領域４２上の多結
晶シリコン膜６０を除去した後、しきい値電圧制御用の
イオン注入を行う。その後、第３の電圧対応領域４２上
の酸化シリコン膜５８を除去する。さらに、基板の第３
の電圧対応領域４２上に、窒化シリコン膜６５及び多結
晶シリコン膜６６を形成する。さらに、基板全面上に、
多結晶シリコン膜６７を形成する。

【００７２】図６（Ｅ）に示すように、多結晶シリコン
膜６７、６６、６０、窒化シリコン膜６５、酸化シリコ
ン膜５８及び５９をパターニングし、ゲート絶縁膜及び
ゲート電極を残す。第１の電圧対応領域４０内の活性領
域上に、酸化シリコン膜５９の一部からなるゲート絶縁
膜５９ａが残り、多結晶シリコン膜６０の一部６０ａ及
び多結晶シリコン膜６７の一部６７ａが積層されたゲー
ト電極７０ａが残る。第２の電圧対応領域４１内の活性
領域上に、酸化シリコン膜５８の一部からなるゲート絶
縁膜５８ａが残り、多結晶シリコン膜６０の一部６０ｂ
及び多結晶シリコン膜６７の一部６７ｂが積層されたゲ
ート電極７０ｂが残る。第３の電圧対応領域４２内の活
性領域上に、窒化シリコン膜６５の一部からなるゲート
絶縁膜６５ｃが残り、多結晶シリコン膜６６の一部６６
ｃ及び多結晶シリコン膜６７の一部６７ｃが積層された
ゲート電極７０ｃが残る。

【００７３】さらに、エクステンション部、サイドウォ
ールスペーサ、ソース及びドレイン領域を形成すること
により、ゲート絶縁膜の厚さ及び材料の少なくとも一方
が異なる３種類のＭＩＳＦＥＴが形成される。なお、図
６（Ｄ）の工程で説明した第３の電圧対応領域４２内の
酸化シリコン膜５８と多結晶シリコン膜６０とのエッチ
ング工程、及び窒化シリコン膜６５と多結晶シリコン膜
６６との堆積工程を省略すると、第１の電圧対応領域４
０と第２の電圧対応領域４１内に、ゲート絶縁膜の厚さ
の異なる２種類のＭＩＳＦＥＴを形成することができ
る。

【００７４】上記第２の実施例においては、図５（Ａ）
に示した工程で、酸化シリコン膜５１を形成した後、連
続的にアモルファスシリコン膜５２を形成する。すなわ
ち、酸化シリコン膜５１の表面が、レジスト膜に接触し
ない。図５（Ｂ）に示した工程において、アモルファス
シリコン膜５２の表面がレジストパターン５５に接触す
るが、その後、多結晶シリコン膜５２の表面がフッ酸処
理される。これにより、レジスト膜に起因する汚染の影
響を軽減することができる。

【００７５】上記第２の実施例では、図５（Ｃ）に示し
た工程で、図５（Ｂ）に示したアモルファスシリコン膜
５２が全て酸化される。このように、アモルファスシリ
コン膜５２の全厚さ部分が酸化されるためには、アモル
ファスシリコン膜５２の厚さを、図５（Ｃ）に示した酸
化シリコン膜５８の厚さの０．４５倍以下とすることが
好ましい。

【００７６】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。

【００７７】上述の発明の実施の形態から、下記の付記
に示した発明が導かれる。（付記１）（ａ）表面内に第１の電圧対応領域と第２の
電圧対応領域とが画定された半導体基板の表面上に、絶
縁材料からなる第１の絶縁膜を形成する工程と、（ｂ）
前記第１の絶縁膜の上に、導電材料からなる第１の導電
膜を形成する工程と、（ｃ）前記第１の絶縁膜及び第１
の導電膜に、少なくとも一つの開口が前記第１の電圧対
応領域と第２の電圧対応領域との境界線を含むように配
置されている複数の開口を形成し、前記半導体基板の表
面の一部を露出させる工程と、（ｄ）前記開口の下に露
出した前記半導体基板をエッチングし、溝を形成する工
程と、（ｅ）前記溝内に絶縁材料を埋め込むことによ
り、素子分離構造体を形成し、前記半導体基板の表面内
に該素子分離構造体で囲まれた活性領域を画定する工程
と、（ｆ）前記第２の電圧対応領域内の活性領域上に形
成されている前記第１の導電膜及び第１の絶縁膜を除去
する工程と、（ｇ）少なくとも前記第２の電圧対応領域
内の活性領域上に、絶縁材料からなる第２の絶縁膜を形
成する工程と、（ｈ）基板全面上に、導電材料からなる
第２の導電膜を形成する工程と、（ｉ）前記第１の電圧
対応領域内の少なくとも活性領域上の前記第２の導電膜
を除去すると共に、前記第２の電圧対応領域上には、該
第２の導電膜を残す工程と、（ｊ）前記第１の絶縁膜、
第１の導電膜、第２の絶縁膜、及び第２の導電膜をパタ
ーニングし、前記第１の電圧対応領域内の活性領域上
に、該第１の絶縁膜と第１の導電膜とが積層された第１
のゲート電極構造を残し、前記第２の電圧対応領域内の
活性領域上に、該第２の絶縁膜と第２の導電膜とが積層
された第２のゲート電極構造を残す工程と、（ｋ）前記
第１及び第２のゲート電極構造の各々の両側に不純物を
添加してソース及びドレイン領域を形成する工程とを有
する半導体装置の製造方法。（付記２）前記工程（ｉ）において、前記第２の導電
膜を化学機械研磨することにより、前記第１の電圧対応
領域内の少なくとも活性領域上の前記第２の導電膜を除
去する付記に記載の半導体装置の製造方法。（付記３）前記工程（ｉ）が、前記第２の電圧対応領
域上の第２の導電膜の表面を、前記第１の電圧対応領域
と第２の電圧対応領域との境界線に沿って配置されてい
る素子分離構造体上に縁を有するマスクパターンで覆う
工程と、前記マスクパターンをマスクとして、前記第２
の導電膜をエッチングし、その下層の第１の導電膜を露
出させる工程と、前記マスクパターンを除去する工程と
を含む付記１に記載の半導体装置の製造方法。（付記４）前記工程（ｇ）において、前記第１の電圧
対応領域内の活性領域上に形成されている第１の導電膜
上にも、前記第２の絶縁膜を形成し、前記工程（ｉ）に
おいて、前記第２の導電膜を除去されて露出した前記第
２の絶縁膜も除去する付記１に記載の半導体装置の製造
方法。（付記５）前記第１の絶縁膜が酸化シリコンで形成さ
れ、前記第２の絶縁膜が窒化シリコンで形成されている
付記１〜４のいずれかに記載の半導体装置の製造方法。（付記６）前記第１の導電膜及び第２の導電膜が、多
結晶シリコンで形成されている付記１〜５のいずれかに
記載の半導体装置の製造方法。（付記７）（ｌ）表面内に第１の電圧対応領域と第２の
電圧対応領域とが画定され、シリコン表面が露出した半
導体基板の表面上に、絶縁材料からなる第１の絶縁膜を
形成する工程と、（ｍ）前記第１の絶縁膜の上に、シリ
コンからなる第１のシリコン膜を形成する工程と、
（ｎ）前記第２の電圧対応領域上の前記第１のシリコン
膜と第１の絶縁膜とを除去する工程と、（ｏ）前記第２
の電圧対応領域内の半導体基板の表面を熱酸化して第２
の絶縁膜を形成するとともに、前記第１の電圧対応領域
上の前記第１のシリコン膜を、その全厚さ部分にわたっ
て熱酸化し、第３の絶縁膜を形成する工程とを有する半
導体装置の製造方法。（付記８）前記工程（ｏ）の後、さらに、前記第１の
電圧対応領域内においては、前記第１の絶縁膜と第３の
絶縁膜との積層をゲート絶縁膜とする第１のＭＯＳＦＥ
Ｔを形成し、前記第２の電圧対応領域内においては、前
記第２の絶縁膜をゲート絶縁膜とする第２のＭＯＳＦＥ
Ｔを形成する工程を含む付記７に記載の半導体装置の製
造方法。（付記９）前記工程（ｎ）が、前記第１の電圧対応領
域上の前記第１のシリコン膜の表面をマスクパターンで
覆う工程と、前記マスクパターンをマスクとして、前記
第１のシリコン膜及び第１の絶縁膜をエッチングする工
程と、フッ酸を含む剥離液を用いて前記マスクパターン
を除去する工程とを含む付記７または８に記載の半導体
装置の製造方法。（付記１０）さらに、前記マスクパターンを除去した
後、露出している半導体基板表面及び第１のシリコン膜
の表面を、フッ酸を含む洗浄液で洗浄する工程を含む付
記７〜９のいずれかに記載の半導体装置の製造方法。（付記１１）表面内に第１の電圧対応領域と第２の電
圧対応領域とが画定された半導体基板と、前記半導体基
板の表面に形成された素子分離構造体であって、その一
部が前記第１の電圧対応領域と第２の電圧対応領域との
境界を画定する前記素子分離構造体と、前記第１の電圧
対応領域と第２の電圧対応領域との境界を画定する素子
分離構造体の上面に形成され、該境界に沿って延在する
溝部もしくは尾根状部分と、前記第１の電圧対応領域内
に形成された第１のＭＩＳＦＥＴと、前記第２の電圧対
応領域内に形成され、前記第１のＭＩＳＦＥＴのゲート
絶縁膜とは、厚さ及び材料の少なくとも一方が異なるゲ
ート絶縁膜を有する第２のＭＩＳＦＥＴとを有する半導
体装置。

【００７８】

【発明の効果】以上説明したように、本発明によると、
ゲート絶縁膜の厚さもしくは材料の異なる少なくとも２
種類のＭＩＳＦＥＴを形成することができる。製造途中
に、ゲート絶縁膜の表面にレジスト膜が直接接触しな
い。このため、ゲート絶縁膜がレジスト材料中に含まれ
る重金属等で汚染されることを防止することができる。

【００７９】さらに、酸化シリコン膜とシリコン膜との
積層構造をパターニングし、シリコン膜を酸化してゲー
ト絶縁膜とする。パターニング後、シリコン膜の表面を
フッ酸処理する。これにより、レジスト材料に起因する
汚染の影響を軽減することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例による半導体装置の製造
方法を説明するための基板の断面図（その１）である。

【図２】本発明の第１の実施例による半導体装置の製造
方法を説明するための基板の断面図（その２）である。

【図３】本発明の第１の実施例による半導体装置の製造
方法を説明するための基板の断面図（その３）である。

【図４】本発明の第１の実施例による半導体装置の製造
方法を説明するための基板の断面図（その４）である。

【図５】本発明の第２の実施例による半導体装置の製造
方法を説明するための基板の断面図（その１）である。

【図６】本発明の第２の実施例による半導体装置の製造
方法を説明するための基板の断面図（その２）である。

【図７】従来の半導体装置の製造方法を説明するための
基板の断面図である。

【図８】従来の半導体装置の製造方法を説明するための
基板の断面図である。

【図９】従来の半導体装置の製造方法を説明するための
基板の断面図である。

【符号の説明】

１シリコン基板２酸化シリコン膜３、１２、１６多結晶シリコン膜４、１１窒化シリコン膜５開口６溝７素子分離構造体１０、１５、２０レジストパターン１９サイドウォール部２１、２２ゲート電極２５サイドウォールスペーサ２６ソース及びドレイン領域３０入出力回路領域３１コアロジック回路領域４０第１の電圧対応領域４１第２の電圧対応領域４２第３の電圧対応領域５０シリコン基板５１、５８、５９酸化シリコン膜５２アモルファスシリコン膜５５レジストパターン６０、６６、６７多結晶シリコン膜６１、６５窒化シリコン膜７０ａ〜７０ｃゲート電極

フロントページの続きＦターム(参考） 5F004 AA14 DB02 DB03 DB07 EA10 5F048 AA07 AB03 AB06 AB07 AC01 AC03 BA01 BB05 BB09 BB11 BB14 BB16 BB17 BB18 BC06 BD04 BG13 BG14 DA25 DA27 5F058 BD04 BD15 BE07 BF29 BF63 BJ01

Claims

【特許請求の範囲】

【請求項１】（ａ）表面内に第１の電圧対応領域と第
２の電圧対応領域とが画定された半導体基板の表面上
に、絶縁材料からなる第１の絶縁膜を形成する工程と、（ｂ）前記第１の絶縁膜の上に、導電材料からなる第１
の導電膜を形成する工程と、（ｃ）前記第１の絶縁膜及び第１の導電膜に、少なくと
も一つの開口が前記第１の電圧対応領域と第２の電圧対
応領域との境界線を含むように配置されている複数の開
口を形成し、前記半導体基板の表面の一部を露出させる
工程と、（ｄ）前記開口の下に露出した前記半導体基板をエッチ
ングし、溝を形成する工程と、（ｅ）前記溝内に絶縁材料を埋め込むことにより、素子
分離構造体を形成し、前記半導体基板の表面内に該素子
分離構造体で囲まれた活性領域を画定する工程と、（ｆ）前記第２の電圧対応領域内の活性領域上に形成さ
れている前記第１の導電膜及び第１の絶縁膜を除去する
工程と、（ｇ）少なくとも前記第２の電圧対応領域内の活性領域
上に、絶縁材料からなる第２の絶縁膜を形成する工程
と、（ｈ）基板全面上に、導電材料からなる第２の導電膜を
形成する工程と、（ｉ）前記第１の電圧対応領域内の少なくとも活性領域
上の前記第２の導電膜を除去すると共に、前記第２の電
圧対応領域上には、該第２の導電膜を残す工程と、（ｊ）前記第１の絶縁膜、第１の導電膜、第２の絶縁
膜、及び第２の導電膜をパターニングし、前記第１の電
圧対応領域内の活性領域上に、該第１の絶縁膜と第１の
導電膜とが積層された第１のゲート電極構造を残し、前
記第２の電圧対応領域内の活性領域上に、該第２の絶縁
膜と第２の導電膜とが積層された第２のゲート電極構造
を残す工程と、（ｋ）前記第１及び第２のゲート電極構造の各々の両側
に不純物を添加してソース及びドレイン領域を形成する
工程とを有する半導体装置の製造方法。
【請求項２】前記工程（ｉ）において、前記第２の導
電膜を化学機械研磨することにより、前記第１の電圧対
応領域内の少なくとも活性領域上の前記第２の導電膜を
除去する請求項１に記載の半導体装置の製造方法。
【請求項３】前記工程（ｉ）が、前記第２の電圧対応領域上の第２の導電膜の表面を、前
記第１の電圧対応領域と第２の電圧対応領域との境界線
に沿って配置されている素子分離構造体上に縁を有する
マスクパターンで覆う工程と、前記マスクパターンをマスクとして、前記第２の導電膜
をエッチングし、その下層の第１の導電膜を露出させる
工程と、前記マスクパターンを除去する工程とを含む請求項１に
記載の半導体装置の製造方法。
【請求項４】前記工程（ｇ）において、前記第１の電
圧対応領域内の活性領域上に形成されている第１の導電
膜上にも、前記第２の絶縁膜を形成し、前記工程（ｉ）において、前記第２の導電膜を除去され
て露出した前記第２の絶縁膜も除去する請求項１に記載
の半導体装置の製造方法。
【請求項５】前記第１の絶縁膜が酸化シリコンで形成
され、前記第２の絶縁膜が窒化シリコンで形成されてい
る請求項１〜４のいずれかに記載の半導体装置の製造方
法。
【請求項６】前記第１の導電膜及び第２の導電膜が、
多結晶シリコンで形成されている請求項１〜５のいずれ
かに記載の半導体装置の製造方法。
【請求項７】（ｌ）表面内に第１の電圧対応領域と第
２の電圧対応領域とが画定され、シリコン表面が露出し
た半導体基板の表面上に、絶縁材料からなる第１の絶縁
膜を形成する工程と、（ｍ）前記第１の絶縁膜の上に、シリコンからなる第１
のシリコン膜を形成する工程と、（ｎ）前記第２の電圧対応領域上の前記第１のシリコン
膜と第１の絶縁膜とを除去する工程と、（ｏ）前記第２の電圧対応領域内の半導体基板の表面を
熱酸化して第２の絶縁膜を形成するとともに、前記第１
の電圧対応領域上の前記第１のシリコン膜を、その全厚
さ部分にわたって熱酸化し、第３の絶縁膜を形成する工
程とを有する半導体装置の製造方法。
【請求項８】前記工程（ｏ）の後、さらに、前記第１
の電圧対応領域内においては、前記第１の絶縁膜と第３
の絶縁膜との積層をゲート絶縁膜とする第１のＭＯＳＦ
ＥＴを形成し、前記第２の電圧対応領域内においては、
前記第２の絶縁膜をゲート絶縁膜とする第２のＭＯＳＦ
ＥＴを形成する工程を含む請求項７に記載の半導体装置
の製造方法。
【請求項９】前記工程（ｎ）が、前記第１の電圧対応領域上の前記第１のシリコン膜の表
面をマスクパターンで覆う工程と、前記マスクパターンをマスクとして、前記第１のシリコ
ン膜及び第１の絶縁膜をエッチングする工程と、フッ酸を含む剥離液を用いて前記マスクパターンを除去
する工程とを含む請求項７または８に記載の半導体装置
の製造方法。
【請求項１０】さらに、前記マスクパターンを除去した
後、露出している半導体基板表面及び第１のシリコン膜
の表面を、フッ酸を含む洗浄液で洗浄する工程を含む請
求項７〜９のいずれかに記載の半導体装置の製造方法。