JP2001527287A - フォトレジストマスクを使用してエッチングするための改良技術 - Google Patents

フォトレジストマスクを使用してエッチングするための改良技術

Info

Publication number
JP2001527287A
JP2001527287A JP2000525911A JP2000525911A JP2001527287A JP 2001527287 A JP2001527287 A JP 2001527287A JP 2000525911 A JP2000525911 A JP 2000525911A JP 2000525911 A JP2000525911 A JP 2000525911A JP 2001527287 A JP2001527287 A JP 2001527287A
Authority
JP
Japan
Prior art keywords
photoresist
plasma
etching
photoresist mask
chlorine
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000525911A
Other languages
English (en)
Other versions
JP4351806B2 (ja
Inventor
ヘイゼルデン・バーバラ
リー・ジョン
アリマ・チャウ
チウ・エディー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lam Research Corp
Original Assignee
Lam Research Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lam Research Corp filed Critical Lam Research Corp
Publication of JP2001527287A publication Critical patent/JP2001527287A/ja
Application granted granted Critical
Publication of JP4351806B2 publication Critical patent/JP4351806B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/68Preparation processes not covered by groups G03F1/20 - G03F1/50
    • G03F1/80Etching
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26Processing photosensitive materials; Apparatus therefor
    • G03F7/40Treatment after imagewise removal, e.g. baking
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31127Etching organic layers
    • H01L21/31133Etching organic layers by chemical means
    • H01L21/31138Etching organic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

(57)【要約】 【課題】 シリコン基板上に配置されている窒化物層の、エッチング中におけるプロフィル制御を改良するための方法を開示する。 【解決手段】 窒化物層は、フォトレジストマスクの下側に配置される。この方法は、窒化物層およびフォトレジストマスクを有する基板をプラズマ処理チャンバ内に配置する工程を備える。この方法はまた、塩素含有エッチャントソースガスをプラズマ処理チャンバ内に流す工程を備える。この方法はさらに、塩素含有エッチャントソースガスからプラズマを発生させ、プラズマ処理チャンバ内に塩素ベースのプラズマを形成する工程を備える。この方法はさらにまた、塩素ベースのプラズマを使用し、プラズマ処理チャンバ内でフォトレジストマスクを処理する工程を備える。このフォトレジストの処理は、フォトレジストマスクの少なくとも一部分をエッチングし、窒化物層をエッチングすることなくフォトレジストマスクの垂直な側壁上にパッシベーションポリマを堆積させるように構成される。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】
この発明は、半導体デバイスの製造に関し、特に、製造の最中にフォトレジス
トマスクの下の層をエッチングするための改良技術に関する。
【0002】
【発明の背景】
半導体デバイス、すなわち半導体材料を利用した電子デバイスの製造では、基
板の上に様々な層を堆積させ、選択的にエッチングすることにより所望のデバイ
スを形成する。所定の層を選択的にエッチングするために、フォトレジストマス
クが一般的に利用される。
【0003】 議論を容易にするため、図1に、基板102の上に配置された複数の層を含む
、代表的な積層体100を示した。基板102は、例えばウェーハまたはガラス
パネルの形を採ることができ、そこから集積回路またはフラットパネルディスプ
レイが製作される。図1に示された代表的な積層体は、基板102の上に配置さ
れた酸化物(SiO2)層104を含む。酸化物層104は、熱酸化(例えば湿 式酸化または乾式酸化)等の適切な酸化物形成工程を使用して形成されるのが典
型的である。窒化物(Si34等のSixy)層106は、酸化物層104の上
側に配置されて図示されており、低圧CVD(LPCVD)等の適切な窒化物工
程を使用して形成されるのが一般的である。積層体100は、例えば集積回路の
作用面積等を形成するのに利用しても良い。
【0004】 窒化物層106の選択性エッチングを容易にするため、先ず、例えばスピンオ
ン(spin-on)工程によりフォトレジスト層108を堆積させる。次に、従来の フォトリソグラフィ工程を利用し、フォトレジスト層108をパターン形成して
マスクを形成することにより、窒化物層106内の選択領域のエッチングを容易
にする。このような技術の1つとして、例えば、フォトレジスト材料を接触式ま
たはステップ式リソグラフィシステム内に露出させてフォトレジスト層108を
パターン形成し、このフォトレジスト材料を現像してマスクを形成することによ
り、後続のエッチング工程を容易にする技術が挙げられる。このようにして形成
されるフォトレジストマスクを、図2に示した。その後、フォトレジストの下層
のうちマスクで保護されていない領域(例えば、窒化物層106の領域202,
204)をエッチングすると、望ましい特徴(造形)が後に残される。
【0005】 エッチング工程の精度は、電子デバイスの密度が増大するにつれて限界に近づ
く。これは、デバイスが密接に集積されていると、エッチングプロフィルを慎重
に制御して、例えば隣接特徴間の偶発的短絡等を防ぐ必要があるからである。デ
バイスのサイズがサブミクロンの領域(例えば0.25ミクロンまたはそれ未満
)に到達すると、従来のフォトレジストマスクでは、後続のエッチング工程で困
難を生じることがある。
【0006】 従来のフォトレジストマスクを改良することなく利用してフォトレジスト下層
(例えば窒化物層106)をエッチングする際の問題点を容易に議論するため、
エッチング後の図2の窒化物層106を、部分的に図3に示した。図3には、例
えば、図2のフォトレジスト特徴の1つであるフォトレジスト特徴108(a)
が示されている。また、窒化物をエッチングした後に残留する窒化物材料である
、窒化物特徴106(a)も示されている。
【0007】 図3に示されるように、フォトレジスト特徴108(a)はテーパプロフィル
を示す。すなわち、フォトレジストの垂直な側壁と基板の平面とが形成する角度
が直角未満である。フォトレジスト特徴のテーパプロフィルは、窒化物のエッチ
ング工程が進行するに伴って、フォトレジスト層108をパターン形成するフォ
トリソグラフィ工程、および/または後続の窒化物エッチング工程の等方性要素
が原因で、窒化物層内を下向きに伝わっていく。このため、窒化物特徴106(
a)もまた、底部の窒化物特徴(122)が頂部におけるそれ(124)よりも
幾分幅広のテーパプロフィルを示す。
【0008】 窒化物特徴106(a)のテーパプロフィルは、エッチング特徴のプロフィル
が制御しにくいことを表している。プロフィル制御が不充分だと、得られる窒化
物特徴の微小寸法(CD:critical dimension)制御が困難になる。プロフィル
制御および/またはCD制御が特に不充分だと、得られるエッチング特徴が、現
代の高密度(例えばサブミクロンまたはそれ以下)デバイス製造への使用に不適
切となる恐れがある。
【0009】 エッチングプロフィルは、窒化物のエッチングにおいて、イオン衝撃要素また
は物理的エッチング要素を増すことにより改良できると考えられてきた。平行平
板電極型のプラズマシステムでは、イオン衝撃は、例えば、プラズマ処理チャン
バのRF電源の設定値を上げる、エッチング圧力を下げる、平行平板電極間の間
隙を小さくする等の方法(またはこれらの任意の組み合わせ)で増大させること
ができる。イオン衝撃の増大は、より垂直な側壁の形成を可能にするが、同時に
幾つかの欠点も生じる。
【0010】 例えば、物理的工程であるイオン衝撃は、異なる層間における選択性を特に有
さない。このため、エッチングを望まない層を含む全ての層を、無差別にエッチ
ングする傾向にある。イオン衝撃工程はさらに、精確な制御が比較的困難である
。このため、エッチングのイオン衝撃要素を増大させると、他の層または/およ
び基板の他の特徴が、意図せぬ損傷を受ける恐れがある。図4に示されるように
、イオン衝撃要素の増大は、例えば、窒化物の下層である酸化物層104(領域
402)および/または基板102(領域404)に、望ましくない損傷を与え
る恐れがある。
【0011】 以上から、半導体デバイスの製造において、フォトレジスト層の下層をエッチ
ングするための改良技術が望まれていることがわかる。
【0012】
【発明の概要】
本発明の一実施形態は、フォトレジストの下層をエッチングするための方法に
関する。この方法は、フォトレジストの下層およびその上のフォトレジストマス
クを有した基板を提供する工程を備える。この方法はさらに、塩素ベースのプラ
ズマ(chlorine-based plasma)を使用して、プラズマ処理チャンバ内でフォト レジストマスクを処理する工程を備える。この処理工程は、フォトレジストマス
クの少なくとも一部分をエッチングし、このフォトレジストマスクの垂直の側壁
にパッシベーションポリマを堆積させるように構成される。この方法はさらに、
上述した処理工程に続くエッチング工程において、フォトレジストマスクを使用
してフォトレジストの下層をエッチングする工程を備える。
【0013】 本発明の別の実施形態は、基板上に配置されたフォトレジスト下層をエッチン
グする際の、プロフィル制御を改良するための方法に関する。このフォトレジス
ト下層は、フォトレジストマスクの下に配置されている。この方法は、フォトレ
ジスト下層およびフォトレジストマスクを有した基板を、プラズマ処理チャンバ
内に配置する工程を備える。この方法はまた、塩素含有エッチャントソースガス
を、プラズマ処理チャンバ内に流す工程を備える。この方法はさらに、塩素含有
エッチャントソースガスからプラズマを発生させ、プラズマ処理チャンバ内で塩
素ベースのプラズマを形成させる工程を備える。この方法はさらにまた、塩素ベ
ースのプラズマを使用して、プラズマ処理チャンバ内でフォトレジストマスクを
処理する工程を備える。フォトレジストの処理は、フォトレジストマスクの少な
くとも一部分をエッチングして、フォトレジスト下層をエッチングすることなく
フォトレジストマスクの垂直の側壁にパッシベーションポリマを堆積させるよう
に、構成される。
【0014】 本発明のさらに別の実施形態は、シリコン基板上に配置された窒化物層をエッ
チングする際の、プロフィル制御を改良するための方法に関する。この窒化物層
は、フォトレジストマスクの下に配置されている。この方法は、窒化物層および
フォトレジストマスクを含んだ基板を、プラズマ処理チャンバ内に配置する工程
を備える。この方法はまた、塩素含有エッチャントソースガスを、プラズマ処理
チャンバ内に流す工程を備える。この方法はさらに、塩素含有エッチャントソー
スガスからプラズマを発生させて、プラズマ処理チャンバ内で塩素ベースのプラ
ズマを形成させる工程を備える。この方法はさらにまた、塩素プラズマを使用し
て、プラズマ処理チャンバ内でフォトレジストマスクを処理する工程を備える。
フォトレジストの処理は、フォトレジストマスクの少なくとも一部分をエッチン
グして、窒化物層をエッチングすることなくフォトレジストマスクの垂直の側壁
にパッシベーションポリマを堆積させるように、構成される。
【0015】 本発明の上述したおよびその他の特徴を、添付した図面と関連させながら、以
下に続く発明の詳細な説明においてさらに詳しく説明する。
【0016】
【発明の実施の形態】
添付の図面に示される幾つかの好ましい実施形態にもとづいて、本発明を詳し
く説明する。以下の説明では、本発明の完全な理解を促す目的で多くの項目を特
定している。しかしながら、当業者には明らかなように、本発明は、これらの項
目の一部または全てを特定しなくても実施することができる。また、本発明を不
必要に不明瞭化するのを避けるため、周知の処理工程および/または構造の説明
は省略した。
【0017】 本発明の一特徴によれば、フォトレジスト下層のエッチングプロフィルは、フ
ォトレジスト下層のエッチングに先立ちフォトレジストマスクにプラズマ処理を
施すことにより改良される。ここで、フォトレジスト下層とは、フォトレジスト
マスクの下に横たわり、このエッチングマスクを使用して後続の工程でエッチン
グされるように構成される、1層またはそれ以上の層を指す。また、添付した図
面に示される層は例示のみを目的としていること、処理後のフォトレジストマス
クを使用してエッチングされる異なる積層体には異なる層が存在し得ることを、
心に留めておく必要がある。さらに、図示される層と層の間には、1層またはそ
れ以上の層が存在しても良い。このような層は、例えば、密着性強化層、種子層
、またはその他任意の層を含んでも良い。このため、ここで使用する「上」、「
上層」、「下」、「下層」等の位置関係を表す用語は、層と層が直接接触するこ
とを要求するものではない。
【0018】 本発明の一実施形態において、プラズマによるフォトレジストの前処理は、フ
ォトレジスト特徴の垂直面に沿ってパッシベーションポリマを堆積させ、このフ
ォトレジスト特徴のテーパを低減するように構成される。フォトレジスト下層の
エッチングに先立ちフォトレジスト特徴のプロフィルを改良することにより、エ
ッチングでフォトレジスト下層から形成される特徴のプロフィルを改良すること
ができる。
【0019】 一方または加えて、フォトレジスト特徴の垂直側壁上のパッシベーションポリ
マは、フォトレジスト下層のエッチング中においてフォトレジスト特徴のプロフ
ィル維持を促進することにより、後続のエッチングでフォトレジスト下層から形
成される特徴の、プロフィル制御の改良を促進する。この改良技術を利用すると
、エッチングでフォトレジスト下層から形成される特徴のプロフィルを、イオン
衝撃要素の大きいエッチングを必要とすることなく有利に制御することができる
。物理的エッチング要素が大きくないため、フォトレジスト下層のエッチング中
に他の層および/または基板の他の領域が受ける意図しない損傷を、有利に最小
化することができる。
【0020】 図面を参照にして行う以下の説明から、本発明の特徴および利点が一層明瞭と
なる。本発明の一特徴によれば、フォトレジスト下層のエッチングに先立ち、そ
の上にフォトレジスト下層(例えば図2の窒化物層106)およびフォトレジス
トマスク(例えば図2のフォトレジストマスク108)を有する基板に対して、
先ずプラズマ環境におけるフォトレジストマスクの処理を実施する。このフォト
レジストのプラズマ前処理は、フォトレジスト下層を実際にエッチングするのに
先立ち、それとは異なるプラズマを利用してフォトレジストマスクを処理すると
いう点において、フォトレジスト下層のエッチングとは別個の工程である。フォ
トレジスト下層のなかには、フォトレジストのプラズマ前処理工程中にエッチン
グされる材料もあるが、フォトレジストのプラズマ前処理は、実際にフォトレジ
スト下層をエッチングする後続のエッチング工程よりも遅い速度でフォトレジス
ト下層(例えば窒化物層)をエッチングすることが好ましい(ただし必然ではな
い)。
【0021】 本発明の一実施形態では、もし必要であれば、フォトレジストのプラズマ前処
理およびフォトレジスト下層のエッチングをともに、単一のプラズマ処理チャン
バ内で(異なる2工程に分けて)実施しても良い。事実、フォトレジストのプラ
ズマ前処理およびフォトレジスト下層のエッチングは、同一のプラズマ処理チャ
ンバ内で真空封止を破ることなく実施しても良い。しかしながら、フォトレジス
トのプラズマ前処理は、フォトレジスト下層のエッチングとは異なるプラズマ処
理チャンバ内で実施しても良い。
【0022】 本発明の実施形態では、フォトレジストのプラズマ前処理を、カリフォルニア
州フリーモント市所在のラム・リサーチ・コーポレーションによる4420XL
(商標)として知られる平行平板電極型プラズマ処理システムを利用して実施す
る。しかしながら、任意の高密度・低圧プラズマシステム等(容量結合、誘電結
合、電子サイクロトロン共鳴[ECR]の各システムを含む)の他の適切なプラズ
マ処理システムもまた、同様に利用され得る。フォトレジストプラズマ前処理は
また、例えば、適切なダイオード型またはトライオード型のシステムで実施して
も良い。このように、ここでは議論を容易にするため4420XL(商標)を使
用してはいるものの、本発明によるフォトレジストプラズマ前処理(および/ま
たは後続のフォトレジスト下層のエッチング)が任意の適切なプラズマ処理シス
テムを使用して実施し得ることに留意すべきである。
【0023】 図5に示されるように、プラズマ処理システム500はプラズマ処理チャンバ
502を備える。チャンバ502の上方には電極504が配置されており、図5
の例では、シャワーヘッドを有したガス分布装置の構成により具現化されている
。電極504は、整合回路網508を介して高周波(RF)ジェネレータ506
により通電される。図5の例では、RFジェネレータ506は周波数が約13.
56MHzのRFエネルギを供給するが、他の適した周波数を利用しても良い。
【0024】 シャワーヘッド504は、自身と基板514の間に位置するRF誘導プラズマ
領域512に、ガス状のエッチャントソースガスを放出するためのガス分布装置
である。しかしながら、ガス分布リング、またはチャンバの壁上に配置された単
なるポート等の、他のガス分布装置を利用しても良い。フォトレジストマスクの
下にフォトレジスト下層が配置された基板514を、プラズマ処理チャンバ50
2内に導入し、チャック516の上に配置する。図5の例では、チャック516
は静電(ESC)チャックであるが、例えば真空チャック、メカニカルチャック
、または単なるワークホルダでも良い。
【0025】 ヘリウム等の熱交換ガスを、チャック516と基板514の間の領域に導入し
、基板とチャックの間の熱交換を制御して、均一で反復性のある処理結果を確保
しても良い。フォトレジストのプラズマ前処理(または後続のフォトレジスト下
層のエッチング)を容易にするため、適切なエッチャントソースガスをシャワー
ヘッド504から流し、RFジェネレータ506が供給するRFエネルギでプラ
ズマを発生させる。フォトレジストのプラズマ前処理の最中(または後続のエッ
チングの最中)には、形成された副生物のガスの一部が、(例えば適切なターボ
ポンプ構成を使用して)排気ポート522を経てチャンバ502から排出される
。図5の例では、排気ポート522はリング状の構造を有し、チャンバの底部に
配置されているが、他の任意の適切な構造を利用しても良い。絶対的に必要では
ないが、電極502と基板114との間の間隙の大きさを(例えば電極および/
または基板を移動させることにより)変化させ、処理の最適化を図っても良い。
【0026】 本発明の実施形態では、フォトレジストマスクのプラズマ処理を、塩素ベース
のプラズマを使用して実施する。塩素ベースのプラズマは、塩素含有ガス(例え
ばCl2)を含有する適切なエッチャントソースガスから形成することができる 。また、HBr、酸素、窒素、および/またはHe等の追加のガスを、(例えば
Cl2ガスに)添加しても良い。
【0027】 塩素ベースのプラズマは、フォトレジスト特徴の一部をエッチングするように
構成される。フォトレジストのプラズマ処理の最中には、フォトレジスト特徴の
垂直な側壁に沿ってパッシベーションポリマが堆積される。図6によれば、フォ
トレジストのプラズマ前処理は、フォトレジスト特徴108(a)の一部分60
2をエッチングで除去し、フォトレジスト特徴の垂直な側壁に沿ってパッシベー
ションポリマを堆積させる。理解を容易にするため、図6では、処理前のフォト
レジスト特徴を点線で、プラズマ前処理後のフォトレジスト特徴を実線で示して
いる。パッシベーションポリマの堆積は、フォトレジスト特徴のテーパの軽減を
促して、フォトレジスト特徴のプロフィルを改良できると信じられている。上述
したように、この改良プロフィルは、エッチングでフォトレジスト下層から形成
される特徴内を、下向きに移動または伝播する。
【0028】 フォトレジスト下層内の露出した材料のなかには、フォトレジストのプラズマ
処理中にエッチングされ得るものもある。例えば、代表的なフォトレジストプラ
ズマ前処理中には、数百オングストロームの窒化物材料がエッチングで除去され
る。しかしながら、フォトレジストプラズマ前処理の工程は、実質的にはフォト
レジスト下層内までエッチングしないことが好ましい。例えば、フォトレジスト
プラズマ前処理中にエッチングで除去されるフォトレジスト下層(例えば窒化物
層)は、その厚さの5〜25%未満であることが好ましい。
【0029】 フォトレジストプラズマ前処理中にエッチングされる窒化物材料のなかには、
フォトレジスト特徴108(a)の垂直側壁に沿って堆積されるパッシベーショ
ンポリマ内に組み込まれ得るものもある。フォトレジストプラズマ前処理中にエ
ッチングされた材料が組み込まれると、構築された側壁は、後続のフォトレジス
ト下層のエッチング工程に対して耐性を向上させると信じられている。その結果
、後続のフォトレジスト下層のエッチング工程において、除去されるフォトレジ
ストの垂直側壁の量が減少するため、フォトレジストのプロフィルがより良く維
持されるようになる。
【0030】 フォトレジストマスクのプラズマ処理後、フォトレジスト下層は、プラズマエ
ッチングチャンバ内で適切なエッチャントを使用してエッチングされる。図7の
例では、窒化物層106は、フッ素含有ソースガスを使用した従来のフッ素ベー
スのプラズマを使用してエッチングされる。フッ素含有ソースガスは例えば、S
6、He/SF6、SF6/He/CHF3、SF6/He/HBr、SF6/O2 、CF4、CF4/Heである。もし必要であれば、CHF3またはヘリウム(H e)等の添加物を添加しても良い。本発明の一実施形態では、窒化物層のエッチ
ングは、プラズマ処理工程の直後に同一のプラズマ処理チャンバ(例えば上述し
た4420XL[商標])内で実施される。このため真空封止を破る必要がなく、
基板のスループットを有利に向上させることができる。ただし、これは必要条件
ではなく、フォトレジスト下層のエッチングは、任意の適切なプラズマ処理チャ
ンバ内で実施しても良い。
【0031】 図7に示されるように、フォトレジスト特徴108(a)の改良プロフィルは
、窒化物特徴106(a)に向けて下向きに移動または伝播する。このため、下
層である窒化物特徴106(a)のプロフィル制御が有利に達成される。ここで
、この改良プロフィル制御が従来技術と異なり、窒化物エッチング工程のイオン
衝撃要素を増大させる必要がない点に注意が必要である。このプロフィル制御の
改良により、エッチング後の下層窒化物特徴の微小寸法(CD)制御も改良され
るため、エッチング後の窒化物特徴を、現代の高密度デバイスの製造への使用に
一層適切なものとすることができる。
【0032】 さらに、フォトレジストプラズマ前処理がマイクロトレンチング(microtrenc
hing)を減らせることがわかった。マイクロトレンチングは、エッチングされた
特徴の足元または疎な領域に、エッチング速度のマイクロローディング(すなわ
ち、密な領域より疎な領域の方でエッチング速度が大きくなる現象)を原因とし
て意図しない溝が形成される現象を指す。マイクロトレンチングは例えば、エッ
チングされた窒化物特徴106(a)の足元の酸化物層104に(場合によって
は基板102そのものにも)溝を形成する恐れがある。メカニズムはまだ完全に
解明されていないが、マイクロトレンチは、フォトレジスト下層のエッチング中
に、プラズマシースからのイオンがフォトレジスト特徴の垂直側壁に反射して形
成されると信じられている。イオンは、例えば図4に示されるように、フォトレ
ジストの垂直側壁で矢印406の方向に反射される。
【0033】 理論に縛られることは望まないが、本発明で開示する工程によりフォトレジス
トマスクを処理された基板において、マイクロトレンチングの減少が観測される
原因は、1つには、フォトレジスト特徴の高さが減少し、反射されたイオンが跳
ね返るための垂直面が減少するためだと信じられている。本発明によるフォトレ
ジストプラズマ前処理工程により前もってフォトレジストマスクを処理された基
板では、厳密なメカニズムの如何に関係なく、マイクロトレンチングの実質的な
減少が観測される。
【0034】 代表的なフォトレジストプラズマ前処理工程において、厚さ1500オングス
トロームの窒化物層の下に厚さ100〜150オングストロームの酸化物層が配
置された、8インチのシリコンウェーハを利用する。窒化物層は、厚さ約10,
000オングストロームのフォトレジストマスクで覆われる。フォトレジストマ
スクは、幅0.25ミクロンの小開口部を含む様々な幅の開口部を有している。
【0035】 代表的なフォトレジストプラズマ前処理工程は、上述した4420XL(商標
)プラズマ処理システムにおいて20秒間実施される。しかしながら、このシス
テムまたは他のプラズマ処理システムにおけるこの処理工程は、約10〜60秒
間持続して良く、より好ましくは約15〜30秒間持続して良いと考えられる。
【0036】 代表的なフォトレジストプラズマ前処理工程において、電力の設定値は約27
5ワット(W)である。しかしながら、このシステムまたは他のプラズマ処理シ
ステムにおける電力の設定値は、約100〜500ワットで良く、より好ましく
は約225〜400ワットで良いと考えられる。
【0037】 代表的なフォトレジストプラズマ前処理工程において、チャンバ圧力は約42
5ミリトール(mT)である。しかしながら、このシステムまたは他のプラズマ
処理システムにおけるチャンバ圧力は、約250〜700ミリトールで良く、よ
り好ましくは約300〜500ミリトールで良いと考えられる。
【0038】 代表的なフォトレジストプラズマ前処理工程において、Cl2ガスの流量は標 準状態下で約200立方センチメートル毎分(sccm)である。しかしながら
、このシステムまたは他のプラズマ処理システムにおけるCl2ガスの流量は、 約100〜400sccmで良く、より好ましくは約150〜250sccmで
良いと考えられる。
【0039】 代表的なフォトレジストプラズマ前処理工程において、オプションのヘリウム
ガスの流量は、標準状態下で約400立方センチメートル毎分(sccm)であ
る。しかしながら、このシステムまたは他のプラズマ処理システムにおけるオプ
ションのヘリウムガスの流量は、約0〜500sccmで良く、より好ましくは
約300〜500sccmで良いと考えられる。異なるシステムで実施する場合
および/または異なるサイズの基板を使用する場合は、流量は変化し得る。しか
しながら、上で開示したこれらのガスの比は、適切なプラズマ処理システムにお
いてフォトレジストマスクのプラズマ処理を行うのに適していると考えられる。
【0040】 代表的なフォトレジストプラズマ前処理工程において、間隙の設定値は約0.
8センチメートル(cm)である。しかしながら、このシステムまたは他のプラ
ズマ処理システムにおける間隙の設定値は約0.6〜1.2cmで良く、より好
ましくは約0.7〜1.0cmで良いと考えられる。
【0041】 代表的なフォトレジストプラズマ前処理工程において、ヘリウム冷却時の圧力
は約6トール(T)である。しかしながら、このシステムまたは他のプラズマ処
理システムにおけるヘリウム冷却時の圧力は約0〜12Tで良く、より好ましく
は約0〜10Tで良いと考えられる。
【0042】 代表的なフォトレジストプラズマ前処理工程において、チャックの温度設定値
は約40度である。しかしながら、このシステムまたは他のプラズマ処理システ
ムにおけるチャックの温度設定値は約10〜65度で良く、より好ましくは約2
0〜50度で良いと考えられる。
【0043】 図8は、プロフィル制御および/または微小寸法制御を改良するように構成さ
れた、代表的なフォトレジストプラズマ前処理工程で利用される、本発明の一実
施形態にもとづく工程の流れ図である。工程802において、エッチング予定の
フォトレジスト下層を上に有した基板を提供する。フォトレジスト下層は、パタ
ーン形成されたフォトレジストマスクの下に配置されている。一例ではフォトレ
ジスト下層は、薄い酸化物層(例えば、図1の窒化物層106および酸化物層1
04)を覆う窒化物層である。工程804において、フォトレジストマスクを塩
素ベースのプラズマを使用して処理することにより、フォトレジスト特徴の少な
くとも一部分をエッチングし、フォトレジストマスクの垂直な側壁上にパッシベ
ーションポリマを堆積させる。工程806において、フォトレジスト下層を適切
なエッチャントを使用してエッチングする。窒化物層のエッチングには、上述し
たようにフッ素ベースのエッチャントを利用しても良い。そして、追加で従来の
処理工程を基板に施し、例えばフラットパネルディスプレイ、集積回路(ダイナ
ミックRAM、または他の任意のトランジスタ回路等)等の、望ましい半導体デ
バイスを形成しても良い。
【0044】 以上、本発明をいくつかの好ましい実施形態にもとづいて説明したが、本発明
の範囲内における他の変形物、置換物および等価物を実施することも可能である
。例えば、4420XL(商標)プラズマ処理システムに対応する代表的な工程
パラメータの範囲を挙げたが、本発明の開示を読んだ当業者が別のプラズマ処理
システムを提供した際には、これらの値を必要に応じて変動させても良い。さら
に別の例では、積層体のフォトレジスト層の下に、フォトリソグラフィのための
反射防止膜(ARC:antireflective coating)または底部反射防止膜(BAR
C:bottom antireflective coating)層(有機または無機のいずれかで良い) を利用しても良い。これらのARCまたはBARC層は、フォトレジストプラズ
マ前処理に先立ち既にパターン形成されいても良いし、またはパターン形成され
ていなくても良い。また、本発明による方法および装置は、多くの代替方式によ
り具現化しても良い。このため、添付した請求の範囲は、本発明の真の趣旨およ
び範囲を逸脱しない全ての変形物、置換物および等価物を含むものとして解釈さ
れる。
【図面の簡単な説明】
【図1】 議論を容易にする目的で基板上に複数の層を配置された、代表的な積層体を示
した図である。
【図2】 従来のフォトリソグラフィ工程を使用してパターン形成されたフォトレジスト
層を含む、図1の積層体を示した図である。
【図3】 窒化物がエッチングされた後の図2の窒化物層を、部分的に示した図である。
【図4】 プロフィル制御および/または微小寸法制御を改良する目的で、窒化物のエッ
チングにおけるイオン衝撃要素を増大させた際に、窒化物の下層である酸化物層
または基板が受ける損傷を示した図である。
【図5】 本発明によるフォトレジストプラズマ前処理工程への使用に適した、代表的な
平行平板電極プラズマ処理システムを示した図である。
【図6】 本発明の特徴にもとづきフォトレジストマスクにプラズマ前処理を施した後の
、図2の積層体を示した図である。
【図7】 窒化物をエッチングした後の、図6の積層体を示した図である。
【図8】 プロフィル制御および/または微小寸法制御を改良するように構成された、代
表的なプラズマ前処理工程で利用される、本発明の一実施形態にもとづく工程の
流れ図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リー・ジョン アメリカ合衆国 カリフォルニア州94538 フリモント,ハート・コモン,3482 (72)発明者 アリマ・チャウ アメリカ合衆国 カリフォルニア州94538 フリモント,カーメリタ・コート, 40482 (72)発明者 チウ・エディー アメリカ合衆国 カリフォルニア州94588 プリーサントン,ステイプルズ・ラン チ・ドライブ,3068 Fターム(参考) 2H096 AA00 AA25 CA05 HA23 HA30 JA04 5F004 BA04 BA05 BB11 BB13 BB18 BB28 BC03 CA02 CA04 DA00 DA01 DA04 DA16 DA18 DA22 DA25 DA26 DB07 EA22 EA23 5F046 NA19

Claims (20)

    【特許請求の範囲】
  1. 【請求項1】 フォトレジスト下層をエッチングするための方法であって、 フォトレジスト下層と、前記フォトレジスト下層を覆うフォトレジストマスク
    とをその上に有する基板を提供し、 塩素ベースのプラズマを使用して、プラズマ処理チャンバ内で前記フォトレジ
    ストマスクを処理し、前記処理は、前記フォトレジストマスクの少なくとも一部
    分をエッチングし、前記フォトレジストマスクの垂直な側壁上にパッシベーショ
    ンポリマを堆積させるように構成され、 前記処理後、前記フォトレジストマスクを使用する後続のエッチング工程にお
    いて、前記フォトレジスト下層をエッチングする方法。
  2. 【請求項2】 請求項1記載の方法であって、 前記処理は、前記フォトレジストマスクのフォトレジスト特徴の垂直プロフィ
    ルを改良するように構成される方法。
  3. 【請求項3】 請求項2記載の方法であって、 前記フォトレジスト下層は窒化物層であり、前記基板はシリコンベースの基板
    である方法。
  4. 【請求項4】 請求項3記載の方法であって、 前記処理は、 前記プラズマ処理チャンバ内に、Cl2を含有する第1のエッチャントソー スガスを流し、 前記プラズマ処理チャンバに高周波(RF)エネルギを供給することにより
    、前記第1のエッチャントソースガスを使用して前記塩素ベースのプラズマを形
    成し、 前記塩素ベースのプラズマを用いて前記フォトレジスト層を既定期間だけエッ
    チングする方法。
  5. 【請求項5】 請求項3記載の方法であって、 前記フォトレジスト下層の前記エッチングは、フッ素ベースのプラズマによる
    エッチングを含む方法。
  6. 【請求項6】 請求項5記載の方法であって、 前記フッ素ベースのプラズマは、SF6、SF6/He、SF6/He/CHF3 、CF4、He/SF6/HBr、およびHe/CF4のうちのいずれか1種類を 含む第2のエッチャントソースガスから形成される方法。
  7. 【請求項7】 請求項3記載の方法であって、 前記処理は、 前記プラズマ処理チャンバ内に、Cl2、Cl2/ヘリウム、Cl2/HBr 、Cl2/HBr/He、Cl2/O2、およびCl2/N2よりなる群から選択さ れるエッチャントソースガスを流し、 前記プラズマ処理チャンバに高周波(RF)エネルギを供給することにより
    、前記エッチャントソースガスを使用して前記塩素ベースのプラズマを形成し、 前記塩素ベースのプラズマを用いて前記フォトレジスト層を既定期間だけエ
    ッチングする方法。
  8. 【請求項8】 基板上に配置されているとともにフォトレジストマスクの下
    側に配置されているフォトレジスト下層の、エッチング中におけるプロフィル制
    御を改良するための方法であって、 前記フォトレジスト下層および前記フォトレジストマスクを有する基板を、プ
    ラズマ処理チャンバ内に配置し、 塩素含有エッチャントソースガスを、前記プラズマ処理チャンバ内に流し、 前記塩素含有エッチャントソースガスからプラズマを発生させ、前記プラズマ
    処理チャンバ内に塩素ベースのプラズマを形成し、 塩素ベースのプラズマを使用し、前記プラズマ処理チャンバ内で前記フォトレ
    ジストマスクを処理し、前記処理は、前記フォトレジストマスクの少なくとも一
    部分をエッチングし、前記フォトレジスト下層をエッチングすることなく前記フ
    ォトレジストマスクの垂直な側壁上にパッシベーションポリマを堆積させるよう
    に構成されている方法。
  9. 【請求項9】 請求項8記載の方法であって、 前記フォトレジスト下層は前記フォトレジストマスクの直下にあり、前記フォ
    トレジストマスクと直接接している方法。
  10. 【請求項10】 請求項8記載の方法であって、 前記塩素含有エッチャントソースガスは、Cl2、Cl2/ヘリウム、Cl2/ HBr、Cl2/HBr/He、Cl2/O2、およびCl2/N2よりなる群から 選択される方法。
  11. 【請求項11】 請求項8記載の方法であって、さらに、 前記フォトレジストマスクの前記処理に続き、前記フォトレジストマスクを使
    用して前記フォトレジスト下層をエッチングし、 前記フォトレジスト下層の前記エッチングは、前記塩素ベースのプラズマと異
    なるプラズマにより実施される方法。
  12. 【請求項12】 請求項11記載の方法であって、 前記フォトレジストマスクの前記処理と、前記フォトレジスト下層の前記エッ
    チングは、ともに前記プラズマ処理チャンバ内で実施される方法。
  13. 【請求項13】 請求項8記載の方法であって、 前記フォトレジスト下層は窒化物層であり、前記基板はシリコンベースの基板
    である方法。
  14. 【請求項14】 請求項13記載の方法であって、さらに、 前記フォトレジストマスクの前記処理に続き、前記フォトレジストマスクを使
    用して前記フォトレジスト下層をエッチングし、 前記フォトレジスト下層の前記エッチングは、フッ素ベースのプラズマによる
    エッチングを含む方法。
  15. 【請求項15】 請求項14記載の方法であって、 前記フッ素ベースのプラズマは、SF6、SF6/He、SF6/He/CHF3 、CF4、He/SF6/HBr、およびHe/CF4のうちのいずれか1種類を 含む第2のエッチャントソースガスから形成される方法。
  16. 【請求項16】 請求項8記載の方法であって、 前記処理は、前記塩素ベースのプラズマを用いて前記フォトレジスト層を既定
    期間だけエッチングする方法。
  17. 【請求項17】 シリコン基板上に配置されているとともにフォトレジスト
    マスクの下に配置されている窒化物層の、エッチング中におけるプロフィル制御
    を改良するための方法であって、 前記窒化物層および前記フォトレジストマスクを有する基板を、プラズマ処理
    チャンバ内に配置し、 塩素含有エッチャントソースガスを、前記プラズマ処理チャンバ内に流し、 前記塩素含有エッチャントソースガスからプラズマを発生させ、前記プラズマ
    処理チャンバ内に塩素ベースのプラズマを形成し、 塩素ベースのプラズマを使用し、前記プラズマ処理チャンバ内で前記フォトレ
    ジストマスクを処理し、前記処理は、前記フォトレジストマスクの少なくとも一
    部分をエッチングし、前記窒化物層をエッチングすることなく前記フォトレジス
    トマスクの垂直な側壁上にパッシベーションポリマを堆積させるように構成され
    る方法。
  18. 【請求項18】 請求項17記載の方法であって、さらに、 前記フォトレジストマスクの前記処理に続き、前記フォトレジストマスクを使
    用して前記窒化物層をエッチングし、 前記窒化物層の前記エッチングは、前記塩素ベースのプラズマと異なるプラズ
    マにより実施される方法。
  19. 【請求項19】 請求項18記載の方法であって、 前記フォトレジストマスクの前記処理と、前記窒化物層の前記エッチングは、
    ともに前記プラズマ処理チャンバ内で実施される方法。
  20. 【請求項20】 請求項19記載の方法であって、 前記プラズマ処理チャンバは、誘導結合プラズマ処理チャンバおよび平行平板
    電極型プラズマ処理チャンバのうちのいずれか1つである方法。
JP2000525911A 1997-12-23 1998-12-11 フォトレジストマスクを使用してエッチングするための改良技術 Expired - Fee Related JP4351806B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/997,346 US6121154A (en) 1997-12-23 1997-12-23 Techniques for etching with a photoresist mask
US08/997,346 1997-12-23
PCT/US1998/026502 WO1999033095A1 (en) 1997-12-23 1998-12-11 Improved techniques for etching with a photoresist mask

Publications (2)

Publication Number Publication Date
JP2001527287A true JP2001527287A (ja) 2001-12-25
JP4351806B2 JP4351806B2 (ja) 2009-10-28

Family

ID=25543912

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000525911A Expired - Fee Related JP4351806B2 (ja) 1997-12-23 1998-12-11 フォトレジストマスクを使用してエッチングするための改良技術

Country Status (7)

Country Link
US (1) US6121154A (ja)
EP (1) EP1042791B1 (ja)
JP (1) JP4351806B2 (ja)
KR (1) KR100595090B1 (ja)
DE (1) DE69840237D1 (ja)
TW (1) TW464976B (ja)
WO (1) WO1999033095A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007520080A (ja) * 2004-01-30 2007-07-19 ラム リサーチ コーポレーション 銅表面に対する表面還元、不動態化、腐食防止、および活性化のためのシステムおよび方法
KR101345923B1 (ko) * 2006-04-17 2013-12-27 램 리써치 코포레이션 피처 프로파일을 제어하기 위한 마스크 프로파일 제어

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1301840B1 (it) * 1998-06-30 2000-07-07 Stmicroelettronica S R L Metodo per incrementare la seletttvita' tra un film di materialefotosensibile ed uno strato da sottoporre ed incisione in processi
US6110779A (en) * 1998-07-17 2000-08-29 Advanced Micro Devices, Inc. Method and structure of etching a memory cell polysilicon gate layer using resist mask and etched silicon oxynitride
US6291357B1 (en) 1999-10-06 2001-09-18 Applied Materials, Inc. Method and apparatus for etching a substrate with reduced microloading
US6461969B1 (en) * 1999-11-22 2002-10-08 Chartered Semiconductor Manufacturing Ltd. Multiple-step plasma etching process for silicon nitride
US6660646B1 (en) * 2000-09-21 2003-12-09 Northrop Grumman Corporation Method for plasma hardening photoresist in etching of semiconductor and superconductor films
JP4128365B2 (ja) * 2002-02-07 2008-07-30 東京エレクトロン株式会社 エッチング方法及びエッチング装置
US6923920B2 (en) * 2002-08-14 2005-08-02 Lam Research Corporation Method and compositions for hardening photoresist in etching processes
US6797610B1 (en) 2002-12-11 2004-09-28 International Business Machines Corporation Sublithographic patterning using microtrenching
US20040224524A1 (en) * 2003-05-09 2004-11-11 Applied Materials, Inc. Maintaining the dimensions of features being etched on a lithographic mask
US7682516B2 (en) * 2005-10-05 2010-03-23 Lam Research Corporation Vertical profile fixing
US7785753B2 (en) * 2006-05-17 2010-08-31 Lam Research Corporation Method and apparatus for providing mask in semiconductor processing
CN104465386A (zh) * 2013-09-24 2015-03-25 中芯国际集成电路制造(北京)有限公司 半导体结构的形成方法
CN107968046B (zh) * 2016-10-20 2020-09-04 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
US11675278B2 (en) * 2021-01-14 2023-06-13 Texas Instruments Incorporated Exhaust gas monitor for photoresist adhesion control

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4613400A (en) * 1985-05-20 1986-09-23 Applied Materials, Inc. In-situ photoresist capping process for plasma etching
US4713141A (en) * 1986-09-22 1987-12-15 Intel Corporation Anisotropic plasma etching of tungsten
US4844773A (en) * 1987-07-16 1989-07-04 Texas Instruments Incorporated Process for etching silicon nitride film
JP2824584B2 (ja) * 1989-05-25 1998-11-11 日本電信電話株式会社 ドライエツチング方法
JP3729869B2 (ja) * 1990-09-28 2005-12-21 セイコーエプソン株式会社 半導体装置の製造方法
JP2758771B2 (ja) * 1992-03-11 1998-05-28 シャープ株式会社 素子分離領域の形成方法
US5275692A (en) * 1992-06-22 1994-01-04 Keystone Applied Research Method for fabricating integrated circuits
US5332653A (en) * 1992-07-01 1994-07-26 Motorola, Inc. Process for forming a conductive region without photoresist-related reflective notching damage
JPH08321484A (ja) * 1995-05-24 1996-12-03 Nec Corp 半導体装置の製造方法
US5726102A (en) * 1996-06-10 1998-03-10 Vanguard International Semiconductor Corporation Method for controlling etch bias in plasma etch patterning of integrated circuit layers

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007520080A (ja) * 2004-01-30 2007-07-19 ラム リサーチ コーポレーション 銅表面に対する表面還元、不動態化、腐食防止、および活性化のためのシステムおよび方法
KR101345923B1 (ko) * 2006-04-17 2013-12-27 램 리써치 코포레이션 피처 프로파일을 제어하기 위한 마스크 프로파일 제어

Also Published As

Publication number Publication date
JP4351806B2 (ja) 2009-10-28
WO1999033095A1 (en) 1999-07-01
KR20010033406A (ko) 2001-04-25
KR100595090B1 (ko) 2006-07-03
DE69840237D1 (de) 2009-01-02
EP1042791B1 (en) 2008-11-19
US6121154A (en) 2000-09-19
EP1042791A1 (en) 2000-10-11
TW464976B (en) 2001-11-21

Similar Documents

Publication Publication Date Title
US6083844A (en) Techniques for etching an oxide layer
KR101029947B1 (ko) 플라즈마 에칭 성능 강화를 위한 방법
US6235640B1 (en) Techniques for forming contact holes through to a silicon layer of a substrate
US7977390B2 (en) Method for plasma etching performance enhancement
US7531460B2 (en) Dry-etching method
US7432172B2 (en) Plasma etching method
KR101111924B1 (ko) 이중층 레지스트 플라즈마 에칭 방법
TW201822275A (zh) 氮化物間隔物之基腳移除
US20040072443A1 (en) Method for plasma etching performance enhancement
KR100924853B1 (ko) 플라즈마 에칭 방법, 플라즈마 에칭 장치, 제어 프로그램및 컴퓨터 기억매체
JP4351806B2 (ja) フォトレジストマスクを使用してエッチングするための改良技術
US6432832B1 (en) Method of improving the profile angle between narrow and wide features
US8642482B2 (en) Plasma etching method, control program and computer storage medium
KR100743873B1 (ko) 플라즈마 처리 챔버 내에서의 에칭을 개선하기 위한 기술
JPH05102107A (ja) 半導体装置の製造方法
JPH07335570A (ja) プラズマ処理における基板温度制御方法
US20130122707A1 (en) Methods of polymers deposition for forming reduced critical dimensions
JP2001156041A (ja) 半導体装置の製造方法及びその製造装置
JP5171091B2 (ja) プラズマ処理方法
JPH11330045A (ja) 酸化膜及びシリコン層の積層膜のエッチング方法
JP2002511642A (ja) エッチング均一性を改善する装置及び方法
US11658040B2 (en) Plasma processing method
JP2001044173A (ja) エッチング方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051209

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20081127

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090106

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090402

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090402

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090707

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090727

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120731

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120731

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130731

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees