JP2001517844A - マルチポートメモリを用いる知的データバスインタフェース - Google Patents
マルチポートメモリを用いる知的データバスインタフェースInfo
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Abstract
(57)【要約】
３つの独立したデータポートを有するトリプルポートメモリを用いる知的データバスインタフェースはメモリに記憶されるデータと２つの双方向データバスとデータプロセッサとへの同時のアクセスを与える。２つのデータバスおよびプロセッサは別個のデータポートに結合され、キャッシュはトリプルポートメモリにあるデータに対し各々の最大データ速度で独立してアクセスすることができる。トリプルポートメモリを用いているので、データ、プロセッサ、またはデータバスに対するアクセスを与えるのにデータのコピーまたは移動を全く必要としない。この知的データバスインタフェースは、暗号化／解読、ネットワークプロトコルおよびＰＣＩ／ＳＣＩブリッジを全速でそのポートのうち任意のポートにてしかもホストプロセッサに負荷をかけることなく処理するのに特に好適である。
Description
【０００１】
この発明は知的データバスインターフェイスに関し、より特定的にはマルチポ
ートメモリとデータプロセッサとを有する知的データバスインターフェイスに関
する。
ートメモリとデータプロセッサとを有する知的データバスインターフェイスに関
する。
【０００２】 ホストコンピュータのバスとスレーブコンピュータまたはＩ／Ｏ装置のバスと
の間の典型的なインターフェイスには、２つの独立した双方向ポートを有するデ
ュアルポートメモリが含まれる。このデュアルポートメモリは、一般には、両方
のコンピュータの重複するアドレス空間にある。それらコンピュータ間における
データの転送は、一方のコンピュータに、デュアルポートメモリに関連付けられ
るそのコンピュータのアドレス空間に書込を行なわせ、他方のコンピュータに、
デュアルポートメモリに関連付けられるその他方のコンピュータのアドレス空間
からそのデータを続いて読出させることによって行なわれる。このデュアルポー
トメモリは、異なるデータ速度で動作するホストバスとスレーブバスとの間にお
けるインターフェイスとして特に有利である。このインターフェイスは、プロト
コル、制御、およびデータ処理機能のために、ホストコンピュータおよびスレー
ブコンピュータの中央処理装置（ＣＰＵ）への、割込みにより駆動されるアクセ
スを必要とする。各ＣＰＵは、そのＣＰＵの処理力のうち大きな割合を要求し得
るインターフェイス割込みによって負荷をかけられる。
の間の典型的なインターフェイスには、２つの独立した双方向ポートを有するデ
ュアルポートメモリが含まれる。このデュアルポートメモリは、一般には、両方
のコンピュータの重複するアドレス空間にある。それらコンピュータ間における
データの転送は、一方のコンピュータに、デュアルポートメモリに関連付けられ
るそのコンピュータのアドレス空間に書込を行なわせ、他方のコンピュータに、
デュアルポートメモリに関連付けられるその他方のコンピュータのアドレス空間
からそのデータを続いて読出させることによって行なわれる。このデュアルポー
トメモリは、異なるデータ速度で動作するホストバスとスレーブバスとの間にお
けるインターフェイスとして特に有利である。このインターフェイスは、プロト
コル、制御、およびデータ処理機能のために、ホストコンピュータおよびスレー
ブコンピュータの中央処理装置（ＣＰＵ）への、割込みにより駆動されるアクセ
スを必要とする。各ＣＰＵは、そのＣＰＵの処理力のうち大きな割合を要求し得
るインターフェイス割込みによって負荷をかけられる。
【０００３】 典型的な知的インターフェイスは、ホストコンピュータのＣＰＵにかかる多く
の入力／出力（Ｉ／Ｏ）関連タスクを軽減する専用マイクロプロセッサを含む入
力／出力プロセッサ（ＩＯＰ）を有する。したがって、より高いＩ／Ｏ性能が達
成され得る一方で、ホストＣＰＵにかかる処理負荷も低減される。加えて、この
ＩＯＰはより高いレベルのＩ／Ｏプロトコルを実行し、暗号化／解読のようなデ
ータ変換を実行し、先読みキャッシングおよび書込データマージングといった知
的実行時最適化を実行し得る。
の入力／出力（Ｉ／Ｏ）関連タスクを軽減する専用マイクロプロセッサを含む入
力／出力プロセッサ（ＩＯＰ）を有する。したがって、より高いＩ／Ｏ性能が達
成され得る一方で、ホストＣＰＵにかかる処理負荷も低減される。加えて、この
ＩＯＰはより高いレベルのＩ／Ｏプロトコルを実行し、暗号化／解読のようなデ
ータ変換を実行し、先読みキャッシングおよび書込データマージングといった知
的実行時最適化を実行し得る。
【０００４】 既存の知的データバスインターフェイスの一例が、Murphyへの米国特許第５，
１３０，９８１号におけるネットワークブリッジ１００として開示されている。
「知的」という語は、このネットワークブリッジに含まれる専用システムプロセ
ッサ１０１からきている。Murphyのネットワークブリッジでは、単一ポートのラ
ンダムアクセスメモリ（ＲＡＭ）１０２を用いることにより、第１のネットワー
ク１０５および第２のネットワーク１０６からそれぞれ第１および第２のＤＭＡ
コントローラ１０３、１０４を介してネットワークブリッジにより受取られたデ
ータパケットを記憶する。このシステムプロセッサおよびＤＭＡコントローラは
、それらシステムプロセッサまたはＤＭＡコントローラが単一ポートＲＡＭに同
時にアクセスすることを防止する３ポートＲＡＭインターフェイスを介して、Ｒ
ＡＭに記憶されるデータパケットにアクセスする。理想的には、この３ポートＲ
ＡＭインターフェイス１０７はそのアクセスを単一ポートＲＡＭに割当て、した
がって、プロセッサおよび２つのＤＭＡコントローラは単一ポートＲＡＭに対し
等しいアクセス優先度を有する。しかしながら、等しいアクセス優先度を与える
ためには、ＲＡＭのアクセスサイクル時間はプロセッサまたはＤＭＡコントロー
ラのアクセスサイクル時間の３倍でなければならず、したがって、ネットワーク
ブリッジの最大帯域幅をＲＡＭの帯域幅の約３分の１に制限しなければならない
。この３ポートＲＡＭインターフェイスゲートの単一ポートＲＡＭに対するアク
セスは、プロセッサおよびＤＭＡコントローラが単一ポートメモリに同時および
非同期でアクセスすることを防止する態様にて行なわれる。さらに、２つのネッ
トワーク間におけるデータ転送およびすべての要求はMurphyの特許ではＲＡＭを
介して行なわれなければならない。
１３０，９８１号におけるネットワークブリッジ１００として開示されている。
「知的」という語は、このネットワークブリッジに含まれる専用システムプロセ
ッサ１０１からきている。Murphyのネットワークブリッジでは、単一ポートのラ
ンダムアクセスメモリ（ＲＡＭ）１０２を用いることにより、第１のネットワー
ク１０５および第２のネットワーク１０６からそれぞれ第１および第２のＤＭＡ
コントローラ１０３、１０４を介してネットワークブリッジにより受取られたデ
ータパケットを記憶する。このシステムプロセッサおよびＤＭＡコントローラは
、それらシステムプロセッサまたはＤＭＡコントローラが単一ポートＲＡＭに同
時にアクセスすることを防止する３ポートＲＡＭインターフェイスを介して、Ｒ
ＡＭに記憶されるデータパケットにアクセスする。理想的には、この３ポートＲ
ＡＭインターフェイス１０７はそのアクセスを単一ポートＲＡＭに割当て、した
がって、プロセッサおよび２つのＤＭＡコントローラは単一ポートＲＡＭに対し
等しいアクセス優先度を有する。しかしながら、等しいアクセス優先度を与える
ためには、ＲＡＭのアクセスサイクル時間はプロセッサまたはＤＭＡコントロー
ラのアクセスサイクル時間の３倍でなければならず、したがって、ネットワーク
ブリッジの最大帯域幅をＲＡＭの帯域幅の約３分の１に制限しなければならない
。この３ポートＲＡＭインターフェイスゲートの単一ポートＲＡＭに対するアク
セスは、プロセッサおよびＤＭＡコントローラが単一ポートメモリに同時および
非同期でアクセスすることを防止する態様にて行なわれる。さらに、２つのネッ
トワーク間におけるデータ転送およびすべての要求はMurphyの特許ではＲＡＭを
介して行なわれなければならない。
【０００５】 一般に、ホストコンピュータおよびスレーブコンピュータのオペレーティング
システムは、既存のデータバスまたはネットワークインターフェイスを用いるた
めに、ハードウェア特有機能を実現しなければならない。現在、知的データバス
インターフェイスに対する標準化努力は、当該オペレーティングシステムから独
立した標準知的インターフェイスプロトコルを定義することによってそのオペレ
ーティングシステムを特定の知的インターフェイスハードウェアから接続解除す
ることに向けられている。したがって、標準プロトコルを実現する知的インター
フェイスハードウェアは、その標準プロトコルをサポートするすべてのオペレー
ティングシステムと適合性がある。例示的な標準には、インテリジェントＩ／Ｏ
（Ｉ2Ｏ）アーキテクチャ、インテル／マイクロソフトバーチャルインターフェ イス（ＶＩ）アーキテクチャ、ユニフォームドライバインターフェイス、および
ＩＥＥＥ ＳＣＩ物理層ＡＰＩがある。Ｉ2Ｏ標準は、知的Ｉ／Ｏハードウェア アーキテクチャ、ホストＣＰＵとＩＯＰとの間のバイト転送プロトコル、転送ド
ライバインターフェイス、メッセージプロトコル、ならびにＩＯＰ初期化および
構成を具体的には定義する。
システムは、既存のデータバスまたはネットワークインターフェイスを用いるた
めに、ハードウェア特有機能を実現しなければならない。現在、知的データバス
インターフェイスに対する標準化努力は、当該オペレーティングシステムから独
立した標準知的インターフェイスプロトコルを定義することによってそのオペレ
ーティングシステムを特定の知的インターフェイスハードウェアから接続解除す
ることに向けられている。したがって、標準プロトコルを実現する知的インター
フェイスハードウェアは、その標準プロトコルをサポートするすべてのオペレー
ティングシステムと適合性がある。例示的な標準には、インテリジェントＩ／Ｏ
（Ｉ2Ｏ）アーキテクチャ、インテル／マイクロソフトバーチャルインターフェ イス（ＶＩ）アーキテクチャ、ユニフォームドライバインターフェイス、および
ＩＥＥＥ ＳＣＩ物理層ＡＰＩがある。Ｉ2Ｏ標準は、知的Ｉ／Ｏハードウェア アーキテクチャ、ホストＣＰＵとＩＯＰとの間のバイト転送プロトコル、転送ド
ライバインターフェイス、メッセージプロトコル、ならびにＩＯＰ初期化および
構成を具体的には定義する。
【０００６】 インテルｉ９６０ＲＰなどのような現在利用可能な知的ＩＯＰ ２を図１にお
いて単純化された形式にて示す。このインテルＩＯＰはＩ2Ｏ基準内にて動作す るよう位置付けられる。このＩＯＰは、内部メモリ６を有するマイクロプロセッ
サ（プロセッサ）４と、メモリバスインターフェイスユニット（ＭＩＵ）８と、
ローカルバスインターフェイスユニット（ＢＩＵ）１２と、２つの直接メモリア
クセス（ＤＭＡ）インターフェイス１４、１８とを含む。これらプロセッサ、Ｍ
ＩＵ、ＢＩＵおよびＤＭＡインターフェイスはインターフェイスバス１０によっ
て相互に接続される。このＩＯＰの多数のＩ／Ｏインターフェイスによって、そ
れは知的Ｉ／Ｏブリッジとして働き、および、バスインターフェイスに対する初
期化および制御機能を実行する。ＩＯＰの主ＤＭＡインターフェイス１４は、典
型的には、ホストのローカル周辺構成要素相互接続（ＰＣＩ）バス１６を介して
ホストＣＰＵ（図示せず）に接続される。副ＤＭＡインターフェイス１８は副Ｐ
ＣＩバス２０を介してネットワークハードウェア（図示せず）に接続される。Ｐ
ＣＩ−ＰＣＩブリッジ２２は、ＰＣＩバス１６と２０との間のＤＭＡデータ交換
を、ＩＯＰを使用することなくおよびいずれのバスにおけるスループットも低減
することなく可能にする。ＩＯＰのマイクロプロセッサは内部バス１０によって
ＭＩＵ８とＢＩＵ１２と２つのＤＭＡインターフェイス１４、１８とに接続する
。
いて単純化された形式にて示す。このインテルＩＯＰはＩ2Ｏ基準内にて動作す るよう位置付けられる。このＩＯＰは、内部メモリ６を有するマイクロプロセッ
サ（プロセッサ）４と、メモリバスインターフェイスユニット（ＭＩＵ）８と、
ローカルバスインターフェイスユニット（ＢＩＵ）１２と、２つの直接メモリア
クセス（ＤＭＡ）インターフェイス１４、１８とを含む。これらプロセッサ、Ｍ
ＩＵ、ＢＩＵおよびＤＭＡインターフェイスはインターフェイスバス１０によっ
て相互に接続される。このＩＯＰの多数のＩ／Ｏインターフェイスによって、そ
れは知的Ｉ／Ｏブリッジとして働き、および、バスインターフェイスに対する初
期化および制御機能を実行する。ＩＯＰの主ＤＭＡインターフェイス１４は、典
型的には、ホストのローカル周辺構成要素相互接続（ＰＣＩ）バス１６を介して
ホストＣＰＵ（図示せず）に接続される。副ＤＭＡインターフェイス１８は副Ｐ
ＣＩバス２０を介してネットワークハードウェア（図示せず）に接続される。Ｐ
ＣＩ−ＰＣＩブリッジ２２は、ＰＣＩバス１６と２０との間のＤＭＡデータ交換
を、ＩＯＰを使用することなくおよびいずれのバスにおけるスループットも低減
することなく可能にする。ＩＯＰのマイクロプロセッサは内部バス１０によって
ＭＩＵ８とＢＩＵ１２と２つのＤＭＡインターフェイス１４、１８とに接続する
。
【０００７】 典型的なＩ／Ｏ動作では、ＩＯＰ ２は、そのオン・チップ内部メモリ６にあ
る特定のアドレスに投稿される要求を受取る。次いで、プロセッサ４がその要求
をデコードし、ＰＣＩバス２０を用いて適当なネットワークインターフェイス（
図示せず）を構成することによりその要求に応答する。このネットワークインタ
ーフェイスは、その要求を実行して、その結果のデータをホストコンピュータの
メモリへ／からコピーするが、それはＰＣＩ−ＰＣＩブリッジ２２を用いて行な
われる。ＤＭＡトランザクションの完了後、ＩＯＰ ２は適当な割込みを受取り
、それによってその要求に対する完了動作がトリガされる。
る特定のアドレスに投稿される要求を受取る。次いで、プロセッサ４がその要求
をデコードし、ＰＣＩバス２０を用いて適当なネットワークインターフェイス（
図示せず）を構成することによりその要求に応答する。このネットワークインタ
ーフェイスは、その要求を実行して、その結果のデータをホストコンピュータの
メモリへ／からコピーするが、それはＰＣＩ−ＰＣＩブリッジ２２を用いて行な
われる。ＤＭＡトランザクションの完了後、ＩＯＰ ２は適当な割込みを受取り
、それによってその要求に対する完了動作がトリガされる。
【０００８】 ＩＯＰ ２のアーキテクチャから生ずる性能の限界は、データ暗号化／解読、
パケット単位フロー制御、または知的ネットワークインターフェイスにおけるよ
り高次のプロトコル層の実現といった、付加的なＩ／Ｏデータ処理が必要とされ
る場合に明らかである。このようなＩ／Ｏデータ処理の場合、プロセッサ４はデ
ータストリームに対し直接のアクセスを有さなければならない。データストリー
ムに対するＣＰＵのアクセスはいくつかの技術を用いてなされ得るが、それらの
うちの２つを以下に略述する。
パケット単位フロー制御、または知的ネットワークインターフェイスにおけるよ
り高次のプロトコル層の実現といった、付加的なＩ／Ｏデータ処理が必要とされ
る場合に明らかである。このようなＩ／Ｏデータ処理の場合、プロセッサ４はデ
ータストリームに対し直接のアクセスを有さなければならない。データストリー
ムに対するＣＰＵのアクセスはいくつかの技術を用いてなされ得るが、それらの
うちの２つを以下に略述する。
【０００９】 第１の技術では、プロセッサ４はプログラムされたＩ／Ｏを実行し、ＰＣＩバ
ス２０を用いてネットワークインターフェイスの内部弾性バッファから直接読出
を行ない、データを内部処理し、ホストＰＣＩバス１６を用いながらデータを直
接主ＰＣＩアドレス空間にあるターゲットメモリに書込む。残念なことに、この
プログラムされたＩ／Ｏの間は、２つのＤＭＡインターフェイス１４、１８のい
ずれにおいても、どのようなアクセスレイテンシでもプロセッサ４の速度を実質
的に低減し、したがって、その処理能率を低減するかもしれない。さらに、この
ＩＯＰを介しての利用可能な総帯域は、内部バス１０の帯域幅の２分の１から任
意のプロセッサプログラムコードフェッチ（プログラムキャッシュミス）および
２つのＤＭＡインターフェイス１４、１８のいずれにおけるアクセスレイテンシ
またはストールを引いたものに制限される。
ス２０を用いてネットワークインターフェイスの内部弾性バッファから直接読出
を行ない、データを内部処理し、ホストＰＣＩバス１６を用いながらデータを直
接主ＰＣＩアドレス空間にあるターゲットメモリに書込む。残念なことに、この
プログラムされたＩ／Ｏの間は、２つのＤＭＡインターフェイス１４、１８のい
ずれにおいても、どのようなアクセスレイテンシでもプロセッサ４の速度を実質
的に低減し、したがって、その処理能率を低減するかもしれない。さらに、この
ＩＯＰを介しての利用可能な総帯域は、内部バス１０の帯域幅の２分の１から任
意のプロセッサプログラムコードフェッチ（プログラムキャッシュミス）および
２つのＤＭＡインターフェイス１４、１８のいずれにおけるアクセスレイテンシ
またはストールを引いたものに制限される。
【００１０】 第２の技術では、ＰＣＩバスアクセスレイテンシは、２つのインターフェイス
１４、１８においてＤＭＡエンジンを用いて、ローカルメモリ（図示せず）との
データの移動をローカルメモリバス２４を通してＭＩＵ８を介しながら行なうこ
とによって回避され得る。このローカルメモリは任意のＩ／Ｏ処理に対して弾性
バッファとして働く。高速内部メモリ６も、ＰＣＩバスレイテンシを回避するた
め弾性バッファであってもよい。内部メモリ６は典型的には小さく、たとえば１
Ｋバイトであり、これはデータパケットの送り手と受け手との間に緊密な結合を
必要とする。内部メモリ６を用いると、利用可能な総帯域幅は、バス１０の帯域
幅の２分の１、プロセッサ４によるより少ない任意のコードフェッチに制限され
る。ＰＣＩバスのいずれへのアクセスレイテンシもより大きなデータバーストに
わたって償却され、無視され得る。しかしながら、内部メモリ６が小さすぎ、ロ
ーカルメモリ（図示せず）が用いられる場合には、総データスループットは、内
部バス１０の帯域幅の１／４から任意のコードフェッチに対し必要とされる帯域
幅を引いたものに制限される。
１４、１８においてＤＭＡエンジンを用いて、ローカルメモリ（図示せず）との
データの移動をローカルメモリバス２４を通してＭＩＵ８を介しながら行なうこ
とによって回避され得る。このローカルメモリは任意のＩ／Ｏ処理に対して弾性
バッファとして働く。高速内部メモリ６も、ＰＣＩバスレイテンシを回避するた
め弾性バッファであってもよい。内部メモリ６は典型的には小さく、たとえば１
Ｋバイトであり、これはデータパケットの送り手と受け手との間に緊密な結合を
必要とする。内部メモリ６を用いると、利用可能な総帯域幅は、バス１０の帯域
幅の２分の１、プロセッサ４によるより少ない任意のコードフェッチに制限され
る。ＰＣＩバスのいずれへのアクセスレイテンシもより大きなデータバーストに
わたって償却され、無視され得る。しかしながら、内部メモリ６が小さすぎ、ロ
ーカルメモリ（図示せず）が用いられる場合には、総データスループットは、内
部バス１０の帯域幅の１／４から任意のコードフェッチに対し必要とされる帯域
幅を引いたものに制限される。
【００１１】 上記の２つの技術の帯域幅制限が示すように、既存のＩＯＰ ２のアーキテク
チャは、ＩＯＰがスケジュール動作および制御動作を実行している場合には有利
である。しかしながら、ＩＯＰが高速データストリームにアクセスすることを要
求される場合には、その性能はそのアーキテクチャの固有の帯域幅制約のため更
に制限される。
チャは、ＩＯＰがスケジュール動作および制御動作を実行している場合には有利
である。しかしながら、ＩＯＰが高速データストリームにアクセスすることを要
求される場合には、その性能はそのアーキテクチャの固有の帯域幅制約のため更
に制限される。
【００１２】 かくして、内部プロセッサを有する知的データバスインターフェイスであって
、その内部プロセッサがそのインターフェイスを通過する高速データストリーム
のデータ速度に過度に影響することなくそのデータストリームにアクセスしその
データストリームで動作し得る知的データバスインターフェイスが絶対的に求め
られている。さらに、高速データストリームの帯域幅より何倍も大きい帯域幅で
動作しなければならないような超高速内部データバスを有することを必要とせず
にデータを自身にわたってブリッジし得るような知的データバスインターフェイ
スも要求されている。この発明はこれらの要求を満たし、さらなる関連の利点を
提供するものである。
、その内部プロセッサがそのインターフェイスを通過する高速データストリーム
のデータ速度に過度に影響することなくそのデータストリームにアクセスしその
データストリームで動作し得る知的データバスインターフェイスが絶対的に求め
られている。さらに、高速データストリームの帯域幅より何倍も大きい帯域幅で
動作しなければならないような超高速内部データバスを有することを必要とせず
にデータを自身にわたってブリッジし得るような知的データバスインターフェイ
スも要求されている。この発明はこれらの要求を満たし、さらなる関連の利点を
提供するものである。
【００１３】
この発明は、柔軟性がありかつ効率的なデータインターフェイスを提供するた
めの知的データバスインターフェイスおよび関連の方法にて実施される。この知
的データバスインターフェイスは、マルチポートメモリと、第１の双方向データ
バスと、第２の双方向データバスと、プロセッサとを含む。マルチポートメモリ
は複数のデータ記憶セルを有し、それら複数のデータ記憶セルにおけるデータの
書込および読出を同時および非同期で行なうよう構成される少なくとも３つの独
立した双方向データポートを有する。第１の双方向データバスは双方向データポ
ートのうち第１のポートに結合される。第２の双方向データバスは双方向データ
ポートのうち第２のポートに結合される。プロセッサは双方向データポートのう
ち第３のポートに結合され、複数のデータ記憶セルにあるデータで動作する。こ
の知的データバスインターフェイスは、マルチポートメモリを用いることにより
、各双方向データバスがその全帯域幅データ速度で独立して動作する一方で、プ
ロセッサがデータストリームを処理することを可能にする。
めの知的データバスインターフェイスおよび関連の方法にて実施される。この知
的データバスインターフェイスは、マルチポートメモリと、第１の双方向データ
バスと、第２の双方向データバスと、プロセッサとを含む。マルチポートメモリ
は複数のデータ記憶セルを有し、それら複数のデータ記憶セルにおけるデータの
書込および読出を同時および非同期で行なうよう構成される少なくとも３つの独
立した双方向データポートを有する。第１の双方向データバスは双方向データポ
ートのうち第１のポートに結合される。第２の双方向データバスは双方向データ
ポートのうち第２のポートに結合される。プロセッサは双方向データポートのう
ち第３のポートに結合され、複数のデータ記憶セルにあるデータで動作する。こ
の知的データバスインターフェイスは、マルチポートメモリを用いることにより
、各双方向データバスがその全帯域幅データ速度で独立して動作する一方で、プ
ロセッサがデータストリームを処理することを可能にする。
【００１４】 この発明のさらに詳細な特徴においては、知的データバスインターフェイスは
、第１の双方向データバスと第１の双方向データポートとの間に結合される第１
のデータバスインターフェイスユニットと、第２の双方向データバスと第２の双
方向データポートとの間に結合される第２のデータバスインターフェイスユニッ
トとをさらに含む。これら第１および第２のデータバスインターフェイスユニッ
トは複数のデータ記憶セルにおけるデータの読出および書込を非同期で行なう。
プロセッサは、第１および第２のデータバスインターフェイスのひとつによって
複数のデータ記憶セルの一部に先に書込まれたデータで非同期で動作し、一方、
第１および第２のバスインターフェイスは複数のデータ記憶セルのそれぞれ他の
部分においてデータの書込および読出を同時に行なう。さらに、この知的データ
バスインターフェイスは、第１のデータバスと第２のデータバスとの間における
データブリッジを行なうために第１のバスインターフェイスユニットと第２のバ
スインターフェイスユニットとの間に結合されるパス・スルー論理ユニットをさ
らに含んでもよい。加えて、第１のデータバスはＰＣＩデータバスであってもよ
く、第１のデータバスインターフェイスユニットはＰＣＩインターフェイスユニ
ットであってもよく、第２のデータバスはＳＣＩデータバスであってもよく、第
２のデータバスインターフェイスはＳＣＩインターフェイスユニットであっても
よい。このパス・スルー論理ユニットはＳＣＩデータバス上のデータアドレスを
ＰＣＩデータバス上のデータアドレスに翻訳してＳＣＩからＰＣＩへのデータバ
スブリッジを与え得る。さらに、このパス・スルー論理ユニットはＰＣＩデータ
バス上のデータアドレスをＳＣＩデータバス上のデータアドレスに翻訳してＰＣ
ＩからＳＣＩへのデータバスブリッジを与え得る。さらに、内部バスをプロセッ
サとＰＣＩインターフェイスユニットとの間に結合してもよい。
、第１の双方向データバスと第１の双方向データポートとの間に結合される第１
のデータバスインターフェイスユニットと、第２の双方向データバスと第２の双
方向データポートとの間に結合される第２のデータバスインターフェイスユニッ
トとをさらに含む。これら第１および第２のデータバスインターフェイスユニッ
トは複数のデータ記憶セルにおけるデータの読出および書込を非同期で行なう。
プロセッサは、第１および第２のデータバスインターフェイスのひとつによって
複数のデータ記憶セルの一部に先に書込まれたデータで非同期で動作し、一方、
第１および第２のバスインターフェイスは複数のデータ記憶セルのそれぞれ他の
部分においてデータの書込および読出を同時に行なう。さらに、この知的データ
バスインターフェイスは、第１のデータバスと第２のデータバスとの間における
データブリッジを行なうために第１のバスインターフェイスユニットと第２のバ
スインターフェイスユニットとの間に結合されるパス・スルー論理ユニットをさ
らに含んでもよい。加えて、第１のデータバスはＰＣＩデータバスであってもよ
く、第１のデータバスインターフェイスユニットはＰＣＩインターフェイスユニ
ットであってもよく、第２のデータバスはＳＣＩデータバスであってもよく、第
２のデータバスインターフェイスはＳＣＩインターフェイスユニットであっても
よい。このパス・スルー論理ユニットはＳＣＩデータバス上のデータアドレスを
ＰＣＩデータバス上のデータアドレスに翻訳してＳＣＩからＰＣＩへのデータバ
スブリッジを与え得る。さらに、このパス・スルー論理ユニットはＰＣＩデータ
バス上のデータアドレスをＳＣＩデータバス上のデータアドレスに翻訳してＰＣ
ＩからＳＣＩへのデータバスブリッジを与え得る。さらに、内部バスをプロセッ
サとＰＣＩインターフェイスユニットとの間に結合してもよい。
【００１５】 この発明の他のより詳細な特徴では、ＳＣＩデータバスは６４ビットデータア
ドレスを用いてもよく、ＰＣＩデータバスは３２ビットデータアドレスを用いて
もよく、マルチポートメモリは、ＳＣＩデータバスに結合される第２の双方向デ
ータバスを形成するようその４つのポートのうちの２つが構成されるカッドポー
トメモリを用いるトリプルポートメモリであってもよい。さらに、パス・スルー
論理ユニットはＳＣＩバスインターフェイスユニットとＰＣＩバスインターフェ
イスユニットとの間においてフライ・バイのアドレス翻訳を実現してもよい。さ
らに、データブリッジは分割されたトランザクションプロトコルと単一化された
トランザクションプロトコルとの間におけるプロトコル変換を実行してもよい。
代替的に、プロセッサが第１のデータバスインターフェイスと第２のデータバス
インターフェイスとの間におけるブロック読出をスケジューリングすることによ
って連鎖モードＤＭＡを実施してもよい。
ドレスを用いてもよく、ＰＣＩデータバスは３２ビットデータアドレスを用いて
もよく、マルチポートメモリは、ＳＣＩデータバスに結合される第２の双方向デ
ータバスを形成するようその４つのポートのうちの２つが構成されるカッドポー
トメモリを用いるトリプルポートメモリであってもよい。さらに、パス・スルー
論理ユニットはＳＣＩバスインターフェイスユニットとＰＣＩバスインターフェ
イスユニットとの間においてフライ・バイのアドレス翻訳を実現してもよい。さ
らに、データブリッジは分割されたトランザクションプロトコルと単一化された
トランザクションプロトコルとの間におけるプロトコル変換を実行してもよい。
代替的に、プロセッサが第１のデータバスインターフェイスと第２のデータバス
インターフェイスとの間におけるブロック読出をスケジューリングすることによ
って連鎖モードＤＭＡを実施してもよい。
【００１６】 この発明の他のより詳細な特徴では、第１のデータバスがホストＰＣＩデータ
バスで、第１のデータバスインターフェイスユニットが第１のＤＭＡインターフ
ェイスユニットであってもよく、第２のデータバスがスレーブＰＣＩデータバス
で、第２のデータバスインターフェイスユニットが第２のＤＭＡインターフェイ
スユニットであってもよく、したがって、パス・スルー論理ユニットは、ホスト
ＰＣＩデータバス上のデータアドレスをＰＣＩデータバスに送り、スレーブＰＣ
Ｉデータバス上のデータアドレスをホストＰＣＩデータバスに送ることによって
、ＰＣＩからＰＣＩへのブリッジユニットを与えてもよい。代替的に、ＡＴＭバ
スのような第３の双方向データバスをＡＴＭインターフェイスによって少なくと
も３つの双方向データポートのうち第４のポートに結合してもよく、第１のデー
タバスがイーサネットデータバスで、第１のデータバスユニットが第１のイーサ
ネットインターフェイスユニットであってもよく、第２のデータバスがイーサネ
ットデータバスで、第２のデータバスインターフェイスユニットが第２のイーサ
ネットインターフェイスユニットであってもよく、パス・スルー論理ユニットに
よって第１のイーサネットバスと第２のイーサネットバスとの間におけるデータ
ブリッジを与えてもよい。さらに、内部バスをプロセッサと第１のデータバスイ
ンターフェイスユニットと第２のデータバスインターフェイスユニットとに結合
して、プロセッサならびに第１および第２のデータバスインターフェイスユニッ
ト間における制御命令および構成命令の通信を可能にしてもよい。
バスで、第１のデータバスインターフェイスユニットが第１のＤＭＡインターフ
ェイスユニットであってもよく、第２のデータバスがスレーブＰＣＩデータバス
で、第２のデータバスインターフェイスユニットが第２のＤＭＡインターフェイ
スユニットであってもよく、したがって、パス・スルー論理ユニットは、ホスト
ＰＣＩデータバス上のデータアドレスをＰＣＩデータバスに送り、スレーブＰＣ
Ｉデータバス上のデータアドレスをホストＰＣＩデータバスに送ることによって
、ＰＣＩからＰＣＩへのブリッジユニットを与えてもよい。代替的に、ＡＴＭバ
スのような第３の双方向データバスをＡＴＭインターフェイスによって少なくと
も３つの双方向データポートのうち第４のポートに結合してもよく、第１のデー
タバスがイーサネットデータバスで、第１のデータバスユニットが第１のイーサ
ネットインターフェイスユニットであってもよく、第２のデータバスがイーサネ
ットデータバスで、第２のデータバスインターフェイスユニットが第２のイーサ
ネットインターフェイスユニットであってもよく、パス・スルー論理ユニットに
よって第１のイーサネットバスと第２のイーサネットバスとの間におけるデータ
ブリッジを与えてもよい。さらに、内部バスをプロセッサと第１のデータバスイ
ンターフェイスユニットと第２のデータバスインターフェイスユニットとに結合
して、プロセッサならびに第１および第２のデータバスインターフェイスユニッ
ト間における制御命令および構成命令の通信を可能にしてもよい。
【００１７】 この発明のさらに別のより詳細な特徴におていは、プロセッサはマルチポート
メモリに記憶されるデータにおいて暗号化および解読を行なう。さらに、このプ
ロセッサはデータ暗号化および解読のためのデジタル状態機械またはデータ操作
状態機械であってもよい。このプロセッサは、反射メモリプロトコルメモリキャ
ッシュを実現するためのローカルメモリを含んでもよい。加えて、第２のプロセ
ッサを少なくとも３つの双方向データポートのうち第４のポートに結合してもよ
い。さらに、ホストバスインターフェイスをマルチポートメモリのポートに接続
してもよい。
メモリに記憶されるデータにおいて暗号化および解読を行なう。さらに、このプ
ロセッサはデータ暗号化および解読のためのデジタル状態機械またはデータ操作
状態機械であってもよい。このプロセッサは、反射メモリプロトコルメモリキャ
ッシュを実現するためのローカルメモリを含んでもよい。加えて、第２のプロセ
ッサを少なくとも３つの双方向データポートのうち第４のポートに結合してもよ
い。さらに、ホストバスインターフェイスをマルチポートメモリのポートに接続
してもよい。
【００１８】 この発明のある代替実施例は、プロセッサと、第１のデータバスとデータの授
受を行なうための第１のバスインターフェイスと、第２のデータバスとデータの
授受を行なうための第２のバスインターフェイスと、複数の記憶セルにデータを
記憶するためおよびそれら記憶セルから記憶されたデータを読出すための第１、
第２および第３のポートを有するトリプルポートメモリとを含むインターフェイ
スである。第１のポートは第１のバスインターフェイスに結合されるが、これは
、第１のデータバスから受取られるデータが記憶セルに記憶され、記憶セルから
第１のバスインターフェイスによって読出されるデータが第１のデータバスに送
られるようになされる。第２のポートは第２のバスインターフェイスに結合され
るが、これは、第２のデータバスから受取られるデータが記憶セルに記憶され、
記憶セルから第２のバスインターフェイスによって読出されるデータが第２のデ
ータバスに送られるようになされる。プロセッサは記憶セルにあるデータを読出
し、処理しおよび記憶するため第３のポートに結合され、特定のポートを介して
特定の記憶セルに記憶されるデータは、その特定のポートが別の記憶セルにおい
てデータを読出しているかまたは記憶させている間に、その特定のポートからは
独立した別のポートによって読出されるべく利用可能である。
受を行なうための第１のバスインターフェイスと、第２のデータバスとデータの
授受を行なうための第２のバスインターフェイスと、複数の記憶セルにデータを
記憶するためおよびそれら記憶セルから記憶されたデータを読出すための第１、
第２および第３のポートを有するトリプルポートメモリとを含むインターフェイ
スである。第１のポートは第１のバスインターフェイスに結合されるが、これは
、第１のデータバスから受取られるデータが記憶セルに記憶され、記憶セルから
第１のバスインターフェイスによって読出されるデータが第１のデータバスに送
られるようになされる。第２のポートは第２のバスインターフェイスに結合され
るが、これは、第２のデータバスから受取られるデータが記憶セルに記憶され、
記憶セルから第２のバスインターフェイスによって読出されるデータが第２のデ
ータバスに送られるようになされる。プロセッサは記憶セルにあるデータを読出
し、処理しおよび記憶するため第３のポートに結合され、特定のポートを介して
特定の記憶セルに記憶されるデータは、その特定のポートが別の記憶セルにおい
てデータを読出しているかまたは記憶させている間に、その特定のポートからは
独立した別のポートによって読出されるべく利用可能である。
【００１９】 さらに、この発明はデータをインターフェイスするための方法においても実施
される。この方法は、複数のデータ記憶セルを有するマルチポートメモリを設け
るステップと、第１のポートを介して第１のデータバスから受取られるデータを
それら複数の記憶セルの第１の部分に記憶するステップと、複数のデータ記憶セ
ルの第１の部分に記憶されるデータを第２のポートを介して処理する一方で、第
１のポートを介して第１のデータバスから受取られている最中のデータを独立し
てかつ同時にそれら複数の記憶セルの第２の部分に記憶させるステップとを含む
。
される。この方法は、複数のデータ記憶セルを有するマルチポートメモリを設け
るステップと、第１のポートを介して第１のデータバスから受取られるデータを
それら複数の記憶セルの第１の部分に記憶するステップと、複数のデータ記憶セ
ルの第１の部分に記憶されるデータを第２のポートを介して処理する一方で、第
１のポートを介して第１のデータバスから受取られている最中のデータを独立し
てかつ同時にそれら複数の記憶セルの第２の部分に記憶させるステップとを含む
。
【００２０】 この発明のより詳細な特徴として、上記の方法は、さらに、複数のデータ記憶
セルの第１の部分に記憶される処理されたデータを第３のデータポートを介して
読出し、その一方で、それら複数のデータ記憶セルの第２の部分に記憶されるデ
ータを第２のポートを介して独立してかつ同時に処理し、さらにその一方で、第
１のポートを介して第１のデータバスから受取られている最中のデータを複数の
記憶セルの第３の部分に独立してかつ同時に記憶させるステップを含む。
セルの第１の部分に記憶される処理されたデータを第３のデータポートを介して
読出し、その一方で、それら複数のデータ記憶セルの第２の部分に記憶されるデ
ータを第２のポートを介して独立してかつ同時に処理し、さらにその一方で、第
１のポートを介して第１のデータバスから受取られている最中のデータを複数の
記憶セルの第３の部分に独立してかつ同時に記憶させるステップを含む。
【００２１】
ここで図２を参照して、この発明の第１の実施例に従う知的データバスインタ
ーフェイス３０が示される。このバスインターフェイス３０は図１のＩＯＰ ２
にいくらか同様であってもよいが、ただし、トリプルポートメモリなどのマルチ
ポートメモリ３２と、パス・スルー論理ユニット５２とをさらに含む。このイン
ターフェイスは、内部プロセッサメモリ３６を伴うプロセッサ３４を含み、第１
および第２のデータバス４６、５０にそれぞれ関連付けられる２つの外部バスイ
ンターフェイス４４、４８を含む。各データバス４６、５０はトリプルポートメ
モリの双方向データポート３２ａ、３２ｂに対応のバスインターフェイス４４、
４８を介して結合されるが、それらには、トリプルポートメモリ内における特定
されるバッファ記憶セルとの間でデータパケットを授受する能力がある。プロセ
ッサ３４はトリプルポートメモリの第３の双方向データポート３２ｃに結合され
る。この発明に従うと、この知的データバスインターフェイスのある特定の利点
とは、各双方向データポートが他のデータポートと同期したり他のデータポート
を待ったりすることなくその最大アクセス速度に到るデータ速度で独立してデー
タを送り受取り得るという点である。
ーフェイス３０が示される。このバスインターフェイス３０は図１のＩＯＰ ２
にいくらか同様であってもよいが、ただし、トリプルポートメモリなどのマルチ
ポートメモリ３２と、パス・スルー論理ユニット５２とをさらに含む。このイン
ターフェイスは、内部プロセッサメモリ３６を伴うプロセッサ３４を含み、第１
および第２のデータバス４６、５０にそれぞれ関連付けられる２つの外部バスイ
ンターフェイス４４、４８を含む。各データバス４６、５０はトリプルポートメ
モリの双方向データポート３２ａ、３２ｂに対応のバスインターフェイス４４、
４８を介して結合されるが、それらには、トリプルポートメモリ内における特定
されるバッファ記憶セルとの間でデータパケットを授受する能力がある。プロセ
ッサ３４はトリプルポートメモリの第３の双方向データポート３２ｃに結合され
る。この発明に従うと、この知的データバスインターフェイスのある特定の利点
とは、各双方向データポートが他のデータポートと同期したり他のデータポート
を待ったりすることなくその最大アクセス速度に到るデータ速度で独立してデー
タを送り受取り得るという点である。
【００２２】 プロセッサ３４は内部バス４０によってトリプルポートメモリ３２の第３のポ
ート３２ｃとＤＭＡインターフェイス４４、４８とに結合される。このプロセッ
サは、トリプルポートメモリの第３のポートを介して両方のデータバス４６、５
０のデータにアクセスを有するので、いずれのデータバス４６、５０のデータ速
度とは独立した速度で、かついずれのバスとトリプルポートメモリとの間の全速
データ転送に割込むことなく、トリプルポートメモリ内にあるデータで動作して
もよい。したがって、このプロセッサは、トリプルポートメモリ内の記憶セルの
或るバッファスロットまたはセグメントを修正し、その一方で、第１のバスイン
ターフェイスによって記憶セルの第２のバッファまたはセグメントに書込が行な
われ、その一方で、第２のバスインターフェイスによって記憶セルの第３のバッ
ファまたはセグメントからのデータが読出され得る。したがって、データバス４
６、５０は全速で動作してもよく、プロセッサ３４からは完全に独立する。高速
データストリームに対処するためにさらなる処理性能が必要とされる場合には、
さらなるポートをそのトリプルポートメモリに付加して、マルチポートメモリを
形成して、さらなるプロセッサをそれらさらなるポートに接続してもよい。
ート３２ｃとＤＭＡインターフェイス４４、４８とに結合される。このプロセッ
サは、トリプルポートメモリの第３のポートを介して両方のデータバス４６、５
０のデータにアクセスを有するので、いずれのデータバス４６、５０のデータ速
度とは独立した速度で、かついずれのバスとトリプルポートメモリとの間の全速
データ転送に割込むことなく、トリプルポートメモリ内にあるデータで動作して
もよい。したがって、このプロセッサは、トリプルポートメモリ内の記憶セルの
或るバッファスロットまたはセグメントを修正し、その一方で、第１のバスイン
ターフェイスによって記憶セルの第２のバッファまたはセグメントに書込が行な
われ、その一方で、第２のバスインターフェイスによって記憶セルの第３のバッ
ファまたはセグメントからのデータが読出され得る。したがって、データバス４
６、５０は全速で動作してもよく、プロセッサ３４からは完全に独立する。高速
データストリームに対処するためにさらなる処理性能が必要とされる場合には、
さらなるポートをそのトリプルポートメモリに付加して、マルチポートメモリを
形成して、さらなるプロセッサをそれらさらなるポートに接続してもよい。
【００２３】 さらに、この発明の知的データバスインターフェイス３０は、図１のＭＩＵ８
およびＢＩＵ１２と機能上同様であってもよいメモリバスインターフェイスユニ
ット（ＭＩＵ）３８とローカルバスインターフェイスユニット（ＢＩＵ）４２と
を含んでもよい。マルチポートメモリ３２の専用ポート３２ｃを介して、プロセ
ッサ３４は２つのバスインターフェイス４４、４８を通過するすべてのデータに
対し直接のアクセスを有する。このプロセッサは内部バス４０のマスタであり、
したがって、このプロセッサがこの内部バスを介してマルチポートメモリのポー
トにアクセスする場合には、アクセスレイテンシもなければ、他のバス競合もな
い。この結果、インターフェイス３０を介する利用可能な総データ変換帯域幅は
、内部バス４０の速度によって決められる、合計の内部プロセッサのマルチポー
トメモリポートの帯域幅の２分の１から、任意のプロセッサプログラムコードフ
ェッチ（プログラムキャッシュミス）に対し必要とされる帯域幅を引いたもので
ある。内部バスの帯域幅は、最速の外部バスの帯域幅の十分２倍になるようその
幅を増大させることによって容易に増大され得る。さらに、このプロセッサは、
内部バスを介していずれのバスインターフェイス４４、４８にも直接アクセスを
有することにより、それらバスインターフェイスを初期化し構成してもよい。
およびＢＩＵ１２と機能上同様であってもよいメモリバスインターフェイスユニ
ット（ＭＩＵ）３８とローカルバスインターフェイスユニット（ＢＩＵ）４２と
を含んでもよい。マルチポートメモリ３２の専用ポート３２ｃを介して、プロセ
ッサ３４は２つのバスインターフェイス４４、４８を通過するすべてのデータに
対し直接のアクセスを有する。このプロセッサは内部バス４０のマスタであり、
したがって、このプロセッサがこの内部バスを介してマルチポートメモリのポー
トにアクセスする場合には、アクセスレイテンシもなければ、他のバス競合もな
い。この結果、インターフェイス３０を介する利用可能な総データ変換帯域幅は
、内部バス４０の速度によって決められる、合計の内部プロセッサのマルチポー
トメモリポートの帯域幅の２分の１から、任意のプロセッサプログラムコードフ
ェッチ（プログラムキャッシュミス）に対し必要とされる帯域幅を引いたもので
ある。内部バスの帯域幅は、最速の外部バスの帯域幅の十分２倍になるようその
幅を増大させることによって容易に増大され得る。さらに、このプロセッサは、
内部バスを介していずれのバスインターフェイス４４、４８にも直接アクセスを
有することにより、それらバスインターフェイスを初期化し構成してもよい。
【００２４】 バスインターフェイス４４、４８に接続されるマルチポートメモリ３２の２つ
のポートは、そのメモリの帯域幅に到るデータ速度でデータパケットを授受し得
る。これらバスインターフェイスは、パス・スルー論理ユニット５２を用いて図
１のＰＣＩ−ＰＣＩブリッジ２２と同様の機能を有し、マルチポートメモリ３２
と組合せて、データパケットを「パス・スルー」態様で送ることを、プロセッサ
３４にそのデータにアクセスさせることなく実現するよう構成されてもよい。こ
のパス・スルー論理ユニット５２はパケット単位態様でデータパケットで選択的
に動作し、したがって、フィルタ処理機能を実現する。所与のデータパケットを
送るという判断が生ずるのは、そのパケットがバスインターフェイスのいずれか
にて受取られている最中であり、そのパケットがプロセッサを通って経路付けら
れない場合である。このパス・スルー論理ユニットは、プロセッサによって構成
される状態機械であって、些細な肯定応答パケットを代行受信するかまたは特定
のデータパケットをバイパスして、些細なパケットの処理というタスクからプロ
セッサ３４を解放するような状態機械であってもよい。このパス・スルー論理ユ
ニットは、たとえばＰＣＩ，ＳＢＵＳ，ＳＣＩ，シリアルエキスプレス（Serial
Express）、ＡＴＭまたはイーサネットなどのような、単一化されたトランザク ションバス、分割されたトランザクションバス、およびネットワークとインタフ
ェースすることに関連付けられるある選択されたレベルのパケット処理を実現す
る。
のポートは、そのメモリの帯域幅に到るデータ速度でデータパケットを授受し得
る。これらバスインターフェイスは、パス・スルー論理ユニット５２を用いて図
１のＰＣＩ−ＰＣＩブリッジ２２と同様の機能を有し、マルチポートメモリ３２
と組合せて、データパケットを「パス・スルー」態様で送ることを、プロセッサ
３４にそのデータにアクセスさせることなく実現するよう構成されてもよい。こ
のパス・スルー論理ユニット５２はパケット単位態様でデータパケットで選択的
に動作し、したがって、フィルタ処理機能を実現する。所与のデータパケットを
送るという判断が生ずるのは、そのパケットがバスインターフェイスのいずれか
にて受取られている最中であり、そのパケットがプロセッサを通って経路付けら
れない場合である。このパス・スルー論理ユニットは、プロセッサによって構成
される状態機械であって、些細な肯定応答パケットを代行受信するかまたは特定
のデータパケットをバイパスして、些細なパケットの処理というタスクからプロ
セッサ３４を解放するような状態機械であってもよい。このパス・スルー論理ユ
ニットは、たとえばＰＣＩ，ＳＢＵＳ，ＳＣＩ，シリアルエキスプレス（Serial
Express）、ＡＴＭまたはイーサネットなどのような、単一化されたトランザク ションバス、分割されたトランザクションバス、およびネットワークとインタフ
ェースすることに関連付けられるある選択されたレベルのパケット処理を実現す
る。
【００２５】 プロセッサ３４はデータストリームの任意の部分に対し制約のない直接のアク
セスを有し、異なるバス間におけるプロトコル変換および帯域幅変換の両方を可
能にする。このプロセッサは、バスインターフェイスのいずれにも影響すること
なくデータストリームの任意の部分にて複雑なデータ操作を実行してもよい。し
たがって、このプロセッサは下層のネットワークプロトコル層を効率よく吸収し
てホストコンピュータの処理負荷を減じ得る。プロセッサによるパケット処理に
対するペナルティは、その知的データバスインターフェイスにおける加えられる
レイテンシである。このレイテンシは、しかしながら、同じタスクを実行するホ
ストＣＰＵによって課せられるいかなるレイテンシよりもはるかに小さいもので
ある。
セスを有し、異なるバス間におけるプロトコル変換および帯域幅変換の両方を可
能にする。このプロセッサは、バスインターフェイスのいずれにも影響すること
なくデータストリームの任意の部分にて複雑なデータ操作を実行してもよい。し
たがって、このプロセッサは下層のネットワークプロトコル層を効率よく吸収し
てホストコンピュータの処理負荷を減じ得る。プロセッサによるパケット処理に
対するペナルティは、その知的データバスインターフェイスにおける加えられる
レイテンシである。このレイテンシは、しかしながら、同じタスクを実行するホ
ストＣＰＵによって課せられるいかなるレイテンシよりもはるかに小さいもので
ある。
【００２６】 簡略化のため、図２に示される知的データバスインターフェイス３０はトリプ
ルポートメモリ３２を利用する。この発明は、しかしながら、トリプルポートメ
モリに限定されるものではない。たとえば、図３に示されるように、カッドポー
トメモリ３２′を用いることにより、そのメモリの第４のポート３２ｄに接続さ
れるたとえばハードウェア暗号化／解読エンジンなどのようなさらなるプロセッ
サ３４′をサポートしてもよい。このさらなるプロセッサは内部バス４０′に対
し必要とされる帯域幅を下げてもよい。
ルポートメモリ３２を利用する。この発明は、しかしながら、トリプルポートメ
モリに限定されるものではない。たとえば、図３に示されるように、カッドポー
トメモリ３２′を用いることにより、そのメモリの第４のポート３２ｄに接続さ
れるたとえばハードウェア暗号化／解読エンジンなどのようなさらなるプロセッ
サ３４′をサポートしてもよい。このさらなるプロセッサは内部バス４０′に対
し必要とされる帯域幅を下げてもよい。
【００２７】 マルチポートメモリ７０を用いる知的バスインターフェイスの別の実施例は、
図４に示されるＳＣＩ−ＰＣＩブリッジ６０にある。このブリッジは、単一化さ
れたトランザクションバスとしてしばしば特徴付けられるＰＣＩバス６２と、分
割されたトランザクションネットワークとしてよく特徴付けられるＳＣＩバス６
４とをインターフェイスする。ＳＣＩインターフェイス６６にて受取られるＳＣ
Ｉパケットは先読みキャッシュ線であってもよく、したがって、とリプルポート
メモリ７０にある弾性バッファ内に記憶される必要があってもよい。さらに、こ
のブリッジは、トリプルポートメモリ７０とＰＣＩバス６２との間に結合される
ＰＣＩインターフェイス６８を含む。２つのデータバス６２および６４は非同期
で、つまり異なるデータ速度で動作してもよい。
図４に示されるＳＣＩ−ＰＣＩブリッジ６０にある。このブリッジは、単一化さ
れたトランザクションバスとしてしばしば特徴付けられるＰＣＩバス６２と、分
割されたトランザクションネットワークとしてよく特徴付けられるＳＣＩバス６
４とをインターフェイスする。ＳＣＩインターフェイス６６にて受取られるＳＣ
Ｉパケットは先読みキャッシュ線であってもよく、したがって、とリプルポート
メモリ７０にある弾性バッファ内に記憶される必要があってもよい。さらに、こ
のブリッジは、トリプルポートメモリ７０とＰＣＩバス６２との間に結合される
ＰＣＩインターフェイス６８を含む。２つのデータバス６２および６４は非同期
で、つまり異なるデータ速度で動作してもよい。
【００２８】 市場で入手可能なマルチポートメモリを用いながら、知的マルチポートメモリ
ブリッジ６０を市場において在庫がありすぐに入手可能な（ＣＯＴＳ）チップを
用いて実現し、したがって、より高価な特定用途向け集積回路（ＡＳＩＣ）設計
を回避してもよい。さらに、大量生産コストを低減するために、その設計のさま
ざまな論理部分を単一のＡＳＩＣに組合せてもよい。ＳＣＩ−ＰＣＩブリッジ６
０は、図４においては、チップデバイスではなくボードレベルのデバイスとして
示される。内部バス７２は、プロセッサ７４を、そのローカルメモリ７６と、た
とえばリードオンリメモリ（ＲＯＭ）のようなファームウェア７８と、トリプル
ポートメモリ７０とに接続する。このプロセッサはＣＯＴＳマイクロコントロー
ラである。このプロセッサは、初期化、構成および特別なサイクル、たとえば読
出−修正、書込−トランザクションなどのために、ローカルＰＣＩバスインター
フェイス６８に対し直接のアクセスを有する。さらに、直接ＰＣＩアクセスパス
を用いて、ローカルメモリ７６において反射メモリ領域を実現してもよい。この
プロセッサを用いて、ＳＣＩネットワークを用いながらすべての他のマッピング
された遠隔の反射メモリとともにこの反射メモリに対して同期プロトコルを実現
してもよい。この場合、ローカルＰＣＩホストはその反射ローカルメモリ７６か
ら直接読出を行ない得る。
ブリッジ６０を市場において在庫がありすぐに入手可能な（ＣＯＴＳ）チップを
用いて実現し、したがって、より高価な特定用途向け集積回路（ＡＳＩＣ）設計
を回避してもよい。さらに、大量生産コストを低減するために、その設計のさま
ざまな論理部分を単一のＡＳＩＣに組合せてもよい。ＳＣＩ−ＰＣＩブリッジ６
０は、図４においては、チップデバイスではなくボードレベルのデバイスとして
示される。内部バス７２は、プロセッサ７４を、そのローカルメモリ７６と、た
とえばリードオンリメモリ（ＲＯＭ）のようなファームウェア７８と、トリプル
ポートメモリ７０とに接続する。このプロセッサはＣＯＴＳマイクロコントロー
ラである。このプロセッサは、初期化、構成および特別なサイクル、たとえば読
出−修正、書込−トランザクションなどのために、ローカルＰＣＩバスインター
フェイス６８に対し直接のアクセスを有する。さらに、直接ＰＣＩアクセスパス
を用いて、ローカルメモリ７６において反射メモリ領域を実現してもよい。この
プロセッサを用いて、ＳＣＩネットワークを用いながらすべての他のマッピング
された遠隔の反射メモリとともにこの反射メモリに対して同期プロトコルを実現
してもよい。この場合、ローカルＰＣＩホストはその反射ローカルメモリ７６か
ら直接読出を行ない得る。
【００２９】 ＳＣＩインターフェイス６６およびＰＣＩインターフェイス６８の両方は、そ
れらがデータを送受することを可能にする同様の二重の機能を実現してもよい。
バスインターフェイス６０のマスタ機能は、そのインターフェイスにわたって所
与のデータパケットを送る能力である。ＳＣＩインターフェイス６６の場合、ト
リプルポートメモリ７０にあるデータパケットはネットワークに送られ、一方、
ＰＣＩインターフェイス６８の場合は、トリプルポートメモリにあるデータパケ
ットは特定されるＰＣＩアドレスにおいて読出または書込が行なわれる。
れらがデータを送受することを可能にする同様の二重の機能を実現してもよい。
バスインターフェイス６０のマスタ機能は、そのインターフェイスにわたって所
与のデータパケットを送る能力である。ＳＣＩインターフェイス６６の場合、ト
リプルポートメモリ７０にあるデータパケットはネットワークに送られ、一方、
ＰＣＩインターフェイス６８の場合は、トリプルポートメモリにあるデータパケ
ットは特定されるＰＣＩアドレスにおいて読出または書込が行なわれる。
【００３０】 ＳＣＩインターフェイス６６はデータを受取りそれを利用可能な弾性バッファ
に記憶する。当業者には容易に理解されるように、弾性バッファは空きバッファ
リストまたは可用性参照テーブルを用いて実現してもよい。どのようなバッファ
資源管理方法が選択されるかはこの発明にとっては重要ではない。さらに入来す
る要求は、空きバッファが全く利用可能でない場合には遮断される。さらに、所
与のパケットがプロセッサ７４によって処理される必要があるかまたはパス・ス
ルー論理ユニット８０によって処理される必要があるかを判断するため、ＳＣＩ
インターフェイスはデータを監視する。
に記憶する。当業者には容易に理解されるように、弾性バッファは空きバッファ
リストまたは可用性参照テーブルを用いて実現してもよい。どのようなバッファ
資源管理方法が選択されるかはこの発明にとっては重要ではない。さらに入来す
る要求は、空きバッファが全く利用可能でない場合には遮断される。さらに、所
与のパケットがプロセッサ７４によって処理される必要があるかまたはパス・ス
ルー論理ユニット８０によって処理される必要があるかを判断するため、ＳＣＩ
インターフェイスはデータを監視する。
【００３１】 ＰＣＩバス６２は単一化されたトランザクションバスであるため、ＰＣＩイン
ターフェイス６８はより複雑である。書込トランザクションの場合、そのデータ
は利用可能なバッファに記憶される。ＰＣＩデータバーストサイズが６４または
２５６バイトのブロックサイズを超える場合、複数の書込バーストが発生する。
書込バッファのすべてがいっぱいである場合、ＰＣＩインターフェイスは少なく
とも１つのバッファが空きになるまで再試行を出す。発生する各ＰＣＩデータバ
ーストごとに、ＰＣＩインターフェイス６８は、プロセッサ７４に対し、たとえ
ばメッセージ列のような既存の方法を用いながら、保留中の要求を通知する。次
いで、プロセッサは任意の必要な再フォーマット化およびアドレス翻訳を実行す
る。書込パケット処理が成功裏に完了した後、プロセッサは当該パケットをＳＣ
Ｉネットワークインターフェイスへ送るためにスケジューリングする。
ターフェイス６８はより複雑である。書込トランザクションの場合、そのデータ
は利用可能なバッファに記憶される。ＰＣＩデータバーストサイズが６４または
２５６バイトのブロックサイズを超える場合、複数の書込バーストが発生する。
書込バッファのすべてがいっぱいである場合、ＰＣＩインターフェイスは少なく
とも１つのバッファが空きになるまで再試行を出す。発生する各ＰＣＩデータバ
ーストごとに、ＰＣＩインターフェイス６８は、プロセッサ７４に対し、たとえ
ばメッセージ列のような既存の方法を用いながら、保留中の要求を通知する。次
いで、プロセッサは任意の必要な再フォーマット化およびアドレス翻訳を実行す
る。書込パケット処理が成功裏に完了した後、プロセッサは当該パケットをＳＣ
Ｉネットワークインターフェイスへ送るためにスケジューリングする。
【００３２】 ＰＣＩ読出トランザクションの場合、ローカルメモリ７６の一部である反射メ
モリ領域を特定の読出が選択するか否か、または透過読出が実行されることにな
るかどうかが、内部アドレスマップによって規定される。ローカル反射メモリ７
６へのアクセスに対し、ローカルバス７２が裁定されて適当な読出トランザクシ
ョンが実行される。透過読出の場合、その読出アドレスは読出要求としてトリプ
ルポートメモリ７０に書込まれ、プロセッサは通知を受ける。プロセッサは、要
求される読出データがローカルキャッシュの任意のものにおいて利用可能である
かどうかを判断するために確認を行なう。要求されるデータがキャッシングされ
ない場合、適当なＳＣＩ読出要求が発生される。所与の属性が先読みキャッシン
グを許可する場合、６４または２５６バイトの読出トランザクションが発生され
、その要求されるワードを通達する。１ワードの代わりに６４バイトを読出すた
めの付帯コストは小さなものである。
モリ領域を特定の読出が選択するか否か、または透過読出が実行されることにな
るかどうかが、内部アドレスマップによって規定される。ローカル反射メモリ７
６へのアクセスに対し、ローカルバス７２が裁定されて適当な読出トランザクシ
ョンが実行される。透過読出の場合、その読出アドレスは読出要求としてトリプ
ルポートメモリ７０に書込まれ、プロセッサは通知を受ける。プロセッサは、要
求される読出データがローカルキャッシュの任意のものにおいて利用可能である
かどうかを判断するために確認を行なう。要求されるデータがキャッシングされ
ない場合、適当なＳＣＩ読出要求が発生される。所与の属性が先読みキャッシン
グを許可する場合、６４または２５６バイトの読出トランザクションが発生され
、その要求されるワードを通達する。１ワードの代わりに６４バイトを読出すた
めの付帯コストは小さなものである。
【００３３】 このアーキテクチャを実現する２つのキャッシュ層があってもよい。第１のキ
ャッシュ層はトリプルポートメモリ７０である。隣接するアドレスへのさらなる
読出トランザクションは、第１のＳＣＩ読出が完了されるとただちに全うされ得
る。第２のキャッシュ層はローカルメモリ７６において実現される。トリプルポ
ートメモリ７０からの読出データパケットがパージ処理される前、その完了され
た読出トランザクションの後、プロセッサ７４は、それを、２次キャッシュとし
て働くローカルメモリ７６のうち予約される領域にコピーしてもよい。このキャ
ッシュ線へのさらなる読出トランザクションの場合、局所的にキャッシングされ
るデータは、あたかも遠隔モードから受取られたかのように、しかしながらより
少ないレイテンシで、コピーし戻され得る。トリプルポートメモリ７０とローカ
ルメモリ７６との間のコピートランザクションは、当業界において公知のように
、フライ・バイのトランザクションとして実行され、１データワードにつきわず
か１クロックしか要しない。トリプルポートメモリ７０にある各有効読出データ
バッファはキャッシュタグエントリによって対応されるが、これは、ＰＣＩ読出
インタフェース６８が、プロセッサの介入なくキャッシュ線の可用性および場所
を判断することを可能にするものである。
ャッシュ層はトリプルポートメモリ７０である。隣接するアドレスへのさらなる
読出トランザクションは、第１のＳＣＩ読出が完了されるとただちに全うされ得
る。第２のキャッシュ層はローカルメモリ７６において実現される。トリプルポ
ートメモリ７０からの読出データパケットがパージ処理される前、その完了され
た読出トランザクションの後、プロセッサ７４は、それを、２次キャッシュとし
て働くローカルメモリ７６のうち予約される領域にコピーしてもよい。このキャ
ッシュ線へのさらなる読出トランザクションの場合、局所的にキャッシングされ
るデータは、あたかも遠隔モードから受取られたかのように、しかしながらより
少ないレイテンシで、コピーし戻され得る。トリプルポートメモリ７０とローカ
ルメモリ７６との間のコピートランザクションは、当業界において公知のように
、フライ・バイのトランザクションとして実行され、１データワードにつきわず
か１クロックしか要しない。トリプルポートメモリ７０にある各有効読出データ
バッファはキャッシュタグエントリによって対応されるが、これは、ＰＣＩ読出
インタフェース６８が、プロセッサの介入なくキャッシュ線の可用性および場所
を判断することを可能にするものである。
【００３４】 反射メモリ領域への書込トランザクションはＳＣＩアドレスドメインへの書込
と同様に扱われる。プロセッサ７４は、書込データを反射メモリにコピーし、適
当なＳＣＩ書込トランザクションを発生させて、他のすべてのリンクされる反射
メモリセグメントを更新する。反射メモリのサブアドレスへの入来するＳＣＩ書
込は適当な反射メモリ領域にコピーされる。
と同様に扱われる。プロセッサ７４は、書込データを反射メモリにコピーし、適
当なＳＣＩ書込トランザクションを発生させて、他のすべてのリンクされる反射
メモリセグメントを更新する。反射メモリのサブアドレスへの入来するＳＣＩ書
込は適当な反射メモリ領域にコピーされる。
【００３５】 プロセッサ７４を些細なデータパケットの処理から解放するために、プロセッ
サ７４は、ＳＣＩインタフェース６６を、特定のデータパケットタイプをパス・
スルー論理ユニット８０に送るように構成し得る。たとえば、投稿される書込応
答成功メッセージは、トリプルポートメモリ７０内の適当なバッファ資源を解放
するのみで、プロセッサによる処理を必要としない。このパス・スルー論理ユニ
ットの別の特徴は、ストリーム状のブロックデータを処理する能力である。たと
えば非同期の映像データのように、再フォーマット化を必要としない、データの
、長いＤＭＡバーストの場合、基本的なＤＭＡバッファタイプ（典型的には６４
または２５６バイトブロック）をＰＣＩインタフェース６８に直接送ってもよい
。パス・スルー論理ユニット８０はＰＣＩインタフェース６８の適当なキーアド
レスに対して書込を行ない、適当なＰＣＩバーストをトリガする。プロセッサ７
４は、どのパケットがパス・スルー論理ユニット８０によって送られるかを制御
する。この送り選択は、パケットのタイプ、ソースアドレス、およびＳＣＩサブ
アドレスに依存する。複数の同時データストリームが存在し、それらのうちいく
つかはプロセッサをバイパスし、それらのうち他のものはプロセッサによって処
理されてもよい。
サ７４は、ＳＣＩインタフェース６６を、特定のデータパケットタイプをパス・
スルー論理ユニット８０に送るように構成し得る。たとえば、投稿される書込応
答成功メッセージは、トリプルポートメモリ７０内の適当なバッファ資源を解放
するのみで、プロセッサによる処理を必要としない。このパス・スルー論理ユニ
ットの別の特徴は、ストリーム状のブロックデータを処理する能力である。たと
えば非同期の映像データのように、再フォーマット化を必要としない、データの
、長いＤＭＡバーストの場合、基本的なＤＭＡバッファタイプ（典型的には６４
または２５６バイトブロック）をＰＣＩインタフェース６８に直接送ってもよい
。パス・スルー論理ユニット８０はＰＣＩインタフェース６８の適当なキーアド
レスに対して書込を行ない、適当なＰＣＩバーストをトリガする。プロセッサ７
４は、どのパケットがパス・スルー論理ユニット８０によって送られるかを制御
する。この送り選択は、パケットのタイプ、ソースアドレス、およびＳＣＩサブ
アドレスに依存する。複数の同時データストリームが存在し、それらのうちいく
つかはプロセッサをバイパスし、それらのうち他のものはプロセッサによって処
理されてもよい。
【００３６】 ＳＣＩサブアドレスの関連部分はＳＣＩスレーブインタフェース６６によって
検査され、ＰＣＩマスタインタフェース６８に送られる。適切にフォーマットさ
れたアドレス翻訳テーブルがトリプルポートメモリに記憶されると仮定する場合
、ＰＣＩマスタインタフェース６８はＳＣＩ−ＰＣＩアドレス翻訳をオンザフラ
イで実行してもよい。
検査され、ＰＣＩマスタインタフェース６８に送られる。適切にフォーマットさ
れたアドレス翻訳テーブルがトリプルポートメモリに記憶されると仮定する場合
、ＰＣＩマスタインタフェース６８はＳＣＩ−ＰＣＩアドレス翻訳をオンザフラ
イで実行してもよい。
【００３７】 ＳＣＩ−ＰＣＩのフライ・バイのアドレス翻訳法を図５〜図７に示す。この方
法はＰＣＩ−ＳＣＩアドレス翻訳を実行するようにされてもよい。ＳＣＩ要求ア
ドレス１００のうち関連の上位ビットは図４のＳＣＩインタフェース６６によっ
て検査される一方で、そのアドレスは利用可能なバッファスロット１０２にある
定義された静的サブアドレスに書込まれる。ＳＣＩソースＩＤを用いて異なるＳ
ＣＩホストに対する異なるアドレスマップまたは権限を定義してもよい。図５に
示されるすべてのアドレスビットを用いる必要はない。トリプルポートメモリ７
０のＰＣＩポートは独立したアドレスバスを伴う２つのデータワードとして実現
されてもよいが、これは図５においてはアドレスドメインＡおよびＢとして示さ
れている。アドレスドメインＡはホストシステムのページサイズと等価であるが
、これは典型的には４Ｋバイトであり、したがって１２のアドレス指定用ビット
を必要とする。ＰＣＩインタフェース６８におけるアドレス段階中において、ア
ドレスドメインＡ １０４はページのサブアドレスを保持するが、これは通過さ
せられるものである。ドメインＡのアドレスビットは、トリプルポートメモリ７
０において、受け手側アドレス１０２の基底アドレスにそのアドレスワードの適
当な静的バッファオフセットを加えたものによって定義される場所から読出され
る。アドレスドメインＢ １０６は、翻訳されたアドレスにアクセスオプション
１０８、たとえば読出専用属性などを加えたものを保持する。読取専用領域への
書込のような違法アクセスの場合、そのトランザクションは終結され、アドレス
専用段階をもたらす結果となる。アドレス部分１０６はアドレス翻訳テーブルエ
ントリ１１０から読出される。それは、アドレス翻訳テーブルの基底アドレスに
アドレス翻訳指標１１２を加えたものによって定義されるが、これはＳＣＩスレ
ーブインタフェース６６によって検査されるものである。その新しいアドレスは
トリプルポートメモリ７０の異なる部分を同時にアドレス指定することによって
アセンブルされるが、それは、適当なバッファアドレスおよびアドレス翻訳指標
の、送られた事前の知識を用いて行なわれる。マルチポートメモリＰＣＩバスの
２つのサブワードは、典型的なマルチポートメモリが１ポートにつき８または１
６ビットの幅にて利用可能であることを考慮すれば、容易に実現される。したが
って、３２ビットのＰＣＩデータバスが複数のマルチポートメモリチップからア
センブルされ得る。したがって、所与のポートのすべてのアドレスビットを併せ
てバス化しないことによって、複数の個々にアドレス指定可能なデータのサブワ
ードが創出され、それらを用いることにより、翻訳されたアドレスをコンパイル
し得る。
法はＰＣＩ−ＳＣＩアドレス翻訳を実行するようにされてもよい。ＳＣＩ要求ア
ドレス１００のうち関連の上位ビットは図４のＳＣＩインタフェース６６によっ
て検査される一方で、そのアドレスは利用可能なバッファスロット１０２にある
定義された静的サブアドレスに書込まれる。ＳＣＩソースＩＤを用いて異なるＳ
ＣＩホストに対する異なるアドレスマップまたは権限を定義してもよい。図５に
示されるすべてのアドレスビットを用いる必要はない。トリプルポートメモリ７
０のＰＣＩポートは独立したアドレスバスを伴う２つのデータワードとして実現
されてもよいが、これは図５においてはアドレスドメインＡおよびＢとして示さ
れている。アドレスドメインＡはホストシステムのページサイズと等価であるが
、これは典型的には４Ｋバイトであり、したがって１２のアドレス指定用ビット
を必要とする。ＰＣＩインタフェース６８におけるアドレス段階中において、ア
ドレスドメインＡ １０４はページのサブアドレスを保持するが、これは通過さ
せられるものである。ドメインＡのアドレスビットは、トリプルポートメモリ７
０において、受け手側アドレス１０２の基底アドレスにそのアドレスワードの適
当な静的バッファオフセットを加えたものによって定義される場所から読出され
る。アドレスドメインＢ １０６は、翻訳されたアドレスにアクセスオプション
１０８、たとえば読出専用属性などを加えたものを保持する。読取専用領域への
書込のような違法アクセスの場合、そのトランザクションは終結され、アドレス
専用段階をもたらす結果となる。アドレス部分１０６はアドレス翻訳テーブルエ
ントリ１１０から読出される。それは、アドレス翻訳テーブルの基底アドレスに
アドレス翻訳指標１１２を加えたものによって定義されるが、これはＳＣＩスレ
ーブインタフェース６６によって検査されるものである。その新しいアドレスは
トリプルポートメモリ７０の異なる部分を同時にアドレス指定することによって
アセンブルされるが、それは、適当なバッファアドレスおよびアドレス翻訳指標
の、送られた事前の知識を用いて行なわれる。マルチポートメモリＰＣＩバスの
２つのサブワードは、典型的なマルチポートメモリが１ポートにつき８または１
６ビットの幅にて利用可能であることを考慮すれば、容易に実現される。したが
って、３２ビットのＰＣＩデータバスが複数のマルチポートメモリチップからア
センブルされ得る。したがって、所与のポートのすべてのアドレスビットを併せ
てバス化しないことによって、複数の個々にアドレス指定可能なデータのサブワ
ードが創出され、それらを用いることにより、翻訳されたアドレスをコンパイル
し得る。
【００３８】 外部ＬＵＴを伴うフライ・バイのアドレス翻訳法のさらに詳細な記載を図６に
示す。６４ビットのＳＣＩアドレス１００と３２ビットのＰＣＩアドレス１１４
とが、各破線領域が４ビットを表現する状態で尺度決めするように描かれている
。当然のことながら、他のアドレスビット幅も可能であり、この発明は６４ビッ
トのＳＣＩアドレスおよび３２ビットのＰＣＩアドレスに限定されるものではな
い。
示す。６４ビットのＳＣＩアドレス１００と３２ビットのＰＣＩアドレス１１４
とが、各破線領域が４ビットを表現する状態で尺度決めするように描かれている
。当然のことながら、他のアドレスビット幅も可能であり、この発明は６４ビッ
トのＳＣＩアドレスおよび３２ビットのＰＣＩアドレスに限定されるものではな
い。
【００３９】 ＳＣＩインタフェース６６は、入来するＳＣＩ要求をマルチポートメモリ７０
にあるその適当なスロット１０２にコピーする一方で、さらに、その入来要求の
アドレスビットを検査する。この例では、ＳＣＩアドレスビット４８、４３〜４
２および２１〜１６を用いて９ビットの指標１１２を１６ビットのＳＣＩからＰ
ＣＩへの参照テーブルに形成する。このＳＣＩからＰＣＩへの参照テーブル指標
は３つのフィールドからコンパイルされる。第１の指標ビットはＳＣＩソースＩ
Ｄの最下位ビットである。このビットは、ＳＣＩ要求者の２つのグループの間に
おける、それらのアクセス権限およびウインドウに関する差異を与える。次の２
つの指標ビット（ＳＣＩアドレスビット４３〜４２）は、サイズが４ＭＢまでの
、４つまでの同時ウインドウを可能にするよう用いられる。最下位の６つの指標
ビットは所与のウインドウにおいて６４ページまでを定義する。この実施例では
、パス・スルー論理装置８０が要求を受入れそれをＰＣＩインタフェース６８に
送るよう、ＳＣＩサブアドレスビット４７〜４４は０であることを要求されるこ
とに注目されたい。
にあるその適当なスロット１０２にコピーする一方で、さらに、その入来要求の
アドレスビットを検査する。この例では、ＳＣＩアドレスビット４８、４３〜４
２および２１〜１６を用いて９ビットの指標１１２を１６ビットのＳＣＩからＰ
ＣＩへの参照テーブルに形成する。このＳＣＩからＰＣＩへの参照テーブル指標
は３つのフィールドからコンパイルされる。第１の指標ビットはＳＣＩソースＩ
Ｄの最下位ビットである。このビットは、ＳＣＩ要求者の２つのグループの間に
おける、それらのアクセス権限およびウインドウに関する差異を与える。次の２
つの指標ビット（ＳＣＩアドレスビット４３〜４２）は、サイズが４ＭＢまでの
、４つまでの同時ウインドウを可能にするよう用いられる。最下位の６つの指標
ビットは所与のウインドウにおいて６４ページまでを定義する。この実施例では
、パス・スルー論理装置８０が要求を受入れそれをＰＣＩインタフェース６８に
送るよう、ＳＣＩサブアドレスビット４７〜４４は０であることを要求されるこ
とに注目されたい。
【００４０】 参照テーブルからの上位２ビットは２ビットの制御フィールド１１６を定義す
る。この制御フィールド１１６の第１のビットは書込防止ビットとして用いられ
、第２のビットはＰＣＩインタフェース６８のバイトスワップエンジンを制御す
るよう用いられる。この特徴によって、ページ単位のエンディアネス（endianes
s）変換が可能となる。参照テーブルからの残りの１４ビットはＰＣＩマスタア ドレスのビット１６〜２９を形成する。上位２つのＰＣＩアドレスビットはＣＳ
Ｒレジスタによって定義され、ＰＣＩマスタ基底アドレスを定義する。これによ
り、１ＧＢのＰＣＩアドレスウインドウが認められる。ＳＣＩからＰＣＩへのＬ
ＵＴはどのようなメモリサイズであってもよい。５１２のアドレス翻訳エントリ
が十分でない場合には、より大きなメモリを用いることによってより大きなＬＵ
Ｔ指標１１２を可能にし得る。
る。この制御フィールド１１６の第１のビットは書込防止ビットとして用いられ
、第２のビットはＰＣＩインタフェース６８のバイトスワップエンジンを制御す
るよう用いられる。この特徴によって、ページ単位のエンディアネス（endianes
s）変換が可能となる。参照テーブルからの残りの１４ビットはＰＣＩマスタア ドレスのビット１６〜２９を形成する。上位２つのＰＣＩアドレスビットはＣＳ
Ｒレジスタによって定義され、ＰＣＩマスタ基底アドレスを定義する。これによ
り、１ＧＢのＰＣＩアドレスウインドウが認められる。ＳＣＩからＰＣＩへのＬ
ＵＴはどのようなメモリサイズであってもよい。５１２のアドレス翻訳エントリ
が十分でない場合には、より大きなメモリを用いることによってより大きなＬＵ
Ｔ指標１１２を可能にし得る。
【００４１】 ＳＣＩアドレスは、常に、トリプルポートメモリ７０にある適当な入力バッフ
ァの特定のサブアドレスに書込まれる。したがって、トリプルポートメモリのア
ドレス指定を、そのデータ出力がこのアドレスワードを駆動するように行なうこ
とが可能である。この場合、そのメモリの下位１６ビットに対応する出力可能化
信号のみが可能化され、一方、上位１６ビットはＳＣＩからＰＣＩへのＬＵＴに
よって同時に供給される。ＰＣＩマスタシーケンサによって適当なアドレスがＬ
ＵＴ指標１１２から発生されるが、これはパス・スルー論理ユニット８０を用い
てそれに送られたものである。
ァの特定のサブアドレスに書込まれる。したがって、トリプルポートメモリのア
ドレス指定を、そのデータ出力がこのアドレスワードを駆動するように行なうこ
とが可能である。この場合、そのメモリの下位１６ビットに対応する出力可能化
信号のみが可能化され、一方、上位１６ビットはＳＣＩからＰＣＩへのＬＵＴに
よって同時に供給される。ＰＣＩマスタシーケンサによって適当なアドレスがＬ
ＵＴ指標１１２から発生されるが、これはパス・スルー論理ユニット８０を用い
てそれに送られたものである。
【００４２】 外部参照テーブルメモリはトリプルポートメモリ７０の一部をその参照テーブ
ル用に予約することによってそのトリプルポートメモリに吸収され得る。上記の
場合への唯一の変更は、トリプルポートメモリのＰＣＩポートがその最上位およ
び最下位１６ビットポートの独立したアドレス指定を可能にしなければならない
という点である。この場合、ＰＣＩローカルメモリポートは、２つの独立したア
ドレスバスを有するが、１つの制御バスを有する。
ル用に予約することによってそのトリプルポートメモリに吸収され得る。上記の
場合への唯一の変更は、トリプルポートメモリのＰＣＩポートがその最上位およ
び最下位１６ビットポートの独立したアドレス指定を可能にしなければならない
という点である。この場合、ＰＣＩローカルメモリポートは、２つの独立したア
ドレスバスを有するが、１つの制御バスを有する。
【００４３】 内部ＬＵＴおよびタグ比較を伴うフライ・バイのアドレス翻訳法の記載を図７
に示す。このアドレス翻訳法は、使用されるオペレーティングシステムのページ
サイズによって駆動される。典型的なページサイズは４Ｋバイトである。小さな
ページサイズおよび小さなマルチポートメモリ７０にて利用可能な限られた数の
アドレス翻訳エントリを仮定する場合、マルチポートメモリ７０に記憶されるエ
ントリはアドレス翻訳キャッシュエントリとして実現される。先と同様、ＳＣＩ
アドレスのうち選択されるビットを検査し利用して参照テーブル指標１１２を構
築する。しかしながら、アドレス翻訳エントリ（ＡＴＥ）１０８は３２ビット幅
であり、その一部は、そのエントリが有効であるよう適当なＳＣＩターゲットア
ドレスビット１２０と一致することを必要とするＡＴＥキャッシュタグ１１８を
定義する。これらＳＣＩターゲットアドレスビット１２０はアドレス翻訳指標フ
ィールド１１２と同様の態様にてＳＣＩインタフェース６６により検査されＰＣ
Ｉインタフェース６８に送られ得る。さらに、それらはマルチポートメモリ７０
のＰＣＩポートから読出され得る。
に示す。このアドレス翻訳法は、使用されるオペレーティングシステムのページ
サイズによって駆動される。典型的なページサイズは４Ｋバイトである。小さな
ページサイズおよび小さなマルチポートメモリ７０にて利用可能な限られた数の
アドレス翻訳エントリを仮定する場合、マルチポートメモリ７０に記憶されるエ
ントリはアドレス翻訳キャッシュエントリとして実現される。先と同様、ＳＣＩ
アドレスのうち選択されるビットを検査し利用して参照テーブル指標１１２を構
築する。しかしながら、アドレス翻訳エントリ（ＡＴＥ）１０８は３２ビット幅
であり、その一部は、そのエントリが有効であるよう適当なＳＣＩターゲットア
ドレスビット１２０と一致することを必要とするＡＴＥキャッシュタグ１１８を
定義する。これらＳＣＩターゲットアドレスビット１２０はアドレス翻訳指標フ
ィールド１１２と同様の態様にてＳＣＩインタフェース６６により検査されＰＣ
Ｉインタフェース６８に送られ得る。さらに、それらはマルチポートメモリ７０
のＰＣＩポートから読出され得る。
【００４４】 次いで、最終のＰＣＩアドレスが、入来するバッファスロットＳＣＩターゲッ
トアドレスオフセットのデータビット０〜１１および適当な一致するアドレス翻
訳エントリのビット１２〜３１からコンパイルされる。これは、アドレスタグが
比較されるＡＴＥの読出に続くサイクル中に行なわれる。ＰＣＩアドレス段階中
、マルチポートメモリ７０の第２の８ビットポート（Ｄ８−１５）は不能化され
、ＰＣＩインタフェース６８は先に読出された／検査されたアドレスビットを適
宜駆動する。
トアドレスオフセットのデータビット０〜１１および適当な一致するアドレス翻
訳エントリのビット１２〜３１からコンパイルされる。これは、アドレスタグが
比較されるＡＴＥの読出に続くサイクル中に行なわれる。ＰＣＩアドレス段階中
、マルチポートメモリ７０の第２の８ビットポート（Ｄ８−１５）は不能化され
、ＰＣＩインタフェース６８は先に読出された／検査されたアドレスビットを適
宜駆動する。
【００４５】 ＰＣＩからＳＣＩへのアドレス翻訳も同様に実現されることに注目されたい。
さらに、より複雑な実施例では、１つのデータポートが複数のアドレスバスを有
してもよい。そのような実現例によって上記の方法が拡張される。
さらに、より複雑な実施例では、１つのデータポートが複数のアドレスバスを有
してもよい。そのような実現例によって上記の方法が拡張される。
【００４６】 上記の方法の場合マイクロコントローラ７４またはＰＣＩローカルバス６２か
ら見たトリプルポートメモリ７０のメモリマップは、下の表１に従って実現され
てもよい。
ら見たトリプルポートメモリ７０のメモリマップは、下の表１に従って実現され
てもよい。
【００４７】
【表１】
【００４８】 現在利用可能な最も単純なマルチポートメモリはデュアルポートメモリまたは
カッドポートメモリのいずれかである。３つのデュアルポートメモリを用いてト
リプルポートメモリを実現することも可能であるが、図８に示されるように、カ
ッドポートメモリ１３０を用いれば、トリプルポートメモリ７０を構築するのに
わずか１つのメモリチップしか必要としない。カッドポートメモリは４つの８ビ
ットデータバスを有する。したがって、４つのチップを組合せることにより３２
ビットバスを形成する必要がある。ＳＣＩ後置バスインタフェースは典型的には
６４ビット幅である。８つの８ビットマルチポートメモリを用いて６４ビットバ
スを構築することを回避するために、２つのデータポートを組合せることにより
６４ビットバスを形成し得る。この統合された６４ビットバスの最下位アドレス
ビットはある固定されたレベルに結びつけられる（ポート２に対してロウ、およ
びポート３に対してハイ）。どのアドレスビットがどのレベルに結びつけられる
かは、ＩＯＰバスインタフェースのエンディアネス性質およびデータバスＢの組
織に依存する。６４ビットの書込トランザクションが実行される場合、カッドポ
ートメモリは、同一のタイミングで２つの隣接するメモリ位置への２つのポート
での２つの同時の書込要求を認識する。このことは、この発明のインタフェース
がさまざまなバス幅に対応し得、しかも特別に設計されるチップを必要としない
ということを表している。マルチポートメモリのすべてのポートは非同期で動作
して、各ポートにおける独立したクロックドメインを可能にする。カッドポート
メモリの他の利用例では、第４のポートをさらなるネットワークポートとして用
いるか、または、１つのプロセッサ７４が非効率的であるとわかった場合には第
２のプロセッサ７４´の追加を可能にする。
カッドポートメモリのいずれかである。３つのデュアルポートメモリを用いてト
リプルポートメモリを実現することも可能であるが、図８に示されるように、カ
ッドポートメモリ１３０を用いれば、トリプルポートメモリ７０を構築するのに
わずか１つのメモリチップしか必要としない。カッドポートメモリは４つの８ビ
ットデータバスを有する。したがって、４つのチップを組合せることにより３２
ビットバスを形成する必要がある。ＳＣＩ後置バスインタフェースは典型的には
６４ビット幅である。８つの８ビットマルチポートメモリを用いて６４ビットバ
スを構築することを回避するために、２つのデータポートを組合せることにより
６４ビットバスを形成し得る。この統合された６４ビットバスの最下位アドレス
ビットはある固定されたレベルに結びつけられる（ポート２に対してロウ、およ
びポート３に対してハイ）。どのアドレスビットがどのレベルに結びつけられる
かは、ＩＯＰバスインタフェースのエンディアネス性質およびデータバスＢの組
織に依存する。６４ビットの書込トランザクションが実行される場合、カッドポ
ートメモリは、同一のタイミングで２つの隣接するメモリ位置への２つのポート
での２つの同時の書込要求を認識する。このことは、この発明のインタフェース
がさまざまなバス幅に対応し得、しかも特別に設計されるチップを必要としない
ということを表している。マルチポートメモリのすべてのポートは非同期で動作
して、各ポートにおける独立したクロックドメインを可能にする。カッドポート
メモリの他の利用例では、第４のポートをさらなるネットワークポートとして用
いるか、または、１つのプロセッサ７４が非効率的であるとわかった場合には第
２のプロセッサ７４´の追加を可能にする。
【００４９】 カッドポートメモリ１３０を用いるトリプルポートメモリ７０の構成を図９に
てより詳細に示す。ブリンクアドレスバスは１１ビット幅であるが、これは、そ
の最下位アドレスピンがそれぞれＧＮＤまたはＶＣＣに結びつけられるからであ
る（関係するバスのエンディアネスに依存するすべてのチップに対し、Ａ２（０
）＜＝‘０’、Ａ３（０）＜＝‘１’またはその逆）。ＰＣＩローカルバスチッ
プＢ１はＤ８〜Ｄ１５を駆動するチップとは非対称であるが、それによってパス
・スルーのアドレスの一部および一部のＡＴＥアドレスビットが制約される。出
力可能化信号およびおそらくはアドレスバスの他のグループ分けも特定のフライ
・バイのアドレス翻訳スキームに依っては明らかに可能である。
てより詳細に示す。ブリンクアドレスバスは１１ビット幅であるが、これは、そ
の最下位アドレスピンがそれぞれＧＮＤまたはＶＣＣに結びつけられるからであ
る（関係するバスのエンディアネスに依存するすべてのチップに対し、Ａ２（０
）＜＝‘０’、Ａ３（０）＜＝‘１’またはその逆）。ＰＣＩローカルバスチッ
プＢ１はＤ８〜Ｄ１５を駆動するチップとは非対称であるが、それによってパス
・スルーのアドレスの一部および一部のＡＴＥアドレスビットが制約される。出
力可能化信号およびおそらくはアドレスバスの他のグループ分けも特定のフライ
・バイのアドレス翻訳スキームに依っては明らかに可能である。
【００５０】 図１０はこの発明に従うカッドポートメモリ１６２に基づく知的ネットワーク
ルータ６０のアーキテクチャを示す。この選択された例は、たとえば、１５５Ｍ
ビットのＡＴＭリンク１６４に２つの独立した１００メガビットのイーサネット
ＬＡＮリンク１６６、１６８を加えたものを実現するＬＡＮ／ＷＡＮ防火壁であ
る。これは、パス・スルー論理装置１７０を用いてイーサネットブリッジとして
も機能し得る。プロセッサ１７２は、先の実施例にあるように、ローカルメモリ
１７４とファームウェアＲＯＭ１７６とによってサポートされ、内部バス１８４
を用いて構成および制御のためすべてのネットワークポートに対しアクセスを有
する。すべてのＡＴＭトラフィックはカッドポートメモリ１６２を介して経路づ
けられるが、すべての防火壁機能およびＬＡＮ／ＷＡＮプロトコル変換はプロセ
ッサ１７２によって実行される。図１０に示されるネットワークインタフェース
１７８、１８０および１８２は考えられ得るデータバス構成の例である。この発
明は、しかしながら、いかなる特定のプロトコルまたはネットワーク基準にも限
定されない。
ルータ６０のアーキテクチャを示す。この選択された例は、たとえば、１５５Ｍ
ビットのＡＴＭリンク１６４に２つの独立した１００メガビットのイーサネット
ＬＡＮリンク１６６、１６８を加えたものを実現するＬＡＮ／ＷＡＮ防火壁であ
る。これは、パス・スルー論理装置１７０を用いてイーサネットブリッジとして
も機能し得る。プロセッサ１７２は、先の実施例にあるように、ローカルメモリ
１７４とファームウェアＲＯＭ１７６とによってサポートされ、内部バス１８４
を用いて構成および制御のためすべてのネットワークポートに対しアクセスを有
する。すべてのＡＴＭトラフィックはカッドポートメモリ１６２を介して経路づ
けられるが、すべての防火壁機能およびＬＡＮ／ＷＡＮプロトコル変換はプロセ
ッサ１７２によって実行される。図１０に示されるネットワークインタフェース
１７８、１８０および１８２は考えられ得るデータバス構成の例である。この発
明は、しかしながら、いかなる特定のプロトコルまたはネットワーク基準にも限
定されない。
【００５１】 上記はこの発明の特定の実施例を参照しているが、当業者ならば、これらは例
示にすぎず、これら実施例をこの発明の権利から逸脱することなく変更し得、こ
の発明の範囲は前掲の特許請求の範囲によって規定されることが理解されるであ
ろう。
示にすぎず、これら実施例をこの発明の権利から逸脱することなく変更し得、こ
の発明の範囲は前掲の特許請求の範囲によって規定されることが理解されるであ
ろう。
【図１】 先行技術の知的Ｉ／Ｏプロセッサの単純化されたブロック図であ
る。
る。
【図２】 この発明に従う、２つのＰＣＩバス間にて動作するためにトリプ
ルポートメモリを有する知的データバスインタフェースの第１の実施例のブロッ
ク図である。
ルポートメモリを有する知的データバスインタフェースの第１の実施例のブロッ
ク図である。
【図３】 この発明に従う、第１のネットワークバスと第２のネットワーク
バーストの間で動作するためにカッドポートメモリおよび２つのプロセッサを有
する知的データバスインタフェースの第２の実施例のブロック図である。
バーストの間で動作するためにカッドポートメモリおよび２つのプロセッサを有
する知的データバスインタフェースの第２の実施例のブロック図である。
【図４】 この発明に従う、ＰＣＩバスとＳＣＩバスとの間で動作する知的
データバスインタフェースの第３の実施例のブロック図である。
データバスインタフェースの第３の実施例のブロック図である。
【図５】 ＳＣＩバスおよびＰＣＩバスのアドレスドメイン間でアドレスを
変換するためにアドレス翻訳テーブルを用いる、図４のバスインタフェースとと
もに用いられるフライ・バイのアドレス翻訳法の概略図である。
変換するためにアドレス翻訳テーブルを用いる、図４のバスインタフェースとと
もに用いられるフライ・バイのアドレス翻訳法の概略図である。
【図６】 図５のフライ・バイのアドレス翻訳法に従う、６４ビットのＳＣ
Ｉアドレスを３２ビットのＰＣＩアドレスに変換するための方法のデータフロー
図である。
Ｉアドレスを３２ビットのＰＣＩアドレスに変換するための方法のデータフロー
図である。
【図７】 図５のフライ・バイのアドレス翻訳法に従う、６４ビットのＳＣ
Ｉアドレスを３２ビットのＰＣＩアドレスに変換するための別の方法のデータフ
ロー図である。
Ｉアドレスを３２ビットのＰＣＩアドレスに変換するための別の方法のデータフ
ロー図である。
【図８】 ２つのｎビット幅のデータバスと１つの２ｎビット幅のデータバ
スとを有する、この発明に従う、カッドポートメモリから形成されるトリプルポ
ートメモリの概略図である。
スとを有する、この発明に従う、カッドポートメモリから形成されるトリプルポ
ートメモリの概略図である。
【図９】 ３２ビットのＰＣＩバスと６４ビットのＳＣＩバスとを有する、
図８のトリプルポートメモリに従う、トリプルポートメモリを形成するよう構成
されるカッドポートメモリの概略図である。
図８のトリプルポートメモリに従う、トリプルポートメモリを形成するよう構成
されるカッドポートメモリの概略図である。
【図１０】 ２つのイーサネットネットワークとＡＴＭネットワークとの間
においてインタフェースを行うための、この発明のカッドポートメモリに基づく
知的ネットワークルータのブロック図である。
においてインタフェースを行うための、この発明のカッドポートメモリに基づく
知的ネットワークルータのブロック図である。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ) ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ， ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，Ｄ Ｋ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＨＵ，ＩＬ ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ， ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，Ｍ Ｋ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ， ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，Ｚ Ｗ (72)発明者 リンデンシュトルト，フォルカー ドイツ連邦共和国、デー−69120 ハイデ ルベルク、シュレーデルシュトラーセ、 90、ユニバーシティ・ハイデルベルク、イ ンスティテュート・フォー・ハイ・エナジ ー・フィジックス、レーアシュトゥール・ フォー・ハードウェア・インフォルマーテ ィク Ｆターム(参考） 5B014 EB01 GC07 GC24 GC27 GC36 GD14 GD19 GD23 GD33 GD45 HB05 HB14 5B061 BA03 DD01 DD11 FF04 FF05 FF13 GG14 PP05 5K034 FF12 HH42 HH61
Claims (29)
- 【請求項１】 複数のデータ記憶セルと、複数のデータ記憶セルにおいてデ
ータを同時に非同期で書込み読出すよう構成される少なくとも３つの独立した双
方向データポートとを有するマルチポートメモリと、 双方向データポートのうち第１のポートを第１の双方向データバスに結合する
ための第１の手段と、 双方向データポートのうち第２のポートを第２の双方向データバスに結合する
ための第２の手段と、 双方向データポートのうち第３のポートに結合され、複数のデータ記憶セルに
おけるデータで動作するプロセッサとを含む、インタフェース装置。 - 【請求項２】 第１のデータバスはｎデータビットを用い、 第２のデータバスはｍデータビットを用い、ｍはｎより大きく、 マルチポートメモリはカッドポートメモリを用いるトリプルポートメモリであ
り、カッドポートメモリは、その４つのポートのうちの１つが第１のデータバス
用に構成され、その４つのポートのうち２つが第２のバスデータバス用に構成さ
れて、より幅の広いｍビットデータアドレスをサポートする、請求項１に規定さ
れるインタフェース装置。 - 【請求項３】 第１の結合手段は、第１の双方向データバスと第１の双方向
データポートとの間に結合され、複数のデータ記憶セルからデータを非同期で書
込みおよび読出すための第１のデータバスインタフェースユニットを含み、 第２の結合手段は、第２の双方向データバスと第２の双方向データポートとの
間に結合され、複数のデータ記憶セルから非同期でデータを書込みおよび読出し
するための第２のデータバスインタフェースユニットを含み、 プロセッサは第１および第２のデータバスインタフェースのうちの１つによっ
て複数のデータ記憶セルのうちある部分に既に書込まれているデータで非同期で
動作し、その一方で、第１および第２のバスインタフェースは複数のデータ記憶
セルのそれぞれ別の部分からデータを同時に書込みおよび読出す、請求項１に規
定されるインタフェース装置。 - 【請求項４】 第１のバスインタフェースユニットと第２のバスインタフェ
ースユニットとの間に結合され、第１のデータバスと第２のデータバスとの間に
おいてデータブリッジを与えるためのパス・スルー論理ユニットをさらに含む、
請求項３に規定されるインタフェース装置。 - 【請求項５】 データブリッジは、分割されたトランザクションプロトコル
と単一化されたトランザクションプロトコルとの間にてプロトコル変換を実行す
る、請求項４に規定されるインタフェース装置。 - 【請求項６】 第１のデータバスはＰＣＩデータバスであり、 第１のデータバスインタフェースユニットはＰＣＩインタフェースユニットで
あり、 第２のデータバスはＳＣＩデータバスであり、 第２のデータバスインタフェースはＳＣＩインタフェースユニットであり、 パス・スルー論理ユニットはＳＣＩデータバス上のデータアドレスをＰＣＩデ
ータバス上のデータアドレスに翻訳することによりＳＣＩからＰＣＩへのデータ
バスブリッジを与える、請求項４に規定されるインタフェース装置。 - 【請求項７】 パス・スルー論理はＰＣＩデータバス上のデータアドレスを
ＳＣＩデータバス上のデータアドレスに翻訳することによりＰＣＩからＳＣＩへ
のデータバスブリッジを与える、請求項６に規定されるインタフェース装置。 - 【請求項８】 ＳＣＩデータバスは６４ビットのデータアドレスを用い、 ＰＣＩデータバスは３２ビットのデータアドレスを用い、 マルチポートメモリはカッドポートメモリを用いるトリプルポートメモリであ
り、カッドポートメモリは、その４つのポートのうちの１つがＰＣＩデータバス
用に構成され、その４つのポートのうち２つがＳＣＩバスデータバス用に構成さ
れて、より幅の広い６４ビットデータアドレスをサポートする、請求項４に規定
されるインタフェース装置。 - 【請求項９】 パス・スルー論理ユニットはＳＣＩバスインタフェースユニ
ットとＰＣＩバスインタフェースユニットとの間でフライ・バイのアドレス翻訳
を実現する、請求項８に規定されるインタフェース装置。 - 【請求項１０】 第１のデータバスはホストＰＣＩデータバスであり、 第１のデータバスインタフェースユニットは第１のＤＭＡインタフェースユニ
ットであり、 第２のデータバスはスレーブＰＣＩデータバスであり、 第２のデータバスインタフェースユニットは第２のＤＭＡインタフェースユニ
ットであり、 パス・スルー論理ユニットは、ホストＰＣＩデータバス上のデータアドレスを
スレーブＰＣＩデータバスに送り、スレーブＰＣＩデータバス上のデータアドレ
スをホストＰＣＩデータバスに送ることにより、ＰＣＩからＰＣＩへのブリッジ
ユニットを与える、請求項３に規定されるインタフェース装置。 - 【請求項１１】 プロセッサは第１のデータバスインタフェースユニットと
第２のデータバスインタフェースユニットとの間においてブロック読出をスケジ
ューリングすることにより連鎖モードＤＭＡデータ転送を実現する、請求項３に
規定されるインタフェース装置。 - 【請求項１２】 プロセッサと第１のデータバスインタフェースユニットと
第２のデータバスインタフェースユニットとに結合され、プロセッサと第１のデ
ータバスインタフェースユニットと第２のデータバスインタフェースユニットと
の間における制御命令および構成命令の通信を可能にするための内部バスをさら
に含む、請求項３に規定されるインタフェース装置。 - 【請求項１３】 双方向データポートのうち第４のポートを第３の双方向デ
ータバスに結合するための第３の手段をさらに含む、請求項１に規定されるイン
タフェース装置。 - 【請求項１４】 第３の結合手段は、双方向データポートのうち第４のポー
トの結合される第３の双方向データバスインタフェースユニットを含み、 インタフェース装置は、第１のバスインタフェースユニットと第２のバスイン
タフェースユニットとの間に結合され第１のデータバスと第２のデータバスとの
間においてローカルネットワークブリッジを与えるためのパス・スルー論理ユニ
ットをさらに含む、請求項１３に規定されるインタフェース装置。 - 【請求項１５】 第１のデータバスは第１のイーサネットデータバスであり
、 第１の結合手段は第１のイーサネットインタフェースユニットを含み、 第２のデータバスは第２のイーサネットデータバスであり、 第２の結合手段は第２のイーサネットインタフェースユニットを含み、 第３の結合手段は第３の双方向データバスと第４の双方向データポートとの間
に結合されるＡＴＭインタフェースユニットを含み、 パス・スルー論理ユニットは第１のイーサネットデータバスと第２のイーサネ
ットデータバスとの間においてデータブリッジを与える、請求項１４に規定され
るインタフェース装置。 - 【請求項１６】 プロセッサはマルチポートメモリに記憶されるデータにて
暗号化および解読を実行するための手段を含む、請求項１に規定されるインタフ
ェース装置。 - 【請求項１７】 双方向データポートのうち第４のポートに結合され複数の
データ記憶セルのデータで動作する第２のプロセッサをさらに含む、請求項１に
規定されるインタフェース装置。 - 【請求項１８】 プロセッサはデジタル状態機械である、請求項１に規定さ
れるインタフェース装置。 - 【請求項１９】 プロセッサは反射メモリプロトコルを実現するためのロー
カルメモリを含む、請求項１に規定されるインタフェース装置。 - 【請求項２０】 プロセッサはメモリキャッシュを実現するためのローカル
メモリを含む、請求項１に規定されるインタフェース装置。 - 【請求項２１】 プロセッサと、 第１のデータバスとの間でデータの送受を行なうための第１のバスインタフェ
ースと、 第２のデータバスとの間でデータの送受を行なうための第２のバスインタフェ
ースと、 第１、第２および第３のポートを有し、複数の記憶セルにデータを記憶し、そ
れら記憶セルから記憶されるデータを読出すためのトリプルポートメモリとを含
み、 第１のポートは、第１のデータバスから受取られるデータが記憶セルに記憶さ
れ、記憶セルから第１のバスインタフェースによって読出されるデータが第１の
データバスに送られるように第１のバスインタフェースに結合され、 第２のポートは、第２のデータバスから受取られるデータが記憶セルに記憶さ
れ、記憶セルから第２のバスインタフェースによって読出されるデータが第２の
データバスに送られるように第２のバスインタフェースに結合され、 プロセッサは記憶セルにおいてデータを読出し、処理しおよび記憶するため第
３のポートに結合され、 特定のポートを介して特定の記憶セルに記憶されたデータは、その特定のポー
トが別の記憶セルにおいてデータの読出または書込を行なっている間に、別のポ
ートによってその特定のポートからは独立して読出されるよう利用可能である、
インタフェース装置。 - 【請求項２２】 複数の双方向データポートを有するマルチポートメモリと
、 複数のバスインタフェースとを含み、各インタフェースはマルチポートメモリ
においてデータを記憶および読出すため複数のデータポートのうちの１つに接続
され、さらに、 複数のデータプロセッサを含み、各データプロセッサは、同時にマルチポート
メモリの異なる部分からデータを読出し、記憶されたデータを処理し、処理され
たデータをマルチポートメモリにおいて記憶するため、複数のデータポートのう
ち別個のデータポートに結合される、インタフェース装置。 - 【請求項２３】 複数のプロセッサの各々はマルチポートメモリに記憶され
るデータにて暗号化および解読を実行するための手段を含む、請求項２２に規定
されるインタフェース装置。 - 【請求項２４】 複数のバスインタフェースと複数のデータプロセッサとの
間に結合され、複数のデータプロセッサと複数のバスインタフェースとの間で制
御命令および構成命令を通信するための内部バスをさらに含む、請求項２２に規
定されるインタフェース装置。 - 【請求項２５】 マルチポートメモリを用いながらプロセッサとは独立して
２つのバスインタフェース間にてデータを送るためのパス・スルー論理装置をさ
らに含む、請求項２２に規定されるインタフェース装置。 - 【請求項２６】 パス・スルー論理装置は２つのバスインタフェース間にて
フライ・バイのアドレス翻訳を実現する、請求項２５に規定されるインタフェー
ス装置。 - 【請求項２７】 マルチポートメモリは、カッドポートメモリを用いながら
異なるポートデータバス幅を伴うトリプルポートメモリを実現するカッドポート
メモリである、請求項２２に規定されるインタフェース装置。 - 【請求項２８】 複数のデータ記憶セルを有するマルチポートメモリを設け
るステップと、 第１のポートを通して第１のデータバスから受取られるデータを複数の記憶セ
ルのうち第１の部分に記憶させるステップと、 複数のデータ記憶セルのうち第１の部分に記憶されるデータを第２のポートを
介して処理し、一方で、第１のポートを介して第１のデータバスから受取られて
いる最中のデータを複数の記憶セルのうち第２の部分に独立して同時に記憶させ
るステップとを含む、データをインタフェースするための方法。 - 【請求項２９】 複数のデータ記憶セルのうち第１の部分に記憶される処理
されたデータを第３のデータポートを介して読出し、その一方で、複数のデータ
記憶セルのうち第２の部分に記憶されるデータを第２のポートを介して独立して
および同時に処理し、その一方で、第１のポートを介して第１のデータバスから
受取られている最中のデータを複数の記憶セルのうち第３の部分に独立して同時
に記憶させるステップをさらに含む、請求項２８に規定されるデータをインタフ
ェースするための方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/935,921 US6067595A (en) | 1997-09-23 | 1997-09-23 | Method and apparatus for enabling high-performance intelligent I/O subsystems using multi-port memories |
| US08/935,921 | 1997-09-23 | ||
| PCT/US1998/020049 WO1999016200A2 (en) | 1997-09-23 | 1998-09-22 | Intelligent data bus interface using multi-port memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001517844A true JP2001517844A (ja) | 2001-10-09 |
Family
ID=25467893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000513376A Pending JP2001517844A (ja) | 1997-09-23 | 1998-09-22 | マルチポートメモリを用いる知的データバスインタフェース |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US6067595A (ja) |
| EP (1) | EP1047994B1 (ja) |
| JP (1) | JP2001517844A (ja) |
| KR (1) | KR20010015608A (ja) |
| CN (1) | CN1154934C (ja) |
| AT (1) | ATE392664T1 (ja) |
| AU (1) | AU9665798A (ja) |
| DE (1) | DE69839374T2 (ja) |
| WO (1) | WO1999016200A2 (ja) |
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