JP2003508850A - ローカルｉ／ｏバスに近接するブリッジでの入出力（ｉ／ｏ）アドレス変換 - Google Patents

Abstract

(57)【要約】 入出力（Ｉ／Ｏ）拡張ブリッジでのアドレス変換を実行するための方法および装置が提供される。Ｉ／Ｏ拡張ブリッジは、第１インターフェース・ユニット、第２インターフェース・ユニット、およびアドレス変換ユニットを含む。第１インターフェース・ユニットは、１つまたは複数のＩ／Ｏポートを介して、システム・メモリおよびＩ／Ｏコントローラに結合するように構成される。第１インターフェース・ユニットにより、１つまたは複数のＩ／Ｏポートを介してコンピュータ・システムのメイン・メモリとの間でのデータ転送が可能となる。第２インターフェース・ユニットは、バスを介して周辺装置との間でのデータ転送を可能とするための、バス制御信号およびアドレスを供給する。アドレス変換ユニットは、第１インターフェース・ユニットおよび第２インターフェース・ユニットに結合される。アドレス変換ユニットは、コンピュータ・システムのメイン・メモリ内のページの物理アドレスを含むローカル・メモリにアクセスすることによって、第２インターフェース上で受け取ったトランザクションに関連するアドレスを変換する。

Description

【発明の詳細な説明】

【０００１】 （著作権表示） 本明細書に含まれる資料は著作権保護の対象となる。著作権者は、この特許開
示が米国特許商標局の特許ファイルまたは記録中に見出されるとき、それが何人
によって複製されることに対しても異議はないが、そうでない場合は、その著作
権に対するすべての権利を何であれ留保する。

【０００２】 （発明の背景） 発明の分野 本発明は、一般にバス・プロトコル・ブリッジングに関する。より詳細には、
本発明は、連続する論理アドレス空間を不連続かもしれないアドレス空間に再マ
ップすることなど、ブリッジでの入出力（Ｉ／Ｏ）アドレス変換に関する。

【０００３】 関連技術の説明 入出力（Ｉ／Ｏ）周辺装置は、一般に、システム・メモリ（メイン・メモリ）
の大きな連続するビューとともに示された場合により効率的に動作する。これに
より、このような装置が、注目するデータを含むメモリの広い領域にランダム・
アクセスを行うことが可能となる。メモリの連続するビューは、ディスプレイ装
置にシーンをレンダリングするために、テクスチャ・マップ全体を取り出さなけ
ればならないことが多いグラフィックス・カードにとって特に重要である。本願
では、大規模な連続するアドレス空間を認識する、Ｉ／Ｏ周辺装置がその中で動
作するアドレス空間を「仮想アドレス空間」と呼ぶ。

【０００４】 いずれにしても、周辺装置は、ホスト・コンピュータ・システムのメイン・メ
モリとは異なるアドレス空間を利用するので、周辺装置によって供給される仮想
アドレスを、対応するメイン・メモリ内の不連続かもしれないアドレスにマップ
する「アドレス変換」と呼ばれるプロセスが必要である。

【０００５】 次に、アドレス変換のための現在の技法の例を図１を参照しながら説明する。
図１は、グラフィックス・アドレスの物理アドレスへの変換を示す、汎用コンピ
ュータ・システム１００の高レベルブロック図である。コンピュータ・システム
１００は、１つまたは複数のプロセッサ１０５および１１０などの処理手段、チ
ップセット１２０、メイン・メモリ１２５、メモリ・バス１２４、アクセラレー
テッド・グラフィックス・ポート（ＡＧＰ）バス１３０、およびＰＣＩバス１４
０を含む。この例では、メイン・メモリは、グラフィックス・アクセラレータ１
３５などの周辺装置によって使用される仮想アドレスを、メイン・メモリ１２５
中の物理アドレスにマップするためのエントリを含むグラフィックス・アドレス
再配置テーブル（ＧＡＲＴ）を含む。

【０００６】 チップセット１２０は、ＡＧＰバス１３０、ＰＣＩバス１４０、およびメモリ
・バス１２４の間のブリッジング機能を提供する。ブリッジング機能の一部とし
て、チップセット１２０は、インバウンド読取りおよび書込みトランザクション
（例えば、グラフィックス・アクセラレータ１３５から発信された読取りおよび
書込みトランザクション）中に含まれるグラフィックス・アドレスを、ＧＡＲＴ
１２６を用いて、対応するメイン・メモリ１２５中の物理アドレスに変換する。
したがって、図１に従って構成されたコンピュータ・システムでは、テクスチャ
・マップなどのグラフィックス・データの処理は、メイン・メモリ１２５に複数
のアクセスを必要とする。まず、チップセット１２０は、実行されるトランザク
ション中で指定されたグラフィックス・アドレスに対応するＧＡＲＴ１２６から
エントリを取り出さなければならない。次いで、所望の物理アドレスがチップセ
ット１２０によって決定された後、チップセット１２０は、トランザクションに
よって指定されたデータを読み書きするために、メイン・メモリ１２５に第２の
アクセスを実行しなければならない。

【０００７】 ＡＧＰの大きな利点の１つは、コンピュータ・システムの残りの部分からＡＧ
Ｐがビデオ・サブシステムを分離し、したがってＩ／Ｏ帯域幅を介する競合がＰ
ＣＩほどではないことである。しかし、上述の説明より、ＡＧＰトランザクショ
ンの変換が現在処理されている方式に関連するいくつかの非効率が存在すること
は明らかであろう。まず、動的ランダム・アクセス・メモリ（ＤＲＡＭ）から一
般に構成されるメイン・メモリ１２５へのアクセスは、例えば静的ランダム・ア
クセス・メモリ（ＳＲＡＭ）へのアクセスと比較して相対的に低速である。第２
に、アドレス変換のためのメイン・メモリ１２５アクセスは、プロセッサ１０５
または１１０から発信され、システム・バス１１５を介して受け取られるアクセ
ス要求、またはＰＣＩバス１４０上で受け取られるアクセス要求などの他のアク
セス要求と競合しなければならない。その結果、ＡＧＰ変換は競合するトラフィ
ックによってスローダウンする。最後に、変換ユニット（図示せず）が複数のタ
イプのトラフィック、例えばシステム・バス・トラフィック、ＰＣＩトラフィッ
ク、およびＡＧＰトラフィックを処理する場合、様々なタイプのインバウンド・
トランザクションおよびアウトバウンド・トランザクションの間の変換ユニット
についての競合をアービトレーション論理が解決することが必要となるので、こ
の状況はさらに悪化する。

【０００８】 したがって、Ｉ／Ｏトランザクションの実行をスピードアップし、アドレス変
換論理の単純な実装を提供する、Ｉ／Ｏアドレスを変換するための技法を提供す
ることが望ましい。加えて、システム・バス・トラフィックまたは他のＩ／Ｏ装
置からのトラフィックなどの他のタイプのトラフィックから分離する装置中で、
必要なＩ／Ｏアドレス変換を実行することが有利である。

【０００９】 （発明の簡潔な概要） 入出力（Ｉ／Ｏ）拡張ブリッジでのアドレス変換を実行するための方法および
装置を説明する。Ｉ／Ｏ拡張ブリッジは、第１インターフェース・ユニット、第
２インターフェース・ユニット、およびアドレス変換ユニットを含む。第１イン
ターフェース・ユニットは、１つまたは複数のＩ／Ｏポートを介して、システム
・メモリとＩ／Ｏコントローラに結合するように構成される。第１インターフェ
ース・ユニットは、コンピュータ・システムのメイン・メモリとの間で、１つま
たは複数のＩ／Ｏポートを介してデータを転送できる。第２インターフェース・
ユニットは、周辺装置との間で、バスを介してデータを転送するための、バス制
御信号およびアドレスを供給する。アドレス変換ユニットは、第１インターフェ
ース・ユニットおよび第２インターフェース・ユニットに結合される。アドレス
変換ユニットは、コンピュータ・システムのメイン・メモリ内のページの物理ア
ドレスを含むローカル・メモリにアクセスすることによって、第２インターフェ
ースで受け取ったトランザクションに関連するアドレスを変換する。

【００１０】 本発明の他の特徴および利点は、添付の図面および詳細な説明から明らかとな
ろう。

【００１１】 本発明を、限定的なものではなく、例示的なものとして添付の図面に示す。同
一の参照番号は、類似の要素を指す。

【００１２】 （発明の詳細な説明） Ｉ／Ｏ拡張ブリッジでのアドレス変換を実行するための方法および装置を説明
する。本発明の実施形態は、Ｉ／Ｏ拡張ブリッジなどのＩ／Ｏ変換装置をシステ
ム・バス・トランザクションなどの他のタイプのトラフィックから分離すること
によって、Ｉ／Ｏトランザクションの実行をスピードアップする、Ｉ／Ｏアドレ
スを変換するための技法を提供することを試みる。本発明の一特徴によれば、Ｇ
ＡＲＴは、メモリ・バスを通らずに、ローカルＳＲＡＭ中に格納することができ
る。インターフェースはローカルであり、かつ、ＧＡＲＴエントリを取り出すた
めのアクセスが他のタイプのトラフィックと競合する必要がないので、トランザ
クションをより高速に完了することができ、変換装置の実装を単純にすることが
できる。

【００１３】 以下の説明では、説明の目的で、本発明の完全な理解を与えるために多数の特
定の細部を説明する。しかし、本発明をこれらの特定の細部の一部を用いずに実
施できることは当業者には明らかであろう。他の場合には、周知の構造および装
置をブロック図形式で示す。

【００１４】 本発明は、以下で説明する様々なステップを含む。本発明のステップは、ハー
ドウェア構成要素によって実行することができ、あるいは、汎用プロセスもしく
は特殊目的プロセッサ、または命令によってプログラムされた論理回路にこのス
テップを実行させるために使用することのできるマシン実行可能命令で実施する
ことができる。あるいは、このステップは、ハードウェアおよびソフトウェアの
組み合わせによって実行することもできる。

【００１５】 重要なことであるが、本発明の実施形態は、様々なＡＧＰおよびＰＣＩライク
のトランザクションを変換するための、様々なグラフィックス拡張ブリッジ（Ｇ
ＸＢ）にとってローカルにアクセス可能なアクセラレーテッド・グラフィックス
・ポート（ＡＧＰ）およびグラフィックス・アドレス再配置テーブル（ＧＡＲＴ
）に関連して説明するが、本明細書で説明する方法および装置は、他のタイプの
Ｉ／ＯトランザクションおよびＩ／Ｏ拡張ブリッジ、あるいはＩ／Ｏバスの装置
がメイン・メモリの連続するビューを必要とする他のタイプのバスにも等しく適
用することができる。例えば、本明細書で説明する技法は、ＶＥＳＡローカル・
バス（ＶＬＢ）および／または周辺構成要素相互接続（ＰＣＩ）バスに関係する
トランザクションに関連して有用であると考えられる。

【００１６】 用語 本発明の様々な実施形態を実装することができる例示的環境を説明する前に、
本願全体を通して使用する、いくつかの用語を簡潔に説明する。

【００１７】 用語「バス」は、一般に、情報が２つ以上の装置の間を流れる物理的通信媒体
またはチャネルを指す。装置をその上に２つだけ有するバスは、本明細書で使用
する「ポート」と見ることもあるが、バスという用語は、このようなポートも包
含するものとする。

【００１８】 用語「プロセッサ・バス」、「システム・バス」、または「ホスト・バス」は
、一般に、コンピュータ・システムのバスの階層中の最高レベルのバスを指す。
このバスは、一般にシステム・チップセットによって使用され、コンピュータ・
システムの１つまたは複数のプロセッサに情報が送受信される。

【００１９】 メモリ・バスは、メモリ・サブシステムを、システム・チップセットおよびプ
ロセッサに接続するバスを指す。重要なことであるが、一部のコンピュータ・シ
ステムでは、プロセッサ・バスおよびメモリ・バスは、同じバスとすることがで
きる。

【００２０】 「ローカルＩ／Ｏバス」は、一般に、メモリ、システム・チップセット、およ
び／またはコンピュータ・システムのプロセッサに様々なタイプの周辺装置を接
続するために使用される高速入出力（Ｉ／Ｏ）バスである。例えば、ビデオ・カ
ード、ディスク記憶装置、高速ネットワーク・インターフェース、パフォーマン
ス・クリティカルな他の周辺装置は、一般にこの種類のバスに結合される。共通
ローカルＩ／Ｏバスは、ＶＥＳＡローカル・バス（ＶＬＢ）、周辺構成要素相互
接続（ＰＣＩ）バス、およびアクセラレーテッド・グラフィックス・ポート（Ａ
ＧＰ）バスを含む。やはり、この開示では、Ｉ／ＯポートまたはＡＧＰなどの、
３つ以上の装置が共用するために設計されたバスと、２つだけの装置が使用する
ために設計されたポートのどちらもバスとする。

【００２１】 「アクセラレーテッド・グラフィックス・ポート」（ＡＧＰ）は、３Ｄグラフ
ィックスおよびビデオ・イメージの高速で高品質な表示の目的で設計されている
、Ａｃｃｅｌｅｒａｔｅｄ Ｇｒａｐｈｉｃｓ Ｐｏｒｔ Ｉｎｔｅｒｆａｃｅ
Ｓｐｅｃｉｆｉｃａｔｉｏｎ，Ｒｅｖｉｓｉｏｎ２．０，Ｍａｙ ４，１９９
８およびそれに続く改訂に記載されている高性能バス仕様である。

【００２２】 「ＰＣＩトランザクション」は、一般に、ＡＧＰバスに対して発行されるＡＧ
Ｐセマンティクスを有するＰＣＩトランザクションを指す。

【００２３】 本明細書で仕様するように、「ブリッジ」は、一般に、例えば２つのバスを接
続し、一方のバスの装置が他のバスの装置と通信できるようにすると共にその逆
をも可能にするために、チップセットで具体化された論理および回路を指す。一
例として、コンピュータ・システムで見つかる１つの共通ブリッジは、ＰＣＩ−
ＩＳＡブリッジであり、一般にシステム・チップセットの一部である。ＰＣＩバ
スは、ＰＣＩ拡張ブリッジ（ＰＸＢ）と呼ばれる、プロセッサ・バスへのブリッ
ジも有することができる。

【００２４】 本願では、「トランザクション」は、１つまたは複数の要求（アドレス）フェ
ーズおよびデータ・フェーズを含む。トランザクションは、一般に、開始アドレ
ス、トランザクション・タイプ、および転送すべきデータ量の表示を含む。

【００２５】 特定のトランザクションの指示は、プロセッサの予測から決定される。したが
って、「インバウンド・トランザクション」は、一般に、ビデオ・カード、ディ
スク記憶装置、または高速ネットワーク・インターフェースなどの周辺装置によ
って、コンピュータ・システムに向けて送られる読取り要求または書込み要求を
指し、「アウトバウンド・トランザクション」は、一般に、コンピュータ・シス
テムによって周辺装置に向けて送られる読取り要求または書込み要求を指す。

【００２６】 （入出力アドレス変換） 本発明の様々な特徴は、Ｉ／Ｏ拡張ブリッジでアドレス変換を実行することに
関連して一般に有用であると考えられる。本発明のこの広範な態様を説明する目
的で、次に、本発明の一実施形態を実現することのできる例示的コンピュータ・
システム・アーキテクチャを、図２を参照しながら説明する。図２は、本発明の
一実施形態による方法の１つまたは複数のステップを実行することができ、本発
明による一実施形態による装置がその中に常駐することができる汎用コンピュー
タ・システム２００を示す。コンピュータ・システム２００は、１つまたは複数
のプロセッサ２０５および２１０、チップセット２２０、メイン・メモリ２２５
、メモリ・バス２２４、およびローカルＩ／Ｏバス２３０などの処理手段を含む
。この実施形態によれば、チップセット２２０は、アドレス変換テーブル２２６
を含む。アドレス変換テーブルは、周辺装置２３５から受け取った仮想アドレス
を、メイン・メモリ２２５中の物理アドレスに変換するエントリ（図示せず）を
含む。以下でさらに説明するように、チップセット２２０は、様々なチップセッ
ト機能、例えばシステム・バス・アービトレーション、Ｉ／Ｏアドレス変換など
を配置させることのできる１つまたは複数の集積回路を含むことができる。この
例では、チップセット２２０は、ローカルＩ／Ｏバス２３０とシステム・バス２
１５およびローカルＩ／Ｏバス２３０とメモリ・バス２２４の双方の間でブリッ
ジとして働く。そのブリッジ動作の一部として、チップセット２２０は、ローカ
ル・アドレス変換テーブル２２６にアクセスして、周辺装置２３５によって利用
される連続するＩ／Ｏアドレス空間を、メイン・メモリ２２５の物理アドレス空
間にマップする。重要なことであるが、以下でさらに説明するように、アドレス
変換テーブル２２６をチップセット２２０にローカルに（例えば専用オンチップ
またはオフチップＳＲＡＭ中に）配置することによって、周辺装置２３５からの
インバウンド・トランザクションをより効率的に実行することができる。

【００２７】 グラフィックス・アドレス変換 本発明の様々な特徴は、ＡＧＰ互換グラフィックス装置によって利用されるグ
ラフィックス・アドレス空間などのグラフィックス・アドレス空間から、メイン
・メモリ２２５の物理アドレス空間にアドレス変換を実行するために特に有用で
あると考えられる。図３は、本発明の一実施形態による、改善された仮想アドレ
ス変換技法を実装することのできる汎用コンピュータ・システム３００を示す高
レベル・ブロック図である。コンピュータ・システム３００は、１つまたは複数
のプロセッサ３０５および３１０、チップセット３２０、メイン・メモリ２２５
、メモリ・バス３２４、アクセラレーテッド・グラフィックス・ポート（ＡＧＰ
）バス３３０、およびＰＣＩバス３４０などの処理手段を含む。図の実施形態で
は、チップセット３２０はグラフィックス・アドレス再配置テーブル（ＧＡＲＴ
）３２６を含む。ＧＡＲＴ３２６は、グラフィックス・アクセラレータ３３５か
ら受け取った仮想アドレスをメイン・メモリ３２５の物理アドレスに変換するた
めの情報を含むＧＡＲＴエントリ（以下で説明する）を含む。

【００２８】 この実施形態によれば、ＧＡＲＴ３２６は、メモリ・バス３２４を通ってメイ
ン・メモリ３２５中で見つけられるのではなく、チップセット３２０にローカル
にアクセス可能となる。チップセット３２０は、ＡＧＰバス３３０、ＰＣＩバス
３４０、およびメモリ・バス３２４との間のブリッジング機能を果たしている。
ブリッジング機能の一部として、チップセット３２０は、インバウンド読取りお
よび書込みトランザクション（例えば、グラフィックス・アクセラレータ３３５
から発信された読取りおよび書込みトランザクション）中に含まれるグラフィッ
クス・アドレスを、ローカルＧＡＲＴ３２６を用いて、対応するメイン・メモリ
３２５中の物理アドレスに変換する。図２を参照して上記で説明したのと同様に
、チップセット３２０中にＧＡＲＴ３２６を位置付けることによって、グラフィ
ックス・アクセラレータ３３５などの、周辺装置からのインバウンド・トランザ
クションをより効率的に処理し、実行することができる。重要なことであるが、
メイン・メモリ３２５（例えばＤＲＡＭ）からデータを取り出すのにおよそ３０
０〜５００ナノ秒が必要であるのに対して、ローカルＳＲＡＭからの取出しは、
約３０ナノ秒以下で実行することができる。

【００２９】 例示的チップセット 本発明を利用することができる例示的環境を簡潔に説明したので、次に例示的
チップセット実装を、図４を参照しながら説明する。図４は、本発明の一実施形
態による、複数のユニット（例えばチップ）間の機能の例示的割り振りを示す。
この例では、チップセット３２０は、システム・アドレス・コントローラ（ＳＡ
Ｃ）４１５、システム・データ・コントローラ（ＳＤＣ）４２０、ＰＣＩ拡張ブ
リッジ（ＰＸＢ）４２５、グラフィックス拡張ブリッジ（ＧＸＢ）４１０、およ
び静的ＲＡＭ（ＳＲＡＭ）４０５を含む。

【００３０】 ＳＡＣ４１５は、システム・バス３１５のアドレス部分と制御部分（図示せず
）に接続される。ＳＡＣは、システム・バス３１５アクセスを翻訳し、適切なＩ
／Ｏポートまたはメイン・メモリ３２５に向けて送ることを担当する。ＳＡＣは
、インバウンド・トラフィックに対して経路指定エージェントとしても働き、イ
ンバウンド・トラフィックをピアＩ／Ｏポート４１２または４２７、メイン・メ
モリ３２５、またはシステム・バス３１５に向けて送る。

【００３１】 ＳＤＣは、システム・バス３１５上のデータ信号（図示せず）に接続され、メ
モリ・バス３２４およびＳＡＣ４１５によってメイン・メモリ３２５にも接続す
る。システム・バス３１５からメイン・メモリ３２５に、Ｉ／Ｏポート４１２ま
たは４２７の一方からメモリに、あるいはピア・ツー・ピアでＩ／Ｏポート４１
２または４２７に転送される場合でも、すべての転送に関するデータはＳＤＣを
通過する。ＳＡＣ４１５とＳＤＣ４２０の間の接続により、システム・バス３１
５へ、ならびにＩ／Ｏポート４１２または４２７への同時データ転送が可能とな
り、それによって各システム・エージェントに対する利用可能な帯域幅を最大に
することができる。代替方法実施形態では、ＳＡＣ４２０およびＳＤＣの機能は
、単一のシステム・メモリおよびＩ／Ｏコントローラ４２１に組み合わせること
ができ、または追加の集積回路を介して分散させることもできる。

【００３２】 ＰＸＢ４２５は、Ｆ１６バスなどのＩ／Ｏポート４２７と、ＰＣＩバス３４０
の間のバス・プロトコル・ブリッジング機能を提供する。単一のＰＸＢ４２５は
、一般に、１つのＩ／Ｏポート４２７に接続し、２つの３３Ｍｈｚ、３２ビット
ＰＣＩバスを形成する。あるいは、ＰＸＢ４２５は、単一の６４ビットＰＣＩバ
スをサポートすることもできる。コンピュータ・システムは、複数のＰＸＢを含
むことができる（一般には１〜４個）。

【００３３】 ＧＸＢ４１０は、Ｉ／Ｏポート４１２とＡＧＰバス３３０の間のバス・プロト
コル・ブリッジング機能を提供することによって、Ｉ／Ｏポート４１２、例えば
２つのＦ１６バスと、ＡＧＰバス３３０の間のブリッジを形成する。このように
して、ＧＸＢ４１０は、コンピュータ・システムに高性能な専用グラフィックス
・ポートを加える。複数のＧＸＢをコンピュータ・システム中でインスタンス化
して、複数の多重グラフィックス・ポート・ワークステーションを形成すること
ができる。ＧＸＢ４１０の主要機能は、Ｉ／Ｏポート４１２とＡＧＰバス３３０
の間のブリッジを形成することである。簡単に言えば、ＧＸＢ４１０は、Ｉ／Ｏ
ポート４１２からアウトバウンド・トランザクションを受諾し、内部にそれを格
納し、次いで適切な信号プロトコルを使用して、ＡＧＰバス３３０に対してそれ
を送ることによってこのことを行う。逆に言えば、ＧＸＢ４１０は、ＡＧＰバス
３３０に発行されたインバウンド・トランザクションを受諾し、それをこの場合
も内部に格納し、インバウンド・トランザクションに関連するグラフィックス・
アドレスに変換し、変換後インバウンド・トランザクションをＩ／Ｏポート４１
２に発行する。以下にさらに詳細に説明するように、ＧＸＢ４１０は、オンチッ
プまたはオフチップＳＲＡＭ４０５中に格納されたＧＡＲＴ３２６にアクセスす
ることによってアドレス変換を実行する。図４のチップセット・アーキテクチャ
により、いくつかの利点が達成される。第１に、ＧＸＢ４１０はシステム・バス
３１５および関連するシステム・トラフィックから分離し、それによってＧＸＢ
４１０のリソースについての競合の源がなくなり、関連するアービトレーション
論理の必要がなくなる。第２に、ＧＡＲＴ３２６はＧＸＢ４１０中に常駐するの
で、アドレス変換処理はメイン・メモリトラフィックとは干渉せず、メモリ・バ
ス３２４はより効率的に使用される。加えて、ＧＡＲＴ３２６にアクセスするロ
ーカルＳＲＡＭは、ＧＸＢ４１０がメモリ・バス３２４を介して進まなければな
らない場合よりも約１０倍高速になる。したがって、最終結果として、ＡＧＰバ
ス３３０上のトランザクションを処理するためのプロトコル・ブリッジが改善さ
れる。この改善されたプロトコル・ブリッジは、前述の、現在のブリッジング技
法よりも単純であり、高速であり、かつ効率的である。ＧＸＢ４１０の例示的な
内部区分化を以下で説明する。

【００３４】 重要なことであるが、最近の集積化の波を考えて、ＧＸＢ４１０構成要素のう
ちの１つまたは複数を単一の集積回路（ＩＣ）上に統合できることを企図する。
加えて、代替実施形態では、ＧＸＢ４１０構成要素のうちの１つまたは複数を、
単一の集積回路上のプロセッサおよび／またはメモリで統合することもできる。

【００３５】 グラフィックス拡張ブリッジ機能区分化 次に、特定のユニットへの、ＧＸＢ４１０の様々な機能の例示的区分化を、図
５Ａを参照しながら説明する。図５Ａは、本発明の一実施形態によるグラフィッ
クス拡張ブリッジの機能単位間の高レベル相互接続を示す概略ブロック図である
。この例では、ＧＸＢ４１０は、ＡＧＰバス・インターフェース・ユニット５０
５、データ・バッファ・ユニット５１０、トランザクション・キュー・ユニット
５１５、ＧＡＲＴユニット５２０、およびＩ／Ｏポート・インターフェース・ユ
ニット５２５を含む。ＡＧＰバス・インターフェース・ユニット５０５は、６６
Ｍｈｚ、３２−ビットＰＣＩバスに基づくことができる。実際には、実装を容易
にするために、ＡＧＰバス・インターフェース・ユニット５０５を、コアＰＣＩ
バスと、ＡＧＰ機能を追加する増分論理にさらに分割することができる。ＡＧＰ
側では、ＡＧＰバス・インターフェース・ユニット５０５は、インバウンド・ト
ランザクションとアウトバウンド・トランザクションとの間でＡＧＰバス３３０
所有権を管理するためのアービトレーション論理（図示せず）を含む。加えて、
バス制御信号およびアドレスが、ＡＧＰバス・インターフェース・ユニット５０
５によって供給され、ＡＧＰバス３３０を介したＡＧＰデータ転送が可能となる
。ＡＧＰバス・インターフェース・ユニット５０５は、必要などんなイントラ・
ストリーム記録も実行し、かつ、トランザクションを処理するためにトランザク
ション・キュー・ユニット５１５中で十分なリソースが利用可能となるまでトラ
ンザクションを保持するために、内部トランザクション・キューおよびデータ・
バッファ（図示せず）を維持することもできる。

【００３６】 以下でさらに詳細に説明するように、トランザクション・キュー・ユニット５
１５は、インバウンド・トランザクションおよびアウトバウンド・トランザクシ
ョンについての、１つまたは複数の内部トランザクション・キューを実装する。
様々なデータ・バッファリングの必要をサポートするために、ＧＸＢ４１０中に
バッファ・スペースも実装することができる。例えば、データ・バッファ・ユニ
ット５１０は、ＧＸＢ４１０内にデータを一時的に格納するためのデータ・バッ
ファを含むことができる。このデータ・バッファは、各指示でのトランザクショ
ン・タイプごとに別々のバッファとして実装することができ、または共通バッフ
ァとして実装することができる。

【００３７】 前述のように、現在のグラフィックス・アドレス変換機構では、ＧＡＲＴ１２
６はメイン・メモリ１２５中に格納される。したがって、そのような実装では、
ＧＡＲＴ機能はメイン・メモリ１２５の近くで実行される。それとは対照的に、
本実施形態によれば、ＧＡＲＴ機能は、ＧＡＲＴユニット５２０によってＧＸＢ
４１０内で実行される。一実施形態によれば、ＧＡＲＴユニットは、プッシュ・
モデルを実装し、有効なトランザクションがトランザクション・キューの１つに
あるときはいつでも、トランザクションを変換する。これに関して、ＧＡＲＴユ
ニット５２０は、トランザクション・キューからインバウンド・トランザクショ
ンを受諾し、必要に応じてそのトランザクションを変換することを担当する。こ
こで示す実施形態では、ＧＡＲＴユニット５２０は、ＧＡＲＴ３２６を含むロー
カル・オフチップＳＲＡＭ４０５に結合される。あるいは、ＧＡＲＴ３２６は、
オンチップＳＲＡＭ中に格納することもできる。ＧＡＲＴユニット５２０は、Ｓ
ＲＡＭ４０５の内容をプログラムすることも担当する。ＳＲＡＭ４０５は、無効
として初期化するか、またはどんなアクセスが開始する前にもプログラムすべき
である。例えば新しいアプリケーションが開始するごとに動的にＳＲＡＭ４０５
をプログラムするように、ＧＡＲＴユニット５２０に指示することができる。プ
ログラミングは、システム・バス３１５からプログラミング・アクセス要求を発
行することによって達成することができる。

【００３８】 Ｉ／Ｏポート・インターフェース・ユニット５２５は、１つまたは複数のＩ／
Ｏポートを介する要求およびデータ転送を使用可能にすることによって、１つま
たは複数のＩ／Ｏポートに対するインターフェースを提供する。例えば、一実施
形態によれば、Ｉ／Ｏポート・インターフェース・ユニット５２５は、２つのＦ
１６バスとインターフェースをとる。Ｉ／Ｏポート・インターフェース・ユニッ
ト５２５は、可用性およびストリーム優先度に基づいてトランザクション・キュ
ー・ユニット５１５中に維持されるインバウンド・トランザクション・キューか
らトランザクションを削除し、適切なＩ／Ｏポート４１２を通じてトランザクシ
ョンを送信する。要求が書込みである場合、データがデータ・バッファ・ユニッ
ト５１０の中の適切なバッファから読み取られ、送信もされる。アウトバウンド
・トランザクションについては、トランザクション・キュー・ユニット５１５中
の適切なアウトバウンド・トランザクション・キューにエントリが加えられる。
必要な場合、アウトバウンド・トランザクションに関連するデータは、データ・
バッファ・ユニット５１０中の適切なバッファに送られる。

【００３９】 この説明では、トランザクションと、それに関係するデータは、別々の単位に
区分される。しかし、様々な他の代替方法実施形態を企図することができる。例
えば、一実施形態によれば、関係するデータ・バッファおよびトランザクション
は、グループ化することができる。したがって、本明細書で開示される事柄は、
ＧＸＢ機能の特定の区分化に基づく実施形態に本発明を限定するものとして解釈
すべきではない。

【００４０】 図５Ｂは、本発明の一実施形態によるグラフィックス拡張ブリッジ４１０のよ
り詳細なビューを示す概略ブロック図である。この例によれば、ＡＧＰ仕様の精
神において、高および低ＡＧＰおよびＰＣＩストリームが、Ｉ／Ｏポート・イン
ターフェース・ユニット５２５まで、別々の構造として維持される。トランザク
ション・キュー・ユニット５１５は、ＡＧＰ低優先度キュー５６０、ＡＧＰ高優
先度キュー５６５、ＰＣＩインバウンド・キュー５７０、ＳＡＣインバウンド制
御論理５８０、ＳＡＣアウトバウンド制御論理５８５、ＰＣＩアウトバウンド・
キュー５９０を含む。ＡＧＰバス・インターフェース・ユニット５０５は、ＡＧ
Ｐバス３３０からインバウンドＡＧＰトランザクションを受け取り、それを適切
なキュー５６０、５６５、または５７０に加える。例えば、ＡＧＰバス３３０か
らのインバウンドＰＣＩトランザクションは、ＡＧＰバス・インターフェース・
ユニット５０５によってＰＣＩインバウンド・キュー５７０に発送される。

【００４１】 ＳＡＣアウトバウンド制御論理５８５は、Ｉ／Ｏポート４１２からアウトバウ
ンド・トランザクションを受け取り、それをＰＣＩアウトバウンド・キュー５９
０上に待ち行列化する。ＰＣＩアウトバウンド・キュー５９０は、ＡＧＰバス・
インターフェース・ユニット５０５によってアンロードされる。重要なことであ
るが、アウトバウンド・トランザクションはアドレス変換を必要としないので、
ＧＡＲＴユニット５２０を介して進む必要がない。

【００４２】 この実施形態によれば、ＧＡＲＴユニット６２０は、アービトレーション・ユ
ニット５３０、実行ユニット５３５、および書戻しユニット５４０を含む。アー
ビトレーション・ユニット５３０は、（１）ＡＧＰおよびＰＣＩアクセスと、構
成制御ユニット５９５から来るＳＲＡＭアクセス（プログラミング・アクセス）
との間のアービトレーション、（２）ＳＲＡＭアドレス（ＧＡＲＴ索引）の生成
という２つの主要な機能を実行する。アービトレーション・ユニット５３０のア
ービトレーション機能は、トランザクション・キュー５６０、５６５、および５
７０の先頭のトランザクションのうちのどのトランザクションを次に変換するか
を決定するものである。トランザクション・キュー５６０、５６５、および５７
０中のインバウンド・トランザクションに関連する仮想アドレス（一実施形態で
は４０ビット幅である）は、ＳＲＡＭ ４０５に直接供給するには広過ぎる。し
たがって、アービトレーション・ユニット５３０のＳＲＡＭアドレス生成関数（
ＧＡＲＴ指標生成関数）は、アービトレーションを得たトランザクションの仮想
アドレスに基づいてＳＲＡＭアドレスを決定する。次いで、アービトレーション
・ユニット５３０は、ＳＲＡＭオペレーションのための適切な制御信号（例えば
書込みまたは読取り）をアサートすべき実行ユニット５３５と通信することがで
きる。このようにして、実行ユニット５３５は、アドレスをさらに処理する必要
がなく、直ちにＳＲＡＭサイクルを発行することができる。あるいは、アービト
レーション・ユニット５３０は、ＳＲＡＭアドレスで実行ユニット５３５を提供
することもでき、実行ユニット５３５は、全パケットをアセンブルし、それをＳ
ＲＡＭ４０５に発行することができる。

【００４３】 理想的には、ＳＲＡＭ４０５は、パイプライン・モードで動作すべきであり、
クロックごとに、アービトレーション・ユニット５３０は、変換すべき次のトラ
ンザクションについてのアドレスを供給し、次のトランザクションの可用性を実
行ユニット５３５に通信することができるべきである。

【００４４】 一実施形態では、実行ユニット５３５は、適切な時にＳＲＡＭ制御信号をアサ
ートし、デアサートすることによって、様々なＳＲＡＭオペレーションを開始し
、制御する。代替実施形態では、実行ユニット５３５は、アービトレーション・
ユニット５３０からの着信ＳＲＡＭアドレスを処理し、それをＳＲＡＭ４０５に
送ることによってそれを実行することを含む実行ステージを実行することができ
る。実行ユニット５３５がＧＡＲＴエントリを受け取ったとき、アドレス変換を
実行するためにＧＡＲＴエントリを使用し、またはそれを廃棄する。ＧＡＲＴエ
ントリに対応するインバウンド・トランザクション・アドレスがＧＡＲＴアパー
チャ内にある場合、ＧＡＲＴエントリを使用してアドレス変換が実行される。し
かし、インバウンド・トランザクション・アドレスがＧＡＲＴアパーチャの外に
ある場合（例えば物理アドレスである場合）、ＧＡＲＴエントリは飛ばされ、変
換は実行されない。代替実施形態では、実行ユニット５３５は、古い変換を保持
し、または変換索引バッファを使用して、アドレス変換を行うことができる。い
ずれにしても、「変換後アドレス」、例えば元のインバウンド・トランザクショ
ン・アドレスまたは物理アドレスは、書戻しユニット５４０に供給される。

【００４５】 書戻しユニット５４０は、ＳＲＡＭデータを受け取り、実行ユニット５３５に
よって供給された情報を使用し、構成制御ユニット５９５は、データをフォーマ
ットしてそれを正しい宛先（例えばトランザクション・キュー・ユニット５１５
の中のキューのエントリ）に発送する。例えば、ここで示す実施形態によれば、
書戻しユニット５４０は、インバウンド・トランザクションの仮想アドレスを、
実行ユニットによって供給される変換後アドレスで上書きすることを担当する。

【００４６】 高レベル・トランザクション処理 図６は、本発明の一実施形態によるトランザクション処理を概念的に示す高レ
ベルの流れ図である。この例では、ステップ６１０で、トランザクションを受け
取る。その後、ステップ６２０で、トランザクション・タイプに基づいて、アド
レス変換を実行するかどうかの決定を行う。トランザクションがインバウンド・
トランザクション（例えば、ＡＧＰバス３３０から受け取ったトランザクション
）である場合、トランザクション処理はステップ６３０に進む。そうでない場合
、トランザクションがアウトバウンド・トランザクション（例えば１つまたは複
数のＩ／Ｏポート４１２から受け取ったトランザクション）である場合、処理は
ステップ６４０に進む。ステップ６３０で変換処理を実行する。便宜上、ＧＡＲ
ＴエントリをＳＲＡＭ４１０から予測的に取り出すことができるが、すべてのイ
ンバウンド・トランザクションが変換されるわけではない。例えば、ＡＧＰ範囲
外の仮想アドレス（例えばＧＡＲＴアパーチャ）を指定するインバウンド・トラ
ンザクションは、変換されないことになる。ステップ６４０では、アウトバウン
ド・トランザクションは変換処理を迂回する。最後に、ステップ６５０では、適
切なバスのトランザクションを実行する（例えば、１つまたは複数のＩ／Ｏポー
ト４１２に対してインバウンド・トランザクションを実行し、ＡＧＰバス３３０
に対してアウトバウンド・トランザクションを実行する）。

【００４７】 インバウンドＰＣＩ書込みトランザクション処理 好ましくは、図５Ｂに示すように、ＧＸＢ４１０は、ＡＧＰバス３３０上で受
け取ったＡＧＰトランザクションおよびＰＣＩトランザクションの両方を処理し
、下位互換性のレベルを提供するように構成される。ＧＸＢ４１０を通過する処
理は、ＰＣＩ、低優先度ＡＧＰ、および高優先度ＡＧＰストリームのそれぞれに
対して非常に類似している。したがって、例示的なＰＣＩトランザクションの処
理だけを本明細書で説明する。

【００４８】 図７は、本発明の一実施形態によるインバウンドＰＣＩ書込みトランザクショ
ン処理を示す流れ図である。ここで説明する例では、ステップ７１０で、ＰＣＩ
サイクルは、ＡＧＰバス３３０上で動作してＰＣＩトランザクションをＧＸＢ４
１０に送り、その後にＰＣＩトランザクションに関連するデータが続く。ステッ
プ７２０では、ＰＣＩトランザクションをＰＣＩインバウンド・バッファ５７０
中にバッファリングする。アービトレーションを得ると、以下でさらに詳細に説
明するように、ＰＣＩトランザクションに関連する仮想アドレスをメイン・メモ
リ３２５中の物理アドレスに変換する（ステップ７３０）。ＰＣＩトランザクシ
ョンの仮想アドレスは、ステップ７４０で、変換後アドレスで上書きされる。Ｇ
ＡＲＴエントリの検索の予測的な性質のために、変換を実行すべきでないとき、
変換後アドレスを仮想アドレスと同じにすることができる。いずれにしても、ス
テップ７５０で、トランザクションを適切なＩ／Ｏポート４１２に対して実行す
ることができるまで、変換後ＰＣＩトランザクションをＳＡＣインバウンド・バ
ッファ５８０中にバッファリングする。最後に、Ｉ／Ｏポート４１２に対して書
込みサイクルを実行することによって、変換後ＰＣＩトランザクションを実行す
る。

【００４９】 アウトバウンドＰＣＩ書込みトランザクション処理 前述のように、アウトバウンド・トランザクションをＧＸＢ４１０で変換する
必要はない。このことをさらに示すために、次に、アウトバウンドＰＣＩ書込み
トランザクションに関連する処理を図８を参照しながら説明する。この例によれ
ば、Ｉ／Ｏポート４１２に対して書込み要求を実行し、ＰＣＩ要求が受け取られ
、ＳＡＣアウトバウンド制御論理５８５に発送される（ステップ８１０および８
２０）。ＰＣＩ要求に関連するデータは、データ・バッファ・ユニット５１０に
転送される。ステップ８４０では、アービトレーション時間スロットを得ると、
ＡＧＰバス３３０に対して書込みサイクルを実行することによって、アウトバウ
ンドＰＣＩ書込みトランザクションを実行する。アウトバウンドＰＣＩ書込みト
ランザクションが首尾よく完了した後に、書込み完了表示を供給することができ
る（ステップ８５０および８６０）。

【００５０】 アドレス変換の概要 図９は、本発明の一実施形態による物理アドレス空間変換に対するグラフィッ
クス（仮想）を概念的に示す。簡潔には、この例では、仮想アドレス９１５は、
ＡＧＰアドレス９２０およびオフセット９２５を含む。仮想アドレス９１５は、
例えばグラフィックス・アクセラレータ３３５が利用する、連続する論理アドレ
ス空間中のアドレスを表す。ＡＧＰアドレス９２０、その一部、またはＡＧＰア
ドレス９２０から導出される他の情報は、ＧＡＲＴ９０５からの適切なエントリ
を取り出すために使用される。ＧＡＲＴエントリ内に含まれる情報は、仮想アド
レス９１５に対応する物理アドレスを含むメイン・メモリ３２５中の物理ページ
を識別する。ＧＡＲＴエントリで識別される物理ページは、仮想アドレス９１５
からのオフセット９２５と共に組み合わされ、メイン・メモリ・アドレス９３０
が形成される。

【００５１】 複数ページ・サイズのサポート 一実施形態によれば、ＧＸＢ４１０は、メイン・メモリ３２５中の２つの異な
るページ・サイズをサポートする。仮想アドレス９１５の変換は、対応する物理
アドレスがその中に常駐するページ・サイズに依存する。一実施形態では、ＧＡ
ＲＴアパーチャ内にあるすべてのページに対して固定ページ・サイズ（例えば４
Ｋバイトまたは４Ｍバイト）が使用され、ページ・サイズの表示は、システム・
ブート中にＧＸＢ４１０中の制御レジスタ中に格納される。現在、ＡＧＰプログ
ラミング・モデルは、ＧＡＲＴエントリに対して４Ｋバイト・ページを用いて設
計される。より大きなページ・サイズ（例えば２Ｍバイト、４Ｍバイトなど）を
使用可能にすることによって、ＧＸＢ４１０は、高性能コンピュータ・システム
と互換となる。

【００５２】 上記で、ＧＡＲＴアパーチャ中のすべてのページは１つのサイズまたは別のサ
イズであるが、代替実施形態では、ＧＡＲＴアパーチャは、異なるサイズのペー
ジを同時に含むことができる。この実施形態では、以下で説明するように、アド
レス変換を動的に制御する必要がある。

【００５３】 図１０Ａに、メイン・メモリ内の４Ｋバイト・ページ中に常駐するデータを参
照するために利用することができる、例示的な仮想アドレス・フォーマットを示
す。この実施形態によれば、仮想アドレス９１５は４０ビット幅である。ＡＧＰ
アドレス１０２０は２８ビットを有し、オフセット１０２５は１２ビットを有す
る。

【００５４】 図１０Ｂに、メイン・メモリ内の４Ｍバイト・ページ中に常駐するデータを参
照するために利用することができる、例示的な仮想アドレス・フォーマットを示
す。この実施形態によれば、仮想アドレス９１５はやはり４０ビット幅である。
しかし、ＡＧＰアドレス１０２１は１８ビットに減少し、オフセット１０２５は
２２ビットに増加する。様々な他のページ・サイズも収容できるものとする。

【００５５】 図１１Ａに、メイン・メモリ内の４Ｋバイト・ページへのアドレス変換をサポ
ートするための、例示的なＧＡＲＴエントリ・フォーマット１１０５を示す。こ
の例では、エントリ１１０５は３２ビット幅で、パリティ・ビット１１１５、コ
ヒーレンス・ビット１１２０、有効ビット１１２５、新しいページ・アドレス１
１３０、および予約済み領域１１１０を含む。各エントリは、１つの４Ｋバイト
・ページをカバーする。２５６ｋエントリ、または４Ｋバイト・ページについて
の合計１ＧＢの変換可能スペースを保持するのに１メガバイトで十分である。

【００５６】 パリティ・ビット１１１５は、ＧＡＲＴエントリ１１０５全体をカバーする。
パリティ・ビット１１１５はハードウェアで生成することができ、パリティ・ビ
ット１１１５を含む１の合計数が、偶数または奇数になるように計算することが
できる。

【００５７】 コヒーレント・ビット１１２０は、グラフィックス・カードからのトラフィッ
クがシステム・バス３１５とコヒーレントである必要があるかどうかを示す。コ
ヒーレンスは以下でさらに論じる。

【００５８】 有効ビット１１２５は、ＳＲＡＭ４０５がこのエントリに関する有効データを
含むかどうかを示す。データがこのエントリに関して有効であることを有効ビッ
ト１１２５が示す場合、アドレス変換のためにこのエントリを使用することがで
きる。

【００５９】 この例では、この新しいページ・アドレス１１３０は２４ビット幅である。こ
の新しいページ・アドレス１１３０は、所望の物理アドレスを含むメイン・メモ
リ３２５中の４Ｋバイト物理ページの開始アドレスを含む。

【００６０】 図１１Ｂに、メイン・メモリ内の４Ｍバイト・ページへのアドレス変換をサポ
ートするための、例示的なＧＡＲＴエントリ・フォーマットを示す。この例では
、上記と同様に、エントリ１１０６は３２ビット幅で、パリティ・ビット１１１
６、コヒーレンス・ビット１１２１、有効ビット１１２６、新しいページ・アド
レス１１３１、および予約済み領域１１１１および１１３６を含む。各エントリ
は、４Ｍバイト・ページをカバーする。

【００６１】 上記と同様に、パリティ・ビット１１１６は、ＧＡＲＴエントリ１１０６全体
をカバーし、パリティ・ビット１１１６を含む１の合計数が、偶数または奇数に
なるように計算することができる。

【００６２】 コヒーレンス・ビット１１２１は、グラフィックス・カードからのトラフィッ
クがシステム・バス３１５とコヒーレントである必要があるかどうかを示す。コ
ヒーレンスは以下でさらに論じる。

【００６３】 有効ビット１１２６は、ＳＲＡＭ４０５が当該のエントリに関する有効データ
を含むかどうかを示す。データがこのエントリに関して有効であることを有効ビ
ット１１２６が示す場合、アドレス変換のためにこのエントリを使用することが
できる。

【００６４】 この例では、この新しいページ・アドレス１１３１は１４ビット幅である。こ
の新しいページ・アドレス１１３１は、所望の物理アドレスを含むメイン・メモ
リ３２５中の４Ｍバイト物理ページの開始アドレスを含む。

【００６５】 代替実施形態では、ビットおよびフィールドの相対的位置決めを図１１Ａおよ
び図１１Ｂの例で示したものとは異なるものとすることができる。やはり、代替
実施形態では、エントリ・フォーマットは、宛先ページ・サイズ（例えば４Ｋバ
イトまたは４Ｍバイト）を示すためのページ・モードビットも含むことができ、
アドレス変換プロセスの動的制御を実現することができる。このようにして複数
の異なるページ・サイズを同時にサポートすることができる。

【００６６】 （コヒーレンス） グラフィックス・カード（例えばグラフィックス・アクセラレータ３３５）か
らのトラフィックは、システム・バス３２５とコヒーレントにしたいこともあり
、そうでないこともある。一実施形態によれば、コヒーレンスはページごとに選
択可能である。この開示では、「コヒーレンス」とは、１つまたは複数のプロセ
ッサ３０５および３１０がアドレスに関するキャッシュをスヌープすることがで
きるように、そのアドレスがシステム・バス３２５上に出現することを意味する
。テクスチャ・マップまたは他のイメージ・データが、プロセッサによって、書
込み結合（ＷＣ）とマークされた場合、そのデータはコヒーレントではない。プ
ロセッサのＷＣバッファ中でヒットする、システム・バス３２５に対するアドレ
スはスヌープされない。あるいは、アプリケーションは、メイン・メモリ３２５
中のデータがプロセッサによって使用されなかった（例えば、データがディスク
から来た）ことを認識し、システム・バス３２５帯域幅を使用せずにデータを取
り出すようにグラフィックス・カードに要求し、したがって強制的にアクセスを
非コヒーレントにすることができる。

【００６７】 前述と同様に、ＡＧＰ範囲中にヒットするすべてのＡＧＰタイプ・アクセスに
ついて、アドレスがコヒーレントであるかどうかを判定するＧＡＲＴエントリご
とのビットが存在する。ＡＧＰ範囲外のＡＧＰタイプ・アクセスについて、情報
（例えば１ビット・コヒーレンス標識）をＧＸＢ４１０の構成レジスタから読み
取り、コヒーレンスを判定することができる。重要なことであるが、コヒーレン
スまたは非コヒーレンスは、ＡＧＰプロトコルを使用するアクセスだけに当ては
まる。ＰＣＩプロトコルを使用するアクセスは、変換テーブルにヒットするかど
うかに関わらず、常にコヒーレントに行われる。

【００６８】 上記の明細書において、本発明の特定の実施形態を参照しながら本発明を説明
した。しかし、本発明のより広範な精神および範囲から逸脱することなく、それ
に対して様々な修正形態および変更を行えることは明らかであろう。したがって
、この明細書および図面は、限定的な意味ではなく、例示的な意味とみなすべき
である。

【図面の簡単な説明】

【図１】 グラフィックス・アドレス変換のための従来技術の手法を示すブロック図であ
る。

【図２】 本発明の一実施形態による入出力アドレス変換を示すブロック図である。

【図３】 本発明の一実施形態によるグラフィックス・アドレス変換を示すブロック図で
ある。

【図４】 本発明の実施形態を実装することができる例示的チップセットを示すブロック
図である。

【図５Ａ】 本発明の一実施形態によるグラフィックス拡張ブリッジの機能単位間の高レベ
ル相互接続を示す単純化したブロック図である。

【図５Ｂ】 本発明の一実施形態によるグラフィックス拡張ブリッジのより詳細なビューを
示す単純化したブロック図である。

【図６】 本発明の一実施形態によるトランザクション処理を概念的に示す高レベル流れ
図である。

【図７】 本発明の一実施形態によるインバウンドＰＣＩ書込みトランザクション処理を
示す流れ図である。

【図８】 本発明の一実施形態によるアウトバウンドＰＣＩ書込みトランザクション処理
を示す流れ図である。

【図９】 本発明の一実施形態によるグラフィックス（仮想）−物理アドレス空間変換を
概念的に示す図である。

【図１０】 メイン・メモリ内の４Ｋバイト・ページ中に常駐するデータを参照するために
利用することができる例示的仮想アドレス・フォーマットを示す図である。

【図１１】 メイン・メモリ内の４Ｋバイト・ページへのアドレス変換をサポートするため
の例示的ＧＡＲＴエントリ・フォーマットを示す図である。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ， ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ， ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＢＺ，Ｃ Ａ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ， ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，Ｋ Ｅ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ， ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，Ｒ Ｕ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ， ＹＵ，ＺＡ，ＺＷ (72)発明者 クロス，レナード・ダブリュ アメリカ合衆国・97229・オレゴン州・ポ ートランド・ノースウエスト 124ティエ イチ プレイス・3701 Ｆターム(参考） 5B005 JJ11 KK16 LL11 RR02 5B061 FF04 FF05 GG02 RR07

Claims (19)

【特許請求の範囲】
1. 【請求項１】 １つまたは複数のＩ／Ｏポートを介してシステム・メモリお
   よびＩ／Ｏコントローラに結合するように構成され、１つまたは複数のＩ／Ｏポ
   ートを介してコンピュータ・システムのメイン・メモリとの間でデータ転送を可
   能にする第１インターフェース・ユニットと、 バスを介して周辺装置との間でのデータ転送を可能にするためにバス制御信号
   およびアドレスを供給する第２インターフェース・ユニットと、 第１インターフェース・ユニットおよび第２インターフェース・ユニットと結
   合され、コンピュータ・システムのメイン・メモリ内のページの物理アドレスを
   含むローカル・メモリにアクセスすることによって、第２インターフェースで受
   け取ったトランザクションに関連するアドレスを変換するアドレス変換ユニット
   とを備える入出力（Ｉ／Ｏ）拡張ブリッジ。
2. 【請求項２】 バスがアクセラレーテッド・グラフィックス・ポート（ＡＧ
   Ｐ）バスを備える請求項１に記載のＩ／Ｏ拡張ブリッジ。
3. 【請求項３】 ローカル・メモリが、その中にグラフィックス・アドレス再
   配置テーブル（ＧＡＲＴ）を含む請求項２に記載のＩ／Ｏ拡張ブリッジ。
4. 【請求項４】 ローカル・メモリがオンチップのスタティック・ランダム・
   アクセス・メモリ（ＳＲＡＭ）を備える請求項３に記載のＩ／Ｏ拡張ブリッジ。
5. 【請求項５】 ローカル・メモリがオフチップのスタティック・ランダム・
   アクセス・メモリ（ＳＲＡＭ）を備える請求項３に記載のＩ／Ｏ拡張ブリッジ。
6. 【請求項６】 メイン・メモリ内のページにそれぞれ関連し、ページ内のア
   ドレスをコンピュータ・システムのプロセッサ・バスでスヌープすべきか否かを
   識別する表示を含む複数のエントリをＧＡＲＴが含む請求項３に記載のＩ／Ｏ拡
   張ブリッジ。
7. 【請求項７】 アドレス変換ユニットが、第１フォーマットまたは第２フォ
   ーマットに従うＧＡＲＴ内のエントリを解釈することによって、複数のページ・
   サイズをサポートする請求項３に記載のＩ／Ｏ拡張ブリッジ。
8. 【請求項８】 複数のページ・サイズが、４Ｋバイト・ページ、２Ｍバイト
   ・ページ、および４Ｍバイト・ページのうち２つ以上を含む請求項７に記載のＩ
   ／Ｏ拡張ブリッジ。
9. 【請求項９】 １つまたは複数のＩ／Ｏポートを介してシステム・メモリお
   よびＩ／Ｏコントローラに結合するように構成され、１つまたは複数のＩ／Ｏポ
   ートを介してコンピュータ・システムのメイン・メモリとの間でデータ転送を可
   能にする第１インターフェース・ユニットと、 バス制御信号およびアドレスを供給し、ＡＧＰバスを介して周辺装置との間で
   データ転送を可能にするアクセラレーテッド・グラフィックス・ポート（ＡＧＰ
   ）インターフェース・ユニットと、 第１インターフェース・ユニットおよびＡＧＰインターフェース・ユニットと
   結合され、グラフィックス・アドレス再配置テーブル（ＧＡＲＴ）を含むオフチ
   ップのスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）にアクセスする
   ことによって、ＡＧＰバスで受け取ったインバウンドＡＧＰトランザクションに
   関連するグラフィックス・アドレスを変換し、ＧＡＲＴが、コンピュータ・シス
   テムのメイン・メモリ内のページの物理アドレスを含むアドレス変換ユニットと
   を備えるグラフィックス拡張ブリッジ。
10. 【請求項１０】 メイン・メモリ内のページにそれぞれ関連し、ページ内の
    アドレスをコンピュータ・システムのプロセッサ・バスでスヌープすべきか否か
    を識別する表示を含む複数のエントリをＧＡＲＴが含む請求項９に記載のグラフ
    ィックス拡張ブリッジ。
11. 【請求項１１】 アドレス変換ユニットが、第１フォーマットまたは第２フ
    ォーマットに従うＧＡＲＴ内のエントリを解釈することによって複数のページ・
    サイズをサポートする請求項９に記載のＩ／Ｏ拡張ブリッジ。
12. 【請求項１２】 複数のページ・サイズが、４Ｋバイトおよび４Ｍバイトを
    含む請求項１１に記載のＩ／Ｏ拡張ブリッジ。
13. 【請求項１３】 １つまたは複数の入出力（Ｉ／Ｏ）ポートと、アクセラレ
    ーテッド・グラフィックス・ポート（ＡＧＰ）バスとの間のバス・プロトコル・
    ブリッジング機能を提供し、ローカル・メモリ内に格納されたグラフィックス・
    アドレス再配置テーブル（ＧＡＲＴ）に基づいて、インバウンド・トランザクシ
    ョンに関連する仮想アドレスを、コンピュータ・システムのメイン・メモリ内の
    物理アドレスに変換するように構成されたブリッジング手段と、 コンピュータ・システムのブリッジング手段に結合され、システム・バスおよ
    びメモリ・バスに結合するように構成された、ブリッジング手段のためにメイン
    ・メモリとの間でのデータ転送を実行するコントローラ手段と を備えるチップセット。
14. 【請求項１４】 １つまたは複数の入出力（Ｉ／Ｏ）ポートと、アクセラレ
    ーテッド・グラフィックス・ポート（ＡＧＰ）バスとの間でのバス・プロトコル
    ・ブリッジング機能を提供し、ローカル・メモリ内に格納されたグラフィックス
    ・アドレス再配置テーブル（ＧＡＲＴ）に基づいて、インバウンド・トランザク
    ションに関連する仮想アドレスを、コンピュータ・システムのメイン・メモリ内
    の物理アドレスに変換するように構成されたグラフィックス拡張ブリッジと、 グラフィックス拡張ブリッジに結合され、コンピュータ・システムのシステム
    ・バスおよびメモリ・バスに結合するように構成され、グラフィックス拡張ブリ
    ッジのためにメイン・メモリとの間でのデータ転送を実行するように構成された
    システム・メモリおよびＩ／Ｏコントローラとを備えるチップセット。
15. 【請求項１５】 ブリッジが、ローカルＩ／ＯバスでＩ／Ｏトランザクショ
    ンを受け取るステップと、 Ｉ／Ｏトランザクションに関連するアドレスおよびオフセットを決定するステ
    ップと、 ブリッジに直接結合されたローカル・メモリ内に格納されているアドレス変換
    テーブルからアドレスに基づいてエントリを取り出すステップと、 エントリおよびオフセットに基づいて、コンピュータ・システムのメイン・メ
    モリ内の位置を識別する物理アドレスを形成するステップと を含むブリッジ内で入出力（Ｉ／Ｏ）トランザクションを変換する方法。
16. 【請求項１６】 ローカルＩ／Ｏバスが、アクセラレーテッド・グラフィッ
    クス・ポート（ＡＧＰ）バスを備え、ブリッジがローカルＩ／ＯバスでＩ／Ｏト
    ランザクションを受け取るステップが、ブリッジがＡＧＰバスでＡＧＰトランザ
    クションを受け取るステップを含む請求項１５に記載の方法。
17. 【請求項１７】 ローカル・メモリが、静的ランダム・アクセス・メモリ（
    ＳＲＡＭ）を備える請求項１５に記載の方法。
18. 【請求項１８】 前記位置が、メイン・メモリ内の４Ｋバイト・ページまた
    は４Ｍバイト・ページ内に常駐するかどうかを判定するステップと、 前記判定するステップの結果に基づいてエントリを解釈するステップとをさら
    に含む請求項１５に記載の方法。
19. 【請求項１９】 物理アドレスへのアクセスをコヒーレントにすべきか、そ
    れとも非コヒーレントにすべきかを決定するステップをさらに含む請求項１５に
    記載の方法。