JPH11167524A - コンピュータ・システム - Google Patents

コンピュータ・システム

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JPH11167524A
JPH11167524A JP10255832A JP25583298A JPH11167524A JP H11167524 A JPH11167524 A JP H11167524A JP 10255832 A JP10255832 A JP 10255832A JP 25583298 A JP25583298 A JP 25583298A JP H11167524 A JPH11167524 A JP H11167524A
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JP
Japan
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entry
memory
agp
gart
computer system
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Application number
JP10255832A
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English (en)
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Gregory N Santos
グレゴリー・エヌ・サントス
Robert C Elliott
ロバート・シー・エリオット
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Compaq Computer Corp
Original Assignee
Compaq Computer Corp
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Publication date
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
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  • Image Generation (AREA)

Abstract

(57)【要約】 【課題】 メモリのアドレス変換を有効に行う。 【解決手段】中央処理ユニット（システム・プロセッ
サ）１０２と、システム・メモリ１０６と、ビデオ・デ
ィスプレイ１１２に接続されグラフィックス・データか
らビデオ表示データを生成してビデオ・ディスプレイ上
に表示させるグラフィックス・プロセッサ（ビデオ・グ
ラフィックス・コントローラ）２１０と、システム・プ
ロセッサ１０２をシステム・メモリ１０６に接続する第
１のインターフェース・ロジック（コア・ロジック２０
４内）と、システム・プロセッサ及びシステム・メモリ
をグラフィックス・プロセッサに接続する第２のインタ
ーフェース・ロジック（コア・ロジック内）と、複数の
エントリを有するグラフィックス・アドレス・リマッピ
ング・テーブル（コア・ロジック内）とからなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、バス・ブリッジ
（群）を用いて、中央処理装置（群）、ビデオ・グラフ
ィックス・プロセッサ（群）、ランダム・アクセス・メ
モリ（ＲＡＭ）および入出力周辺機器同士のインターフ
ェースを行うコンピュータ・システムに関し、更に特定
すれば、隣接しない物理メモリ・ページを隣接する加速
（アクセレレイテド）グラフィックス・ポート（ＡＧ
Ｐ）・デバイス・アドレスにリマップ(remap)するため
に用いられるグラフィックス・アドレス・リマッピング
・テーブル（ＧＡＲＴテーブル）を用い、リマッピング
処理の高速化のためにＧＡＲＴテーブルの選択されたエ
ントリがキャッシュに格納され、かつ、キャッシュ無い
のＧＡＲＴテーブルのエントリが有効でない場合又は更
新が不要な場合に、当該エントリを、キャッシュ内の他
のＧＡＲＴテーブルのエントリに影響を与えることな
く、マークすることができるコンピュータ・システムに
関するものである。
【０００２】
【従来の技術】本願は、１９９７年５月９日に出願され
た、Ronald T. Horan（ロナルドＴ．ホラン）およびSom
pong Olaring（ソンポン オラリング）による"Dual Pu
rposeApparatus, Method and System for Accelerated
Graphics Port and Peripheral Component Interconnec
t"（加速グラフィックス・ポートおよび周辺素子相互接
続のための二重目的装置、方法およびシステム）と題す
る、本願と同じ所有者の米国特許出願番号第０８／８５
３，２８９号に関連がある。尚、この出願の内容は、こ
の言及により本願にも含まれるものとする。
【０００３】業務および家庭におけるコンピュータ、特
に、パーソナル・コンピュータの使用は増々普及しつつ
ある。その理由は、コンピュータが、会計、法律、設
計、保険、サービス、販売等の分野に携わる殆どの情報
関連従事者に不可欠なツールとなっているからである。
コンピュータ分野における急速な技術進歩のために、こ
れまで古い技術のメインフレーム・コンピュータでは実
現できなかった、または余りに高価過ぎて利用できなか
った、多くの新しい応用分野に道が開かれた。これらの
パーソナル・コンピュータは、単体のワークステーショ
ン（個々のハイ・エンド・パーソナル・コンピュー
タ）、デスク・トップ型パーソナル・コンピュータ、携
帯ラップトップ・コンピュータ等が考えられる。また、
これらは、「ネットワーク・サーバ」によってネットワ
ークに互いにリンクすることも可能である。ネットワー
ク・サーバもまたパーソナル・コンピュータであり、そ
のネットワークにおける目的に特化した追加の特徴をい
くつか有するものとすればよい。ネットワーク・サーバ
は、大量のデータを格納するために用いることができ、
更に、電子メール（「Ｅ−メール」）、文書データベー
ス、テレビ会議、ホワイト・ボード機能、一体化企業用
カレンダ、仮想エンジニアリング設計等のために、ネッ
トワークに接続されている個々のワークステーションの
双方向処理を簡便化することができる。また、多数のネ
ットワーク・サーバも、ローカル・エリア・ネットワー
ク（「ＬＡＮ」）およびワイド・エリア・ネットワーク
（「ＷＡＮ」）によって相互接続することが可能であ
る。
【０００４】パーソナル・コンピュータが増々普及して
いく中で、僅か数年前と比較した場合、その低価格以外
で重要な部分は、精巧なプログラムを実行させ、多くの
有用かつ新規な作業を行うその能力である。今日のパー
ソナル・コンピュータは、新たな周辺デバイスを用いて
容易に更新し、柔軟性向上および処理能力向上を図るこ
とができる。パーソナル・コンピュータ（ワークステー
ションおよびネットワーク・サーバ双方）の性能におけ
る主要な進展は、ビデオ・グラフィックス・アダプタ、
ローカル・エリア・ネットワーク・インターフェース、
ＳＣＳＩバス・アダプタ、全モーション・ビデオ、冗長
エラー・チェックおよび訂正ディスク・アレイ(redunda
nt error checking and correcting disk array)等のよ
うな、精巧な周辺デバイスの実装によるものであった。
これら精巧な周辺デバイスは、コンピュータ・システム
・マイクロプロセッサ中央演算装置（「ＣＰＵ」）の本
来の速度(native speed)に近づくデータ転送レートが可
能である。周辺デバイスのデータ転送速度は、高速拡張
ローカル・バスを通じて、マイクロプロセッサ（群）お
よび関連するシステムのランダム・アクセス・メモリに
周辺デバイスを接続することによって得られる。最も顕
著なのは、マイクロプロセッサには独立した高速拡張ロ
ーカル・バス規格が新たに作られ、多数の周辺ハードウ
エア製造者およびソフトウエア・プログラマに受け入れ
られたことである。この高速拡張バス規格は、「周辺構
成要素相互接続」または「ＰＣＩ:Peripheral Componen
t Interconnect」と呼ばれるものである。更に完成度を
高めたＰＣＩローカル・バスの定義が、PCI Local Bus
Specification, revision 2.1（ＰＣＩローカル・バス
仕様書改訂第２．１版）、「PCI/PCI Bridge Specifica
tion, revision 1.0（ＰＣＩ／ＰＣＩブリッジ仕様書改
訂第１．０版）、PCI System Design Guide, revision
1.0（ＰＣＩシステム設計ガイド改訂第１．０版）、PCI
BIOS Specification, revision 2.1（ＰＣＩ ＢＩＯ
Ｓ仕様書改訂第２．１版）、および１９９６年５月２０
日付けの"Addition of 'New Capabilities' Structure"
（「新能力構造の追加」）と題するEngineering Change
Notice（「ＥＣＮ」設計変更通知）に見ることができ
る。これらは、この言及により本願にも含まれるものと
する。これらのＰＣＩ仕様書およびＥＣＮは、PCI Spec
ial Interest Group, P.O. Box 14070, Portland, OR 9
7214から入手可能である。
【０００５】コンピュータ・システムは、ホスト・バ
ス、メモリ・バス、ＰＣＩバスのような少なくとも１系
統の高速拡張ローカル・バス、および小型コンピュータ
・システム・インターフェース（ＳＣＳＩ）、拡張業界
標準アーキテクチャ（ＥＩＳＡ）、および業界標準アー
キテクチャ（ＩＳＡ）のようなその他の周辺バスのよう
な、複数の情報（データおよびアドレス）バスを有す
る。コンピュータ・システムのマイクロプロセッサ
（群）は、主メモリ、およびコンピュータ・システムを
構成する周辺機器と、これら種々のバスを通じて通信す
る。マイクロプロセッサ（群）は、メモリ・バス・ブリ
ッジに至るホスト・バスを通じて、主メモリと通信す
る。周辺機器は、それらのデータ転送速度の必要条件に
応じて、種々のバスに接続され、更に、これらのバスが
バス・ブリッジを介して、マイクロプロセッサのホスト
・バスに接続されている。バス・ブリッジは、要求され
たアクションを検出し、調停を行い、更に種々のバス間
でデータおよびアドレス双方の変換を行う。
【０００６】増々精巧度が高まりつつあるマイクロプロ
セッサは、複雑なアプリケーション・ソフトウエアのメ
インフレーム・コンピュータの速度での実行を可能にす
ることにより、パーソナル・コンピュータの役割に革新
を起こした。最新のマイクロプロセッサは、僅か数年前
にはメインフレームおよびミニコンピュータ・システム
でなければ得ることができなかったレベルの技術的精巧
度をパーソナル・コンピュータにもたらした。これら新
たなマイクロプロセッサの代表的な例は、"PNETIUM"お
よび"PENTIUM PRO"（インテル社(Intel Corporation)の
登録商標）である。また、Advanced Micro Devices（ア
ドバンスト・マイクロ・デバイスイズ社）、Cyrix（サ
イリックス社）、ＩＢＭ、Digital Equipment Corp.,
（デジタル・エクイップメント社）、およびMotorola
（モトローラ社）も、先進のマイクロプロセッサを製造
している。
【０００７】一方、これら精巧なマイクロプロセッサ
は、コンピュータ支援製図および製造、エンジニアリン
グ・シミュレーション、ゲーム等のために、先進の三次
元（「３−Ｄ」）グラフィックスを使用する複雑なアプ
リケーション・プログラムを実行することを可能にし
た。増々複雑化する３−Ｄグラフィックスは、メモリに
格納されている、増々大量化するグラフィックス・デー
タに対するアクセス速度を一層高速化しなければならな
い。このメモリは、ビデオ・グラフィックス・プロセッ
サ・システムの一部であってもよいが、好ましくは、メ
イン・コンピュータ・システム・メモリの一部であれ
ば、最良である（コストが最も低い）。インテル社
は、"Accelerated Graphics Port"（ＡＧＰ：加速グラ
フィックス・ポート）と呼ばれる低コストであるが改善
された３−Ｄグラフィックス規格を率先して提案した。
ＡＧＰ３−Ｄを用いると、グラフィックス・データ、特
に、テクスチャを、グラフィックス・コントローラのロ
ーカル・メモリからコンピュータ・システム・メモリに
移行させることができる。コンピュータ・システム・メ
モリはグラフィックス・コントローラのローカル・メモ
リよりも低コストであり、グラフィックス・データの格
納以外にも、多数の他の使用に容易に合わせることがで
きる。
【０００８】インテル社が提案したＡＧＰ３−Ｄグラフ
ィックス規格は、高速データ・パイプライン、即ち、
「ＡＧＰバス」をグラフィックス・コントローラとシス
テム・メモリとの間に定義する。このＡＧＰバスは、グ
ラフィックス・コントローラがシステム・メモリからテ
クスチャを読み出し、しかもコンピュータ・システムの
他の非グラフィックス・オペレーションに影響を及ばす
ことのない程の十分な帯域幅を有する。インテル社の３
−Ｄグラフィックス規格は、信号、プロトコル、電気
的、および機械的仕様をＡＧＰバスおよびそれに取り付
けられているデバイスに与える仕様書である。この仕様
書は、１９９６年７月３１日付けで、"Accelerated Gra
phics Port Interface Specification Revision 1.0"
（加速グラフィックス・ポート・インターフェース仕様
書改訂第１．０版）と題するものである。その開示内容
は、この言及により本願にも含まれるものとする。ＡＧ
Ｐ仕様書は、カリフォルニア州サンタ クララのインテ
ル社から入手可能である。
【０００９】ＡＧＰ仕様は、６６ＭＨｚのＰＣＩ（改訂
第２．１版）仕様を、動作基準線として用い、ＰＣＩ仕
様に３つの性能改善を付け加え、これらを用いて高性能
３−Ｄグラフィックス用途のためにＡＧＰ仕様を最適化
している。３つの改善とは、１）パイプライン型メモリ
・リードおよびライト動作、２）側波帯信号(sideband
signal)の使用による、ＡＧＰバス上のアドレスおよび
データのデマルチプレックス、および３）毎秒５００メ
ガバイト（「ＭＢ／ｓ」）を超えるデータ・スループッ
トのための、１３３ＭＨｚのデータ転送レートである。
これら以外のＡＧＰ仕様は、ＰＣＩ仕様を変更していな
いが、３−Ｄグラフィックス用ハードウエアおよびソフ
トウエア設計者による使用のために、ある範囲のグラフ
ィックス指向の性能向上を代わりに与えている。ＡＧＰ
仕様は、コンピュータ・システムにおけるＰＣＩ規格の
使用を置換することも、減少させることも意味するもの
ではない。ＡＧＰ仕様は、グラフィックス・コントロー
ラのような３−Ｄグラフィックス・デバイスによる使用
のために、独立した追加の高速ローカル・バスを創出
し、コンピュータ・システムの他の入出力（「Ｉ／
Ｏ」）デバイスは、ＰＣＩ，ＳＣＳＩ，ＥＩＳＡおよび
ＩＳＡバスのいかなる組み合わせにおいても残ることが
できる。
【００１０】このＡＧＰ３−Ｄグラフィックス・バスを
機能的に可能にするためには、新たなコンピュータ・シ
ステムのハードウエアおよびソフトウエアが必要とな
る。このために、新たなコンピュータ・システムのコア
・ロジックが、ＡＧＰ仕様を満足するホスト・バス／メ
モリ・バス／ＰＣＩバス−ＡＧＰバス・ブリッジとして
機能するように設計する必要があり、更にコンピュータ
・システムにおいてＡＧＰに依存するハードウエアが機
能状態となるようにするために、新たなリード・オンリ
・メモリ基本入出力システム（「ＲＯＭ ＢＩＯＳ」）
およびアプリケーション・プログラミング・インターフ
ェース（「ＡＰＩ」）ソフトウエアも必要となる。更
に、コンピュータ・システムのコア・ロジックは、先に
引用したＰＣＩ規格を満足し、ＰＣＩバス（群）のコン
ピュータ・システムの残りの部分へのインターフェース
を容易にする必要もある。加えて、機械的および電気的
にＡＧＰバス・コネクタと適正にインターフェースする
ように新たなＡＧＰ互換デバイス・カードを設計しなけ
ればならない。
【００１１】ＡＧＰおよびＰＣＩインターフェース仕様
間に信号機能の共通性がいくらかはあるものの、ＡＧＰ
およびＰＣＩデバイス・カードは物理的にも電気的にも
相互に交換可能ではない。今日のＡＧＰ仕様は、ＡＧＰ
バス上に単一のＡＧＰデバイスのみを許可するに過ぎ
ず、一方、ＰＣＩ仕様は、ＰＣＩデバイス用に２つのプ
ラグイン・スロット、および６６ＭＨｚで動作するＰＣ
Ｉバス上に１つのブリッジを許可する。この単一のＡＧ
Ｐデバイスは、１ｘモード（最大２６４ＭＢ／ｓ）およ
び２ｘモード（最大５３２ＭＢ／ｓ）双方で機能するこ
とができる。ＡＧＰバスは、３２ビット・バスとして定
義され、１ｘモードではクロック当たり４バイトまでの
データ転送、および２ｘモードではクロック当たり８バ
イトまでのデータ転送を行うことができる。ＰＣＩバス
は、３２ビット・バスまたは６４ビット・バスのいずれ
かとして定義され、それぞれ、クロック当たり４バイト
または８バイトまでのデータ転送を行うことができる。
しかしながら、ＡＧＰバスは、追加の側波帯信号を有
し、このために、ＰＣＩバスを用いて可能なよりも、更
に効率的なデータ・ブロックの転送が可能となってい
る。２ｘモードで動作するＡＧＰバスは、十分なビデオ
・データ・スループット（最大５３２ＭＢ／ｓ）を備え
ているので、増々複雑化する３−Ｄグラフィックス・ア
プリケーションでも、パーソナル・コンピュータ上で実
行することを可能にする。
【００１２】コンピュータ・システムにおいてＡＧＰを
用いることによる主な性能／コスト改善は、テクスチャ
・データをローカル・グラフィックス・メモリから主メ
モリにシフトすることによって得られる。テクスチャ
は、いくつかの理由で、このシフトに適している理想的
なものである。テクスチャは通常読み取りのみであるの
で、アクセス順序やコヒーレンシ(coherency)の問題が
起こる可能性が少ない。テクスチャのシフト動作は、シ
ステム・メモリとローカル・グラフィックス・メモリと
の間の帯域幅負荷をバランスさせる。何故なら、高いキ
ャッシュ機能を有するホスト・プロセッサは、３−Ｄレ
ンダリング機械よりもメモリ帯域要件が少ないからであ
る。恐らく、テクスチャのアクセスは、レンダリング・
メモリ帯域幅の最も大きな単一のコンポーネントを含む
ので、ローカル・グラフィックス・メモリ内にテクスチ
ャをロードまたはキャッシュすることを回避すれば、こ
のためのローカル・メモリ帯域幅のコンポーネントを節
約できるだけでなく、最初にテクスチャを記憶装置にロ
ードするために必要な帯域幅も節約できる。更に、この
データは、大容量記憶デバイスからロードする際に、何
らかの方法で主メモリを通過させなければならない。テ
クスチャ・サイズは、ディスプレイの解像度よりは、む
しろアプリケーションの品質に左右される。したがっ
て、ソフトウエア・アプリケーションが進化すればする
程、メモリに最大の増大が必要となる可能性がある。テ
クスチャ・データは永続的ではなく、ソフトウエア・ア
プリケーションの期間だけコンピュータ・システムのメ
モリ内に位置すればよいので、テクスチャの格納に費や
すシステム・メモリはいずれも、アプリケーションが終
了すれば、空きメモリの集合(heap)に戻される（永続的
に使用するために残ることがあるグラフィック・コント
ローラのローカル・フレーム・バッファとは異なる）。
これらの理由のために、ローカル・グラフィックス・メ
モリから主メモリにテクスチャ・データをシフトするこ
とは、３−Ｄグラフィックスを実施する場合には、コン
ピュータ・システムのコストを大幅に削減することにな
る。
【００１３】通常、コンピュータ・システムのメモリ・
アーキテクチャでは、グラフィックス・コントローラの
物理アドレス空間は、システム・メモリの上に位置す
る。グラフィックス・コントローラはこの物理アドレス
空間を用いて、グラフィックス画面を発生するために必
要な情報を保持する、そのローカル・メモリにアクセス
する。ＡＧＰシステムでは、情報は未だグラフィックス
・コントローラのローカル・メモリ（テクスチャ、アル
ファ、ｚ−バッファ等）内に位置するが、このローカル
・メモリ内に以前に位置したデータの中には、システム
・メモリに移動させられるものもある（主にテクスチャ
であるが、コマンド・リスト等も含まれる）。グラフィ
ックス・コントローラがこれらのテクスチャにアクセス
するために用いられるアドレス空間は、仮想的となる。
即ち、このアドレス空間に対応する物理メモリは、メモ
リ上には実際に存在しないことを意味する。実際には、
これら仮想アドレスの各々は、システム・メモリ内の物
理アドレスに対応する。グラフィックス・コントローラ
はこの仮想アドレス空間を１つの隣接メモリ・ブロック
として見るが、対応する物理メモリ・アドレスは、コン
ピュータ・システムの物理メモリ全体にわたって４キロ
バイト（「ＫＢ」）の非隣接ページに割り当てられるこ
ともある。尚、仮想空間アドレスのことを、以降「ＡＧ
Ｐデバイス・アドレス空間」と呼ぶことにする。
【００１４】データをどのように区分しアクセスするの
かに関して必要な３Ｄレンダリング、およびその結果得
られるインターフェース・データのフロー特性のため
に、２つの主要なＡＧＰ使用モデルがある。「ＤＭＡ」
モデルでは、主グラフィックス・メモリは、「ローカル
・フレーム・バッファ」と呼ばれるローカル・メモリと
なり、ＡＧＰグラフィックス・コントローラ即ち「ビデ
オ・アクセレレータ」と連動する。３Ｄ構造はシステム
・メモリに格納されるが、このメモリから直接用いられ
る（または「実行される」）ことはない。代わりに、こ
れらは主（ローカル）メモリにコピーされ、（ＡＧＰグ
ラフィックス・コントローラの）レンダリング・エンジ
ンのアドレス発生器はコピーの方を参照する。これは、
ＡＧＰバス上のトラフィックが長く連続する転送となる
傾向があり、システム・メモリから主グラフィックス
（ローカル）メモリへの一括データ搬送の目的を果たす
ことを示唆する。この種のアクセス・モデルは、（ディ
スクまたはネットワーク入出力デバイスの処理と同様
に）ソフトウエアによって与えられる物理アドレスのリ
ンク・リスト(linked list)に従い、メモリ空間の非隣
接ビュー(non-contiguous view)には通常敏感ではな
い。「実行」モデルでは、ビデオ・アクセレレータは、
ローカル・メモリおよびシステム・メモリ双方を主グラ
フィックス・メモリとして用いる。アクセレレータの観
点からは、２つのメモリ・システムは論理的に同等であ
り、あらゆるデータ構造でもいずれのメモリにも割り当
てることができ、唯一の選択の基準として性能の最適化
を用いる。通常、システム・メモリ空間の構造は、ビデ
オ・アクセレレータによる使用前では、ローカル・メモ
リ内にコピーされないが、適切な場所で「実行」され
る。これは、ＡＧＰバス上のトラフィックが短いランダ
ム・アクセスとなる傾向があり、ソフトウエアによって
解決する物理アドレスのリスト(software resolved lis
t)に基づくアクセス・モデルに従わないことを示唆す
る。アクセレレータはシステム・メモリに直接参照(dir
ect reference)を発生するので、その空間の隣接ビュー
は必須である。しかし、システム・メモリは、例えば、
メモリのランダムな４，０９６バイト・ブロック（以
降、４キロバイト（「ＫＢ」）ページと呼ぶ）単位に動
的に割り当てられるので、「実行」モデルでは、ランダ
ムな４ＫＢページを単一の隣接するアドレス空間にマッ
プする、アドレス・マッピング機構を備えることが必要
となる。
【００１５】ＡＧＰ仕様は、「ＤＭＡ」モデルおよび
「実行(execute)」モデル双方に対応する。しかしなが
ら、ＡＧＰの主要な動機がグラフィックス・コントロー
ラのローカル・メモリ（ローカル・フレーム・バッファ
・メモリを含む）に対する拡張圧力(growth pressure)
を減少させることであるので、「実行」モデルの方が好
ましい。この優先順位に従えば、グラフィックス・アク
セレレータ（ＡＧＰマスタ）がシステム・メモリ内に動
的に割り当てられるグラフィックス・データ構造の隣接
ビューを有することを保証するためには、ＡＧＰ仕様
は、仮想−物理アドレス・リマッピング機構を必要とす
る。このアドレス・リマッピングは、システム物理アド
レス空間の単一のプログラム可能な範囲にのみ適用さ
れ、全てのシステム・エージェントに共通となる。この
範囲に該当するアドレスは、物理システム・メモリの非
隣接ページにリマップされる。この範囲にないアドレス
は全て、変更なく通過させられ、直接主システム・メモ
リ、またはＰＣＩデバイスの物理メモリのようなデバイ
スに特定の範囲にマップする。リマッピングは、「グラ
フィックス・アドレス・リマッピング・テーブル」
（「ＧＡＲＴ table: GraphicsAddress Remapping Tabl
e」）によって行われる。グラフィックス・アドレス・
リマッピング・テーブルは、ＧＡＲＴミニポート・ドラ
イバ・ソフトウエア(GART miniport driver software)
によってセットアップおよび維持され、コア・ロジック
・チップセットがリマッピングを実行するために用いら
れる。互換性の問題を回避し、将来にわたる実装の柔軟
性に対処するために、この機構はソフトウエア（ＡＰ
Ｉ）レベルで指定される。言い換えると、実際のＧＡＲ
Ｔテーブルのフォーマットは、ハードウエア抽象化レイ
ヤ（「ＨＡＬ：hardware abstractionlayer」）または
コア・ロジック・チップセットが備えられたミニポート
・ドライバによって、ＡＰＩに抽象化することができ
る。このＡＰＩはリマッピング・ハードウエアの将来の
区分を制約するものではないが、リマッピング機能は典
型的にコア・ロジック・チップセット内に実施される。
【００１６】隣接するＡＧＰグラフィックス・コントロ
ーラのデバイス・アドレスは、ＧＡＲＴテーブルを用い
ることによって、コンピュータ・システムの物理メモリ
内に位置する、対応する物理アドレスにマップ（変換）
される。尚、ＧＡＲＴテーブルも、物理メモリに位置し
てもよい。ＧＡＲＴテーブルは、コア・ロジック・チッ
プセットが、ＡＧＰ、ホスト、またはＰＣＩバスのいず
れかから発生する可能性があるＡＧＰデバイス・アドレ
スをリマップするために用いられる。ＧＡＲＴテーブル
は、コンピュータ・ソフトウエアのオペレーティング・
システムにＧＡＲＴサービスを提供する「ＧＡＲＴミニ
ポート・ドライバ」と呼ばれるソフトウエア・プログラ
ムが管理する。
【００１７】システム・メモリに存在する場合、ＧＡＲ
Ｔテーブルは、コア・ロジック・ドライバ・ソフトウエ
ア（すなわち、ＧＡＲＴミニポート・ドライバ）、若し
くは他のソフトウエア・プログラム又はアプリケーショ
ン仕様インターフェース（ＡＰＩ）プログラムによっ
て、読み出し／書き込みが実行される。ＧＡＲＴテーブ
ルは、ＡＧＰグラフィックス・コントローラによって要
求されたグラフィックス・データの仮想アドレスを、シ
ステム・メモリ注の物理アドレス・ページにリマッピン
グするために、コンピュータ・システムのコア・ロジッ
クにより使用される。ＡＧＰグラフィックス・コントロ
ーラは、隣接する仮想アドレス空間で動作するが、テク
スチャ等のグラフィックス・データを記憶するために、
物理システム・メモリの非連続ページにおいても使用さ
れる。
【００１８】
【発明が解決しようとする課題】一般に、コア・ロジッ
クは、ＧＡＲＴテーブル・エントリを最も最近使用した
サブセットをキャッシュに記憶して、アドレス変換が生
じたときにシステム能力（パフォーマンス）を向上させ
る。しかしながら、キャッシュに記憶されたＧＡＲＴテ
ーブル・エントリは、システム・メモリ中の対応するＧ
ＡＲＴテーブル・エントリが更新された場合に不要又は
無効なものとなる。システム・メモリのＧＡＲＴテーブ
ル・エントリの更新は、例えば、ＧＡＲＴミニポート・
ドライバがグラフィックス・アプリケーション・プログ
ラムによって呼び出されて、システム・メモリ中のグラ
フィックス・データのページを割り当て又は割り当て解
除するときに生じるものであり、これにより、ＧＡＲＴ
テーブル・エントリの更新が必要となる。システム・メ
モリ中のＧＡＲＴテーブル・エントリの更新は、通常、
コア・ロジックが書き込みアドレスの全てをＧＡＲＴテ
ーブルにスヌープすることが必要となる。これは、コア
・ロジック中に比較ロジックを具備することが必要とな
る。コア・ロジックはまた、ＧＡＲＴミニポート・ドラ
イバがシステム・メモリ中のＧＡＲＴテーブルを更新す
る度に、キャッシュ内のＧＡＲＴテーブル・エントリを
全て無効化するよう、プログラム可能なレジスタに指令
する。スヌープをするためにコア・ロジック・チップセ
ット中に比較ロジックを構築することは、困難であり、
かつ、ゲートの数を増大させてしまい、これにより、コ
ア・ロジック・チップセットの価格を増加させてしま
い、また、構成を複雑にしてしまう。広範囲の無効化
は、キャッシュ中の無効化を必要としていないＧＡＲＴ
テーブル・エントリをもフラッシュしてしまうことにな
る。したがって、アドレス変換がＡＧＰトランザクショ
ン要求にために必要な場合、ＡＧＰバス能力を低下させ
てしまう。
【００１９】このような観点から、コア・ロジック・チ
ップセットにキャッシュされたＧＡＲＴテーブル・エン
トリの内の不要なエントリを、有効状態を保持している
他のＧＡＲＴテーブル・エントリに影響を与えることな
く、無効化及び更新する方法の提供が待望されている。
【００２０】本発明の第１の目的は、ＧＡＲＴテーブル
・エントリを個々に無効化及び更新することである。本
発明の第２の目的は、ＧＡＲＴテーブル・アドレス変換
機能を有するコア・ロジック・チップセット及びＧＡＲ
Ｔキャッシュに必要なロジックを低減させることであ
る。本発明の第３の目的は、物理メモリ中のＧＡＲＴテ
ーブルへの書き込みをスヌープする必要がないようにす
ることである。本発明の第４の目的は、物理メモリ中の
グラフィックス・データのページがマッピングされてい
ないときに、キャッシュ中の対応するＧＡＲＴテーブル
・エントリを無効化することである。本発明の第５の目
的は、物理メモリ中のグラフィックス・データのページ
がリパッピングされたときに、キャッシュ中の対応する
ＧＡＲＴテーブル・エントリを更新することである。本
発明の第６の目的は、ＧＡＲＴテーブル・エントリを物
理メモリからコア・ロジック・チップセットにプリフェ
ッチすることである。
【００２１】
【課題を解決するための手段】本発明の上述した目的
は、少なくとも部分的に、コンピュータ・システム内
に、ＡＧＰバスとホストおよびメモリ・バスとの間のブ
リッジとして機能するコア・ロジック・チップセットを
備え、コア・ロジック・チップセットが「グラフィック
ス・アドレス・リマッピング・テーブル」（「ＧＡＲＴ
テーブル」）を用いて、仮想アドレスを、コンピュータ
・システム・メモリ内に位置する物理アドレスにリマッ
プすることによって満たされる。ＧＡＲＴテーブルのエ
ントリも、コンピュータ・システム・メモリ内に位置付
けてもよい。コア・ロジック・チップセットはＧＡＲＴ
テーブルを用い、ＡＧＰグラフィックス・コントローラ
が、隣接仮想アドレス空間内のグラフィックス情報のア
ドレスを参照するが、実際にはコンピュータ・システム
の物理システム・メモリの非隣接ブロックを用いること
を可能とする。尚、隣接仮想アドレス空間のことを、以
降「ＡＧＰデバイス・アドレス空間」と呼ぶ。グラフィ
ックス情報は、テクスチャ、コマンド・リスト等とする
ことができる。本発明のコア・ロジック・チップセット
は、必要なＧＡＲＴテーブル・エントリをキャッシュ
し、コンピュータ・メモリ・システムからのグラフィッ
クス・データの読み出しの高速化を図ることができる。
【００２２】ＧＡＲＴテーブルは、複数のエントリを有
している。ＧＡＲＴミニポート・ドライバは、ＧＡＲＴ
テーブルを構成するエントリを、コンピュータ・システ
ムのシステム・メモリに生成する。各ＧＡＲＴテーブル
・エントリは、物理メモリ内のページの幾つかの上位バ
イトの物理アドレスを参照する変換ポインタを含み、さ
らに、参照されたページに対応するフィーチャ（特徴）
・フラグ(feature flag)も含んでいる。ＧＡＲＴテーブ
ルによって参照された物理メモリ内の各ページは、ＡＧ
Ｐグラフィックス・テクスチャを含んでいる。特徴フラ
ッグは、ポインタ・アドレスによって参照されたメモリ
の関連ページ各々をカスタマイズするために使用され
る。例えば、物理メモリ内の１ページはテクスチャ、コ
マンド・リスト等のデータを４，０９６バイト（約４Ｋ
Ｂ）収容することができる。ＧＡＲＴテーブル・エント
リは、合計３２ビットのバイナリ情報として、４つの８
ビット・バイトを含むことができる。ＧＡＲＴテーブル
・エントリ内の上位側の２０ビット（３１：１２）を物
理メモリ・ページ・アドレスに用いる場合、１２の下位
ビット（１１：０）は、システム設計者が当該メモリ・
ページに関連するある種の機能および属性を定義および
カストマイズするために使用可能である。
【００２３】例えば、フィーチャ・フラッグ（下位側の
ビット）は、以下のように表される。１）キャッシュ可
能性ビット(cacheability bit)によって、４ＫＢページ
がキャッシュ可能か否かについて示すことができ、２）
ライト（書き込み）結合可能性ビット(write combinabl
e bit)によって、４ＫＢページがライト結合可能か否か
について示すことができ、３）ダーティ・ビット(dirty
bit)によって、当該ページが変更されたか否かについ
て示すことができ、４）リンク・ビットによって、次の
ＧＡＲＴテーブル・エントリが現ＧＡＲＴテーブル・エ
ントリと関連付けられているか否かについて示すことが
でき、更に５）存在ビット(present bit)によって、Ｇ
ＡＲＴテーブル・エントリ（ビット３１：１２）が参照
したページが、ＧＡＲＴミニポート・ドライバによって
リザーブされているか否かについて示すことができる。
これらフィーチャ・ビットは、その他多くの組み合わせ
も利用可能であり、本発明の範囲内において予期される
ものである。これらフィーチャ・ビット（１１：０）の
ことを、以降「フラグ・ビット」と呼ぶこともあり、典
型的にＧＡＲＴミニポート・ドライバによって管理され
るが、コンピュータ・システムの他のいずれかのデバイ
ス・ドライバ（即ち、ＲＯＭ ＢＩＯＳ等）によるアク
セスも可能である。何故なら、ＧＡＲＴテーブル・エン
トリは、通常、コンピュータ・システム・メモリ内に位
置するからである。本発明に係るコア・ロジック・チッ
プセットは、システム・メモリからのグラフィックス・
データのページの検索を高速化し、かつＡＧＰデバイス
・アドレス空間への変換を高速化するために、必要なＧ
ＡＲＴテーブル・エントリをキャッシュすることができ
る。
【００２４】本発明の実施形態においては、コア・ロジ
ック・チップセットは、単一レベルすなわち１レベルリ
マッピングが実行される場合には、複数のＧＡＲＴテー
ブル・エントリから選択して記憶し、２レベルのリマッ
ピングが実行される場合には、複数のＧＡＲＴディレク
トリから選択して記憶するキャッシュメモリを構成す
る。キャッシュの各エントリは、複数のＧＡＲＴテーブ
ル・エントリから選択されたものを記憶し、ＡＧＰデバ
イス・アドレス空間の線形アドレスのページ境界に参照
される。選択されてキャッシュに記憶されたＧＡＲＴテ
ーブル・エントリは、物理メモリに記憶されたグラフィ
ックス・データのページ及び上記説明したフラッグ・ビ
ットを有している。レジスタ・ロジックは、キャッシュ
内の各ＧＡＲＴテーブル・エントリに関する「ＧＡＲＴ
キャッシュ・エントリ更新ビット」及び「ＧＡＲＴキャ
ッシュ・エントリ無効化ビット」に関連付けられてい
る。
【００２５】コア・ロジック・セットのＡＧＰメモリ・
マッピング・コントロール・レジスタは、ホスト−ＰＣ
Ｉブリッジ・コンフィギュレーション・ヘッダに存在す
るベース・アドレス・レジスタを介してアクセスされ
る。ベース・アドレスは、決定されて、ＰＯＳＴ中に、
システムＢＩＯＳによってベース・アドレス・レジスタ
に書き込まれる。ＡＧＰメモリ・マッピング・コントロ
ール・レジスタは、コンピュータ・システムの動作中
に、チップセット内で機能的にＡＧＰをダイナミックに
制御するために、ＧＡＲＴミニポート・ドライバによっ
て使用される。公的には、ＧＡＲＴキャッシュ・エント
リ・コントロール・レジスタは、ＧＡＲＴミニポート・
ドライバ等にソフト上によって、特定のＧＡＲＴキャッ
シュ・エントリを更新及び無効化するために使用され
る。ＧＡＲＴミニポート・ドライバが、システムの物理
メモリに記憶されているＧＡＲＴテーブルのエントリを
更新及び無効化するためのコール（要求）を受け取る
と、キャッシュ内のＧＡＲＴテーブル・エントリの一貫
性を維持することが要求される。更新又は無効化のＧＡ
ＲＴテーブル・エントリＧＡＲＴキャッシュ中に存在し
ない場合、無効化機能は何の影響も与えない。キャッシ
ュ中のＧＡＲＴテーブル・エントリが更新されるべき場
合、本発明においては、システムの物理メモリから新Ｇ
ＡＲＴテーブル・エントリをプリフェッチする。これに
より、より高速のアドレス変換ができる。
【００２６】ＧＡＲＴキャッシュ・エントリ・コントロ
ール・レジスタは３２ビット幅（ダブル・ワード）で、
無効化又は更新すべき特定のＧＡＲＴテーブル・エント
リのＡＧＰデバイス・アドレスヲ規定する複数のビット
（３１：１２）からなるＧＡＲＴエントリ・オフセット
を備えている。ＧＡＲＴミニポート・ドライバは、線形
アドレス（Lin-to-Devコマンド）からデバイス・アドレ
スヲ生成する。デバイス・アドレスがＧＡＲＴミニポー
ト・ドライバによって該レジスタに書き込まれると、Ｇ
ＡＲＴキャッシュ・エントリ更新ビット／ＧＡＲＴキャ
ッシュ・エントリ無効化ビット（ビット１及び２）に適
宜設定されている情報に基づいて、参照されたキャッシ
ュ・エントリを更新／無効化するが、これは、以下のよ
うにして実行される。
【００２７】ＧＡＲＴキャッシュ・エントリ更新ビット
がロジック１にセットされていると、チップセットは、
システム・メモリ内のＧＡＲＴテーブルの現在のエント
リにより、ＧＡＲＴエントリ・オフセット・ビット３
１：１２によって参照されたＧＡＲＴキャッシュ・エン
トリを更新する。更新機能は、このレジスタへの書き込
みに続いて実行される。更新機能が完了すると、コア・
ロジック・チップセットは当該ビットを０にリセットす
る。更新動作が完了を有効化するために、ＧＡＲＴミニ
ポート・ドライバが該ビットをポーリングする。ＧＡＲ
Ｔキャッシュ・エントリ無効化ビットがロジック１にセ
ットされていると、ＧＡＲＴテーブル・エントリ・キャ
ッシュに存在する場合、チップセットは、ＧＡＲＴエン
トリ・オフセット・ビット３１：１２によって参照され
たＧＡＲＴキャッシュ・エントリを無効化する。無効化
機能は、このレジスタへの書き込みに直後に実行され
る。無効化動作が完了すると、コア・ロジック・チップ
セットは当該ビットを０にリセットする。コア・ロジッ
ク・チップセットはまた、更新すべきＧＡＲＴテーブル
・エントリをキャッシュ中にプリフェッチする。
【００２８】グラフィックス・アプリケーションは、例
えば、マイクロソフト社のDirectDraw APIがテクスチ
ャ用にＡＧＰメモリの３２ＫＢ領域を割り当て解除する
よう要求する。すると、DirectDrawは、ＡＧＰデバイス
・ドライバ（ＧＡＲＴミニポート・ドライバ）にPageUn
Mapコールを発行し、ＧＡＲＴテーブル中の指定された
８つの４ＫＢページを非マッッピングする。ＡＧＰデバ
イス・ドライバは、ＧＡＲＴキャッシュ・エントリ・コ
ントロール・レジスタに書き込みを行って、ＡＧＰメモ
リの非マッピングされた８つの４ＫＢページに関連する
８つのＧＡＲＴテーブル・エントリのみを無効化する。
本発明においては、コア・ロジック・チップセットは、
これら８つのＧＡＲＴテーブル・エントリがキャッシュ
されたかどうかを検出し、そして、ＧＡＲＴキャッシュ
中に存在する場合に該エントリを無効化する。
【００２９】他の例は、グラフィックス・アプリケーシ
ョンが、DirectDraw APIにテクスチャ用にＡＧＰメモ
リの３２ＫＢ領域を割り当てるよう要求する場合であ
る。すると、DirectDrawは、ＡＧＰデバイス・ドライバ
にPageMapコールを発行し、ＧＡＲＴテーブル中の指定
された８つの４ＫＢページをリマッッピングする。以前
のＡＧＰトランザクション機能により、ＧＡＲＴキャッ
シュは、これら８つのページに対応する以前のアドレス
・リマップ値を含んでいる。ＡＧＰデバイス・ドライバ
はＧＡＲＴキャッシュ・エントリ・コントロール・レジ
スタに書き込みを行って、ＧＡＲＴキャッシュ中に現存
するＧＡＲＴテーブル・エントリを無効化し、かつ更新
する。無効化機能は、基本的には、キャッシュ中の現在
のエントリを無効化することである。しかしながら、更
新機能は、ＡＧＰトランザクション要求を実行するとき
に先のフィーチャを使用するために、コア・ロジック・
チップセットが新ＧＡＲＴテーブル・エントリをプリフ
ェッチするために使用される。これにより、ＡＧＰメモ
リへのアクセスが開始されたときに、コア・ロジック・
キャッシュに変換されたアドレスが既に記憶されている
ので、ＡＧＰ能力を改善することができる。
【００３０】本発明の特徴の１つは、ＧＡＲＴテーブル
・エントリの各々に対して、該テーブル中の他のエント
リに影響を及ぼすことなく、ＧＡＲＴキャッシュ中で無
効化又は更新の少なくとも一方が実行されることであ
る。本発明の利点は、コア・ロジック・チップセットに
関連させるスヌープ・ロジックを必要としないことであ
る。他の利点は、DirectDrawがシステムの物理メモリに
あるＧＡＲＴテーブル中のエントリを更新するコールを
発生する度に、ＧＡＲＴデバイス・ドライバが、ＧＡＲ
Ｔキャッシュ中のいくつのエントリを無効化するのかを
制御することができることである。更に他の利点は、Ａ
ＧＰメモリ・トランザクション要求をＡＧＰグラフィッ
クス・デバイスが発生する前に、システムの物理メモリ
からＧＡＲＴテーブル・エントリを予めローディングで
きることである。
【００３１】
【発明の実施の形態】本発明は、ホスト・プロセッサと
メモリ・バスとの間のブリッジ、ＡＧＰデバイス（群）
に適合するＡＧＰバス、およびＰＣＩデバイスに適合す
るＰＣＩバスを実施可能なコンピュータ・システムにお
いて、コア・ロジック・チップセットを提供する。ＡＧ
Ｐデバイスは、以降「ＡＧＰデバイス・アドレス空間」
と呼ぶ隣接する仮想アドレス空間にアドレスすることに
よって、テクスチャのようなグラフィカル・データを利
用する、グラフィックス・コントローラとすればよい。
ＡＧＰデバイス・アドレス空間は、コア・ロジック・チ
ップセットによって、コンピュータ・システムの物理メ
モリ内に配置されている非隣接メモリ・ページから変換
されたものである。コア・ロジック・チップセットは
「グラフィックス・アドレス・リマッピング・テーブ
ル」（「ＧＡＲＴテーブル」）を利用する。このテーブ
ルは、システムのランダム・アクセス・メモリのよう
な、コンピュータ・システムの物理メモリ内に置くこと
ができ、コア・ロジック・チップセット・ソフトウエア
・ドライバ（群）によって制御することができる。ＧＡ
ＲＴテーブルの機能は、ＡＧＰデバイスによって参照さ
れた仮想アドレスを、コンピュータ・システムの物理メ
モリ内に位置するグラフィックス情報の物理アドレスに
リマップすることである。ＧＡＲＴテーブルの各エント
リは、物理メモリのページに対して、第１のバイト・ア
ドレス位置を記述する。物理メモリのページのサイズ
は、４，０９６バイト（４ＫＢ）とするとよい。ＧＡＲ
Ｔテーブル・エントリは、メモリ・アドレス変換ポイン
タと、ソフトウエアで制御可能なフィーチャ・フラグ
（図１３参照）とから成る。これらのフィーチャ・フラ
グは、物理メモリの関連するページを任意変更(customi
ze)するために使用してもよい。ＡＰＩソフトウエアお
よびミニポート・ドライバは、これらのフィーチャ・フ
ラグに対するライトおよび／またはリードを行うことが
できる。
【００３２】例示の目的のために、これより本発明の好
適な実施形態を、インテル社のｘ８６マイクロプロセッ
サ・アーキテクチャを利用したコンピュータ・システム
について説明する。尚、ある種の用語および参照(refer
ence)はこれらのプロセッサ・プラットフォームに特定
したものである。ＡＧＰおよびＰＣＩは、インターフェ
ース規格であるが、ハードウエアからは独立しており、
これらのインターフェース規格に合わせて設計されたあ
らゆるホスト・コンピュータとでも利用可能である。本
発明は、ＡＧＰおよびＰＣＩインターフェース規格を利
用するあらゆるコンピュータ・プラットフォームに対す
る適合化および応用が可能であることが、コンピュータ
・システムの技術における当業者には認められよう。
【００３３】先に引用したＰＣＩ仕様書は、容易に入手
可能であり、この言及により本願にも含まれるものとす
る。また、先に引用した、１９９６年７月３１日付け
の"Accelerated Graphics Port Interface Specificati
on Revision 1.0"（加速グラフィックス・ポート・イン
ターフェース仕様書改訂第１．０版）と題するＡＧＰ仕
様書は、インテル社から容易に入手可能であり、この言
及により本願にも含まれるものとする。このＡＧＰ仕様
の更に詳しい定義および改良が、１９９７年４月１日付
けの"Compaq's Supplement to the 'Accelerated Graph
ics Port Interface Specification Version 1.0' "
（コンパックの「加速グラフィックス・ポート・インタ
ーフェース仕様書第１．０版」に対する補足）第０．８
版に更に詳しく定義されており、この言及により、本願
にも含まれるものとする。これらのＡＧＰ仕様書は双方
とも、１９９７年５月９日に出願されたRonald T. Hora
nおよびSompong Olarig（ロナルドＴ．ホーランおよび
ソンポン オラリグ）による"Dual Purpose Apparatus,
Method and System for Accelerated Graphics Port a
nd Peripheral Component Interconnect"（加速グラフ
ィックス・ポートおよび周辺素子相互接続のための二重
目的装置、方法およびシステム）と題する、本願と同一
所有者の同時係属中の米国出願番号第０８／８５３，２
８９号に、補足資料ＡおよびＢとして含まれている。こ
の出願の内容も、この言及により本願に含まれるものと
する。
【００３４】これより、本発明の好適な実施形態の詳細
が図式で示されている図面を参照する。図面における同
様のエレメントは同様の番号で引用し、類似のエレメン
トは、同様の番号に異なる小文字の添え字を付けて表す
ことにする。これより図２を参照すると、本発明を利用
したコンピュータ・システムの概略ブロック図が示され
ている。コンピュータ・システムは全体的に番号２００
で示されており、中央処理装置（群）（「ＣＰＵ」）１
０２、コア・ロジック・チップセット２０４、システム
・ランダム・アクセス・メモリ（「ＲＡＭ」）１０６，
ビデオ・グラフィックス・コントローラ２１０、ローカ
ル・フレーム・バッファ２０８，ビデオ・ディスプレイ
１１２、ＰＣＩ／ＳＣＳＩバス・アダプタ１１４，ＰＣ
Ｉ／ＥＩＳＡ／ＩＳＡブリッジ１１６、およびＰＣＩ／
ＩＤＥコントローラ１１８を含む。マイクロプロセッサ
・コンピュータ・システムの最新技術によるコンピュー
タ・システム２００には、単一またはマルチレベルのキ
ャッシュ・メモリ（図示せず）も含むことができる。Ｃ
ＰＵ１０２は、対称または非対称マルチ・プロセッサ・
コンフィギュレーションでは、複数のＣＰＵ１０２とす
ることも可能である。
【００３５】ＣＰＵ（群）１０２は、ホスト・バス１０
３を通じて、コア・ロジック・チップセット２０４に接
続されている。システムＲＡＭ１０６は、メモリ・バス
１０５を通じて、コア・ロジック・チップセット２０４
に接続されている。ビデオ・グラフィックス・コントロ
ーラ（群）２１０は、ＡＧＰバス２０７を通じて、コア
・ロジック・チップセット２０４に接続されている。Ｐ
ＣＩ／ＳＣＳＩバス・アダプタ１１４、ＰＣＩ／ＥＩＳ
Ａ／ＩＳＡブリッジ１１６、およびＰＣＩ／ＩＤＥコン
トローラ１１８は、一次ＰＣＩバス１０９を通じて、コ
ア・ロジック・チップセット２０４に接続されている。
また、ＰＣＩバス１０９には、ネットワーク・インター
フェース・カード（「ＮＩＣ」）１２２およびＰＣＩ／
ＰＣＩブリッジ１２４も接続されている。ＮＩＣ１２２
およびＰＣＩ／ＰＣＩブリッジ１２４のような、ＰＣＩ
デバイスの中には、コンピュータ・システム２００のマ
ザーボード（図示せず）上のＰＣＩコネクタに差し込む
ことができるものもある。
【００３６】ハード・ディスク１３０およびテープ・ド
ライブ１３２が、ＳＣＳＩバス１１１を通じて、ＰＣＩ
／ＳＣＳＩバス・アダプタ１１４に接続されている。Ｎ
ＩＣ１２２は、ローカル・エリア・ネットワーク１１９
に接続されている。ＰＣＩ／ＥＩＳＡ／ＩＳＡブリッジ
１１６は、ＥＩＳＡ／ＩＳＡバス１１３を通じて、ＲＯ
Ｍ ＢＩＯＳ１４０、不揮発性ランダム・アクセス・メ
モリ（ＮＶＲＡＭ）１４２、モデム１２０、および入出
力コントローラ１２６に接続する。モデム１２０は、電
話回線１２１に接続する。入出力コントローラ１２６
は、キーボード１４６、リアル・タイム・クロック（Ｒ
ＴＣ：real time clock）１４４、マウス１４８、フロ
ッピ・ディスク・ドライブ（「ＦＤＤ」）１５０、およ
び直列／並列ポート１５２，１５４とインターフェース
する。ＥＩＳＡ／ＩＳＡバス１１３は、ＰＣＩバス１０
９よりも速度が遅い情報バスであるが、ＥＩＳＡ／ＩＳ
Ａバス１１３とインターフェースする方がコストは低
い。
【００３７】次に図３を参照すると、本発明による、図
２のコア・ロジック・チップセット２０４の概略機能ブ
ロック図が示されている。コア・ロジック・チップセッ
ト２０４は、機能的に、ＣＰＵホスト・バス・インター
フェースおよびキュー３０２、メモリ・インターフェー
スおよび制御部３０４、ホスト／ＰＣＩブリッジ３０
６、ＡＧＰロジック３１８、ならびにＰＣＩ／ＰＣＩブ
リッジ３２０を備えている。ＡＧＰロジック３１８は、
ＡＧＰアービタ３１６、ＧＡＲＴキャッシュ３２２、Ａ
ＧＰデータおよび制御部３１０、ならびにＡＧＰ要求／
回答キュー３１２を備えている。ＣＰＵホスト・バス・
インターフェースおよびキュー３０２は、ホスト・バス
１０３に接続し、コンピュータ・システム２００のＣＰ
Ｕ（群）１０２と関連する全てのデータ、アドレスおよ
び制御信号のためのインターフェース・ロジックを含
む。多数のＣＰＵ１０２およびそれと連動するキャッシ
ュ・メモリ（図示せず）も考えられ、本発明の範囲内に
該当するものとする。
【００３８】ＣＰＵホスト・バス・インターフェースお
よびキュー３０２は、コア・ロジック・バス３１１を通
じて、ホスト／ＰＣＩブリッジ３０６ならびにメモリ・
インターフェースおよび制御部３０４とインターフェー
スする。ＣＰＵホスト・バス・インターフェースおよび
キュー３０２は、コア・ロジック・バス３１１を通じ
て、ＡＧＰロジック３１８とインターフェースする。メ
モリ・インターフェースおよび制御部３０４は、コア・
ロジック・バス３０９を通じて、ＡＧＰロジック３１８
とインターフェースする。別個のバス３０９，３１１を
有することの利点の１つとして、同時バス動作をその上
で実行可能であることがあげられる。例えば、ホスト・
バス１０３上のＣＰＵ１０２がＰＣＩバス１０９上の独
立したＰＣＩデバイス（即ち、ＮＩＣ１２２）にアクセ
スしている間に、ＡＧＰバス２０７上でではバス１０５
に接続されているシステムＲＡＭ１０６に格納されてい
るビデオ・データをビデオ・グラフィックス・コントロ
ーラ２１０（ＡＧＰデバイス）に転送することができ
る。
【００３９】ホスト・バス・インターフェースおよびキ
ュー３０２は、ＣＰＵ１０２がサイクルをパイプライン
化し、スヌープ・アクセス(snoop access)をスケジュー
ルすることを可能にする。メモリ・インターフェースお
よび制御部３０４は、コンピュータ・システムＲＡＭ１
０６に、制御およびタイミング信号を発生する。コンピ
ュータ・システムＲＡＭ１０６は、同期ダイナミックＲ
ＡＭ等とするとよい。メモリ・インターフェースおよび
制御部３０４はアービタ（図示せず）を有し、ＣＰＵラ
イト、ＣＰＵリード、ＰＣＩライト、ＰＣＩリード、Ａ
ＧＰリード、ＡＧＰライト、およびダイナミック・メモ
リ・リフレッシュのためのメモリ・アクセス間で選択を
行なう。調停を現メモリ・サイクルにパイプライン化し
てもよく、これによって、現メモリ・サイクルを完了す
る前に、メモリ・バス１０５上で次のメモリ・アドレス
を確実に得ることができる。この結果、メモリ・サイク
ル間の遅延は、あるにしても、最小となる。メモリ・イ
ンターフェースおよび制御部３０４は、ＰＣＩマスタが
リード・マルチプル・コマンド(read multiple comman
d)を発行する場合、ＰＣＩマスタ・リードに先駆けて読
み取ることができる。これについては、ＰＣＩ仕様書に
更に詳しく記載されている。
【００４０】ホスト／ＰＣＩブリッジ３０６は、ＰＣＩ
バス１０９のインターフェースを制御する。ＣＰＵ１０
２がＰＣＩバス１０９にアクセスするとき、ホスト／Ｐ
ＣＩブリッジ３０６はＣＰＩマスタとして動作する。Ｐ
ＣＩデバイスがＰＣＩバス１０９上のマスタとなると、
ホスト／ＰＣＩブリッジ３０６はＰＣＩスレーブとして
動作する。ホスト／ＰＣＩブリッジ３０６は、そのＰＣ
Ｉバス１０９上のＰＣＩデバイス・ターゲット（図示せ
ず）のために、ベース・アドレス・レジスタを内蔵して
いる。
【００４１】ＡＧＰデータおよび制御部３１０、ＡＧＰ
アービタ３１６，およびＡＧＰ要求／回答キュー３１２
は、ＡＧＰバス２０７にインターフェースし、更に、Ａ
ＧＰおよびＰＣＩ仕様書に規定されている信号の実施の
ために、信号、電力および接地接続部（図示せず）も有
する。ＡＧＰバス２０７は、ＡＧＰデバイス（群）およ
び／またはＡＧＰコネクタ（群）（図示せず）に接続す
るように改造されている。ＧＡＲＴキャッシュ３２２
は、ＧＡＲＴテーブル・エントリを格納するために用い
られ、コンピュータ・システム・メモリ１０６内のラン
ダムな非隣接ＡＧＰページ４１２（図４のＡ）を隣接Ａ
ＧＰデバイス・アドレス空間４０６に並び替え、読み出
すことにより、グラフィックス・コントローラ２１０に
よる使用を可能にする。
【００４２】ＰＣＩ／ＰＣＩブリッジ３２０は、ＰＣＩ
バス１０９とＡＧＰバス２０７との間に接続されてい
る。ＰＣＩ／ＰＣＩブリッジ３２０は、コンピュータ・
システムＢＩＯＳ１４０内の既存の一覧コード(enumera
tion code)が、ＡＧＰバス２０７上に位置する、ビデオ
・グラフィックス・コントローラ２１０のような、ＡＧ
Ｐ準拠デバイスを認識し、かつ処理することを可能にす
る。ＰＣＩ／ＰＣＩブリッジ３２０は、例えば、ＰＯＳ
Ｔの間バス一覧によって、双方ともＡＧＰバス２０７に
接続されているＡＧＰグラフィックス・コントローラ２
１０またはＡＧＰロジック３１８の制御およびステータ
ス・レジスタのコンフィギュレーションを行なうために
使用することができる。これについては、以下で更に詳
しく説明する。
【００４３】次に、図４のＡ〜図４のＣ（図１３参照）
を参照すると、コンピュータ・システム・メモリ・マッ
プ、コンピュータ・システム・メモリ内のＧＡＲＴテー
ブル、およびＧＡＲＴテーブル・エントリの概略図が示
されている。コンピュータ・システム・メモリ１０６の
論理メモリ・マップは、全体として番号４０２で示され
ており、グラフィックス・コントローラの物理アドレス
空間は番号４０４で示されており、ＡＧＰデバイス・ア
ドレス空間（仮想メモリ）は番号４０６で示されてい
る。コンピュータ・システム２００は、３２ビット・ア
ドレスで、４ギガバイト（「ＧＢ」）までのメモリにア
ドレスすることができるが、この４ＧＢのメモリ・アド
レス空間のいくつかは、ＡＧＰビデオ・グラフィックス
・コントローラ２１０のメモリのような、種々のデバイ
スと関連するローカル・メモリのために用いてもよい。
尚、ＡＧＰビデオ・グラフィックス・コントローラ２１
０のメモリは、ローカル・フレーム・バッファ２０８，
テクスチャ・キャッシュ、アルファ・バッファ、Ｚ−バ
ッファ等を含む場合があり、全てグラフィックス・コン
トローラの物理アドレス空間４０４内でアドレスされ
る。加えて、本発明によれば、メモリ・アドレス空間４
０２の中には、ＡＧＰデバイス・アドレス空間４０６の
ために用いられるものもある。図４のＡでは、コンピュ
ータ・システム・メモリ１０６の最下位（最も低いアド
レス）は番号４０８で表され、最上位（最も高いアドレ
ス）は番号４１０で表されている。最下位４０８と最上
位４１０との間には、ＡＧＰメモリの種々のブロック即
ち「ページ」が、番号４１２で表されている。各ページ
４１２は、隣接するメモリ・アドレスの集合を有する。
【００４４】本発明では、これらのＡＧＰメモリ・ペー
ジ（４１２ａ，４１２ｂ，４１２ｃで示す）のいくつか
は、テクスチャ、リスト等のようなＡＧＰ情報を格納す
るために用いられ、少なくとも１つのページ（４１４で
示す）は、ＧＡＲＴテーブル４１４内のエントリを格納
するために用いられる。ＧＡＲＴテーブル４１４は、複
数のエントリ４１８（図４のＢ）を含む。コンピュータ
・システム２００内で用いられる、関連するＡＧＰデバ
イス・アドレス空間４０６全てを表すために、十分なＧ
ＡＲＴテーブル・エントリ４１９が格納されている。各
ＧＡＲＴテーブル・エントリ４１８は、ＡＧＰメモリの
各ページ４１２のベース・アドレス４１６を表す。別の
メモリ・ページを用いてＧＡＲＴディレクトリ（図示せ
ず）を格納してもよい。ＧＡＲＴディレクトリは、二レ
ベル・アドレス・リマッピング(two-level address rem
apping)のために用いられる。これについては、以下で
更に詳しく説明する。各ＧＡＲＴテーブル・エントリ４
１８は、３２の二進ビット情報（図４のＣ）を格納す
る。ＧＡＲＴテーブル４１４は、上位ビット（３１：１
２）を用いて、対応する各４ＫＢページ４１２の最初の
バイトのベース・アドレス４１６を格納することによ
り、ＡＧＰデバイス・アドレス空間４０６をページ４１
２のアドレスにリマップするために用いられる。ＡＧＰ
デバイス・アドレス４０６の下位１２ビットは、ページ
４１２のアドレスの下位１２ビットと同一である。図１
１のＡおよび図１２のＡならびにそれに関係する明細書
の記載も参照されたい。したがって、各ＧＡＲＴテーブ
ル・エントリ４１８によってアドレスされる４ＫＢサイ
ズのページ４１２を用いる場合、下位１２ビット（１
１：０）は、ＡＰＧテクスチャ・データにアドレスする
以外、空きとなり、他の使用に供することができる。他
のメモリ・ページ・サイズでは、ＧＡＲＴテーブル・エ
ントリ４１８に異なるビット数を用い別の使用に供する
ことも可能である。
【００４５】各ＧＡＲＴテーブル・エントリ４１８は、
図４のＣを参照すると、４つの８ビット・バイトとし
て、合計３２ビットの二進情報を含むことができる。Ｇ
ＡＲＴテーブル・エントリ４１８内の上位２０ビット４
２６（３１：１２）を、対応する４ＫＢページ４１２の
ベース・アドレス４１６に使用する場合、下位１２ビッ
ト（１１：０）は、メモリ・ページ４１２に関連するあ
るフィーチャ(feature)および属性の定義および／また
はカスタマイズ(customize)を行なうために使用可能で
ある。これら下位ビット（１１：０）を、これ以降、
「フィーチャ・ビット」または「フィーチャ・フラグ」
と呼ぶことにする。
【００４６】ビデオ・グラフィックス・コントローラ２
１０は、ＡＧＰバス２０７上でアドレスをアサートし、
必要なグラフィック・テクスチャ・データを要求する。
ＡＧＰロジック３１８は、要求されたグラフィック・テ
クスチャ・データのためにこれらのアドレスを受け取
る。要求されたグラフィック・テクスチャ・データはＡ
ＧＰデバイス・アドレス４０６を参照するが、ＡＧＰデ
バイス・アドレス４０６は仮想アドレスであり、コンピ
ュータ・システム内には物理的に存在しない。したがっ
て、ＡＧＰロジックは、これらのＡＧＰデバイス・アド
レス４０６を、メモリ１０６内に位置する実際のＡＧＰ
ページ４１２にリマップしなければならない。これらの
ＡＧＰページ４１２は隣接しているのではなく、しかも
何らかの特定の順序になっている訳でもない。ＧＡＲＴ
テーブルは、コア・ロジック・チップセット２０４が、
ＡＧＰデバイス・アドレス４０６を、物理メモリ１０６
（論理メモリ・マップ４０２）内に位置するＡＧＰペー
ジ４１２の実際の物理アドレスにリマップするために用
いる。最後に用いられたＧＡＲＴテーブル・エントリ４
１８のサブセットを、コア・ロジックがキャッシュし、
アドレス変換を行なう場合のＡＧＰの処理能力向上を図
る。ＡＧＰアドレス変換速度は、メモリ１０６に対する
リード（読み出し）が選択されたＧＡＲＴテーブルエン
トリを得るために必要でない場合、即ち、ＧＡＲＴキャ
ッシュ３２２のヒットがある場合はいつでも、向上す
る。
【００４７】次に図５を参照すると、本発明の概略的な
機能ブロック図およびメモリ・マップが示されている。
ビデオ・グラフィックス・コントローラ２１０がＡＧＰ
バス２０７上でグラフィックス・テクスチャ・データを
要求した場合、ＡＧＰロジック３１８は、アサートされ
たＡＧＰデバイス・アドレス空間４０６を評価し、関連
するＧＡＲＴテーブル・エントリ４１８がキャッシュ３
２２内にあるか否かについて判定を行なう。ＧＡＲＴテ
ーブル・エントリ４１８がキャッシュ３２２内にある場
合（キャッシュ・ヒット）、ＡＧＰロジック３１８は、
物理メモリ４０２内に配置されているＡＧＰページ４１
２のメモリ・リードを行い、ページ４１２を、所望のＡ
ＧＰデバイス・アドレス空間４０６にリマップする。こ
れについては、以下で更に詳しく説明する。しかしなが
ら、必要なＧＡＲＴテーブル・エントリ４１８がキャッ
シュ３２２内で見つからない場合、ＡＧＰロジック３１
８は、最初に、必要なＧＡＲＴテーブル・エントリ４１
８でキャッシュ３２２を更新しなければならない。
【００４８】図５においては、明確化のために４つのＧ
ＡＲＴテーブル・エントリ４１８を図示しているが、本
発明のコア・ロジック・チップセット２０４のＡＧＰキ
ャッシュ３２２内には、あらゆる数のＧＡＲＴテーブル
・エントリ４１８を格納することができる。ＧＡＲＴテ
ーブル・エントリ４１８を、物理メモリ１０６内に配置
されたＧＡＲＴテーブル４１４から読み出す。一旦正し
いＧＡＲＴテーブル・エントリ４１８をキャッシュ３２
２に書き込んだなら、ＡＧＰページ４１２を物理メモリ
１０６から読み出すことができる。ＡＧＰページ４１２
は、コア・ロジック・チップセット２０４には格納しな
いが、ビデオ・グラフィックス・コントローラ２１０
は、直接メモリ１０６からこれを用いることができる。
ＡＧＰロジック３１８は、アドレス変換器として機能
し、不規則な順序で隣接していないＡＧＰページ４１２
を、隣接するＡＧＰデバイス・アドレス空間４０６（ビ
デオ・グラフィクス・コントローラ２１０の仮想メモ
リ）にリマップする。本発明は、一レベルＧＡＲＴまた
は二レベルＧＡＲＴ変換のいずれかを用いて機能する。
これについては、以下で更に詳しく説明する。
【００４９】本発明の一実施例においては、ＡＧＰロジ
ック３１８は、単一レベル（１レベル）リマッピングが
実行される場合に、ＧＡＲＴテーブル・エントリ４１８
ａを選択して記憶するためのキャッシュ・メモリ３２２
を備えている。まなお、２レベルのアドレス・リマッピ
ングが実行される場合（不図示）は、ＧＡＲＴディレク
トリを選択してキャッシュ・メモリ３２２に格納する。
各記憶位置には、ＧＡＲＴテーブル４１４から選択され
たエントリ４１８ａが記憶され、ＡＧＰデバイス・アド
レス空間４０６の線形アドレス４０６ａのページ境界
に、該記憶位置は参照される。キャッシュ３２２に記憶
されたＧＡＲＴテーブル４１４の選択されたエントリ４
０８ａは、物理メモリ１０６に記憶されたグラフィック
ス・データのページ４１２のベース・アドレスと、フラ
グ・ビットとを備えている。レジスタ・ロジックは又、
キャッシュ中のＧＡＲＴテーブル・エントリ４１８ａの
各々に、ＧＡＲＴキャッシュ・エントリ更新ビット５０
２及びＧＡＲＴキャッシュ・エントリ無効化ビット５０
４を関連づけるために、ＡＧＰロジック３１８中に備え
られている。
【００５０】コア・ロジック・チップセット２０４のＡ
ＧＰメモリ・マッピング・コントロール・レジスタ（図
３３）は、ホスト−ＰＣＩブリッジ・コンフィギュレー
ション・ヘッダ（図１７）に存在するベース・アドレス
・レジスタ（図１７，図１９）を介してアクセスされ
る。ベース・アドレスは、ＰＯＳＴの期間中、システム
ＢＩＯＳによってベース・アドレス・レジスタＢＡＲ１
１７０４に書き込まれる。ＡＧＰメモリ・マッピング・
コントロール・レジスタ（図３３）は、ＧＡＲＴミニポ
ート・ドライバによって用いられて、コンピュータ・シ
ステム２００の動作中、コア・ロジック・チップセット
２０４内でＡＧＰ機能を動的に制御する。好適には、Ｇ
ＡＲＴキャッシュ・エントリ・コントロール・レジスタ
１９１６（図３３、図４２）は、ＧＡＲＴミニポート・
ドライバ等のソフトウエアによって用いられて、特定の
ＧＡＲＴキャッシュ・エントリ４１８ａを更新／無効化
する。ＧＡＲＴミニポート・ドライバがシステムの物理
メモリ中にあるＧＡＲＴテーブル内のエントリを更新／
無効化するためのコールを受け取ったとき、キャッシュ
３２２内のＧＡＲＴテーブル・エントリの一貫性を維持
するようよう要求する。更新／無効化すべきＧＡＲＴテ
ーブル・エントリがＧＡＲＴキャッシュ３２２に存在し
ていない場合、無効化機能は実行されない。キャッシュ
中のＧＡＲＴテーブル・エントリ４１８ａが更新される
べき場合、ＡＧＰロジック３１８は、システムの物理メ
モリ１０６からＧＡＲＴテーブル・エントリをプリフェ
ッチする。これにより、アドレス変換がよう高速化され
る。
【００５１】ＧＡＲＴキャッシュ・エントリ・コントロ
ール・レジスタ１９１６は、３２バイト幅（ダブル・ワ
ード）であり、かつ、複数のビット（３１：１２）を有
するＧＡＲＴエントリ・オフセット１９５０（図４１）
を備えている。これらビットは、無効化／更新すべきＧ
ＡＲＴテーブル・エントリ４１８ａのＡＧＰデバイス・
アドレス４０６ａＧＡＲＴキャッシュ・エントリ更新１
９５２（ビット番号１）及びＧＡＲＴキャッシュ・エン
トリ無効化１９５４（ビット番号０）を規定する。ＧＡ
ＲＴミニポート・ドライバは、このデバイス・アドレス
をリニア（線形）・アドレス（Lin-to-Devコマンド）か
ら生成する。デバイス・アドレス４０６ａがＧＡＲＴミ
ニポート・ドライバによってＧＡＲＴキャッシュ・エン
トリ・コントロール・レジスタに書き込まれたとき、Ａ
ＧＰロジック３１８は、参照されたキャッシュ・エント
リを無効化／更新する。これは、ＧＡＲＴキャッシュ・
エントリ更新１９５２／ＧＡＲＴキャッシュ・エントリ
無効化１９５４の設定に基づいて、以下膿瘍にして実行
される。ＧＡＲＴキャッシュ・エントリ更新１９５２が
ロジック１にセットされている場合、ＡＧＰロジック３
１８は、ＧＡＲＴエントリ・オフセット１９５０のビッ
ト３１：１２によって参照されているＧＡＲＴテーブル
・エントリ４１８ａを、システム・メモリ１０６のＧＡ
ＲＴテーブル４１４中の現在のエントリ４１８に更新す
る。更新機能は、このレジスタへの書き込みに続いて実
行される。更新動作が完了すると、ＡＧＰロジック３１
８は、ＧＡＲＴキャッシュ・エントリ更新１９５２を０
にリセットする。ＧＡＲＴミニポート・ドライバは、Ｇ
ＡＲＴキャッシュ・エントリ更新１９５２をポーリング
して、更新完了を認証する・ＧＡＲＴキャッシュ・エン
トリ無効化１９５４がロジック１にセットされている場
合は、ＡＧＰロジック３１８は、ＧＡＲＴエントリ・オ
フセットのビット３１：１２によって参照されているキ
ャッシュ中のＧＡＲＴテーブル・エントリ４１８ａを無
効化する。ただし、これは、該エントリがＧＡＲＴエン
トリ・キャッシュ中に存在する場合である。無効化機能
は、レジスタへの書き込みの直後に実行される。無効化
機能が完了すると、ＡＧＰロジック３１８は、ＧＡＲＴ
キャッシュ・エントリ無効化１９５４を０にリセットす
る。ＧＡＲＴミニポート・ドライバは、ＧＡＲＴキャッ
シュ・エントリ無効化１９５４を０にリセットして、無
効化動作の完了を確認する。
【００５２】ＡＧＰロジック３１８はまた、キャッシュ
・メモリ３２２の各位置に関するＧＡＲＴキャッシュ・
エントリ・コントロール・レジスタ１９１６のＧＡＲＴ
キャッシュ・エントリ更新１９５２及びＧＡＲＴキャッ
シュ・エントリ無効化１９５４に対応するビットを備え
ている。図５を参照すると、ＧＡＲＴキャッシュ・エン
トリ更新ビット５０２及びＧＡＲＴキャッシュ・エント
リ無効化ビット５０４は、キャッシュ・メモリ３２２中
の各ＧＡＲＴテーブル・エントリ４１８ａに対するデバ
イス・アドレスに対応する、ＧＡＲＴキャッシュ・エン
トリ更新１９５２及びＧＡＲＴキャッシュ・エントリ無
効化１９５４からのロジック・レベルを記憶するための
ものである。ビット５０２、５０４は、ＡＧＰロジック
３１８が自動的に、無効の１又は複数のＧＡＲＴテーブ
ル・エントリ４１８ａを無効化しかつビット５０４をロ
ジック１にセットし、キャッシュ３２２に、更新すべき
１又は複数のＧＡＲＴテーブル・エントリ４１８ａをプ
リフェッチしかつビット５０２をロジック１にセットす
る。ビット５０２、５０４は、指示された動作が完了し
た後に、ＡＧＰによってリセットされる。ＡＧＰ仕様 先に本願にも含まれるものとした、１９９６年７月３１
日付けの"AcceleratedGraphics Port Interface Specif
ication Revision 1.0"（加速グラフィックス・ポート
・インターフェース仕様書改定第１．０版）と題するイ
ンテル社のＡＧＰ仕様書は、ＡＧＰバスに対する信号、
プロトコル、電気および機械仕様を提供する。しかしな
がら、ＡＧＰ機能を有する完全に機能するコンピュータ
・システムを実現する前に、更に多くの設計を実施しな
ければならない。以下の開示は、本発明によるＡＧＰイ
ンターフェースの実施に特定する部分を定義するもので
ある。以下の開示は、ＧＡＲＴテーブル、バッファの深
さ、待ち時間、レジスタ、ならびにドライバの機能性(f
unctionality)およびインターフェースを含むので、当
業者であれば、前述の言及により本願にも含まれるもの
としたインテル社のＡＧＰ仕様書と共に使用すれば、さ
ほど経験がなくとも、本発明を実施することができよ
う。
【００５３】グラフィックス・コントローラがローカル
・フレーム・バッファからシステム・メモリに、テクス
チャおよびコマンド・リストのようなその他の情報を移
動することを要求する場合、問題が発生する。図１に示
す、現在実施中の従来技術のコンピュータ・システム・
アーキテクチャは、将来の３−Ｄグラフィックスを強化
したアプリケーションの帯域の要求には対応することが
できない。標準的なＰＣＩバス１０９（３３ＭＨｚ，３
２ビット）の帯域幅は、最大１３２ＭＢ／ｓであり、典
型的には５０ＭＢ／ｓである。マイクロソフト社は、将
来のグラフィックス・アプリケーションは、２００ＭＢ
／ｓ以上を必要とすると推定している。これが意味する
のは、図１に示すコンピュータ・システム・アーキテク
チャにおけるＰＣＩバス１０９では、グラフィックス・
コントローラ１１０、および同様にＰＣＩバス１０９に
アクセスしようとする他のＰＣＩデバイス（１２２，１
２４，１１４，１１６，１１８）には不十分であるとい
うことである。ＡＧＰアーキテクチャ この状況に対処するために、インテル社は図２および図
３に示すＡＧＰアーキテクチャを開発した。インテル社
のＡＧＰアーキテクチャでは、グラフィックス・コント
ローラ２１０を既存のＰＣＩバス１０９から除去し、帯
域幅が広いＡＧＰバス２０７上に配置した。このＡＧＰ
バス２０７は、毎秒５３２メガバイト（「ＭＢ／ｓ」の
最大帯域幅を有する。今日、コア・ロジック・チップセ
ット２０４およびメモリ・バス１０５には帯域幅が障害
となっている。これらは、メモリ・インターフェースお
よび制御部３０４によって、ホスト・バス１０３、ＰＣ
Ｉバス１０９，およびＡＧＰバス２０７（図２）からの
要求、ならびにメモリ１０６のリフレッシュを処理しな
ければならない。しかしながら、高速化したメモリ１０
６および集積度を高め高速化したチップセットの導入に
よって、この問題は管理可能となりつつある。
【００５４】グラフィックス・アドレス・リマッピング
・テーブル（「ＧＡＲＴテーブル」）の必要性を理解す
るには、ＡＧＰアドレシング方式を完全に理解する必要
がある。ここで図６のＡおよび図６のＢを参照すると、
ＡＧＰ単一レベルアドレス変換およびＡＧＰ二レベル・
アドレス変換の概略メモリ・マップがそれぞれ示されて
いる。図１に示す従来技術のコンピュータ・システム・
アーキテクチャでは、グラフィックス・コントローラの
物理アドレス空間は、システム・メモリ１０６の最上位
４１０の上に位置する。グラフィックス・コントローラ
１１０は、ローカル・フレーム・バッファ１０８，テク
スチャ・キャッシュ、アルファ・バッファ、Ｚ−バッフ
ァ等に、この物理アドレス空間を使用していた。ＡＧＰ
システムでは、情報は未だにグラフィックス・コントロ
ーラのメモリ（アルファ、ｚ−バッファ、ローカル・フ
レーム・バッファ１０８等）内に位置するが、以前に従
来技術のローカル・フレーム・バッファ１０８内に位置
していたデータには、システム・メモリ１０６に移動さ
せたものもある（主にテクスチャ、しかしコマンド・ラ
イン等も）。グラフィックス・コントローラ２１０がこ
れらのテクスチャにアクセスするために用いるアドレス
空間は、仮想的となる。即ち、このアドレス空間に対応
する物理メモリは、メモリの最上位の上には実際には存
在しないことを意味する。実際、これらの仮想アドレス
の各々は、システム・メモリ１０６内の物理アドレスに
対応する。グラフィックス・コントローラ２１０は、先
に引用した、この仮想アドレス空間にアドレスする。以
降、この仮想アドレス空間のことを、メモリ４０６の１
つの隣接するブロックとして、「ＡＧＰデバイス・アド
レス空間」と呼ぶ。しかし、対応する物理アドレスは、
コンピュータ・システム・メモリ１０６全体に及ぶ、４
ＫＢの非隣接ページ４１２に割り当てられる。
【００５５】グラフィックス・コントローラの隣接ＡＧ
Ｐデバイス・アドレスを、システム・メモリ１０６内に
位置する、それらの対応する物理アドレスにリマップす
るためのシステム、方法および装置が必要となる。これ
は、ＧＡＲＴテーブルの機能である。ＧＡＲＴテーブル
は、物理メモリ１０６（図１）内に位置し、ＡＧＰバス
２０７，ホスト・バス１０３、またはＰＣＩバス（群）
１０９のいずれかから発生し得るＡＧＰデバイス・アド
レスを、コア・ロジック・チップセット２０４がリマッ
プするために用いられる。ＧＡＲＴテーブルは、ＧＡＲ
Ｔミニポート・ドライバによって管理される。本発明で
は、ＧＡＲＴテーブルの実施は、ＡＧＰアドレスのリマ
ッピングについて、２つの選択肢に対応する。即ち、単
一レベル・アドレス変換および二レベル・アドレス変換
である。単一レベルＧＡＲＴテーブル変換 単一レベル・アドレス変換は、チップセットが要求する
ＧＡＲＴテーブル・エントリの参照回数を減少させるこ
とによって、ＡＧＰの全体的な処理能力を改善すること
ができる。単一レベルとは、チップセットが所望のペー
ジの物理アドレスを得るために（テーブル→ページ）Ｇ
ＡＲＴテーブルの参照を１回だけ行なえばよいことを意
味する。これが可能なのは、ＧＡＲＴテーブルが、オペ
レーティング・システムによって、キャッシュ不可能な
メモリの単一の隣接する１つのブロックに割り当てられ
るからである。このメモリの割り当ては、典型的に、初
期化プロセスの早期に行い、隣接メモリが確実に得られ
るようにする。しかしながら、コンピュータ・システム
の動作中いずれかの時点においてコンピュータ・システ
ム・メモリのフラグメンテーション解消(defragmentati
on)を行い、必要な隣接メモリ空間を得ることも、本発
明の範囲内のことと考えられる。
【００５６】単一レベル・アドレス変換を用いるコンピ
ュータ・システムでは、グラフィックス・コントローラ
が用いるＡＧＰデバイス・アドレスは、図７に示すよう
な３つの部分から成るものと見ることができる。３つの
部分とは、デバイス・アドレス空間のベース・アドレス
（ビット３１：ｘ）、ＡＧＰデバイス・アドレス空間内
へのページ・オフセット（ビットｘ：１２）、および４
ＫＢページへのオフセット（ビット１１：０）である。
尚、ＡＧＰデバイス・アドレス空間へのページ・オフセ
ットは、ＧＡＲＴテーブル内へのエントリ・インデック
スとしての使用も可能であることを注記しておく。ま
た、ＡＧＰデバイス・アドレス空間へのページ・オフセ
ットを構成するビット数は、ＡＧＰに割り当てられる仮
想（および物理）メモリのサイズによって異なる。例え
ば、３２ＭＢのＡＧＰメモリを有するシステムでは、ペ
ージ全てを表すためには１３ビットを要する。図８のテ
ーブルは、ＡＧＰメモリ内の各４ＫＢページを表すため
に必要なビット数対ＡＧＰメモリのサイズの関係を示
す。
【００５７】システム・メモリは、図７に示すフォーマ
ットを有するアドレスを必要とする。このアドレスは、
４ＫＢページのベース・アドレス（ビット３１：１
２）、および４ＫＢページへのオフセット（ビット１
１：０）から成る。各４ＫＢページのベース・アドレス
は、ＧＡＲＴテーブルが対応するデバイス・アドレスを
リマップするために必要な情報である。４ＫＢページへ
のオフセットは、ＡＧＰデバイス・アドレス内に存在す
るのと同じオフセットである。
【００５８】次に、図９を参照すると、単一レベル・ア
ドレス変換においてデバイス・アドレスを物理アドレス
に変換する概略フロー・チャートが示されている。ＡＧ
Ｐデバイス・アドレス空間のベース・アドレスは、ＡＧ
Ｐメモリのサイズと共に、オプションとして、チップセ
ットが用いて、要求内にあるアドレスがＡＧＰデバイス
・アドレス空間に該当するか否かについて、リマップを
行なう前に判定することができる。アドレスをリマップ
するためには、ＡＧＰベース・アドレスからのページ・
オフセットに、単一ＧＡＲＴテーブル・エントリのサイ
ズ（４）を乗算し、ＧＡＲＴテーブルのベース・アドレ
スに加算する。これによって、要求されたＧＡＲＴテー
ブル・エントリの物理アドレスが得られる。このエント
リを、システム・メモリ内に位置するＧＡＲＴテーブル
から読み出す。このＧＡＲＴテーブル・エントリ内に
は、所望の４ＫＢページ、即ち、システム・メモリのど
こかに位置するページのベース・アドレスがある。４Ｋ
Ｂページへのオフセットをこのベース・アドレスに加算
することによって、要求された物理アドレスが得られ
る。尚、仮想ＡＧＰメモリ内の４ＫＢページへのオフセ
ット（ビット１１：０）は、物理（システム）メモリ内
の４ＫＢページへのオフセットと等価であることを注記
しておく。二レベルＧＡＲＴテーブル変換 二レベル・アドレス変換は、ＡＧＰデバイス・アドレス
をメモリ内の物理アドレスにリマップするためには、２
回のＧＡＲＴテーブルの参照を必要とする（ディレクト
リ→ページ→テーブル）。最初の参照では、システム・
メモリからＧＡＲＴディレクトリ・エントリを読み出
す。ＧＡＲＴディレクトリ・エントリは、同様に物理メ
モリ内に位置する、ＧＡＲＴテーブル・エントリの対応
するページの物理アドレスを含む。２回目の参照は、適
切なＧＡＲＴテーブル・エントリを読み出し、コンピュ
ータ・システム物理メモリ内のＡＧＰデータの所望４ｋ
Ｂページのベース・アドレスを示すために必要である。
【００５９】設計によっては、二レベル・アドレス変換
の方が、単一レベル・アドレス変換よりも好ましい場合
がある。その理由は、ＧＡＲＴディレクトリおよびＧＡ
ＲＴテーブルを含む４ＫＢページが隣接する必要がない
からである。大きなブロックの隣接するメモリが不要な
ので、オペレーティング・システムは、二レベル・アド
レス変換を用いた方が、物理メモリをＧＡＲＴテーブル
に首尾よく割り当てる可能性が高くなることも考えられ
る。単一レベルまたは二レベルのアドレス変換のいずれ
かを用いたＧＡＲＴテーブルの動的な割り当ては、本発
明の範囲内において予期されることである。
【００６０】二レベル・アドレス変換を用いるシステム
では、グラフィックス・コントローラが用いるデバイス
・アドレスは、図１０に示すように、４つの部分から成
るものと見ることができる。その４つの部分とは、ＡＧ
Ｐデバイス・アドレス空間のベース・アドレス（ビット
３１：ｘ）、ＡＧＰデバイス・アドレス空間へのディレ
クトリ・オフセット（ビットｘ：２２）、テーブル・エ
ントリへのページ・オフセット（ビット２１：１２）、
および４ＫＢページへのオフセット（ビット１１：０）
である。尚、ＡＧＰデバイス・アドレス空間へのディレ
クトリ・オフセットを構成するビット数は、ＡＧＰデバ
イス・アドレス空間のサイズによって異なることを注記
しておく。例えば、２５６ＭＢのＡＧＰメモリを有する
システムにおいてＧＡＲＴディレクトリ・エントリの全
て（６４）を表すには、６ビットを要する。各ＧＡＲＴ
ディレクトリ・エントリは４ＭＢのアドレス空間（即
ち、１０２４ページ）に対応するので、各ページ・オフ
セットは、１０ビットを用いてアドレスすることができ
る。図１１のテーブルは、ＡＧＰメモリにおけるＧＡＲ
Ｔディレクトリおよびページを表すために必要なビット
数とＡＧＰメモリのサイズとの関係を示す。
【００６１】次に、図１２を参照すると、二レベル・ア
ドレス変換においてデバイス・アドレスを物理アドレス
に変換する概略フロー・チャートが示されている。ＡＧ
Ｐデバイス・アドレス空間（ビット３１：ｘ）のベース
・アドレスは、ＡＧＰメモリのサイズと共に、オプショ
ンとして、チップセット２０４が用いて、要求の中にあ
るアドレスがＡＧＰデバイス・アドレス空間に該当する
か否かについて、リマップを行なう前に判定することが
できる。アドレスをリマップするために、ディレクトリ
・オフセット（ビットｘ：２２）を、単一のＧＡＲＴデ
ィレクトリ・エントリのサイズ（４バイト）と乗算し、
ＧＡＲＴディレクトリのベース・アドレス（即ち、ディ
レクトリを含む４ＫＢページのベース・アドレス）に加
算する。これによって、要求されたＧＡＲＴディレクト
リ・エントリの物理アドレスが得られる。物理メモリか
らＧＡＲＴディレクトリ・エントリを読み出す。このＧ
ＡＲＴディレクトリ・エントリ内には、要求に対応する
ＧＡＲＴテーブル・エントリを保持する４ＫＢページの
ベースに対する物理アドレスがある。ＧＡＲＴテーブル
・エントリを得るために、ページ・オフセット（ビット
２１：１２）を、単一のＧＡＲＴテーブル・エントリの
サイズ（４バイト）で乗算し、ＧＡＲＴテーブルの読み
出したページのベース・アドレスに加算する。次に、こ
のＧＡＲＴテーブル・エントリをメモリからフェッチす
ると、このＧＡＲＴテーブル・エントリ内には、ＡＧＰ
グラフィックス・データの所望４ＫＢページのベース・
アドレスがある。ＡＧＰグラフィックス・データ・ペー
ジはシステム・メモリ内に位置する。ＡＧＰデータ４Ｋ
Ｂページへのオフセット（ビット１１：０）のベース・
アドレスを加算することにより、要求された物理アドレ
スが得られる。尚、ＡＧＰデバイス・アドレス空間内に
おける４ＫＢページへのオフセット（ビット１１：０）
は、物理（システム）メモリ内のＡＧＰデータの４ＫＢ
ページ内へのオフセットと等価であることを注記してお
く。
【００６２】二レベル・アドレス変換では、ＧＡＲＴテ
ーブルおよびＧＡＲＴディレクトリ双方を必要とする。
単一レベル・アドレス変換では、ＧＡＲＴテーブルのみ
があればよい。ＧＡＲＴテーブルのフォーマットおよび
その使用は、単一レベル・アドレスおよび二レベル・ア
ドレス変換双方とも同一である。ＧＡＲＴテーブル 次に図１３を参照すると、ＧＡＲＴテーブルの概略メモ
リ・マップが示されている。ＧＡＲＴテーブル内の各エ
ントリは４バイト長であり、以下の情報から成るものと
することができる。即ち、ページ・ベース・アドレス
（ビット３１：１２）、ダーティ・ビット（ビット
２）、リンク・ビット（ビット１）、および有効ビット
（ビット０）である。ページ・ベース・アドレス（ビッ
ト３１：１２）は、物理メモリ内の対応する４ＫＢペー
ジの最初のバイトの物理アドレスを指定する。このフィ
ールド内のビット（ビット３１：１２）は、物理アドレ
スの上位２０ビットとして解釈され、４ＫＢ境界上にお
いて、関連するページを整列させる。ページ・ベース・
アドレスは、ＧＡＲＴミニポート・ドライバによって初
期化され管理される。
【００６３】ビット１１：０は、関連する各ページを任
意変更し(customize)特徴付けるためのフラグ・ビット
として用いることができる。本発明は、これらのフラグ
・ビットを利用することによって、ＡＧＰ仕様に対する
将来の改良に対処する。例えば、キャッシュ可能性フラ
グ・ビットは、４ＫＢページがキャッシュ可能か否かを
示すことができ、ライト結合性ビットは、４ＫＢページ
がライト結合可能か否かを示すことができる。本発明の
更に具体的な例を以下に示す。
【００６４】ビット２は、ダーティ・ビットとして用い
ることができる。ダーティ・ビットは、このＧＡＲＴテ
ーブル・エントリによって参照されたページが変更され
たときを示すことができる。
【００６５】ビット１は、リンク・ビットとして用いる
ことができる。リンク・ビットは、ＧＡＲＴミニポート
・ドライバによってセットし、管理することができる。
これは、次のＧＡＲＴテーブル・エントリが現ＧＡＲＴ
テーブル・エントリに関連付けられていることを示す。
リンク・ビットは、チップセットが、ＧＡＲＴテーブル
・エントリを、ＧＡＲＴテーブル参照の一部として、プ
リフェッチする場合に用いることができる。リンク・ビ
ットが最初のＧＡＲＴテーブル・エントリにおいてセッ
トされている場合、チップセットは２番目のエントリを
キャッシュすることができる。２番目のエントリにおけ
るリンク・ビットがセットされている場合、３番目のエ
ントリをキャッシュすることができる。これは、エント
リの内の１つにおいてリンク・ビットがセットされてお
らず、通常のキャッシュ・リードを行なう際に利用する
ことができるまで続けて、必要な数を超えるＧＡＲＴテ
ーブル・エントリをキャッシュしないようにする。即
ち、キャッシュ・ライン全てのリードは必要でない。ま
た、リンク・ビットは、ＡＧＰデバイス・アドレス空間
内の隣接する４ＫＢページ内にテクスチャが重複する場
合にも有用である。
【００６６】ビット０は存在フラグ(present flag)とし
て用いることができる。この存在フラグは、ＧＡＲＴテ
ーブル・エントリによって示されたＡＧＰデータ・ペー
ジが、ＧＡＲＴミニポート・ドライバによって予約され
ているか否かを示す。存在フラグがセットされている場
合、ＡＧＰデータ・ページが物理メモリ内に予約されて
おり、アドレス変換を実行することができる。存在フラ
グがクリアされている場合、ＡＧＰデータ・ページはメ
モリ内に予約されておらず、チップセットは、変換を行
なうべきか、あるいはエラー(SERR#)を発生すべきかに
ついて判定を行なわなければならない。存在フラグは、
必ずしも、エントリが実際にＡＧＰデータ・ページにマ
ップするか否かを示す訳ではないが、ＧＡＲＴテーブル
・エントリがＧＡＲＴミニポート・ドライバによる適用
のために予約されていることを示す。ＧＡＲＴディレクトリ 次に図１４を参照すると、ＧＡＲＴディレクトリ内のエ
ントリ、ＧＡＲＴテーブル・エントリのページ、および
ＡＧＰメモリの概略メモリ・マップが示されている。Ｇ
ＡＲＴディレクトリは、キャッシュ不可能な物理メモリ
内に位置する単一の４ＫＢページに収容することができ
る。各ＧＡＲＴディレクトリ・エントリは４ビット長と
することができるので、コンピュータ・システム・メモ
リ内の単一の４ＫＢページ以内には、１０２４個のＧＡ
ＲＴディレクトリ・エントリが存在することができる。
このように、単一の４ＫＢページ・サイズのＧＡＲＴデ
ィレクトリによって、４ＧＢまでの物理メモリにアドレ
スすることができる。２ＧＢまでのＡＧＰデバイス・ア
ドレス空間に対応するためには、５１２個のＧＡＲＴデ
ィレクトリ・エントリだけあればよい。ビット３１：０
は、ＧＡＲＴテーブルのＧＡＲＴディレクトリ・エント
リの対応するページのベース・アドレス（オフセット＝
０）を収容する。これも、物理メモリ内に位置すること
ができる。
【００６７】ＧＡＲＴテーブルのサイズは、システムが
要求するＡＧＰメモリ量の関数である。単一レベル・ア
ドレス変換を使用するシステムでは、以下の式を用いて
サイズを計算する。
【００６８】ＧＡＲＴサイズ（バイト）＝｛必要なＡＧ
Ｐメモリ（バイト）／ページ・サイズ（４０９６バイ
ト）｝＊ＧＡＲＴエントリ・サイズ（４バイト） ここで、 必要なＡＧＰメモリ＝ＡＧＰ専用のシステム・メモリ量 ページ・サイズ＝システム・メモリ内の標準的なページ
・サイズ ＧＡＲＴエントリ・サイズ＝ＧＡＲＴテーブル内の単一
のエントリのサイズ である。
【００６９】この式は、予約されたＡＧＰデバイス・ア
ドレス空間量に基づいて、最大のＧＡＲＴテーブル・サ
イズを計算することを注記しておく。予約された実際の
ＧＡＲＴテーブル・メモリ量は、オペレーティング・シ
ステムによって異なる場合もある。
【００７０】二レベル・アドレス変換では、ＧＡＲＴデ
ィレクトリに追加の４ＫＢページ（４０９６バイト）が
必要となる。二レベル・アドレス変換を使用するシステ
ムでは、以下の式を用いてサイズを計算する。
【００７１】ＧＡＲＴサイズ（バイト）＝｛必要なＡＧ
Ｐメモリ／ページ・サイズ｝＊ＧＡＲＴエントリ・サイ
ズ＋ページ・サイズ 図１５を参照すると、割り当てたＡＧＰメモリとＧＡＲ
Ｔテーブルの最大サイズとの相関関係を示すテーブルが
示されている。明確化のためにのみ、３２ＭＢ，６４Ｍ
Ｂ，１２８ＭＢ，２５６ＭＢ，５１２ＭＢ，１ＧＢ，お
よび２ＧＢのＡＧＰメモリ要求に基づいたＧＡＲＴテー
ブルの実施態様を示すが、あらゆるＡＧＰメモリ・サイ
ズでも収容することができ、これも本発明の範囲内のも
のと考えられる。尚、二レベル変換では、そのディレク
トリのために、追加の４ＫＢページが１つ必要となるこ
とを注記しておく。 ＡＧＰ論理アーキテクチャ 次に図１６を参照すると、本発明によるＡＧＰチップセ
ット２０４の機能ブロック図が示されている。ＡＧＰチ
ップセット２０４は、２つの主要な機能を実行する。即
ち、ホスト−ＰＣＩブリッジ機能（機能０）およびＰＣ
Ｉ−ＰＣＩブリッジ機能（機能１）である。ホスト−Ｐ
ＣＩブリッジは、一般的に、ＰＣＩを基本とするコア・
ロジックにおいて見られる標準的なインターフェースで
ある。ＰＣＩ−ＰＣＩブリッジは、既存のバス一覧コー
ドを変更することなく、ＡＧＰポートのコンフィギュレ
ーションを簡便化するために用いられる。これらの機能
の各々は、それ自体のコンフィギュレーション・レジス
タを有しており、ＰＣＩ２．１仕様が要求するように、
それ自体のＰＣＩコンフィギュレーション・ヘッダ・タ
イプの中に位置する。これらのコンフィギュレーション
・レジスタを、ぞれぞれ図１８および図２１にリストさ
れる。ＡＧＰに特定のレジスタについての更に詳しいレ
ジスタ・ビット情報は、図１８、図１９，および図２１
〜図３２にリストされる。尚、ＡＧＰチップセットは、
新可能出力機構(New Capabilities mechanism)を実施し
ており、その詳細は、１９９６年５月２０日付けの"Add
itionof 'New Capabilities' Structure"（「新可能出
力」構造の追加）と題する、設計変更通知（「ＥＣ
Ｎ」）に記載されていることを注記しておく。尚、この
文献は、この言及により本願にも含まれるものとする。
新可能出力構造は、デバイスが対応する各機能の情報を
含むレジスタのリンク・リストとして実施される。ＡＧ
Ｐレジスタは、リンク・リストに含まれている。
【００７２】ＰＣＩ−ＰＣＩブリッジ３２０の機能は、
最大限機能するＰＣＩ−ＰＣＩブリッジである必要はな
い。ＰＣＩバス１０９上で発したメモリ・ライト・トラ
ンザクションを、ＡＧＰバス２０７に向けて送出するこ
とができればよい。ＡＧＰ−ＰＣＩメモリ・ライト・ト
ランザクションを行なう必要はない。更に、例えば、Ｉ
／Ｏ（リードおよびライト）、コンフィギュレーション
（リードおよびライト）、およびメモリ・リード（メモ
リ・リード、メモリ・リード・ライン、メモリ・リード
多数）のようなその他のＰＣＩコマンド、特殊なサイク
ル、ならびにインターフェースを交差するための割り込
みの承認を行なう必要もない。これらの制限は、ＰＣＩ
−ＡＧＰおよびＡＧＰ−ＰＣＩインターフェースのみに
適用される。本発明は、ホスト−ＡＧＰおよびホスト−
ＰＣＩコマンドの全てに対応する。
【００７３】ＡＧＰに準拠したマスタは所定のメモリ要
件を有し、オフセット２０ｈ，２２ｈ，２４ｈ，２６ｈ
にそれぞれ位置するメモリ・ベース・レジスタ、メモリ
限界レジスタ、プリフェッチ可能メモリ・ベース・レジ
スタ、およびプリフェッチ可能メモリ限度レジスタを用
いて、システム・メモリ・マップ内に配置しなければな
らない。ホスト−ＰＣＩ（機能０）およびＰＣＩ−ＰＣ
Ｉ（機能１）デバイスのＩＤも異なるものとして、多機
能デバイスのためのデバイス・ドライバに関するマイク
ロソフト社の政策に対処するようにしてもよい。次に示
すレジスタの集合は、以下で説明するが、本発明による
ＡＧＰ準拠コア・ロジック・チップセットを実装するた
めに必要となり得るレジスタであることが好ましい。
【００７４】ホスト−ＰＣＩブリッジ 図１７を参照すると、本発明の一実施形態による、ホス
ト−ＰＣＩブリッジ３０６機能へのホスト用レジスタの
概略的なテーブルが示されている。ベース・アドレス・
レジスタ０（ＢＡＲ０）１７０２は、システムのＢＩＯ
Ｓメモリ・マッピング・ソフトウエアが、ＡＧＰ準拠マ
スタのためにＡＧＰデバイス・アドレス空間を割り当て
る際に用いられる。図１８は、このレジスタにおいて用
いられるビットの機能的記述を示す。システムのＢＩＯ
Ｓは、ＢＡＲ０ １７０２に全て１を書き込み、次いで
そのレジスタから読み出すことによって、ＡＧＰの実施
のために必要なアドレス空間のサイズおよび型を判定す
る。ＢＡＲ０１７０２の最下位ビットから上方向に戻り
値を走査することによって、ＢＩＯＳは必要なアドレス
空間のサイズを判定することができる。最初に発見した
１ビットの二進加重値は、必要な空間量を示す。一旦メ
モリがＢＩＯＳによって割り当てられたなら、ＡＧＰデ
バイス・アドレス空間のベース・アドレスを、このレジ
スタのビット３１：４に入力する。このレジスタはハー
ド・ワイヤ状とした情報(informationhard-wired)も含
み、これはプリフェッチ可能なメモリ範囲であり、３２
ビット・アドレス空間内のどこにでも配置可能であるこ
とを示す。必要なＡＧＰデバイス・アドレス空間を決定
するためには、他のいずれの手段でも使用可能であり、
それも本発明の範囲内のものと考えられる。
【００７５】ＰＣＩデバイスのコンフィギュレーション
空間へのアクセスは比較的遅い。インテル社のｘ８６系
コンピュータ・システムでは、１回のＰＣＩレジスタへ
のアクセスには、２回のＩ／Ｏサイクルが必要である。
即ち、ＰＣＩアドレス・レジスタ（アドレスＣＦ８ｈ)
に１回、ＰＣＩデータ・レジスタ（アドレスＣＦＣｈ)
に別の１回である。プロセッサに関係するＩ／Ｏサイク
ルも、メモリ・サイクルよりは遅い。したがって、本発
明では、ＧＡＲＴミニポート・ドライバがベース・アド
レス・レジスタ１（ＢＡＲ１）１７０４を用いて、メモ
リ・マップされたＡＧＰ制御レジスタにアクセスできる
ようにした。図２０は、このレジスタにおいて用いられ
るビットの機能的記述を示す。システムＢＩＯＳは、Ｂ
ＡＲ１ １７０４に全て１を書き込み、次いでレジスタ
から読み出すことによって、ＡＧＰメモリ・マップされ
た制御レジスタが必要とするアドレス空間のサイズおよ
び型を判定する。ＢＡＲ１ １７０４の最下位ビットか
ら上方向に戻り値を走査することによって、ＢＩＯＳは
必要なメモリ・アドレス空間のサイズを判定することが
できる。最初に発見された１ビットの二進加重値は、必
要な空間量を示す。一旦メモリがＢＩＯＳによって割り
当てられたなら、ＡＧＰメモリ・アドレス空間のベース
・アドレスを、このレジスタのビット３１：４に入力す
る。また、このレジスタはハード・ワイヤ状とした情報
も含み、これはプリフェッチ不可能なメモリ範囲であ
り、３２ビット・アドレス空間内のどこかに配置可能で
あることを示す。必要なメモリ・アドレス空間を決定す
るためには、他のいずれの手段でも使用可能であり、そ
れも本発明の範囲内のものと考えられる。
【００７６】ＰＣＩ−ＰＣＩブリッジ 図２０を参照すると、本発明の一実施形態による、ＰＣ
Ｉ−ＰＣＩブリッジ３２０（機能１）に対するレジスタ
の概略的なテーブルが示されている。コマンド・レジス
タ１８０６は、コア・ロジック・チップセット２０４内
におけるＰＣＩ−ＰＣＩブリッジ３２０の機能に対して
粗雑な制御を行なう。このレジスタは、ＡＧＰバス２０
７およびＰＣＩバス１０９双方の上においてＰＣＩサイ
クルを発生し応答する能力(ability)を制御する。図２
１は、コマンド・レジスタ１８０６において用いられる
ビットの機能的記述を示す。
【００７７】ステータス・レジスタ１８０８は、コア・
ロジック・チップセット２０４内におけるＰＣＩ−ＰＣ
Ｉブリッジ３２０の機能の推移ステータス(course stat
us)を与える。図２２は、ステータス・レジスタ１８０
８内で用いられるビットの機能的記述を示す。ステータ
ス・レジスタ１８０８は、この明細書では、能力ポイン
タ対応ビット(Capabilities Pointer Supported bit)
（ビット４）を、本発明の実施に応じたホスト・ブリッ
ジにおいて、１にセットすべきことを強調するために含
まれている。ステータス・ビットがセットされている場
合、ＰＣＩ仕様書によって指定されているように、標準
的な手順を用いてこのビットをクリアする（即ち、
「１」をこのビットに書き込む）。
【００７８】二次ステータス・レジスタ１８１０は、ス
テータス・レジスタ１８０８（オフセット０６ｈ)と機
能およびビット定義において類似しているが、そのビッ
トは、ＡＧＰバス２０７に接続されているＰＣＩ−ＰＣ
Ｉブリッジ３２０インターフェースの二次側のステータ
ス状態を反映する。図２３は、二次ステータス・レジス
タ１８１０において用いられるビットの機能的記述を示
す。ＰＣＩ−ＰＣＩブリッジ仕様において定義されてい
るようにビット１４を再定義する他に、６６Ｍｈｚ可能
ビット(66Mhz capable bit)（ビット５）を、ＡＧＰの
ために再定義する。ステータス・ビットがセットされて
いる場合、ＰＣＩ仕様書によって指定されているよう
に、標準的な手順を用いてこのビットをクリアする（即
ち、「１」をこのビットに書き込む）。
【００７９】メモリ・ベース・レジスタ１８１２は、コ
ンピュータ・システムのＢＩＯＳメモリ・マッピング・
ソフトウエアが、ＡＧＰマスタ（グラフィックス・コン
トローラ）によって用いられるプリフェッチ不可能なア
ドレス範囲のベース・アドレスを格納するために用い
る。図２４は、メモリ・ベース・レジスタ１８１２にお
いて用いられるビットの機能的記述を示す。システムＢ
ＩＯＳバス一覧ソフトウエアは、ＡＧＰマスタのベース
・アドレス・レジスタ（ＢＡＲ）内に見出される必要条
件に基づいて、メモリの最上位（ＴＯＭ）の上に、１ブ
ロックの物理メモリを割り当てる。ＢＩＯＳは、このレ
ジスタに、そのメモリ・ブロックのベース・アドレスを
入力する。また、メモリ限度レジスタ１８１４に、その
アドレス範囲の最上位のアドレスを入力する。この情報
が与えられると、コア・ロジック・チップセット２０４
は、これら２つのアドレスを用いて、ＡＧＰマスタのプ
リフェッチ不可能なメモリ空間へのサイクルをデコード
することができる。このプリフェッチ不可能なメモリ
は、マスタの制御レジスタおよびＦＩＦＯ状通信インタ
ーフェスがマップされているところにある。メモリ・ア
ドレス範囲は、１ＭＢの境界上に位置することができ
る。
【００８０】メモリ限度レジスタ１８１４は、コンピュ
ータ・システムのＢＩＯＳメモリ・マッピング・ソフト
ウエアが、ＡＧＰマスタ（グラフィックス・コントロー
ラ）によって用いられるプリフェッチ不可能なアドレス
範囲の最上位アドレスを格納するために用いる。図２５
は、メモリ限度レジスタ１８１４において用いられるビ
ットの機能的記述を示す。システムＢＩＯＳバス一覧ソ
フトウエアは、マスタのベース・アドレス・レジスタ
（ＢＡＲ）内に見出される必要条件に基づいて、メモリ
の最上位（ＴＯＭ）の上に、１ブロックの物理メモリを
割り当てる。ＢＩＯＳは、このレジスタに、そのメモリ
・ブロックの最上位アドレスを入力する。また、メモリ
・ベース・レジスタ１８１２に、そのアドレス範囲のベ
ースのアドレスを入力する。
【００８１】プリフェッチ可能メモリ・ベース・レジス
タ１８１６は、コンピュータ・システムのＢＩＯＳメモ
リ・マッピング・ソフトウエアが、ＡＧＰマスタ（グラ
フィックス・コントローラ）によって用いられるプリフ
ェッチ可能なアドレス範囲のベース・アドレスを格納す
るために用いる。図２６は、プリフェッチ可能メモリ・
ベース・レジスタ１８１６において用いられるビットの
機能的記述を示す。システムＢＩＯＳバス一覧ソフトウ
エアは、マスタのベース・アドレス・レジスタ（ＢＡ
Ｒ）内に見出される必要条件に基づいて、メモリの最上
位（ＴＯＭ）の上に、１ブロックのメモリ・アドレスを
割り当てるか、あるいは参照テーブルを用いて、そのコ
ンフィギュレーション・レジスタ内に示されるＡＧＰデ
バイスの形式に基づいて、メモリ・アドレスのブロック
を決定してもよい（図５４参照）。ＢＩＯＳは、プリフ
ェッチ可能メモリ・ベース・レジスタ１８１６内に、そ
のメモリ・ブロックのベース・アドレスを入力する。ま
た、プリフェッチ可能メモリ限度レジスタ１８１８に、
そのアドレス範囲の最上位のアドレスを入力する。この
情報が与えられると、コア・ロジック・チップセット２
０４は、これら２つのアドレスを用いて、ＡＧＰマスタ
のプリフェッチ可能なメモリ空間へのサイクルをデコー
ドすることができる。このプリフェッチ可能なメモリ
は、グラフィックス・コントローラのローカル・フレー
ム・バッファ２０８がマップされるところにある。メモ
リ・アドレス範囲は、１ＭＢの境界上に位置することが
できる。
【００８２】プリフェッチ可能メモリ限度レジスタ１８
１８は、コンピュータ・システムのＢＩＯＳメモリ・マ
ッピング・ソフトウエアが、ＡＧＰマスタ（グラフィッ
ク・コントローラ）によって用いられるプリフェッチ可
能なアドレス範囲の最上位アドレスを格納するために用
いられる。図２７は、プリフェッチ可能メモリ限度レジ
スタ１８１８において用いられるビットの機能的記述を
示す。システムＢＩＯＳバス一覧ソフトウエアは、ＡＧ
Ｐマスタのベース・アドレス・レジスタ（ＢＡＲ）内に
見出される必要条件に基づいて、メモリの最上位（ＴＯ
Ｍ）の上に、１ブロックのメモリ・アドレスを割り当て
るか、あるいは参照テーブルを用いて、そのコンフィギ
ュレーション・レジスタ内に示されるＡＧＰデバイスの
形式に基づいて、メモリ・アドレスのブロックを決定し
てもよい（図５１参照）。ＢＩＯＳは、このレジスタ
に、そのメモリ・ブロックの最上位アドレスを入力す
る。また、プリフェッチ可能メモリ・ベース・レジスタ
１８１６にそのアドレス範囲のベース・のアドレスを入
力する。この情報が与えられると、コア・ロジック・チ
ップセット２０４は、これら２つのアドレスを用いてＡ
ＧＰマスタのプリフェッチ可能なメモリ空間へのサイク
ルをデコードすることができる。このプリフェッチ可能
なメモリは、グラフィックス・コントローラのローカル
・フレーム・バッファがマップされるところにある。メ
モリ・アドレス範囲は、１ＭＢの境界上に位置すること
ができる。
【００８３】能力ポインタ・レジスタ１８２０は、ＰＣ
Ｉ２．１仕様書に記載されている新機能機構にしたがっ
て、このデバイスが対応する最初の機能へのオフセット
・ポインタを与える（参照：「新能力」を定義するＥＣ
Ｎ）。図２８は、能力ポインタ・レジスタ１８２０にお
いて用いられるビットの機能的記述を示す。ＡＧＰは、
新能力ＥＣＮ仕様に対応する機能である。
【００８４】ＡＧＰ能力識別子レジスタ１８２２は、能
力リスト内にあるこの機能を、ＡＧＰ機能として識別す
る。図２９は、ＡＧＰ能力レジスタ１８２２において用
いられるビットの機能的記述を示す。また、これは能力
リスト内にある次の機能に対するポインタも与え、ＡＧ
Ｐデバイスと一致するＡＧＰ仕様書の改訂番号(revisio
n number)も引用する。
【００８５】ＡＧＰステータス・レジスタ１８２４は、
ＡＧＰデバイスに、ＡＧＰファンクショナリティのステ
ータスを与える。図３０は、ＡＧＰステータス・レジス
タ１８２４において用いられるビットの機能的記述を示
す。報告される情報は、最大要求キューの深さ、側波帯
アドレシング能力、および転送レートを含む。ＡＧＰス
テータス・レジスタ１８２４はリード・オンリ・レジス
タである。ライトは何も影響を与えず、予約されている
フィールドまたは実施されていないフィールドが読み出
された場合には、ゼロを返す。
【００８６】ＡＧＰコマンド・レジスタ１８２６は、ソ
フトウエアが側波帯アドレシングをイネーブルし、ＡＧ
Ｐをイネーブルし、ＡＧＰ転送レートをセットすること
を可能にする。図３１は、ＡＧＰコマンド・レジスタ１
８２６において用いられるビットの機能的記述を示す。
【００８７】ＡＧＰデバイス・アドレス空間サイズ・レ
ジスタ１８２８は、システムＢＩＯＳによって割り当て
られるＡＧＰデバイス・アドレス空間のサイズを判定す
る。図３２は、ＡＧＰデバイス・アドレス空間サイズ・
レジスタ１８２８において用いられるビットの機能的記
述を示す。ＡＧＰデバイス・アドレス空間サイズ・レジ
スタ１８２８は、ＡＧＰデバイスがコンピュータ・シス
テムにおいて有効か否かについての判定も行うことがで
きる。
【００８８】次に図３３を参照すると、本発明の一実施
形態による、メモリ・マップ・レジスタ(memory-mapped
register)の概略的なテーブルが示されている。図３３
に示すチップセットのメモリ・マップ制御レジスタは、
ホスト−ＣＰＩブリッジ３０６（機能０）コンフィギュ
レーション・ヘッダ（オフセット１４ｈ）内のＢＡＲ１
１７０４（図１７）に位置するアドレスによってアク
セスされる。このアドレスは、システムＢＩＯＳによっ
て決定され、ＢＡＲ１ １７０４に書き込まれる。この
システム・メモリ１０６の空間内にあるレジスタは、Ｇ
ＡＲＴミニポート・ドライバが、実行時間中にチップセ
ット２０４内部のＡＧＰファンクショナリティを制御す
るために用いることができる。システム・メモリ・マッ
プ・レジスタに情報を格納することの利点は、プロセッ
サ１０２がメモリ・アクセスによってこれらのメモリ・
マップ・レジスタにアクセスする、即ち、その最も早い
データ読み取り機構を用いてアクセスすることである。
これは、キャッシュ制御レジスタ（図示せず）のよう
な、実行時にアクセス可能なレジスタには重要な場合も
ある。
【００８９】改訂ＩＤレジスタ１９０２は、ＧＡＲＴミ
ニポート・ドライバが、チップセットに特定のＡＧＰ制
御レジスタによって与えられるフォーマットおよびフィ
ーチャの識別を可能とするために備えられたものであ
る。図３４は、改訂ＩＤレジスタ１９０２において用い
られるビットの機能的記述を示す。
【００９０】ＧＡＲＴ能力レジスタ１９０４は、コア・
ロジック・チップセットが対応するＧＡＲＴフィーチャ
を定義する。図３５は、ＧＡＲＴ能力レジスタ１９０４
において用いられるビットの機能的記述を示す。
【００９１】ＡＧＰフィーチャ制御レジスタ１９０６
は、チップセット２０４が対応するＧＡＲＴフィーチャ
をイネーブルする。図３６は、ＡＧＰフィーチャ制御レ
ジスタ１９０６において用いられるビットの機能的記述
を示す。
【００９２】ＡＧＰフィーチャ・ステータス・レジスタ
１９０８は、ＡＧＰおよびＧＡＲＴに関係するイベント
について、ステータス情報を記録するために用いられ
る。図３７は、ＡＧＰフィーチャ・ステータス・レジス
タ１９０８において用いられるビットの機能的記述を示
す。論理「１」がビットに書き込まれたときはいつで
も、そのビットはリセットされる。
【００９３】ＧＡＲＴテーブル／ディレクトリ・ベース
・アドレス・レジスタ１９１０は、システム・メモリ内
のＧＡＲＴテーブル／ディレクトリに物理アドレスを与
える。図３８は、ＧＡＲＴテーブル／ディレクトリ・ベ
ース・アドレス・レジスタ１９１０において用いられる
ビットの機能的記述を示す。単一レベル・アドレス変換
を使用するシステムでは、このレジスタはＧＡＲＴテー
ブルのベース・アドレスに対応する。二レベル・アドレ
ス変換を使用するシステムでは、このレジスタはＧＡＲ
Ｔディレクトリのベース・アドレスに対応する。このレ
ジスタは、ＧＡＲＴテーブル／ディレクトリにメモリが
割り当てられたときにはいつでも、ＧＡＲＴミニポート
・ドライバによって初期化される。ＧＡＲＴテーブルの
メモリ割り当てについての更に詳しい説明については、
以下のソフトウエア仕様の記載を参照されたい。
【００９４】ＧＡＲＴディレクトリ／テーブル・キャッ
シュ・サイズ・レジスタ１９１２は、ＧＡＲＴディレク
トリおよびＧＡＲＴテーブルキャッシュにおいて、コア
・ロジック・チップセットがキャッシュすることができ
るエントリの最大数を識別する。図３９は、ＧＡＲＴデ
ィレクトリ／テーブル・キャッシュ・サイズ・レジスタ
１９１２において用いられるビットの機能的記述を示
す。
【００９５】ＧＡＲＴディレクトリ／テーブル・キャッ
シュ・コントロール（制御）レジスタ１９１４は、ＧＡ
ＲＴディレクトリおよびテーブル・キャッシュ全体を無
効化し、システム・メモリ内のＧＡＲＴディレクトリお
よびテーブルとの一貫性（コヒーレンシ）を維持する機
構をソフトウエアに与える。図４０は、ＧＡＲＴディレ
クトリ／テーブル・キャッシュ制御レジスタ１９１４に
おいて用いられるビットの機能的記述を示す。単一レベ
ル・アドレス変換を使用するシステムでは、このレジス
タはＧＡＲＴテーブル・キャッシュのみに適用される。
二レベル・アドレス変換を用いるシステムでは、このレ
ジスタはＧＡＲＴディレクトリ・キャッシュおよびＧＡ
ＲＴテーブル・キャッシュ双方に適用される。
【００９６】ＧＡＲＴテーブル・キャッシュ・エントリ
制御レジスタ１９１６は、ソフトウエアが特定のＧＡＲ
Ｔテーブル・キャッシュ・エントリを更新／無効化する
ために用いられる。図４１は、ＧＡＲＴテーブル・キャ
ッシュ・エントリ制御レジスタ１９１６において用いら
れるビットの機能的記述を示す。ＧＡＲＴミニポート・
ドライバがＧＡＲＴテーブル内のエントリを更新／無効
化するためのコールを受け取ったとき、ＧＡＲＴテーブ
ル・キャッシュのコヒーレンシを維持しなければならな
い。更新／無効化されたエントリがＧＡＲＴキャッシュ
内にない場合、無効化機能は何も効力を生じない。ＧＡ
ＲＴミニポート・ドライバは、３２ビット・ライト・ア
クセスをこのレジスタのみに実行する。
【００９７】ポステド・ライト・バッファ・コントロー
ル・レジスタ(Posted Write BufferControl Register)
１９１８は、ＧＡＲＴミニポート・ドライバによってセ
ットされ、チップセットのプロセッサをメモリ・ポステ
ド・ライト・バッファに書き出す(flush)。図４２は、
ポステド・ライト・バッファ・コントロール・レジスタ
１９１８において用いられるビットの機能的記述を示
す。これは、ＧＡＲＴテーブル・エントリのマッピング
の間必要となる。プロセッサが有効なエントリをＧＡＲ
Ｔテーブルに書き込むと、チップセットのポステド・ラ
イト・バッファにデータを入力することができる。グラ
フィックス・コントローラが、転記されたＧＡＲＴテー
ブル・エントリにアクセスしようとすると、エントリは
有効ではなく、エラーが発生する。同様の問題は、プロ
セッサがＧＡＲＴテーブル・エントリをクリアしたとき
にも発生する。データが転記され、グラフィックス・コ
ントローラがそのＧＡＲＴテーブル・エントリにアクセ
スしようとすると、戻されるデータは転化している場合
がある。
【００９８】図４３に示す、ＡＧＰバス利用度／帯域幅
／レイテンシ・コマンド・レジスタ１９２０は、コア・
ロジック・チップセット２０４内にあるＡＧＰバス利用
カウンタ、帯域カウンタ、およびレイテンシ・カウンタ
を制御する。ＡＧＰバス利用度、帯域幅、およびレイテ
ンシを測定するためには、３つの３２ビット・カウンタ
を備えればよい。各基準３２ビット・カウンタは、６６
ＭＨｚ ＡＧＰクロックを用いて駆動（増分）する。６
６ＭＨｚのＡＧＰクロックは６０秒間カウントする。利
用度、帯域幅またはレイテンシを測定するためには、基
準カウンタの期間が終了した後の利用度カウンタ内の値
に１５ｎｓを乗算し、６０で除算しなければならない。
利用度カウンタ、帯域幅カウンタ、およびレイテンシ・
カウンタは、このレジスタを用いて、初期化しイネーブ
ルすることができる。クリア利用度レジスタ・ビット
は、これらのカウンタ全てをクリアする。ＡＧＰバス利
用度レジスタ１９２２，帯域幅レジスタ１９２４、およ
びレイテンシ・レジスタ１９２６は、図４４〜４６に示
すように、それぞれ、ＡＧＰバス利用度／帯域幅／レイ
テンシ・コマンド・レジスタ１９２０内の対応する部分
のビットをセットすることによって、独立して起動可能
なカウンタである。カウント動作は、ＡＧＰバス利用度
／帯域幅／レイテンシ・コマンド・レジスタ１９２０内
の対応するビットが論理「０」にクリアされるまで、Ａ
ＧＰバス利用度レジスタ１９２２、帯域幅レジスタ１９
２４、およびレイテンシ・レジスタ１９２６のカウンタ
内において継続する。
【００９９】ＡＧＰバス利用度レジスタ１９２２は、Ａ
ＧＰバス利用度カウンタ値を保持する。このカウンタ値
は、図１９のＬに示すトランザクションのいずれか１つ
によってＡＧＰ AD[31:0]バスがアクティブになってい
るときに、各ＡＧＰバス・クロック毎に増分される。
【０１００】ＡＧＰバス帯域レジスタ１９２４は、ＡＧ
Ｐバス帯域カウンタ値を保持する。このカウンタ値は、
図１９のＭに示すようにＡＧＰ AD[31:0]バスがアクテ
ィブになっているときに、各ＡＧＰバス・クロック毎に
増分される。
【０１０１】ＡＧＰバス・レイテンシ・レジスタ１９２
６は、ＡＧＰバス・レイテンシ・カウンタ値を保持す
る。このカウンタ値は、チップセットが特定のＡＧＰリ
ード要求を処理している間、各ＡＧＰバス・クロックが
消滅する(expire)毎に増分される。ＡＧＰバス・レイテ
ンシ・カウンタ・レジスタ値は、リード要求がキューに
入れられた時点で開始し、データの最初のクアド・ワー
ドがマスタに返されたときに完了するＡＧＰトランザク
ションを処理するのに必要な時間を表す。好ましくは、
コア・ロジック・チップセット２０４は、特定のＡＧＰ
リード要求がキューに入れられた時点で開始し、データ
の最初のクアド・ワードがＡＧＰマスタに返されたとき
に終了するまで、このＡＧＰリード要求を追跡する。ＧＡＲＴテーブルのキャッシュ動作およびプリフェッチ
動作 ＡＧＰサイクルのレイテンシは、各ＡＧＰ要求がＧＡＲ
Ｔテーブル／ディレクトリの参照を必要とする場合、重
大な影響を受けることになる。単一レベル・アドレス変
換を使用するシステムでは、ＧＡＲＴテーブル・エント
リをメモリからフェッチすると、最少でも１６ＡＧＰク
ロック（６６ＭＨｚ）がＡＧＰ要求に追加されることに
なる。これは、リフレッシュ・サイクルのためにメモリ
・バスおよび時間の調停を行う際に必要な追加の時間を
考慮すると更に悪化する。この問題を防止し処理能力の
向上を図るためには、ＧＡＲＴテーブル・エントリをキ
ャッシュ（セーブ）することが好ましい。これを図４８
に示す。同様に、二レベル・アドレス変換を使用するシ
ステムでは、ＧＡＲＴテーブルおよびＧＡＲＴディレク
トリ・エントリ双方をキャッシュすることも好ましい。
各ＧＡＲＴディレクトリ・エントリは４ＭＢのアドレス
空間をカバーするので、ＧＡＲＴディレクトリ・キャッ
シュはＧＡＲＴテーブル・キャッシュ程大きくする必要
はない。 ＡＧＰ要求の最少サイズが８バイトのデータ
であることを理解すると、ＧＡＲＴキャッシュの必要性
が一層明白となる。最悪の場合として、５１２回のＡＧ
Ｐ要求は、物理メモリ内の同一の４ＫＢページにアクセ
スすることができる。最初の要求に応ずるために、必要
なＧＡＲＴテーブルおよびディレクトリ・エントリをフ
ェッチしキャッシュすることによって、次の５１１の要
求はＧＡＲＴテーブルまたはディレクトリの参照を要求
する必要がなくなる。このように、単一のエントリをキ
ャッシュすることにより、処理能力が大幅に向上する。
尚、これは、テクスチャが物理メモリ内に隣接して位置
し、４ＫＢページの範囲に及ぶことを仮定していること
を注記しておく。キャッシュ・サイズを拡大することに
よって、更にシステムの処理能力は向上する。
【０１０２】グラフィックス・コントローラは、典型的
に、ＧＡＲＴテーブルを通じてＡＧＰメモリにアクセス
する、少なくとも４つのストリームを識別する。それら
は、ＣＰＵ，ビデオ、テクスチャ、およびコマンド・リ
ストである。これが与えられると、ＡＧＰグラフィック
ス・コントローラ２０４の好適な実施形態は、少なくと
も、４方向にセットされた連想ＧＡＲＴテーブル・キャ
ッシュを有し、スラッシングを防止する。二レベル・ア
ドレス変換を使用するシステムでは、ＧＡＲＴディレク
トリ・キャッシュは、少なくとも４つのエントリ、即
ち、各ストリーム毎に１つを有することが好ましい。
【０１０３】ＧＡＲＴテーブル・エントリをプリフェッ
チすることによっても、処理能力を向上させることがで
きる。プリフェッチが行われるのは、現ＡＧＰ要求に応
ずるために必要なＧＡＲＴテーブル・エントリをフェッ
チする間に、チップセットが次のＧＡＲＴテーブル・エ
ントリを読み出す場合である。このエントリは、以前の
ＧＡＲＴテーブル・エントリと共にキャッシュされる。
この余分なエントリをプリフェッチするためのオーバー
ヘッドは、各ＧＡＲＴテーブル・エントリが４バイト幅
であり、一方典型的なメモリ・データ・バスが８バイト
幅であることを考えると、無視することができる。これ
は、１回の要求で、２つのＧＡＲＴテーブル・エントリ
が読み出されることを意味する。加えて、チップセット
の中には、メモリからデータを読み出すときに、キャッ
シュ・ライン全体（８バイト）をバーストするものもあ
る。この場合、７つのＧＡＲＴテーブル・エントリを、
容易にプリフェッチすることができる。ＧＡＲＴテーブ
ル・エントリのプリフェッチを、図４８に示す。
【０１０４】コア・ロジック・チップセットのデータ・
コヒーレンシ コア・ロジック・チップセット２０４は、ＡＧＰバス２
０７およびホスト・プロセッサ・バス１０３双方のデバ
イスがＡＧＰデバイスのアドレス範囲を通じてＡＧＰメ
モリにアクセスしている限り、ＡＧＰバス２０７からの
リード・アクセスが、ホスト・プロセッサ・バス１０３
からのライト・アクセスとコヒーレントであることを保
証することが好ましい。例えば、ＡＧＰバス２０７およ
びホスト・バス１０３双方のデータ転送がＡＧＰデバイ
ス・アドレス空間を用いるとすると（ＧＡＲＴテーブル
変換）、ＡＧＰバス２０７からのリード要求は、ホスト
・バス１０３から最後に書き込まれたデータを抜き出す
ことになる。デバイス・アドレス範囲には、ホスト・プ
ロセッサ１０２において、キャッシュ不可能と印してお
くことが好ましい。これによって、コア・ロジック・チ
ップセット２０４は、ＡＧＰバス２０７上でＡＧＰスト
リームにアクセスする毎に、ホスト・プロセッサ１０２
のキャッシュ（群）をスヌープしなくてもよいことが保
証される。ホスト・プロセッサが、仮想グラフィックス
・アドレス範囲外において、直接ＡＧＰメモリにアクセ
スする場合、ホスト・プロセッサには恐らくこの領域に
ライトバック・キャッシュ可能(writeback cacheable)
と印してあり、これらのアクセスをキャッシュする。コ
ア・ロジック・チップセットは、ＡＧＰバス上でのＡＧ
Ｐストリームに対するアクセスに、ホスト・プロセッサ
のキャッシュをスヌープしないので、コヒーレンシの問
題が発生する場合がある。
【０１０５】コア・ロジック・チップセット２０４は、
ホスト・バス１０３およびＰＣＩバス１０９からのリー
ド・アクセスが、ＡＧＰバス２０７上におけるＡＧＰス
トリームに対するライト・アクセスとコヒーレントであ
ることを、ＡＧＰフラッシュ・コマンドのみを用いるこ
とによって保証することが好ましい。一旦ＡＧＰフラッ
シュ・コマンドをＡＧＰバス２０７上で回収したなら、
以前に回収したＡＧＰライト・データは全て、ホストバ
ス１０３およびＰＣＩバス１０９上のデバイスそれぞれ
に使用可能となる。ＡＧＰフラッシュ・コマンドを用い
ないと、コヒーレンシの問題が発生する場合がある。ＡＧＰグラフィックス・コントローラ 本発明の好適な実施形態と共に、以下の仕様にしたがっ
てＡＧＰグラフィックス・コントローラを実装可能であ
ることが好ましい。
【０１０６】キャッシュ・ラインの境界上にＡＧＰ要求
を発行し、処理の改善を図る。コア・ロジック・チップ
セットは、典型的に、メモリに入出力するキャッシュ・
ライン転送に最適化されている。ＡＧＰマスタがリード
・データを要求し、トランザクション・サイズがキャッ
シュ・ラインの境界を交差する場合、そのデータをフェ
ッチするためには２回のキャッシュ・ライン・メモリ・
リードが必要となる。これは非効率的である。特に、マ
スタがキャッシュ・ライン境界から離れてバック−ツー
−バック・キャッシュ・ライン・リード(back-to-back
cache line read)を実行する場合は非効率的である。キ
ャッシュ・ラインが整列されていないトランザクション
による非効率性は、要求のサイズを大きくすることによ
って最低化する。
【０１０７】ＡＧＰ要求のサイズは、リードでは８バイ
トないし３２クワド・ワード（ＱＷ）まで、ライトでは
８ＱＷまでの範囲とすることができる。これが意味する
のは、グラフィック・コントローラは全ての要求をキャ
ッシュ・ライン境界上で発行することは不可能であると
いうことである。したがって、チップセットは、複数回
のリードを組み合わせて、順序を入れ換えることによ
り、サイズが４ＱＷ未満の要求を実行することによる影
響を最少に抑えることが好ましい。
【０１０８】キャッシュ・ラインのサイズまたはキャッ
シュ・ラインの倍数のサイズを有するＡＧＰ要求を発行
し、処理の改善を図る。コア・ロジック・チップセット
は、典型的に、３２バイト（キャッシュ・ライン）で主
システム・メモリにアクセスする場合に対して最適化さ
れている。可能なときはいつでも、ＡＧＰに準拠したマ
スタが、３２バイトの倍数であるデータ転送長で、３２
バイト・アドレスに整整列させたアクセス(32 byte add
ress alighed access)を実行可能なことが好ましい。こ
れによって、主システム・メモリとＡＧＰバスとの間の
帯域幅を最大限拡張することができる。
【０１０９】ＰＩＰＥの代わりに、ＳＢＡ要求キューイ
ング機構(SBA request queuing mechanism)を用いる。
好適なホスト・ブリッジＡＧＰターゲット要求キュー
は、多数の要求を保持することができる。ターゲットの
効率を最大限高めるためには、要求キューを可能なかぎ
り最大に保持すべきことが好ましい。これは、側波帯要
求の待ち行列化(sideband request enqueueing)を用い
て達成することが好ましく、これによってＡＧＰ２Ｘモ
ードの速度を利用し、ＡＤバス調停のオーバーヘッドを
回避する。
【０１１０】グラフィックス・コントローラ２１０がＰ
ＣＩサイクルを発生することができる場合、ＰＣＩキャ
ッシュ・ライン・サイズ・レジスタ（コンフィギュレー
ション空間オフセット０Ｃｈ)を実装し、可能な限り最
も効率的なＰＣＩライトおよびリード・コマンドを使用
する。PentiumおよびPentium Proシステムは、３２バイ
トのキャッシュ・ライン・サイズを使用しているので、
少なくともこのサイズに対応していると好ましい。
【０１１１】メモリ・ライトおよび無効化（ＭＷＩ：Me
mory Write and Invalidate）コマンドは、特に、ＣＰ
Ｕキャッシュ・スヌープ・オーバーヘッドが高いPentiu
m Proを基本とするシステム上で、ライト・バーストを
実行する際に役に立つ。これは、ホスト・ブリッジがＣ
ＰＵキャッシュ・ライトバック・データを無視すること
を可能にする。一旦ＣＰＵがスヌープ・アドレスを認識
したなら、ホスト・ブリッジはＰＣＩストリームからメ
モリにデータを書き込むことができる。このコマンド
は、切断せずに多数のキャッシュ・ラインをバーストす
る場合に好ましい。
【０１１２】メモリ・リード・ライン（ＭＲＬ：Memory
Read Line)およびメモリ・リード・マルチプル（ＭＲ
Ｍ：Memory Read Multiple)コマンドは、ホスト・ブリ
ッジに、メモリから追加のキャッシュ・ラインをプリフ
ェッチさせる。これはリード・バーストを高速化し、回
数が更に多い状況においても、切断することなく、バー
ストを継続させることができる。これらのコマンドがな
いと、ＣＰＵキャッシュ・スヌープはバーストを停止さ
せる(hold up)。プリフェッチは、前回のキャッシュ・
ライン・データ転送の間、スヌープ時間を隠す。
【０１１３】次に図４９を参照すると、本発明の一実施
例による、ＡＧＰグラフィックス・コントローラ２１０
のコンフィギュレーション・レジスタの概略的なテーブ
ルが示されている。グラフィックス・コントローラ２１
０内のＡＧＰコンフィギュレーション・レジスタは、Ａ
ＧＰマスタに対してＡＧＰバス・パラメータを構成する
ために必要な情報を収容する。能力ポインタ・レジスタ
２２０２は、ＰＣＩ２．１仕様書（参照：「新能力」を
定義するＥＣＮ）に記載されている新能力機構にしたが
って、このデバイスが対応する最初の機能へのオフセッ
ト・ポインタを与える。ＡＧＰは、新能力が対応する機
能である。図５０は、能力ポインタ・レジスタ２２０２
において用いられるビットの機能的記述を示す。
【０１１４】ＡＧＰ能力識別子レジスタ２２０４は、能
力リスト内のこの機能が、ＡＧＰ機能であることを識別
する。図５１は、ＡＧＰ能力識別子レジスタ２２０４に
おいて用いられているビットの機能的記述を示す。ＡＧ
Ｐ能力識別子レジスタ２２０４は、能力リスト内の次の
機能へのポインタも与え、このデバイスが準拠するＡＧ
Ｐ仕様書の改訂番号を引用する。
【０１１５】ＡＧＰステータス・レジスタ２２０６は、
このデバイスに、ＡＧＰファンクショナリティのステー
タスを与える。図５２は、ＡＧＰステータス・レジスタ
２２０６において用いられるビットの機能的記述を示
す。報告される情報は、最大要求キューの深さ、側波帯
アドレシング能力、および転送レートを含む。このＡＧ
Ｐステータス・レジスタは、好ましくは、リード・オン
リ・レジスタである。ライトは何も影響を与えず、予約
されているフィールドまたは実施されていないフィール
ドが読み出された場合には、ゼロを返す。
【０１１６】ＡＧＰコマンド・レジスタ２２０８は、ソ
フトウエアが側波帯アドレシングをイネーブルし、ＡＧ
Ｐをイネーブルし、ＡＧＰ転送レートをセットすること
を可能にする。図５３は、ＡＧＰコマンド・レジスタ２
２０８において用いられるビットの機能的記述を示す。
これらのビットは、初期化の間にオペレーティング・シ
ステムによってセットされる。
【０１１７】ＡＧＰレイテンシ インテル社のＡＧＰ仕様書第１．０版は、ＡＧＰサイク
ルに対するレイテンシを特定していない。本発明を開示
する目的のために、ＡＧＰレイテンシを、単一のサイク
ルをキューに入れた時点から、データの最初の二重ワー
ド（対応する要求に対する）がＡＧＰマスタに提示され
るまでに発生するＡＧＰバス・クロック（６６ＭＨｚ）
の数と定義することにする。レイテンシが開始するの
は、要求がＡＧＰマスタによってＡＤバスまたはＳＢＡ
バスにいずれかの上に置かれ（どのＡＧＰアドレシング
方式を用いているかによって異なる）、PIPE#またはSBA
（それぞれ）がアクティブのときである。レイテンシが
終了するのは、TRDY#がアクティブであり、対応する要
求に対するデータの最初の二重ワードがＡＤバス上に置
かれたときである。レイテンシは、ＡＧＰリード・サイ
クルに関してのみ定義する。何故なら、ライト・サイク
ルは、コア・ロジック・チップセット２０４内において
転記されるからである。図５４は、最良の場合、典型的
な場合、および最悪の場合について予測されるレイテン
シを示す。
【０１１８】最良の場合のレイテンシは、目的とするデ
ータを読み出す間、ＧＡＲＴキャッシュ・ヒットおよび
メモリ・サブシステム・ページ・ヒットが得られた（即
ち、プリチャージなし）と仮定することによって、算出
することができる。また、ＡＤバスが使用可能であり、
要求がキャッシュ・ライン上で整列され、コア・ロジッ
ク・チップセットのメモリ・バス・アービタがＡＧＰ要
求アクセスをメモリ・バスに直ちに付与することも仮定
する。計算に用いられるCAS#レイテンシは、２クロック
である。
【０１１９】典型的なレイテンシでは、ＡＤバスが直ち
に使用可能であり、要求がキャッシュ・ライン上で整合
され、ＧＡＲＴキャッシュ・ヒットおよびメモリ・サブ
システム・ページ・ミス（即ち、プリチャージおよび活
性化が必要）が発生したと仮定する。この場合、ＡＧＰ
要求は、アービタによってメモリ・バスが付与される前
に、行われている最中のプロセッサ−メモリ間サイクル
またはＰＣＩバス−メモリ間サイクルが完了するのを待
たなければならない。プリチャージおよび活性化の不利
(penalty)が含まれる。計算に用いられるCAS#レイテン
シは、２クロックである。
【０１２０】最悪の場合のレイテンシでは、ＡＤバスが
直ちに使用可能であり、要求がキャッシュ・ライン境界
上で整列され、ＧＡＲＴキャッシュ・ミス（即ち、ＧＡ
ＲＴテーブル・エントリの参照が必要）およびページ・
ミス（即ち、プリチャージおよび活性化が必要）が発生
したと仮定する。この場合、ＧＡＲＴテーブル・エント
リの参照は、メモリ・バスが付与される前に、行われて
いる最中のプロセッサ−メモリ間サイクルまたはＰＣＩ
−メモリ間サイクルが完了するのを待たなければならな
い。一旦メモリ・バスが使用可能になれば、チップセッ
トはＧＡＲＴテーブル・エントリのリードを実行する。
次いで、ＡＧＰ要求は、メモリ・バスが付与される前
に、もう１回プロセッサまたはＰＣＩ−メモリ間サイク
ルおよびリフレッシュ・サイクルを待たなければならな
い。一旦メモリ・バスへのアクセスが付与されたなら、
ＡＧＰデータをメモリから読み出す。プリチャージおよ
び活性化の不利が含まれる。計算に用いられるCAS#レイ
テンシは、２クロックである。ソフトウエアの説明 ＡＧＰソフトウエア・アーキテクチャの主要コンポーネ
ントには、システムＢＩＯＳ，チップセット・ミニポー
ト・ドライバ、オペレーティング・システム、およびグ
ラフィックス即ちDirect Drawドライバが含まれる。こ
れらのコンポーネントは、図２０に示すように、チップ
セットおよびグラフィックス・コントローラ内におい
て、ＡＧＰおよびＧＡＲＴテーブル機能を初期化し、制
御するために必要である。以下の開示では、主要なＡＧ
Ｐソフトウエア・コンポーネントについて論ずる。主
に、システムＢＩＯＳおよびＧＡＲＴミニポート・ドラ
イバ双方について検討する。また、ＡＧＰに適用された
場合のオペレーティング・システム／ＡＰＩおよびグラ
フィックス・コントローラ・ドライバについても簡単に
説明する。
【０１２１】システムＢＩＯＳ ブートの間、システムＢＩＯＳ起動時自己検査（ＰＯＳ
Ｔ：power-on self-test）が以下のＡＧＰ機能を実行す
る。１）コア・ロジック・チップセットのＡＧＰエラー
報告をイネーブルする。２）ＡＧＰデバイス・アドレス
空間のサイズを用いて、コア・ロジック・チップセット
のコンフィギュレーションを決定することも可能である
（オプション）。これらの機能の各々について、以下に
更に詳細に説明する。
【０１２２】エラー報告のイネーブル グラフィックス・コントローラが有効でないＡＧＰメモ
リ内のページにアクセスしようとする場合、チップセッ
トは失敗(failure)を無視し処理を継続するか、あるい
はSERR#を発生することができる。このフィーチャはプ
ラットフォームに特定であるので、システムＢＩＯＳは
適切なレジスタをセットする役割を担う（ＧＡＲＴミニ
ポート・ドライバとは異なる）。これは、ＡＧＰ失敗時
に、以下のアルゴリズムを用いてSERR#を発生するよう
に、システムのコンフィギュレーションを決定する。 １．システムＢＩＯＳは、最初に、ＡＧＰ能力レジスタ
１９０４（図３３および図３５を参照）内のチップセッ
トの有効ビット・エラー報告対応ビット（ビット０）を
読み込むことによって、ＡＧＰエラー報告に対応してい
るか否かについて判定を行う。このビットが１にセット
されている場合、チップセットは、グラフィックス・コ
ントローラがＡＧＰメモリ内の無効ページにアクセスし
ようとした場合に、SERR#を発生することができる。 ２．SERR#の発生に対応する場合、チップセットはＡＧ
Ｐフィーチャ制御レジスタ１９０６内の有効ビット・エ
ラー報告イネーブル・ビット（ビット０）を１にセット
することによって、SERR#の発生をイネーブルすること
ができる（図３３および図３５を参照）。このビットを
０にセットすると、システムは失敗を無視し、要求の処
理を継続する。
【０１２３】ＡＧＰデバイス・アドレス空間のサイズの
決定(configuring) 既存のバス一覧コードを再利用し、ＡＧＰに割り当てら
れる仮想および物理メモリ量を最適化するために、シス
テムＢＩＯＳは、バス一覧コードの実行の前に、チップ
セットのホスト−ＰＣＩブリッジ・コンフィギュレーシ
ョン・ヘッダ（機能０）（図１７を参照）におけるベー
ス・アドレス・レジスタ０（ＢＡＲ０）１７０２内のリ
ード／ライト属性のコンフィギュレーションを決定する
ことができる。コア・ロジック・チップセットがこのフ
ィーチャに対応すると仮定する。システムＢＩＯＳは以
下のアルゴリズムを用いてこれを行う。 １．バス一覧／メモリ・マッピング・ソフトウエアの前
に、システム内にインストールされているＡＧＰグラフ
ィックス・コントローラの構造(make)およびモデルを判
定する。グラフィックス・コントローラに基づき、ＢＩ
ＯＳは、ＡＧＰによって要求されたメモリ量を判定する
ことができる。 ２．ステップ１で得られたサイズを用いて、チップセッ
トのＰＣＩ−ＰＣＩブリッジ・コンフィギュレーション
・ヘッダ（機能１）（図２０および図３２を参照）にア
クセスされたＡＧＰデバイス・アドレス空間サイズ・レ
ジスタ１８２８のＶＡＳサイズ・ビット（ビット２：
１）に、適切なサイズをセットする。ビット２：１を変
更すると、チップセットは自動的にホスト−ＰＣＩブリ
ッジ・コンフィギュレーション・ヘッダ（機能１）のＢ
ＡＲ０ １７０２におけるリード／ライト属性を調節
し、所望のメモリ量を反映する（図１７および図１９を
参照）。 ３．ＡＧＰデバイスが何も発見されなかった場合、ＡＧ
Ｐデバイス・アドレス空間サイズ・レジスタ内のＡＧＰ
有効ビットを０にセットし、ＡＧＰが無効であることを
示す。チップセットは自動的にホスト−ＰＣＩブリッジ
・コンフィギュレーション・ヘッダのＢＡＲ０ １７０
２を更新し、ＡＧＰに要求されたメモリがないことを示
す。ＰＣＩ−ＰＣＩブリッジ（機能１）能力ポインタ
は、リンク・リスト内の次の項目を示すようにセットさ
れるか、または他に項目がない場合にはヌルにセットさ
れる。 ４．バス一覧コードは、ＢＡＲ０ １７０２内に要求さ
れたサイズを見出し、このメモリを（必要に応じて）メ
モリ・マップ内に割り当てる。ＡＧＰデバイス・アドレ
ス空間のブロックのベース・アドレスは、ＢＡＲ０ １
７０２内に置かれ、３２−ＭＢ境界上に位置する。
【０１２４】ＡＧＰデバイス・アドレス空間サイズ・レ
ジスタの実装は、チップセットに特定である。ＢＩＯＳ
は、そのコア・ロジック・チップセットが、ＡＧＰデバ
イス・アドレス空間サイズのコンフィギュレーションに
対応するか否かについて知っていなければならない。知
らない場合、ＡＧＰデバイス・アドレス空間サイズを、
ホスト−ＰＣＩブリッジ・コンフィギュレーション・ヘ
ッダのＢＡＲ０ １７０２にハード・コードし、ＢＩＯ
Ｓによって要求されるアクションはない。
【０１２５】ＧＡＲＴミニポート・ドライバ 本発明のＧＡＲＴミニポート・ドライバ（以降、「ＧＡ
ＲＴ ＭＰＤ」または「ＭＰＤ」）は、オペレーティン
グ・システム・ソフトウエアが以下の機能を実行するた
めに用いられる。 ・チップセット内のＧＡＲＴ能力を初期化する。 ・ＧＡＲＴテーブルを作成し、初期化する。 ・ＧＡＲＴテーブル・エントリを予約する。 ・割り当てられた４ＫＢページを用いてＧＡＲＴテーブ
ル・エントリを物理メモリにマップする。 ・Ｌ１／Ｌ２キャッシュにページを書き出す。 ・ＧＡＲＴテーブル・エントリをアンマップ(unmap)
し、ＧＡＲＴキャッシュおよびリンク・ビット・コヒー
レンシを維持する。 ・ＧＡＲＴテーブル・エントリを解放する。 ・実行を終える(exit)際に、ＧＡＲＴ変換を終了する。 これらの機能の各々について、以下で更に詳しく説明す
る。ＧＡＲＴミニポート・ドライバが提供するサービス
を図５６ないし図６０に示す。ＧＡＲＴミニポート・ド
ライバに使用可能なサービスを図６２および図６３に示
す。これらのサービスに関する更なる情報については、
マイクロソフトＡＧＰソフトウエア機能仕様書を参照さ
れたい。マイクロソフトＡＧＰソフトウエア機能仕様書
は、ワシントン、レッドモンドのマイクロソフト社から
入手可能であり、その内容は、この言及により本願にも
含まれるものとする。
【０１２６】ＧＡＲＴ能力の初期化 オペレーティング・システムからPCIMPInit()コールを
受け取ったとき、ＧＡＲＴミニポート・ドライバ（ＭＰ
Ｄ）は、以下の機能を実行し、チップセット内における
ＧＡＲＴファンクショナリティを初期化する。 １．ＭＰＤは、チップセットのホスト−ＰＣＩブリッジ
・コンフィギュレーション・ヘッダ内のＢＡＲ０から、
ＡＧＰデバイス・アドレス空間へのポインタを読み出
す。このポインタは、ＡＧＰデバイス・アドレス空間の
ベースを示す。ＭＰＤはこのポインタを格納する。 ２．ＭＰＤは、チップセットのＰＣＩ−ＰＣＩブリッジ
・コンフィギュレーション・ヘッダ内に位置するチップ
セットのＡＧＰデバイス・アドレス空間サイズ・レジス
タから、デバイス・アドレス空間サイズ・フィールド
（ビット２：１）を読み出す。このフィールドは、ＭＰ
Ｄに、ＡＧＰに割り当てられたデバイス・アドレス空間
量を与える。ＭＰＤは、後に使用するためにこの値を格
納する。本発明の好適な実施形態では、この値は、３２
ＭＢ，６４ＭＧ，１２８ＭＧ，２５６ＭＢ，５１２Ｍ
Ｂ，１ＧＢ，または２ＧＢとすることができる。 ３．ＭＰＤは、チップセットのホスト−ＰＣＩブリッジ
・コンフィギュレーション・ヘッダ内のベース・アドレ
ス・レジスタ１（ＢＡＲ１−オフセット１４ｈ）から、
ＡＧＰメモリ・マップ制御レジスタへのポインタを得
る。このポインタを、後に使用するために格納してお
く。また、ＭＰＤは、ＧＡＲＴテーブルのベース・アド
レス・レジスタの位置も格納する。このレジスタは、Ｇ
ＡＲＴテーブルのメモリ・マップ空間内のオフセット０
４ｈに位置する。 ４．ＭＰＤは、チップセットのホスト−ＰＣＩブリッジ
・コンフィギュレーション・ヘッダ内のベース・アドレ
ス・レジスタ１（ＢＡＲ１−オフセット１４ｈ）から、
ＡＧＰメモリ・マップ制御レジスタへのポインタを得
る。このポインタを用いて、ＭＰＤは、ＡＧＰフィーチ
ャ制御レジスタ（ポインタからオフセット０２ｈ）内の
ＧＡＲＴキャッシュ・イネーブル・ビット（ビット３）
を１にセットすることにより、ＧＡＲＴテーブル・キャ
ッシュをイネーブルする。ここでは、ＧＡＲＴキャッシ
ュ・コヒーレンシを維持するのは、ＧＡＲＴ ＭＰＤの
役割である。 ５．ＭＰＤは、チップセットのホスト−ＰＣＩブリッジ
・コンフィギュレーション・ヘッダ内のベース・アドレ
ス・レジスタ１（ＢＡＲ１−オフセット１４ｈ）から、
ＡＧＰメモリ・マップ制御レジスタへのポインタを得
る。このポインタを用いて、ＭＰＤはＡＧＰ能力レジス
タ（ポインタからオフセット０１ｈ）内のＧＡＲＴエン
トリ・リンキング対応ビット(GART Entry Linking Supp
orted bit)（ビット１）を読み出し、このチップセット
がリンクに対応するか否かについて判定を行う。チップ
セットがリンクに対応する場合、ＭＰＤは、ＡＧＰフィ
ーチャ制御レジスタ（ポインタからオフセット０２ｈ）
内のＧＡＲＴエントリ・リンキング・イネーブル・ビッ
ト（ビット１）を１にセットし、リンク／プリフェッチ
機能をイネーブルする。ここでは、必要に応じてリンク
・ビットをセットするのは、ＭＰＤの役割である。
【０１２７】ＧＡＲＴディレクトリ／テーブルの割り当
ておよび初期化 ＡＧＰの初期化に続き、オペレーティング・システムか
らのPCIMPReset()コールを受け取ると、チップセット・
ミニポート・ドライバ（ＭＰＤ）は、以下の機能を実行
し、ＧＡＲＴディレクトリ／テーブルの（再）作成およ
び初期化を行う。 １．ＭＰＤは、PCIAllocatePages()コマンドを用いてオ
ペレーティング・システムをコールすることにより、Ｇ
ＡＲＴテーブルに、４ＫＢページのシステム・メモリを
「ｎ」個割り当てる。ＭＰＤは、「ｎ」、即ち、割り当
てるべきページ数を、使用可能なシステム・メモリのペ
ージ数（PCIMPresetコール内にオペレーティング・シス
テムによって与えられる）、およびシステムＢＩＯＳに
よって割り当てられるＡＧＰデバイス・アドレス空間の
量（チップセットのホスト−ＰＣＩブリッジ・コンフィ
ギュレーション・ヘッダ内のＢＡＲ０を参照する）に基
づいて決定しなければならない。尚、二レベル・アドレ
ス変換を使用するシステムは、ＧＡＲＴディレクトリに
割り当てられる追加のエントリを有さなければならない
ことを注記しておく。先に開示したように、本発明のＡ
ＧＰを実装することにより、２種類のアドレス変換、即
ち、一レベル・アドレス変換（ページ→テーブル）およ
び二レベル変換（ディレクトリ→テーブル→ページ）に
対応する。単一レベル・アドレス変換を用いるシステム
では、ＧＡＲＴには、単一の隣接するメモリ・ブロック
を割り当てなければならない。PCIAllocatePages()サー
ビスを用いる場合、ＭＰＤはPageContigフラグをセット
し、オペレーティング・システムからの隣接ページを要
求しなければならない。好ましくは、ＧＡＲＴテーブル
のためのメモリ割り当ては、オペレーティング・システ
ムの起動後直ちに実行し、必要な隣接メモリが確実に得
られるようにする。二レベル・アドレス変換を用いるシ
ステムでは、ＧＡＲＴテーブルは隣接する必要はない。
ＭＰＤは、オペレーティング・システムが割り当てられ
たページをゼロで満たすように、PCIAllocatePages()サ
ービス内にPageZeroInitフラグをセットし、ＧＡＲＴデ
ィレクトリ／テーブルを初期化する。Ｌ１／Ｌ２キャッ
シュ・コヒーレンシを維持するために、ＭＰＤはMP#FLU
SHES#L2#CACHEフラグをセットし、オペレーティング・
システムがＬ１およびＬ２キャッシュを書き出すべきこ
とを示す。 ２．PCIAllocatePages()コールに応答して、オペレーテ
ィング・システムは、要求に応じられなかった(fail)場
合にはNULLを返し、またコールが成功した場合ＧＡＲＴ
テーブルの線形アドレスを返す。この線形アドレスは、
ＭＰＤが今後使用するためにセーブしておく。また、Ｍ
ＰＤは、PCILinToDev()コマンドを用いて、この線形ア
ドレスを物理アドレスに変換しなければならない。次
に、ＭＰＤは、チップセットのホスト−ＰＣＩブリッジ
・コンフィギュレーション・ヘッダ内のベース・アドレ
ス・レジスタ１（ＢＡＲ１−オフセット１４ｈ）から、
ＡＧＰメモリ・マップ制御レジスタへのポインタを得
る。このポインタを用いて、ＭＰＤは、チップセットの
ＡＧＰメモリ・マップ空間内のＡＧＰ ＧＡＲＴベース
・アドレス・レジスタ（ポインタからオフセット０４
ｈ）に、割り当てられた最初の４ＫＢページに対するベ
ース（物理）アドレスを書き込む。単一レベル変換を使
用するシステムでは、この最初のエントリは、ＧＡＲＴ
テーブルのベースを示す。二レベル変換を使用するシス
テムでは、このエントリはＧＡＲＴディレクトリのベー
スである。 ３．二レベル・アドレス変換を使用するシステムでは、
ＭＰＤは、戻された線形アドレスの範囲を「歩き」、割
り当てられたばかりの各４ＫＢページの物理アドレスを
判定し、各４ＫＢページの先頭の物理アドレスを、それ
に対応するＧＡＲＴディレクトリ・エントリに書き込ま
なければならない。これによって、ＧＡＲＴディレクト
リを満たす。
【０１２８】ＧＡＲＴテーブル・エントリの予約 実行時間の間、およびオペレーティング・システムから
PCIMPReserveEntries()コールを受け取ったとき、チッ
プセット・ミニポート・ドライバ（ＭＰＤ）は、以下の
機能を実行し、オペレーティング・システムのためにＧ
ＡＲＴテーブル・エントリを予約する。 １．ＭＰＤはＧＡＲＴテーブルを検索し、「ｎ」個の使
用可能な隣接するエントリを求める。ここで、「ｎ」
は、PCIMPReserveEntries()コールにおいてオペレーテ
ィング・システムが要求した４ＫＢページの数である。
隣接するエントリを発見したなら、ＭＰＤは、各ＧＡＲ
Ｔテーブル・エントリに有効ビット（ビット０）をセッ
トすることによって、これらのエントリをオペレーティ
ング・システムのために予約する。 ２．次に、ＭＰＤはマップ・ハンドルを返す。マップ・
ハンドルとは、予約された最初のＧＡＲＴテーブル・エ
ントリの線形アドレスである。このマップ・ハンドル
は、後にＭＰＤが、ＧＡＲＴテーブル・エントリをマッ
プし維持するために用いる。尚、マップ・ハンドルは、
ＡＧＰデバイス・アドレス空間内の対応するページのベ
ース・アドレスに対応することを注記しておく。
【０１２９】ＧＡＲＴテーブル・エントリのマッピング ＧＡＲＴテーブル・エントリが予約された後、オペレー
ティング・システムからPCIMPMapEntries()コールを受
け取ると、チップセット・ミニポート・ドライバ（ＭＰ
Ｄ）は、以下の機能を実行し、予約されたＧＡＲＴテー
ブル・エントリを用いて、以前に割り当てられた４ＫＢ
ページを物理メモリにマップする。 １．ＭＰＤは、PCILinToDev()コマンドを用いて、PCIMP
MapEntries()コールによって与えられたシステム線形ア
ドレスを物理アドレスに変換する。得られたアドレス
は、物理システム・メモリ内の特定の４ＫＢページのベ
ース・アドレスを表す。尚、物理アドレス空間における
非隣接４ＫＢページは、システム線形アドレス空間内の
プロセッサには、隣接しているように見える。 ２．ＭＰＤは、得られた物理アドレスを、マップ・ハン
ドラによってインデックスされた特定のＧＡＲＴテーブ
ル・エントリに書き込む。このマップ・ハンドラは、Ｇ
ＡＲＴテーブル・エントリを予約する間に得られ、オペ
レーティング・システムによってＭＰＤに渡される。マ
ップ・ハンドルは、各ＧＡＲＴテーブル・エントリに対
する線形アドレスである。ページは４ＫＢの境界上に位
置するので、ビット３１：１２は、ＧＡＲＴテーブル・
エントリ内のビット３１：１２に書き込まれる。 ３．システムにおいてリンクに対応する場合、必要に応
じて、ＭＰＤによってリンク・ビット（ビット１）を対
応するエントリにセットする。リンク・ビットは、次の
ＧＡＲＴテーブル・エントリが現ＧＡＲＴテーブル・エ
ントリに関連付けられていることを示す。リンクがイネ
ーブルされた「ｎ」個のエントリをマップする場合、エ
ントリ１ないしｎ−１にリンク・ビットをセットしなけ
ればならない。例えば、PCIMPMapEntries()コールの結
果として８つのエントリをマップする場合、８つのエン
トリが全て関連付けられていると仮定する。エントリ１
ないし７にリンク・ビットをセットすることにより、エ
ントリ２ないし８をプリフェッチし、ＧＡＲＴテーブル
・キャッシュにキャッシュすることが可能となる。尚、
これは、ＧＡＲＴテーブルの参照中に、チップセット・
バースト・メモリにアクセスすることを想定しているこ
とを注記しておく。 ４．ステップ１ないし３を「ｎ」回繰り返す。ここで、
「ｎ」は、マッピングが必要なページ数である。マップ
・ハンドルおよびシステム線形アドレスは、各繰り返し
毎に増分しなければならないことを注記しておく。
【０１３０】５．ステップ１ないし４の完了時に、ＭＰ
Ｄは、チップセットのホスト−ＰＣＩブリッジ・コンフ
ィギュレーション・ヘッダ内のベース・アドレス・レジ
スタ１（ＢＡＲ１−オフセット１４ｈ）から、ＡＧＰメ
モリ・マップ・コントロール・レジスタへのポインタを
得る。このポインタを用いて、ＭＰＤは、チップセット
のホスト−メモリ・ポステド・ライト・バッファを書き
出し、ポステド・ライト・バッファ・コントロール・レ
ジスタ（オフセット１４ｈ）内のフラッシュ・ポステド
・ライト・バッファ・ビット（ビット０）を１にセット
する。このビットは、完了時に、チップセットによって
０にリセットされる。ＭＰＤは、フラッシュの完了を確
認するために、このビットをポールする必要はない。代
わりに、ＧＡＲＴテーブルに書き込まれた最後のエント
リのリード・バックを行う。フラッシュの完了は、デー
タがリード・バックから戻される前に、保証される。
【０１３１】Ｌ１／Ｌ２キャッシュのフラッシュ ＧＡＲＴテーブル・エントリのマッピングの直後、およ
びオペレーティング・システムからPCIMPFlushPages()
コールを受け取ったときに、チップセット・ミニポート
・ドライバ（ＭＰＤ）は、以下の機能を実行し、Ｌ１／
Ｌ２キャッシュに特定のページを書き出す。 １．ＭＰＤは、プロセッサのＣＲ３レジスタを用いて、
Ｌ１キャッシュを書き出す。 ２．ＭＰＤは、可能であれば、Ｌ２キャッシュから特定
のページを書き出す。ＭＰＤが特定のＬ２ページを書き
出すことができない場合、Ｌ２キャッシュ全体を書き出
してはならない。代わりに、何もすべきではない。
【０１３２】ＧＡＲＴテーブル・エントリのアンマッピ
ング、ならびにＧＡＲＴキャッシュおよびリンク・ビッ
ト・コヒーレンシの維持 実行時間中、およびオペレーティング・システムからPC
IMPUnMapEntries()コールを受け取った場合、チップセ
ット・ミニポート・ドライバ（ＭＰＤ）は以下の機能を
実行し、ＧＡＲＴキャッシュのコヒーレンシを維持しつ
つ、ＧＡＲＴテーブル・エントリをアンマップ(unmap)
する。 １．PCIMPUnMapEntries()コールによって与えられたマ
ップ・ハンドルを、ＧＡＲＴテーブルへの線形アドレス
として用い、ＭＰＤは、インデックスされたＧＡＲＴテ
ーブル・エントリ（有効ビットを含まない）を、何らか
の無効状態に初期化する。有効ビットは有効のままであ
り、このエントリがアプリケーションのために未だ予約
されていることを示す。 ２．ＧＡＲＴキャッシングがイネーブルされている場
合、ＭＰＤは特定のキャッシュされたエントリまたはＧ
ＡＲＴキャッシュ全体のいずれかを無効化しなければな
らない。特定のＧＡＲＴキャッシュ・ラインを無効化す
るには、ＭＰＤはＡＧＰデバイス・アドレスを、ＧＡＲ
Ｔキャッシュ・エントリ制御レジスタ（オフセット１０
ｈ）のビット３１：１２に書き込み、その同じレジスタ
において、ＧＡＲＴキャッシュ・エントリ無効化ビット
（ビット０）を１にセットする。単一のＧＡＲＴキャッ
シュ・エントリは無効化されない。完了時に、チップセ
ットによって、ビット０が０にリセットされる。エント
リが存在しない場合、要求は無視される。ＧＡＲＴキャ
ッシュ全体を無効化するには、ＭＰＤは、ＧＡＲＴキャ
ッシュ制御レジスタ（オフセット０Ｃｈ）のＧＡＲＴキ
ャッシュ無効化ビット（ビット０）に１を書き込む。Ｇ
ＡＲＴキャッシュ全体は、自動的に無効化される。完了
時に、キャッシュ無効化ビットは、チップセットによっ
て、０にリセットされる。ＧＡＲＴキャッシュ全体の無
効化は、「ｎ」個のＧＡＲＴテーブル・エントリが全て
無効化された後に行うことが好ましい。ここで、「ｎ」
は、PCIMPFreeEntries()コールによって与えられた、解
放すべきＧＡＲＴテーブル・エントリの数である。 ３．リンクがイネーブルされている場合、ＭＰＤはリン
ク・ビット・コヒーレンシが維持されていることを保証
しなければならない。例えば、ＧＡＲＴテーブル・エン
トリ０，１，２，３が存在し、リンク・ビットがエント
リ０，１，２においてセットされており、エントリ２，
３が解放されている場合、エントリ１内のリンク・ビッ
トをディスエーブルしなければならない。リンク・ビッ
ト・コヒーレンシを維持し損なうと、不必要なＧＡＲＴ
テーブル・エントリをキャッシュする結果となる。 ４．ステップ１ないし３を「ｎ」回繰り返す。ここで、
「ｎ」は、解放すべきＧＡＲＴテーブル・エントリの数
である。この値は、PCIMPFreeEntries()コールによっ
て、入力パラメータとして与えられる。尚、マップ・ハ
ンドルは、各繰り返し毎に増分しなければならないこと
を注記しておく。 ５．ステップ１ないし４の完了時に、ＭＰＤは、チップ
セットのホスト−ＰＣＩブリッジ・コンフィギュレーシ
ョン・ヘッダ内のベース・アドレス・レジスタ１（ＢＡ
Ｒ１−オフセット１４ｈ）から、ＡＧＰメモリ・マップ
・コントロール・レジスタへのポインタを得る。このポ
インタを用いて、ＭＰＤはチップセットのホスト・メモ
リ・ポステド（転記）ライト・バッファを書き出し、ポ
ステド・ライト・バッファ・コントロール・レジスタ
（オフセット１４ｈ）内のフラッシュ・ポステド・ライ
ト・バッファ・ビット（ビット０）を１にセットする。
このビットは、完了時に、チップセットによって０にリ
セットされる。ＭＰＤは、フラッシュの完了を確認する
ために、このビットをポールする必要はない。代わり
に、ＧＡＲＴテーブルに書き込まれた最後のエントリの
リード・バックを行う。フラッシュの完了は、データが
リード・バックから戻される前に、保証される。
【０１３３】ＧＡＲＴテーブル・エントリの解放 オペレーティング・システムからPCIMPFreeEntries()コ
ールを受け取ったとき、チップセット・ミニポート・ド
ライバ（ＭＰＤ）は、以下の機能を実行してＧＡＲＴテ
ーブル・エントリを解放する。 １．PCIMPFreeEntries()コールによって与えられたマッ
プ・ハンドルを、ＧＡＲＴテーブル・エントリに対する
線形アドレスとして用い、ＭＰＤはＧＡＲＴテーブル・
エントリの有効ビットを無効（０）にセットする。この
ステップは、「ｎ」回実行される。ここで、「ｎ」は、
PCIMPFreeEntries()コールにおいて渡されたページ数で
ある。 ２．ステップ１の完了時に、ＭＰＤは、チップセットの
ホスト−ＰＣＩブリッジ・コンフィギュレーション・ヘ
ッダ内のベース・アドレス・レジスタ１（ＢＡＲ１−オ
フセット１４ｈ）から、ＡＧＰメモリ・マップ・コント
ロール・レジスタへのポインタを得る。このポインタを
用いて、ＭＰＤはチップセットのホスト・メモリ・ポス
テド・ライト・バッファを書き出し、ポステド・ライト
・バッファ・コントロール・レジスタ（オフセット１４
ｈ）内のフラッシュ・ポステド・ライト・バッファ・ビ
ット（ビット０）を１にセットする。このビットは、完
了時に、チップセットによって０にリセットされる。Ｍ
ＰＤは、フラッシュの完了を確認するために、このビッ
トをポールする必要はない。代わりに、ＧＡＲＴテーブ
ルに書き込まれた最後のエントリのリード・バックを行
う。フラッシュの完了は、データがリード・バックから
戻される前に、保証される。
【０１３４】ＧＡＲＴテーブルファンクショナリティの
終了 オペレーティング・システムからのPCIMPExit()コール
を受け取った場合、チップセット・ミニポート・ドライ
バ（ＭＰＤ）は、以下の機能を実行してＧＡＲＴファン
クショナリティをディスエーブルする。 １．ＭＰＤは、ＧＡＲＴディレクトリ／テーブル・キャ
ッシュ制御レジスタ（オフセット０Ｃｈ）のＧＡＲＴキ
ャッシュ無効ビット（ビット０）に１を書き込むことに
よって、ＧＡＲＴディレクトリおよびテーブル・キャッ
シュを書き出す。ＧＡＲＴキャッシュ全体が、自動的に
無効化される。完了時に、キャッシュ無効化ビットが、
チップセットによって０にリセットされる。 ２．ＭＰＤはPCIFreePages()をコールし、ＧＡＲＴテー
ブルに割り当てられていたページを解放する。ＭＰＤ
は、ＧＡＲＴテーブルのベースの線形アドレス、および
解放するページ数を供給しなければならない。 ３．ＭＰＤは、以前に割り当てたＧＡＲＴテーブル位置
の全てに０を書き込むことによって、解放したページを
初期化する。ＡＧＰファンクショナリティは、ＧＡＲＴ
ファンクショナリティを終了する前に、ディスエーブル
することが好ましい。ＡＧＰファンクショナリティは、
ターゲットにおいてＡＧＰファンクショナリティをディ
スエーブルする前に、マスタにおいてディスエーブルさ
れる。
【０１３５】オペレーティング・システム オペレーティング・システムは、以下のＡＧＰ機能を実
行する。 ・マスタおよびターゲット双方においてデータ転送レー
トを設定する。 ・必要に応じて、マスタおよびターゲット双方において
側波帯アドレシングをイネーブルする。 ・マスタにおいて要求キューの深さを設定する。 ・ターゲットおよびマスタにおいて、ＡＧＰをイネーブ
ルする。 ・必要に応じて、物理メモリの割り当ておよび解放を行
なう。 ・ＧＡＲＴミニポート・ドライバのために、リード／ラ
イト・サービスを行なう。 ＡＧＰに適用されるオペレーティング・システムのファ
ンクショナリティに関するこれ以上の詳細については、
マイクロソフトのＡＧＰソフトウエア機能仕様書を参照
されたい。
【０１３６】グラフィックス・ドライバ／Direct X グラフィックス・ドライバ即ちDirect Xは以下のＡＧＰ
機能を実行する。 ・アプリケーションが用いるために、ＡＧＰデバイス・
メモリのページを予約する。 ・予約したデバイス・メモリのページを引き渡す(commi
t)ことにより、システム・メモリを割り当てる。 ・予約したデバイス・メモリのページを回収する(uncom
mit)ことにより、システム・メモリの割り当てを解除す
る。 ・ＡＧＰデバイス・メモリの以前に予約したページを解
放する。 ・情報が引き渡されたメモリを獲得する。 ＡＧＰに適用されるグラフィックス・ドライバおよびDi
rect Xドライバのファンクショナリティに関するこれ以
上の詳細については、マイクロソフトのＡＧＰソフトウ
エア機能仕様書を参照されたい。ＡＧＰに適用されるグ
ラフィックス・ドライバおよびDirect Xドライバのファ
ンクショナリティに関するこれ以上の詳細については、
マイクロソフトのＡＧＰソフトウエア機能仕様書を参照
されたい。
【０１３７】以上のように、本発明は、その目的を達成
し、前述の結果(end)および利点、ならびにその他の本
発明特有の利点を得るのに十分に適合したものである。
特定の好適な実施形態を参照しながら本発明を図示し、
説明し、定義したが、かかる参照は、本発明に対する限
定を暗示するものではなく、かかる限定を何ら推論する
ものでもない。本発明は、当業者には想起されるよう
に、その形態および機能において、かなりの変更、変
形、および均等物が可能である。図示し記載した本発明
の好適な実施形態は例示に過ぎず、本発明の範囲を網羅
するものではない。したがって、本発明は、あらゆる観
点において均等物を最大限認める、特許請求の範囲の精
神および範囲によってのみ限定されることを意図するも
のである。
【図面の簡単な説明】
【図１】従来技術のコンピュータ・システムの概略ブロ
ック図。
【図２】本発明によるコンピュータ・システムの概略ブ
ロック図。
【図３】図２のコンピュータ・システムによる、本発明
の実施形態の概略機能ブロック図。
【図４】本発明による、コンピュータ・システムのメモ
リ・マップ、ＧＡＲＴテーブル、ＧＡＲＴテーブル・エ
ントリの概略図。
【図５】本発明による概略機能ブロック図およびメモリ
・マップ。
【図６】ＡＧＰ単一レベル・アドレス変換のメモリ・マ
ップの概略図。
【図７】図６のＡによるＡＧＰ単一レベル・アドレス変
換の概略機能ブロック図。
【図８】単一レベル変換において、ページ・オフセット
に必要なビットを示すテーブル。
【図９】単一レベル・アドレス・リマッピングの概略フ
ロー・チャート。
【図１０】図６のＢによるＡＧＰ二レベル・アドレス変
換の概略機能ブロック図。
【図１１】二レベル変換において、ディレクトリおよび
ページ・オフセットに必要なビットを示すテーブル。
【図１２】二レベル・アドレス・リマッピングの概略フ
ロー・チャート。
【図１３】本発明によるＧＡＲＴテーブルのメモリ・マ
ップの概略図。
【図１４】本発明による、ＧＡＲＴディレクトリ内のエ
ントリ、ＧＡＲＴテーブル・エントリのページおよびＡ
ＧＰメモリのメモリ・マップの概略図。
【図１５】最大ＧＡＲＴテーブル・サイズとＡＧＰメモ
リのサイズとの関係を示すテーブル。
【図１６】ＡＧＰ論理アーキテクチャの概略機能ブロッ
ク図。
【図１７】図１６のＡＧＰ機能ブロック図よび本発明の
一実施形態によるレジスタを概略的に示すテーブル。
【図１８】本発明による、図１７のＡのＡＧＰレジスタ
内で用いられるビットの機能的記述を示すテーブル。
【図１９】本発明による、図１７のＡのＡＧＰレジスタ
内で用いられるビットの機能的記述を示すテーブル。
【図２０】図１６のＡＧＰ機能ブロック図および本発明
の一実施形態によるレジスタを概略的に示すテーブル。
【図２１】本発明による、図２０のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図２２】本発明による、図２０のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図２３】本発明による、図２０のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図２４】本発明による、図２０のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図２５】本発明による、図２０のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図２６】本発明による、図２０のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図２７】本発明による、図２０のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図２８】本発明による、図２０のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図２９】本発明による、図２０のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図３０】本発明による、図２０のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図３１】本発明による、図２０のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図３２】本発明による、図２０のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図３３】図１６のＡＧＰ機能ブロック図および本発明
の一実施形態による、メモリ・マップ・レジスタを概略
的に示すテーブル。
【図３４】本発明による、図３３のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図３５】本発明による、図３３のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図３６】本発明による、図３３のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図３７】本発明による、図３３のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図３８】本発明による、図３３のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図３９】本発明による、図３３のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図４０】本発明による、図３３のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図４１】本発明による、図３３のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図４２】本発明による、図３３のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図４３】本発明による、図３３のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図４４】本発明による、図３３のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図４５】本発明による、図３３のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図４６】本発明による、図３３のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図４７】本発明の一実施形態による、ＧＡＲＴテーブ
ル・エントリをキャッシュする場合の概略メモリ・マッ
プ。
【図４８】本発明の一実施形態による、ＧＡＲＴテーブ
ル・エントリをプリフェッチする場合の概略メモリ・マ
ップ。
【図４９】図１６のＡＧＰ機能ブロック図および本発明
の一実施形態による、ＡＧＰグラフィックス・コントロ
ーラのコンフィギュレーション・レジスタを概略的に示
すテーブル。
【図５０】本発明による、図１６のＡのＡＧＰレジスタ
内で用いられるビットの機能的記述を示すテーブル。
【図５１】本発明による、図１６のＡのＡＧＰレジスタ
内で用いられるビットの機能的記述を示すテーブル。
【図５２】本発明による、図１６のＡのＡＧＰレジスタ
内で用いられるビットの機能的記述を示すテーブル。
【図５３】本発明による、図１６のＡのＡＧＰレジスタ
内で用いられるビットの機能的記述を示すテーブル。
【図５４】本発明による、ＡＧＰに対する最良、典型
的、および最悪の場合のレイテンシを示すテーブル。
【図５５】ＡＧＰソフトウエア・アーキテクチャの概略
機能ブロック図。
【図５６】ＧＡＲＴミニポート・ドライバが提供するソ
フトウエア・サービスを示すテーブル。
【図５７】ＧＡＲＴミニポート・ドライバが提供するソ
フトウエア・サービスを示すテーブル。
【図５８】ＧＡＲＴミニポート・ドライバが提供するソ
フトウエア・サービスを示すテーブル。
【図５９】ＧＡＲＴミニポート・ドライバが提供するソ
フトウエア・サービスを示すテーブル。
【図６０】ＧＡＲＴミニポート・ドライバが提供するソ
フトウエア・サービスを示すテーブル。
【図６１】ＧＡＲＴミニポート・ドライバが提供するソ
フトウエア・サービスを示すテーブル。
【図６２】ＧＡＲＴミニポート・ドライバに使用可能な
ソフトウエア・サービスを示すテーブル。
【図６３】ＧＡＲＴミニポート・ドライバに使用可能な
ソフトウエア・サービスを示すテーブル。
【符号の説明】
１０３ ホスト・バス １０５ メモリ・バス １０９ 一次ＰＣＩバス １１１ ＳＣＳＩバス １１３ ＥＩＳＡ／ＩＳＡバス １１９ ローカル・エリア・ネットワーク １２１ 電話回線 ２００ コンピュータ・システム ２０４ コア・ロジック・チップセット ２０７ ＡＧＰバス ３０２ ＣＰＵホスト・バス・インターフェースおよ
びキュー ３０４ メモリ・インターフェースおよび制御部 ３０６ ホスト／ＰＣＩブリッジ ３０９，３１１ コア・ロジック・バス ３１８ ＡＧＰロジック ３２２ キャシュ ４０２ 論理メモリ・マップ ４１２ａ，４１２ｂ，４１２ｃ ＡＧＰメモリ・ペー
ジ ４１４ ＧＡＲＴテーブル ４１６ ベース・アドレス ４１８ ＧＡＲＴテーブル・エントリ ４２２ リンク・ビット
───────────────────────────────────────────────────── フロントページの続き (71)出願人 591030868 20555 Ｓｔａｔｅ Ｈｉｇｈｗａｙ 249，Ｈｏｕｓｔｏｎ，Ｔｅｘａｓ 77070，Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏ ｆ Ａｍｅｒｉｃａ (72)発明者 ロバート・シー・エリオット アメリカ合衆国テキサス州77069，ヒュー ストン，チャンピオンズ・センター・ドラ イブ 13222

Claims (52)

    【特許請求の範囲】
  1. 【請求項１】 コンピュータ・システムにおいて、 ソフトウエア命令を実行し、グラフィックス・データを
    発生するシステム・プロセッサと、 複数の記憶バイトから成るアドレス可能メモリ空間を有
    するシステム・メモリであって、前記複数の記憶バイト
    の各々が一意的なアドレスを有し、前記ソフトウエア命
    令および前記グラフィックス・データが、システム・メ
    モリの前記複数の記憶バイトのいくつかに格納され、前
    記グラフィックス・データが複数のグラフィックス・デ
    ータのページに格納され、前記複数のグラフィックス・
    データのページの各々が、前記複数の記憶バイト内の所
    定数の記憶バイトから成る、システム・メモリと、 ビデオ・ディスプレイに接続され、前記グラフィックス
    ・データからのビデオ表示データを生成して、該ビデオ
    表示データを前記ビデオ・ディスプレイ上に表示させる
    グラフィックス・プロセッサと、 前記システム・プロセッサを前記システム・メモリに接
    続するための第１のインターフェース・ロジックと、 前記システム・プロセッサおよび前記システム・メモリ
    を前記グラフィックス・プロセッサに接続するための第
    ２のインターフェース・ロジックであって、キャッシュ
    ・メモリとキャッシュ・エントリ・コントロール・レジ
    スタを有し、前記キャッシュ・メモリが、それぞれがア
    ドレス部分、エントリ部分、エントリ更新部分及びエン
    トリ無効化部分を有している複数の記憶位置を備えてい
    る、第２のインターフェース・ロジックと、 複数のエントリを有するグラフィックス・アドレス・リ
    マッピング・テーブル（ＧＡＲＴテーブル）であって、
    前記ＧＡＲＴテーブル・エントリの各々が、前記複数の
    グラフィックス・データのページ中の対応する１つのグ
    ラフィックス・データへのアドレス・ポインタを備えて
    いるＧＡＲＴテーブルとからなり、 前記第２のインターフェース・ロジックが、前記ＧＡＲ
    Ｔテーブル・エントリ中の１つ又は複数を選択して読み
    出し、かつ該読み出されたＧＡＲＴテーブル・エントリ
    を、前記グラフィックス・プロセッサによってアサート
    されたグラフィックス・デバイス・アドレスに関連する
    前記キャッシュ・メモリ中の記憶位置のエントリ部分に
    記憶し、 前記キャッシュ・エントリ・コントロール・レジスタ
    が、ソフトウエア命令のアプリケーション・プログラミ
    ング・インターフェース（ＡＰＩ）からのグラフィック
    ス・デバイス・アドレス、エントリ更新、及びエントリ
    無効化の情報を受信し、 前記キャッシュ・エントリ・コントロール・レジスタを
    介して受け取った情報により、前記エントリ更新部分が
    第１のロジック・レベルにセットされるべき場合に、前
    記第２のインターフェース・ロジックが、複数のＧＡＲ
    Ｔエントリを読み出して、キャッシュ・エントリ・コン
    トロール・レジスタにより受信されたグラフィックス・
    デバイス・アドレスと対応する記憶位置にある情報を更
    新し、 前記キャッシュ・エントリ・コントロール・レジスタを
    介して受け取った情報により、前記エントリ無効化部分
    が前記第１のロジック・レベルにセットされるべき場合
    に、前記第２のインターフェース・ロジックが、キャッ
    シュ・エントリ・コントロール・レジスタにより受信さ
    れたグラフィックス・デバイス・アドレスと関連する記
    憶位置にある情報を無効化することを特徴とするコンピ
    ュータ・システム。
  2. 【請求項２】 請求項１記載のコンピュータ・システム
    において、 該システムはさらに、前記キャッシュ・エントリ・コン
    トロール・レジスタ中にキャッシュ・エントリ更新ビッ
    トを含み、 前記キャッシュ・エントリ更新ビットは、前記キャッシ
    ュ・エントリ・コントロール・レジスタに書き込みを行
    うＡＰＩによって前記第１のロジック・レベルにセット
    され、かつ、前記第１のロジック・レベルにセットされ
    るべきか又は第２のロジック・レベルにクリアされるべ
    きかを決定するためにＡＰＩによって読み出すことがで
    き、 ＡＰＩによって第１のロジック・レベルにキャッシュ・
    エントリ更新ビットをセットすることにより、前記第２
    のインターフェース・ロジックが、前記システム・メモ
    リに記憶された前記複数のＧＡＲＴテーブル・エントリ
    から、ＡＰＩからキャッシュ・エントリ・コントロール
    ・レジスタによって受け取られたグラフィックス・デバ
    イス・アドレスに対応する記憶位置に更新し、 前記第
    ２のインターフェース・ロジックは、前記キャッシュ・
    エントリ・コントロール・レジスタにより受け取られた
    グラフィックス・デバイス・アドレスに関連する記憶位
    置を更新した後、前記キャッシュ・エントリ更新ビット
    を前記第２のロジック・レベルにクリアすることを特徴
    とするコンピュータ・システム。
  3. 【請求項３】 請求項１記載のコンピュータ・システム
    において、 該システムはさらに、前記キャッシュ・エントリ・コン
    トロール・レジスタ中にキャッシュ・エントリ無効化ビ
    ットを含み、 前記キャッシュ・エントリ無効化ビットは、前記キャッ
    シュ・エントリ・コントロール・レジスタに書き込みを
    行うＡＰＩによって前記第１のロジック・レベルにセッ
    トされ、かつ、前記第１のロジック・レベルにセットさ
    れるべきか又は第２のロジック・レベルにクリアされる
    べきかを決定するためにＡＰＩによって読み出すことが
    でき、 ＡＰＩによって第１のロジック・レベルにキャッシュ・
    エントリ無効化ビットをセットすることにより、前記第
    ２のインターフェース・ロジックが、ＡＰＩからキャッ
    シュ・エントリ・コントロール・レジスタによって受け
    取られたグラフィックス・デバイス・アドレスに関連す
    る記憶位置を無効化し、 前記第２のインターフェース・ロジックは、前記キャッ
    シュ・エントリ・コントロール・レジスタにより受け取
    られたグラフィックス・デバイス・アドレスに関連する
    記憶位置を無効化した後、前記キャッシュ・エントリ無
    効化ビットを前記第２のロジック・レベルにクリアする
    ことを特徴とするコンピュータ・システム。
  4. 【請求項４】 請求項１記載のコンピュータ・システム
    において、前記アプリケーション・プログラミング・イ
    ンターフェース（ＡＰＩ）は、ＧＡＲＴミニポート・ド
    ライバであることを特徴とするコンピュータ・システ
    ム。
  5. 【請求項５】 請求項１記載のコンピュータ・システム
    において、 前記第２のインターフェース・ロジックは、前記キャッ
    シュ・メモリに記憶された前記選択されたＧＡＲＴテー
    ブル・エントリを用いて、前記システム・メモリに記憶
    されたグラフィックス・データの第１の部分の関連する
    ページのアドレスを指定し、 前記関連するページは、ビデオ表示データを生成するた
    めに前記グラフィックス・プロセッサによって読み出さ
    れることを特徴とするコンピュータ・システム。
  6. 【請求項６】 請求項５記載のコンピュータ・システム
    において、該システムは更に、前記グラフィックス・プ
    ロセッサに接続されたローカル・フレーム・メモリを備
    え、該ローカル・フレーム・メモリは、前記システム・
    メモリからのグラフィックス・データの第２の部分を記
    憶することを特徴とするコンピュータ・システム。
  7. 【請求項７】 請求項５記載のコンピュータ・システム
    において、前記グラフィックス・データの第１の部分
    は、グラフィックス・データの複数のページのランダム
    な非隣接ページに記憶されることを特徴とするコンピュ
    ータ・システム。
  8. 【請求項８】 請求項６記載のコンピュータ・システム
    において、 前記ローカル・フレーム・バッファ・メモリが、前記グ
    ラフィックス・データの第２の部分を隣接する仮想アド
    レス空間に記憶し、 前記グラフィックス・プロセッサが、前記キャッシュ・
    メモリに記憶された前記選択されたＧＡＲＴテーブル・
    エントリを用いて、隣接する仮想アドレス空間にある前
    記グラフィックス・データの第２の部分にアクセスし、
    かつ、前記フレーム・バッファ・メモリからのグラフィ
    ックス・データの第２の部分にアクセスすることを特徴
    とするコンピュータ・システム。
  9. 【請求項９】 請求項８記載のコンピュータ・システム
    において、前記グラフィックス・プロセッサは、前記隣
    接する仮想アドレス空間のグラフィックス・データの第
    １及び第２の部分を読み出すことを特徴とするコンピュ
    ータ・システム。
  10. 【請求項１０】 請求項１記載のコンピュータ・システ
    ムにおいて、前記第１のロジック・レベルはロジック１
    であり、前記第２のロジック・レベルはロジック０であ
    ることを特徴とするコンピュータ・システム。
  11. 【請求項１１】 請求項１記載のコンピュータ・システ
    ムにおいて、前記第１のロジック・レベルはロジック０
    であり、前記第２のロジック・レベルはロジック１であ
    ることを特徴とするコンピュータ・システム。
  12. 【請求項１２】 請求項１記載のコンピュータ・システ
    ムにおいて、該システムはさらに、前記システム・プロ
    セッサ及び前記システム・メモリを入出力デバイスに接
    続するための第３のインターフェース・ロジックを具え
    ていることを特徴とするコンピュータ・システム。
  13. 【請求項１３】 請求項１記載のコンピュータ・システ
    ムにおいて、該システムは更に、前記システム・プロセ
    ッサ及び前記システム・メモリを記憶デバイスに接続す
    るための第４のインターフェース・ロジックを具えてい
    ることを特徴とするコンピュータ・システム。
  14. 【請求項１４】 請求項１記載のコンピュータ・システ
    ムにおいて、前記複数のＧＡＲＴテーブル・エントリ
    は、前記システム・メモリに記憶されることを特徴とす
    るコンピュータ・システム。
  15. 【請求項１５】 請求項１記載のコンピュータ・システ
    ムにおいて、前記複数のＧＡＲＴテーブル・エントリ
    は、前記システム・メモリ中の複数のＧＡＲＴページに
    記憶されることを特徴とするコンピュータ・システム。
  16. 【請求項１６】 請求項１５記載のコンピュータ・シス
    テムにおいて、前記複数のＧＡＲＴテーブル・エントリ
    は、非隣接でランダムに前記システム・メモリに記憶さ
    れることを特徴とするコンピュータ・システム。
  17. 【請求項１７】 請求項１６記載のコンピュータ・シス
    テムにおいて、 該システムは更に、複数のエントリを有するＧＡＲＴデ
    ィレクトリを備え、 該ＧＡＲＴディレクトリの各々エントリは、ＧＡＲＴテ
    ーブル・エントリの複数のページの対応する１つへのア
    ドレス・ポインタを備え、 前記第２のインターフェース・ロジックは、前記システ
    ム・メモリ中のＧＡＲＴテーブル・エントリの複数のペ
    ージを位置決めするために、ＧＡＲＴディレクトリの複
    数のエントリを使用することを特徴とするコンピュータ
    ・システム。
  18. 【請求項１８】 請求項１記載のコンピュータ・システ
    ムにおいて、前記グラフィックス・データの複数のペー
    ジの各々は、４０９６バイトの記憶容量であることを特
    徴とするコンピュータ・システム。
  19. 【請求項１９】 請求項１記載のコンピュータ・システ
    ムにおいて、該システムは更に、ビデオ・ディスプレイ
    を備えていることを特徴とするコンピュータ・システ
    ム。
  20. 【請求項２０】 中央処理ユニット及びランダム・アク
    セス・メモリ（ＲＡＭ）をアクセレレイテド・グラフィ
    ックス・ポート（ＡＧＰ）に接続するコア・ロジック・
    チィップセットを有するコンピュータ・システムにおい
    て、 ホスト・バスに接続された中央処理ユニットと、 ＲＡＭバスに接続されたＲＡＭと、 前記ホスト・バス及び前記ＲＡＭバスに接続されたコア
    ・ロジック・チップセットとからなり、 前記コア・ロジック・チップセットは、前記ホスト・バ
    スを前記ＲＡＭバスに接続するための第１のインターフ
    ェース・ブリッジと、前記ホスト・バスをＡＧＰバスに
    接続するための第２のインターフェース・ブリッジと、
    前記ＲＡＭバスを前記ＡＧＰバスに接続するための第３
    のインターフェース・ブリッジとを備え、 前記キャッシュ・メモリは複数の記憶位置を有し、該記
    憶位置の各々は、アドレス部分、エントリ部分、エント
    リ更新部分、及びエントリ無効化部分を有し、 前記コア・ロジック・チップセットは、複数のエントリ
    を有するグラフィックス・アドレス・リマッピング・テ
    ーブル（ＧＡＲＴテーブル）を用い、該ＧＡＲＴテーブ
    ルの各エントリは、前記ＲＡＭに記憶されたグラフィッ
    クス・データの複数のページ中の対応するページへのア
    ドレス・ポインタを備え、 前記コア・ロジック・チップセットは、前記ＲＡＭに記
    憶されたＧＡＲＴテーブルの選択されたエントリを読み
    出して、前記キャッシュ・メモリの複数の記憶位置の前
    記アドレス部分に対応しているエントリ部分に記憶し、 前記キャッシュ・エントリ・コントロール・レジスタ
    は、グラフィックス・デバイス・アドレス、エントリ更
    新、及びエントリ無効化に関する情報を受け取り、 前記キャッシュ・エントリ・コントロール・レジスタを
    介して受け取った情報により、エントリ更新部分が第１
    のロジック・レベルにセットすべき場合は、前記コア・
    ロジック・チップセットが複数のＧＡＲＴエントリを読
    み出して、前記キャッシュ・エントリ・コントロール・
    レジスタにより受け取られたグラフィックス・デバイス
    ・アドレスに関連する記憶位置を更新し、 前記キャッシュ・エントリ・コントロール・レジスタを
    介して受け取った情報により、エントリ無効化部分が第
    １のロジック・レベルにセットすべき場合は、前記コア
    ・ロジック・チップセットが前記キャッシュ・エントリ
    ・コントロール・レジスタにより受け取られたグラフィ
    ックス・デバイス・アドレスに関連する記憶位置を無効
    化することを特徴とするコンピュータ・システム。
  21. 【請求項２１】 請求項２０記載のコンピュータ・シス
    テムにおいて、前記中央処理ユニットは、複数の中央処
    理ユニットで構成されていることを特徴とするコンピュ
    ータ・システム。
  22. 【請求項２２】 請求項２２記載のコンピュータ・シス
    テムにおいて、前記グラフィックス・データの複数のペ
    ージは、前記ＲＡＭに非隣接でランダムな順序で記憶さ
    れることを特徴とするコンピュータ・システム。
  23. 【請求項２３】 請求項２２記載のコンピュータ・シス
    テムにおいて、前記ＧＡＲＴテーブルの複数のページは
    複数のバイナリ・ビットで構成され、前記グラフィック
    ・データの複数のページの各々は、前記ＧＡＲＴテーブ
    ルの複数のエントリの各々に関連付けられており、前記
    複数のバイナリ・ビットの所定数の最上位ビットが、前
    記複数のグラフィックス・データの各ページに関連する
    ベース・アドレスから成ることを特徴とするコンピュー
    タ・システム。
  24. 【請求項２４】 請求項２０記載のコンピュータ・シス
    テムにおいて、 前記キャッシュ・エントリ・コントロール・レジスタ
    は、第１のロジック・レベルにセットされ、かつ、第１
    のロジック・レベルにセットされるか又は第２のロジッ
    ク・レベルにクリアされるかを決定するために読み出す
    ことができるキャッシュ・エントリ更新ビットを備え、 前記キャッシュ・エントリ更新ビットを第１のロジック
    ・ビットにセットすることにより、前記コア・ロジック
    ・チップセットが前記システム・メモリに記憶された複
    数のＧＡＲＴテーブル・エントリから、前記キャッシュ
    ・エントリ・コントロール・レジスタによって受け取ら
    れたグラフィックス・デバイス・アドレスに関連する記
    憶位置に更新し、 前記コア・ロジック・チップセットは、前記キャッシュ
    ・エントリ・コントロール・レジスタによって受け取ら
    れたグラフィックス・デバイス・アドレスに関連する位
    置を更新してから、前記キャッシュ・エントリ更新ビッ
    トを前記第２のロジック・レベルにクリアすることを特
    徴とするコンピュータ・システム。
  25. 【請求項２５】 請求項２０記載のコンピュータ・シス
    テムにおいて、 前記キャッシュ・エントリ・コントロール・レジスタ
    は、第１のロジック・レベルにセットされ、かつ、第１
    のロジック・レベルにセットされるか又は第２のロジッ
    ク・レベルにクリアされるかを決定するために読み出す
    ことができるキャッシュ・エントリ無効化ビットを備
    え、 前記キャッシュ・エントリ無効化ビットを第１のロジッ
    ク・ビットにセットすることにより、前記コア・ロジッ
    ク・チップセットが、前記キャッシュ・エントリ・コン
    トロール・レジスタによって受け取られたグラフィック
    ス・デバイス・アドレスに関連する記憶位置を無効化
    し、 前記コア・ロジック・チップセットは、前記キャッシュ
    ・エントリ・コントロール・レジスタによって受け取ら
    れたグラフィックス・デバイス・アドレスに関連する位
    置を無効化してから、前記キャッシュ・エントリ無効化
    ビットを前記第２のロジック・レベルにクリアすること
    を特徴とするコンピュータ・システム。
  26. 【請求項２６】 請求項２０記載のコンピュータ・シス
    テムにおいて、前記複数のＧＡＲＴテーブル・エントリ
    は、前記ＲＡＭの少なくとも１つのページに記憶される
    ことを特徴とするコンピュータ・システム。
  27. 【請求項２７】 請求項２０記載のコンピュータ・シス
    テムにおいて、前記複数のグラフィックス・データのペ
    ージの各々が、４０９６バイトであることを特徴とする
    コンピュータ・システム。
  28. 【請求項２８】 請求項２０記載のコンピュータ・シス
    テムにおいて、前記コア・ロジック・チップセットは、
    少なくとも１つの集積回路で構成されていることを特徴
    とするコンピュータ・システム。
  29. 【請求項２９】 請求項２８記載のコンピュータ・シス
    テムにおいて、前記集積回路は、少なくとも１つのアプ
    リケーション特定集積回路であることを特徴とするコン
    ピュータ・システム。
  30. 【請求項３０】 請求項２８記載のコンピュータ・シス
    テムにおいて、前記集積回路は、少なくとも１つのプロ
    グラマブル・ロジック・アレイ集積回路であることを特
    徴とするコンピュータ・システム。
  31. 【請求項３１】 請求項２０記載のコンピュータ・シス
    テムにおいて、前記中央処理ユニットは、ソフトウエア
    命令を実行し、かつグラフィックス・データを生成する
    ことを特徴とするコンピュータ・システム。
  32. 【請求項３２】 請求項２０記載のコンピュータ・シス
    テムにおいて、該システムは更に、前記グラフィックス
    ・データに基づいてビデオ表示データを生成するための
    グラフィックス・プロセッサを具えていることを特徴と
    するコンピュータ・システム。
  33. 【請求項３３】 請求項３２記載のコンピュータ・シス
    テムにおいて、 該システムは更に、前記グラフィックス・プロセッサに
    接続されたローカル・フレーム・バッファ・メモリを備
    え、 前記グラフィックス・プロセッサは、ビデオ表示データ
    を生成するために、前記キャッシュ・メモリに記憶され
    たＧＡＲＴテーブル・エントリ中の選択されたものに基
    づいて、前記ローカル・フレーム・バッファ・メモリに
    記憶されたビデオ・データを、前記ＲＡＭから読み出さ
    れたグラフィックス・データの関連するページに結合す
    ることを特徴とするコンピュータ・システム。
  34. 【請求項３４】 請求項２０記載のコンピュータ・シス
    テムにおいて、前記コア・ロジック・チップセットは、
    前記ホスト・バスを入出力デバイスに接続される周辺機
    器相互接続（ＰＣＩ）バスに接続するための第４のイン
    ターフェース・ブリッジを具えていることを特徴とする
    コンピュータ・システム。
  35. 【請求項３５】 請求項３４記載のコンピュータ・シス
    テムにおいて、前記コア・ロジック・チップセットは、
    前記ＲＡＭバスをＰＣＩバスに接続するための第５のイ
    ンターフェース・ブリッジを具えていることを特徴とす
    るコンピュータ・システム。
  36. 【請求項３６】 請求項３４記載のコンピュータ・シス
    テムにおいて、前記コア・ロジック・チップセットは、
    前記ＡＧＰバスをＰＣＩバスに接続するための第６のイ
    ンターフェース・ブリッジを具えていることを特徴とす
    るコンピュータ・システム。
  37. 【請求項３７】 請求項２０記載のコンピュータ・シス
    テムにおいて、該システムは更に、ネットワーク・イン
    ターフェース・カード、ハード・ディスク、フロッピ・
    ディスク・ドライブ、モデム、キーボード、及びマウス
    を具えていることを特徴とするコンピュータ・システ
    ム。
  38. 【請求項３８】 請求項２０記載のコンピュータ・シス
    テムにおいて、該システムはさらに、シリアル・ポー
    ト、パラレル・ポート、及びリアル・タイム・クロック
    手段を具えていることを特徴とするコンピュータ・シス
    テム。
  39. 【請求項３９】 請求項２０記載のコンピュータ・シス
    テムにおいて、該システムは更に、読み出し専用メモリ
    基準の入出力システム（ＲＯＭ ＢＩＯＳ）、不揮発性
    ＲＡＭ（ＮＶＲＡＭ）、テープ・ドライブ、及びＣＤ
    ＲＯＭドライブを具えていることを特徴とするコンピュ
    ータ・システム。
  40. 【請求項４０】 コンピュータ・システムにおいて、キ
    ャッシュ・メモリに記憶された複数のグラフィックス・
    アドレス・リマッピング・テーブル（ＧＡＲＴテーブ
    ル）エントリの内の選択されたエントリを更新しかつ無
    効化するための方法であって、 コンピュータ・システムのシステム・メモリに、複数の
    グラフィックス・データのページを任意の順序で格納す
    るステップと、 前記システム・メモリにグラフィックス・アドレス・リ
    マッピング・テーブル（ＧＡＲＴテーブル）の複数のエ
    ントリを記憶するステップであって、前記ＧＡＲＴテー
    ブルの複数のエントリの各々が、前記システム・メモリ
    に格納されている前記グラフィックス・データの複数の
    ページに関連している、ステップと、 前記システム・メモリに記憶されたＧＡＲＴテーブルの
    エントリから選択して読み出すステップと、 前記システム・メモリから読み出されたエントリを、キ
    ャッシュ・メモリに記憶するステップであって、該キャ
    ッシュ・メモリは複数の記憶位置を有し、各記憶位置
    は、グラフィックス・デバイス・アドレス部分、エント
    リ部分、エントリ更新部分、及びエントリ無効化部分を
    含み、前記読み出されたエントリを前記エントリ部分に
    記憶するステップと、 前記読み出されたエントリの１つが前記システム・メモ
    リからの更新を要求しているとき、複数の記憶位置の１
    つの記憶位置のエントリ更新部分に第１のロジック・レ
    ベルを書き込むステップと、 前記読み出されたエントリの１つが無効であるとき、複
    数の記憶位置の１つの記憶位置のエントリ無効化部分に
    第１のロジック・レベルを書き込むステップとからなる
    ことを特徴とする方法。
  41. 【請求項４１】 請求項４０記載の方法において、該方
    法は更に、 前記キャッシュ・メモリの複数の記憶位置のエントリ更
    新部分を読み出すステップと、 前記第１のロジック・レベルを有するエントリ更新部分
    の各々に関して、前記システム・メモリの前記ＧＡＲＴ
    テーブルの複数のエントリを新たに選択して読み出すス
    テップと、 前記第１のロジック・レベルを有するエントリ更新部分
    の各々に関連するエントリ部分に、新たに読み出された
    エントリを格納するステップと、 新たに読み出されたエントリを各エントリ部分に格納し
    た後に、前記エントリ更新部分をそれぞれ第２のロジッ
    ク・レベルにリセットするステップとからなることを特
    徴とする方法。
  42. 【請求項４２】 請求項４０記載の方法において、該方
    法は更に、 キャッシュ・メモリの複数の記憶位置のエントリ無効化
    部分を読み出すステップと、 第１のロジック・レベルを含んでいるエントリ無効化部
    分の各々に対応する記憶位置を無効化するステップと、 該記憶位置を無効化した後に、各エントリ無効化部分を
    リセットするステップとを含んでいることを特徴とする
    方法。
  43. 【請求項４３】 請求項４０記載の方法において、該方
    法は更に、前記グラフィックス・データの複数のページ
    中のいくつかを、前記キャッシュ・メモリに記憶された
    前記複数のＧＡＲＴテーブル・エントリ中の選択された
    エントリによって決定される順番で、読み出すステップ
    を含んでいることを特徴とする方法。
  44. 【請求項４４】 請求項４０記載の方法において、シス
    テム・メモリのアドレスは、前記複数のＧＡＲＴテーブ
    ル・エントリの対応するエントリに記憶されたベース・
    アドレスと、該ベース・アドレスに加算されるオフセッ
    ト・アドレスとによって、グラフィック・データの前記
    複数のページに記憶されたグラフィック・データの各バ
    イトに対して決定されていることを特徴とする方法。
  45. 【請求項４５】 請求項４０記載の方法において、該方
    法は更に、コンピュータ・システムの初期化中に、複数
    のＧＡＲＴテーブル・エントリを記憶するために、コン
    ピュータ・システムのメモリ位置を割り当てるステップ
    を含んでいることを特徴とする方法。
  46. 【請求項４６】 請求項４１記載の方法において、該方
    法は更に、前記キャッシュ・メモリに記憶された複数の
    ＧＡＲＴテーブル・エントリから選択されたグラフィッ
    ク・デバイス・アドレスを、キャッシュ・エントリ・コ
    ントロール・レジスタに書き込み、かつ第１のロジック
    ・レベルをキャッシュ・エントリ・コントロール・レジ
    スタのキャッシュ・エントリ更新ビットに書き込むステ
    ップを含み、該第１のロジック・レベルは、グラフィッ
    クス・デバイス・アドレスと対応する記憶位置のエント
    リ更新部分に書き込まれることを特徴とする方法。
  47. 【請求項４７】 請求項４６記載の方法において、該方
    法は更に、新しいＧＡＲＴテーブル・エントリを記憶し
    た後に、キャッシュ・エントリ更新ビットを第１のロジ
    ック・レベルから第２のロジック・レベルにクリアする
    ステップを含んでいることを特徴とする方法。
  48. 【請求項４８】 請求項４２記載の方法において、該方
    法は更に、前記キャッシュ・メモリに記憶された複数の
    ＧＡＲＴテーブル・エントリから選択されたエントリの
    グラフィック・デバイス・アドレスを、キャッシュ・エ
    ントリ・コントロール・レジスタに書き込み、かつ第１
    のロジック・レベルをキャッシュ・エントリ・コントロ
    ール・レジスタのキャッシュ・エントリ無効化ビットに
    書き込むステップを含み、該第１のロジック・レベル
    は、グラフィックス・デバイス・アドレスと対応する記
    憶位置のエントリ無効化部分に書き込まれることを特徴
    とする方法。
  49. 【請求項４９】 請求項４８記載の方法において、該方
    法は更に、当該記憶位置を無効化した後に、キャッシュ
    ・エントリ無効化ビットを第１のロジック・レベルから
    第２のロジック・レベルにクリアするステップを含んで
    いることを特徴とする方法。
  50. 【請求項５０】 コンピュータ中央処理ユニットをラン
    ダム・アクセス・メモリ（ＲＡＭ）、アクセレレイテド
    ・グラフィックス・ポート（ＡＧＰ）バス、及び周辺機
    器相互接続（ＰＣＩ）バスに接続するためのコア・ロジ
    ック・チップセットにおいて、 アクセレレイテド・グラフィックス・ポート（ＡＧＰ）
    要求キューと、 ＡＧＰ要求キューと、 ＡＧＰキャッシュ・エントリ・コントロール・レジスタ
    を有するＡＧＰデータ及びコントロール・ユニットと、 複数の記憶位置を有し、各記憶位置が、グラフィックス
    ・デバイス・アドレス部分、エントリ部分、エントリ更
    新部分、及びエントリ無効化部分を備えている、ＡＧＰ
    キャッシュ・メモリと、 ＡＧＰアービタと、 ホスト−周辺機器相互接続（ＰＣＩ）ブリッジと、 ＰＣＩ−ＰＣＩブリッジと、 コンピュータ・システムのＲＡＭへの接続に適合したメ
    モリ・インターフェースおよびコントロール・ロジック
    と、 少なくとも１つの中央処理ユニットが接続されたコンピ
    ュータ・システム・ホスト・バスへの接続に適合したホ
    スト・バス・インターフェースと、から成り、 前記ＡＧＰ要求および回答キューが、前記メモリ・イン
    ターフェースおよびコントロール・ロジックに接続さ
    れ、 前記ＡＧＰデータおよびコントロール・ロジックが、前
    記メモリおよびインターフェース・コントロール・ロジ
    ックに接続され、 前記ＡＧＰデータおよびコントロール・ロジックが、Ｐ
    ＣＩバスへの接続のために、ホスト・バス・インターフ
    ェースに接続され、 前記ＰＣＩ−ＰＣＩブリッジが、前記ＡＧＰデータ及び
    コントロール・ロジックに接続され、該ブリッジは、ホ
    スト−ＰＣＩバス・ブリッジ及び前記ＡＧＰデータ及び
    コントロール・ロジックの間でＰＣＩ情報トランザクシ
    ョンを転送するよう構成されており、 ＡＧＰデータ及びコントロール・ロジックとＡＧＰアビ
    ータは、ＡＧＰデバイスを有するＡＧＰバスへ接続する
    よう構成され、 前記ＡＧＰデータ及びコントロール・ロジックは、複数
    のエントリを有するグラフィックス・アドレス・リマッ
    ピング・テーブル（ＧＡＲＴテーブル）を使用するよう
    構成されており、ＧＡＲＴテーブル・エントリの各々
    は、コンピュータ・システムのＲＡＭに記憶されたグラ
    フィックス・データの複数のページの１つへのアドレス
    ・ポインタを備えており、 前記ＡＧＰデータ及びコントロール・ロジックは、前記
    ＲＡＭに格納されている前記複数のＧＡＲＴテーブル・
    エントリの内の前記選択した複数のエントリを読み出
    し、かつ、前記キャッシュ・メモリの複数の記憶位置の
    エントリ部分に複数のＧＡＲＴテーブル・エントリから
    前記選択されたエントリを格納するよう構成されてお
    り、各エントリ部分が前記グラフィックス・デバイス・
    アドレス部分の１つと関連し、 前記キャッシュ・エントリ・コントロール・レジスタ
    は、グラフィックス・デバイス・アドレス、エントリ更
    新及びエントリ無効化に付いての情報を受け取るよう構
    成されており、 エントリ更新情報を受け取った場合、エントリ更新部分
    を第１のロジック・レベルにセットし、前記ＡＧＰデー
    タ及びコントロール・ロジックは、前記ＲＡＭに記憶さ
    れたＧＡＲＴテーブル・エントリから、前記グラフィッ
    クス・デバイス・アドレスに対応する記憶位置を更新す
    るよう構成されており、 エントリ無効化情報を受け取った場合、エントリ無効化
    部分を第１のロジック・レベルにセットし、前記ＡＧＰ
    データ及びコントロール・ロジックは、前記グラフィッ
    クス・デバイス・アドレスに対応する記憶位置を無効化
    するよう構成されていることを特徴とするコア・ロジッ
    ク・チップセット。
  51. 【請求項５１】 請求項５０記載のコア・ロジック・チ
    ップセットにおいて、 前記キャッシュ・エントリ・コントロール・レジスタ
    は、キャッシュ・エントリ更新ビットを備え、該更新ビ
    ットは、第１のロジック・レベルにセット可能であり、
    かつ、第１のロジック・レベルにセットするか又は第２
    のロジック・レベルにクリアするかを決定するために読
    み出すことができ、 キャッシュ・エントリ更新ビットを第１のロジック・レ
    ベルにセットすることにより、前記ＡＧＰデータ及びコ
    ントール・ロジックが、前記システム・メモリに記憶さ
    れたＧＡＲＴテーブル・エントリから、前記キャッシュ
    ・エントリ・コントロール・レジスタによって受け取ら
    れたグラフィックス・デバイス・アドレスに対応する記
    憶位置に更新し、 前記ＡＧＰデータ及びコントロール・ロジックは、前記
    キャッシュ・エントリ・コントロール・レジスタが受け
    取ったグラフィックス・デバイス・アドレスと対応する
    記憶位置を更新した後に、キャッシュ・エントリ更新ビ
    ットを第２のロジック・レベルにクリアすることを特徴
    とするコア・ロジック・チップセット。
  52. 【請求項５２】 請求項５０記載のコア・ロジック・チ
    ップセットにおいて、 前記キャッシュ・エントリ・コントロール・レジスタ
    は、キャッシュ・エントリ無効化ビットを備え、該無効
    化ビットは、第１のロジック・レベルにセット可能であ
    り、かつ、第１のロジック・レベルにセットするか又は
    第２のロジック・レベルにクリアするかを決定するため
    に読み出すことができ、 キャッシュ・エントリ無効化ビットを第１のロジック・
    レベルにセットすることにより、前記ＡＧＰデータ及び
    コントール・ロジックが、前記システム・メモリに記憶
    されたＧＡＲＴテーブル・エントリから、前記キャッシ
    ュ・エントリ・コントロール・レジスタによって受け取
    られたグラフィックス・デバイス・アドレスに対応する
    記憶位置を無効化し、 前記ＡＧＰデータ及びコントロール・ロジックは、前記
    キャッシュ・エントリ・コントロール・レジスタが受け
    取ったグラフィックス・デバイス・アドレスと対応する
    記憶位置を無効化した後に、キャッシュ・エントリ無効
    化ビットを第２のロジック・レベルにクリアすることを
    特徴とするコア・ロジック・チップセット。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003508850A (ja) * 1999-08-30 2003-03-04 インテル・コーポレーション ローカルｉ／ｏバスに近接するブリッジでの入出力（ｉ／ｏ）アドレス変換
US7145568B2 (en) 2000-09-29 2006-12-05 Intel Corporation Shared translation address caching
JP2007026433A (ja) * 2005-06-24 2007-02-01 Nvidia Corp オペレーティングシステム補足ディスクのキャッシュシステムおよび方法
JP2011065650A (ja) * 2009-09-18 2011-03-31 Intel Corp ローカル物理メモリとリモート物理メモリとの間で共有されるバーチャルメモリのためのハードウェアサポートの提供
JP2014506700A (ja) * 2011-02-10 2014-03-17 クゥアルコム・インコーポレイテッド グラフィックス処理のためのデータストレージアドレス割当て
JP2019506670A (ja) * 2016-01-21 2019-03-07 エイアールエム リミテッド アドレス変換レイテンシの測定

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6157397A (en) * 1998-03-30 2000-12-05 Intel Corporation AGP read and CPU wire coherency
US6321276B1 (en) * 1998-08-04 2001-11-20 Microsoft Corporation Recoverable methods and systems for processing input/output requests including virtual memory addresses
US6360220B1 (en) 1998-08-04 2002-03-19 Microsoft Corporation Lock-free methods and systems for accessing and storing information in an indexed computer data structure having modifiable entries
US6594701B1 (en) 1998-08-04 2003-07-15 Microsoft Corporation Credit-based methods and systems for controlling data flow between a sender and a receiver with reduced copying of data
US6269459B1 (en) 1998-08-25 2001-07-31 Advanced Micro Devices, Inc. Error reporting mechanism for an AGP chipset driver using a registry
US6211891B1 (en) * 1998-08-25 2001-04-03 Advanced Micro Devices, Inc. Method for enabling and configuring and AGP chipset cache using a registry
US6209052B1 (en) * 1998-09-30 2001-03-27 Compaq Computer Corporation System and method for suppressing processor cycles to memory until after a peripheral device write cycle is acknowledged by the memory arbiter
US6581148B1 (en) * 1998-12-07 2003-06-17 Intel Corporation System and method for enabling advanced graphics port and use of write combining cache type by reserving and mapping system memory in BIOS
US6362826B1 (en) 1999-01-15 2002-03-26 Intel Corporation Method and apparatus for implementing dynamic display memory
US6952741B1 (en) * 1999-06-30 2005-10-04 Computer Sciences Corporation System and method for synchronizing copies of data in a computer system
US6734862B1 (en) 2000-06-14 2004-05-11 Intel Corporation Memory controller hub
US7116331B1 (en) 2000-08-23 2006-10-03 Intel Corporation Memory controller hub interface
US7324106B1 (en) * 2004-07-27 2008-01-29 Nvidia Corporation Translation of register-combiner state into shader microcode
US7334107B2 (en) * 2004-09-30 2008-02-19 Intel Corporation Caching support for direct memory access address translation
US20060080511A1 (en) * 2004-10-08 2006-04-13 International Business Machines Corporation Enhanced bus transactions for efficient support of a remote cache directory copy
US20070124543A1 (en) * 2005-11-28 2007-05-31 Sudhir Dhawan Apparatus, system, and method for externally invalidating an uncertain cache line
US7836258B2 (en) 2006-11-13 2010-11-16 International Business Machines Corporation Dynamic data cache invalidate with data dependent expiration
US8345052B1 (en) * 2007-11-08 2013-01-01 Nvidia Corporation Method and system for using a GPU frame buffer in a multi-GPU system as cache memory
JP5012628B2 (ja) * 2008-04-04 2012-08-29 日本電気株式会社 メモリデータベース、メモリデータベースシステム及びメモリデータベース更新方法
GB2466981A (en) * 2009-01-16 2010-07-21 Advanced Risc Mach Ltd Memory management unit with a dedicated cache memory for storing management data used to fetch requested data
US8615645B2 (en) 2010-06-23 2013-12-24 International Business Machines Corporation Controlling the selectively setting of operational parameters for an adapter
US8626970B2 (en) 2010-06-23 2014-01-07 International Business Machines Corporation Controlling access by a configuration to an adapter function
US8572635B2 (en) 2010-06-23 2013-10-29 International Business Machines Corporation Converting a message signaled interruption into an I/O adapter event notification
US9213661B2 (en) 2010-06-23 2015-12-15 International Business Machines Corporation Enable/disable adapters of a computing environment
US8650335B2 (en) 2010-06-23 2014-02-11 International Business Machines Corporation Measurement facility for adapter functions
US8510599B2 (en) 2010-06-23 2013-08-13 International Business Machines Corporation Managing processing associated with hardware events
US8650337B2 (en) 2010-06-23 2014-02-11 International Business Machines Corporation Runtime determination of translation formats for adapter functions
US9342352B2 (en) 2010-06-23 2016-05-17 International Business Machines Corporation Guest access to address spaces of adapter
US8504754B2 (en) 2010-06-23 2013-08-06 International Business Machines Corporation Identification of types of sources of adapter interruptions
US8468284B2 (en) 2010-06-23 2013-06-18 International Business Machines Corporation Converting a message signaled interruption into an I/O adapter event notification to a guest operating system
US8549182B2 (en) 2010-06-23 2013-10-01 International Business Machines Corporation Store/store block instructions for communicating with adapters
US8566480B2 (en) 2010-06-23 2013-10-22 International Business Machines Corporation Load instruction for communicating with adapters
US8478922B2 (en) 2010-06-23 2013-07-02 International Business Machines Corporation Controlling a rate at which adapter interruption requests are processed
US9195623B2 (en) * 2010-06-23 2015-11-24 International Business Machines Corporation Multiple address spaces per adapter with address translation
US8635430B2 (en) 2010-06-23 2014-01-21 International Business Machines Corporation Translation of input/output addresses to memory addresses
US8639858B2 (en) 2010-06-23 2014-01-28 International Business Machines Corporation Resizing address spaces concurrent to accessing the address spaces
US8621112B2 (en) 2010-06-23 2013-12-31 International Business Machines Corporation Discovery by operating system of information relating to adapter functions accessible to the operating system
US8505032B2 (en) 2010-06-23 2013-08-06 International Business Machines Corporation Operating system notification of actions to be taken responsive to adapter events
US8578129B2 (en) * 2011-12-14 2013-11-05 Advanced Micro Devices, Inc. Infrastructure support for accelerated processing device memory paging without operating system integration
US10394711B2 (en) * 2016-11-30 2019-08-27 International Business Machines Corporation Managing lowest point of coherency (LPC) memory using a service layer adapter
KR102423278B1 (ko) * 2017-11-28 2022-07-21 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
US11567803B2 (en) 2019-11-04 2023-01-31 Rambus Inc. Inter-server memory pooling

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4763244A (en) * 1986-01-15 1988-08-09 Motorola, Inc. Paged memory management unit capable of selectively supporting multiple address spaces
WO1993004462A1 (en) * 1991-08-21 1993-03-04 Digital Equipment Corporation Computer graphics system
JPH0997214A (ja) * 1995-09-29 1997-04-08 Internatl Business Mach Corp <Ibm> 補助プロセッサのためのアドレス変換を含む情報処理システム
US5802568A (en) * 1996-06-06 1998-09-01 Sun Microsystems, Inc. Simplified least-recently-used entry replacement in associative cache memories and translation lookaside buffers
US5812789A (en) * 1996-08-26 1998-09-22 Stmicroelectronics, Inc. Video and/or audio decompression and/or compression device that shares a memory interface

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003508850A (ja) * 1999-08-30 2003-03-04 インテル・コーポレーション ローカルｉ／ｏバスに近接するブリッジでの入出力（ｉ／ｏ）アドレス変換
US7145568B2 (en) 2000-09-29 2006-12-05 Intel Corporation Shared translation address caching
JP2007026433A (ja) * 2005-06-24 2007-02-01 Nvidia Corp オペレーティングシステム補足ディスクのキャッシュシステムおよび方法
JP2011065650A (ja) * 2009-09-18 2011-03-31 Intel Corp ローカル物理メモリとリモート物理メモリとの間で共有されるバーチャルメモリのためのハードウェアサポートの提供
JP2014506700A (ja) * 2011-02-10 2014-03-17 クゥアルコム・インコーポレイテッド グラフィックス処理のためのデータストレージアドレス割当て
US9047686B2 (en) 2011-02-10 2015-06-02 Qualcomm Incorporated Data storage address assignment for graphics processing
JP2019506670A (ja) * 2016-01-21 2019-03-07 エイアールエム リミテッド アドレス変換レイテンシの測定

Also Published As

Publication number Publication date
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