JP2014506700A - グラフィックス処理のためのデータストレージアドレス割当て - Google Patents
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Abstract
Description
Claims (38)
- 処理ユニットを用いて、グラフィックス処理のための第1のデータタイプのためにアドレスの第1の連続範囲を割り当て、グラフィックス処理のための第2のデータタイプのためにアドレスの第2の連続範囲を割り当てることであって、前記第1のデータタイプと前記第2のデータタイプとが異なるデータタイプである、割り当てることと、
前記処理ユニットを用いて、アドレスの前記第1の連続範囲内にアドレスがあるブロック内に、前記第1のデータタイプのグラフィックスデータ、または前記第1のデータタイプの前記グラフィックスデータのアドレスのうちの少なくとも1つを記憶することと、
前記処理ユニットを用いて、アドレスの前記第2の連続範囲内にアドレスがあるブロック内に、前記第2のデータタイプのグラフィックスデータ、または前記第2のデータタイプの前記グラフィックスデータのアドレスのうちの少なくとも1つを記憶することと、
共通メモリキャッシュの複数のキャッシュラインに前記第1のデータタイプの前記グラフィックスデータと前記第2のデータタイプの前記グラフィックスデータとを記憶することと
を備える方法。 - アドレスの前記第1の連続範囲および前記第2の連続範囲が、ストレージデバイスアドレスの第1の連続範囲および第2の連続範囲と、入出力メモリ管理ユニット(IOMMU)アドレスの第1の連続範囲および第2の連続範囲とのうちの少なくとも1つを備える、請求項1に記載の方法。
- アドレスの前記第1の連続範囲内にアドレスがある前記ブロックと、アドレスの前記第2の連続範囲内にアドレスがある前記ブロックとが、ストレージデバイス内のストレージブロックと、入出力メモリ管理ユニット(IOMMU)内のアドレスブロックとのうちの少なくとも1つを備える、請求項1に記載の方法。
- アドレスの前記第1の連続範囲に基づいて前記複数のキャッシュラインのうちの1つまたは複数のキャッシュラインを無効にすること
をさらに備える、請求項1に記載の方法。 - 前記共通メモリキャッシュの前記複数のキャッシュラインのうちのどのキャッシュラインが、アドレスの前記第1の連続範囲内にあるアドレスを含むかを判断すること
をさらに備え、
1つまたは複数のキャッシュラインを無効にすることが、アドレスの前記第1の連続範囲内にある前記アドレスを含むと判断された1つまたは複数のキャッシュラインを無効にすることを備える、
請求項4に記載の方法。 - 前記共通メモリキャッシュの前記複数のキャッシュラインのうちのどのキャッシュラインが、アドレスの前記第1の連続範囲内にある前記アドレスを含むかを判断することが、前記複数のキャッシュラインのうちの前記キャッシュラインの各々のアドレスフィールドをアドレスの前記第1の連続範囲と比較することを備える、請求項5に記載の方法。
- 前記第1のデータタイプの前記グラフィックスデータが変化したかどうかを判断すること
をさらに備え、
アドレスの前記第1の連続範囲に基づいて前記複数のキャッシュラインのうちの1つまたは複数のキャッシュラインを無効にすることは、前記第1のデータタイプの前記グラフィックスデータが変化したときに前記複数のキャッシュラインのうちの1つまたは複数のキャッシュラインを無効にすることを備える、
請求項4に記載の方法。 - 前記第1のデータタイプおよび前記第2のデータタイプがそれぞれ、テクスチャデータ、頂点データ、命令、定数、およびピクセルデータのうちの少なくとも1つを備える、請求項1に記載の方法。
- 前記第1のデータタイプの前記グラフィックスデータおよび前記第2のデータタイプの前記グラフィックスデータのうちの少なくとも1つについての要求を受信することであって、前記要求が前記第1のデータタイプまたは前記第2のデータタイプのアドレスを含む、受信することと、
前記第1のデータタイプの前記アドレスまたは前記第2のデータタイプの前記アドレスがそれぞれアドレスの前記第1の連続範囲またはアドレスの前記第2の連続範囲内にあるかどうかを判断することと、
前記判断に基づいて前記要求を処理することと
をさらに備える、請求項1に記載の方法。 - 複数のキャッシュラインを含む共通メモリキャッシュと、
処理ユニットであって、
グラフィックス処理のための第1のデータタイプのためにアドレスの第1の連続範囲を割り当て、グラフィックス処理のための第2のデータタイプのためにアドレスの第2の連続範囲を割り当てることであって、前記第1のデータタイプと前記第2のデータタイプとが異なるデータタイプである、割り当てることと、
アドレスの前記第1の連続範囲内にアドレスがあるブロック内に、前記第1のデータタイプのグラフィックスデータ、または前記第1のデータタイプの前記グラフィックスデータのアドレスのうちの少なくとも1つを記憶し、アドレスの前記第2の連続範囲内にアドレスがあるブロック内に、前記第2のデータタイプのグラフィックスデータ、または前記第2のデータタイプの前記グラフィックスデータのアドレスのうちの少なくとも1つを記憶することと、
前記共通メモリキャッシュの前記複数のキャッシュラインに前記第1のデータタイプの前記グラフィックスデータと前記第2のデータタイプの前記グラフィックスデータとを記憶することと
を行うように構成された処理ユニットと
を備える装置。 - 前記処理ユニットが、プロセッサおよびグラフィックス処理ユニット(GPU)のうちの少なくとも1つを備える、請求項10に記載の装置。
- アドレスの前記第1の連続範囲および前記第2の連続範囲が、ストレージデバイスアドレスの第1の連続範囲および第2の連続範囲と、入出力メモリ管理ユニット(IOMMU)アドレスの第1の連続範囲および第2の連続範囲とのうちの少なくとも1つを備える、請求項10に記載の装置。
- ストレージデバイス
をさらに備え、
アドレスの前記第1の連続範囲内にアドレスがある前記ブロックと、アドレスの前記第2の連続範囲内にアドレスがある前記ブロックとが、前記ストレージデバイス内のストレージブロックを備える、
請求項10に記載の装置。 - 入出力メモリ管理ユニット(IOMMU)
をさらに備え、
アドレスの前記第1の連続範囲内にアドレスがある前記ブロックと、アドレスの前記第2の連続範囲内にアドレスがある前記ブロックとが、前記IOMMU内のアドレスブロックを備える、
請求項10に記載の装置。 - 前記処理ユニットが、アドレスの前記第1の連続範囲に基づいて前記複数のキャッシュラインのうちの1つまたは複数のキャッシュラインを無効にするようにさらに構成された、請求項10に記載の装置。
- 前記処理ユニットは、前記共通メモリキャッシュの前記複数のキャッシュラインのうちのどのキャッシュラインが、アドレスの前記第1の連続範囲内にあるアドレスを含むかを判断するようにさらに構成され、前記処理ユニットが、アドレスの前記第1の連続範囲内にある前記アドレスを含むと判断された前記1つまたは複数のキャッシュラインを無効にする、請求項15に記載の装置。
- 前記処理ユニットは、前記共通メモリキャッシュの前記複数のキャッシュラインのうちのどのキャッシュラインが、アドレスの前記第1の連続範囲内にある前記アドレスを含むかを判断するために、前記キャッシュラインのうちの各1つのアドレスフィールドをアドレスの前記第1の連続範囲と比較する、請求項16に記載の装置。
- 前記処理ユニットは、前記第1のデータタイプの前記グラフィックスデータが変化したかどうかを判断し、前記第1のデータタイプの前記グラフィックスデータが変化したときに前記1つまたは複数のキャッシュラインを無効にする、請求項15に記載の装置。
- 前記第1のデータタイプおよび前記第2のデータタイプがそれぞれ、テクスチャデータ、頂点データ、命令、定数、およびピクセルデータのうちの少なくとも1つを備える、請求項10に記載の装置。
- 前記処理ユニットが、前記第1のデータタイプの前記データおよび前記第2のデータタイプの前記データのうちの少なくとも1つについての要求を受信し、前記要求が前記第1のデータタイプまたは前記第2のデータタイプのアドレスを含み、前記処理ユニットは、前記第1のデータタイプの前記アドレスまたは前記第2のデータタイプの前記アドレスがそれぞれアドレスの前記第1の連続範囲またはアドレスの前記第2の連続範囲内にあると判断し、前記処理ユニットが前記判断に基づいて前記要求を処理する、請求項10に記載の装置。
- グラフィックス処理のための第1のデータタイプのためにアドレスの第1の連続範囲を割り当て、グラフィックス処理のための第2のデータタイプのためにアドレスの第2の連続範囲を割り当てることであって、前記第1のデータタイプと前記第2のデータタイプとが異なるデータタイプである、割り当てることと、
アドレスの前記第1の連続範囲内にアドレスがあるブロック内に、前記第1のデータタイプのグラフィックスデータ、または前記第1のデータタイプの前記グラフィックスデータのアドレスのうちの少なくとも1つを記憶することと、
アドレスの前記第2の連続範囲内にアドレスがあるブロック内に、前記第2のデータタイプのグラフィックスデータ、または前記第2のデータタイプの前記グラフィックスデータのアドレスのうちの少なくとも1つを記憶することと、
共通メモリキャッシュの複数のキャッシュラインに前記第1のデータタイプの前記グラフィックスデータと前記第2のデータタイプの前記グラフィックスデータとを記憶することと
を1つまたは複数の処理ユニットに行わせる命令を備えるコンピュータ可読記憶媒体。 - アドレスの前記第1の連続範囲および前記第2の連続範囲が、ストレージデバイスアドレスの第1の連続範囲および第2の連続範囲と、入出力メモリ管理ユニット(IOMMU)アドレスの第1の連続範囲および第2の連続範囲とのうちの少なくとも1つを備える、請求項21に記載のコンピュータ可読記憶媒体。
- アドレスの前記第1の連続範囲内にアドレスがある前記ブロックと、アドレスの前記第2の連続範囲内にアドレスがある前記ブロックとが、ストレージデバイス内のストレージブロックと、入出力メモリ管理ユニット(IOMMU)内のアドレスブロックとのうちの少なくとも1つを備える、請求項21に記載のコンピュータ可読記憶媒体。
- アドレスの前記第1の連続範囲に基づいて前記複数のキャッシュラインのうちの1つまたは複数のキャッシュラインを無効にすることを前記1つまたは複数の処理ユニットに行わせる命令
をさらに備える、請求項21に記載のコンピュータ可読記憶媒体。 - 前記共通メモリキャッシュの前記複数のキャッシュラインのうちのどのキャッシュラインが、アドレスの前記第1の連続範囲内にあるアドレスを含むかを判断することを前記1つまたは複数の処理ユニットに行わせる命令
をさらに備え、
1つまたは複数のキャッシュラインを無効にすることを前記1つまたは複数のプロセッサに行わせる前記命令が、アドレスの前記第1の連続範囲内にある前記アドレスを含むと判断された1つまたは複数のキャッシュラインを無効にすることを前記1つまたは複数の処理ユニットに行わせる命令を備える、
請求項24に記載のコンピュータ可読記憶媒体。 - 前記共通メモリキャッシュの前記複数のキャッシュラインのうちのどのキャッシュラインが、アドレスの前記第1の連続範囲内にある前記アドレスを含むかを判断することを前記1つまたは複数の処理ユニットに行わせる前記命令が、前記キャッシュラインのうちの各1つのアドレスフィールドをアドレスの前記第1の連続範囲と比較することを前記1つまたは複数の処理ユニットに行わせる命令を備える、請求項25に記載のコンピュータ可読記憶媒体。
- 前記第1のデータタイプの前記グラフィックスデータが変化したかどうかを判断することを前記1つまたは複数の処理ユニットに行わせる命令
をさらに備え、
アドレスの前記第1の連続範囲に基づいて1つまたは複数のキャッシュラインを無効にすることを前記1つまたは複数の処理ユニットに行わせる前記命令は、前記第1のデータタイプの前記グラフィックスデータが変化したときに前記複数のキャッシュラインのうちの1つまたは複数のキャッシュラインを無効にすることを前記1つまたは複数の処理ユニットに行わせる命令を備える、
請求項24に記載のコンピュータ可読記憶媒体。 - 前記第1のデータタイプおよび前記第2のデータタイプがそれぞれ、テクスチャデータ、頂点データ、命令、定数、およびピクセルデータのうちの少なくとも1つを備える、請求項21に記載のコンピュータ可読記憶媒体。
- 前記第1のデータタイプの前記グラフィックスデータおよび前記第2のデータタイプの前記グラフィックスデータのうちの少なくとも1つについての要求を受信することを前記1つまたは複数の処理ユニットに行わせる命令であって、前記要求が前記第1のデータタイプまたは前記第2のデータタイプのアドレスを含む、命令と、
前記第1のデータタイプの前記アドレスまたは前記第2のデータタイプの前記アドレスがそれぞれアドレスの前記第1の連続範囲またはアドレスの前記第2の連続範囲内にあるかどうかを判断することを前記1つまたは複数の処理ユニットに行わせる命令と、
前記判断に基づいて前記要求を処理することを前記1つまたは複数の処理ユニットに行わせる命令と
をさらに備える、請求項21に記載のコンピュータ可読記憶媒体。 - グラフィックス処理のための第1のデータタイプのためにアドレスの第1の連続範囲を割り当て、グラフィックス処理のための第2のデータタイプのためにアドレスの第2の連続範囲を割り当てるための手段であって、前記第1のデータタイプと前記第2のデータタイプとが異なるデータタイプである、割り当てるための手段と、
アドレスの前記第1の連続範囲内にアドレスがあるブロック内に、前記第1のデータタイプのグラフィックスデータ、または前記第1のデータタイプの前記グラフィックスデータのアドレスのうちの少なくとも1つを記憶するための手段と、
アドレスの前記第2の連続範囲内にアドレスがあるブロック内に、前記第2のデータタイプのグラフィックスデータ、または前記第2のデータタイプの前記グラフィックスデータのアドレスのうちの少なくとも1つを記憶するための手段と、
共通メモリキャッシュの複数のキャッシュラインに前記第1のデータタイプの前記グラフィックスデータと前記第2のデータタイプの前記グラフィックスデータとを記憶するための手段と
を備える装置。 - アドレスの前記第1の連続範囲および前記第2の連続範囲が、ストレージデバイスアドレスの第1の連続範囲および第2の連続範囲と、入出力メモリ管理ユニット(IOMMU)アドレスの第1の連続範囲および第2の連続範囲とのうちの少なくとも1つを備える、請求項30に記載の装置。
- アドレスの前記第1の連続範囲内にアドレスがある前記ブロックと、アドレスの前記第2の連続範囲内にアドレスがある前記ブロックとが、ストレージデバイス内のストレージブロックと、入出力メモリ管理ユニット(IOMMU)内のアドレスブロックとのうちの少なくとも1つを備える、請求項30に記載の装置。
- アドレスの前記第1の連続範囲に基づいて前記複数のキャッシュラインのうちの1つまたは複数のキャッシュラインを無効にするための手段
をさらに備える、請求項30に記載の装置。 - 前記共通メモリキャッシュの前記複数のキャッシュラインのうちのどのキャッシュラインが、アドレスの前記第1の連続範囲内にあるアドレスを含むかを判断するための手段
をさらに備え、
1つまたは複数のキャッシュラインを無効にするための前記手段が、アドレスの前記第1の連続範囲内にある前記アドレスを含むと判断された1つまたは複数のキャッシュラインを無効にするための手段を備える、
請求項33に記載の装置。 - 前記共通メモリキャッシュの前記複数のキャッシュラインのうちのどのキャッシュラインが、アドレスの前記第1の連続範囲内にある前記アドレスを含むかを判断するための前記手段が、前記複数のキャッシュラインのうちの前記キャッシュラインの各々のアドレスフィールドをアドレスの前記第1の連続範囲と比較するための手段を備える、請求項34に記載の装置。
- 前記第1のデータタイプの前記グラフィックスデータが変化したかどうかを判断するための手段
をさらに備え、
アドレスの前記第1の連続範囲に基づいて前記複数のキャッシュラインのうちの1つまたは複数のキャッシュラインを無効にするための前記手段は、前記第1のデータタイプの前記グラフィックスデータが変化したときに前記複数のキャッシュラインのうちの1つまたは複数のキャッシュラインを無効にするための手段を備える、
請求項33に記載の装置。 - 前記第1のデータタイプおよび前記第2のデータタイプがそれぞれ、テクスチャデータ、頂点データ、命令、定数、およびピクセルデータのうちの少なくとも1つを備える、請求項30に記載の装置。
- 前記第1のデータタイプの前記グラフィックスデータおよび前記第2のデータタイプの前記グラフィックスデータのうちの少なくとも1つについての要求を受信するための手段であって、前記要求が前記第1のデータタイプまたは前記第2のデータタイプのアドレスを含む、受信するための手段と、
前記第1のデータタイプの前記アドレスまたは前記第2のデータタイプの前記アドレスがそれぞれアドレスの前記第1の連続範囲またはアドレスの前記第2の連続範囲内にあるかどうかを判断するための手段と、
前記判断に基づいて前記要求を処理するための手段と
をさらに備える、請求項30に記載の装置。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/024,579 | 2011-02-10 | ||
US13/024,579 US9047686B2 (en) | 2011-02-10 | 2011-02-10 | Data storage address assignment for graphics processing |
PCT/US2012/024760 WO2012109619A1 (en) | 2011-02-10 | 2012-02-10 | Data storage address assignment for graphics processing |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014506700A true JP2014506700A (ja) | 2014-03-17 |
JP5694570B2 JP5694570B2 (ja) | 2015-04-01 |
Family
ID=45755552
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013553622A Expired - Fee Related JP5694570B2 (ja) | 2011-02-10 | 2012-02-10 | グラフィックス処理のためのデータストレージアドレス割当て |
Country Status (6)
Country | Link |
---|---|
US (1) | US9047686B2 (ja) |
EP (1) | EP2673746B1 (ja) |
JP (1) | JP5694570B2 (ja) |
KR (1) | KR101563070B1 (ja) |
CN (1) | CN103370728B (ja) |
WO (1) | WO2012109619A1 (ja) |
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- 2012-02-10 KR KR1020137023665A patent/KR101563070B1/ko active IP Right Grant
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Publication number | Publication date |
---|---|
EP2673746A1 (en) | 2013-12-18 |
JP5694570B2 (ja) | 2015-04-01 |
WO2012109619A1 (en) | 2012-08-16 |
CN103370728A (zh) | 2013-10-23 |
EP2673746B1 (en) | 2015-04-08 |
CN103370728B (zh) | 2016-06-01 |
US20120206466A1 (en) | 2012-08-16 |
KR101563070B1 (ko) | 2015-10-23 |
KR20130135309A (ko) | 2013-12-10 |
US9047686B2 (en) | 2015-06-02 |
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A977 | Report on retrieval |
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