JP2010086528A - 単一パステセレーション - Google Patents
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- 238000012545 processing Methods 0.000 claims abstract description 174
- 238000000034 method Methods 0.000 claims abstract description 38
- 230000008569 process Effects 0.000 claims description 19
- 238000011156 evaluation Methods 0.000 claims description 18
- 239000000872 buffer Substances 0.000 description 14
- 239000012634 fragment Substances 0.000 description 14
- 238000005192 partition Methods 0.000 description 14
- 235000019587 texture Nutrition 0.000 description 14
- 238000004891 communication Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 11
- 230000006870 function Effects 0.000 description 8
- 238000002156 mixing Methods 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000001914 filtration Methods 0.000 description 2
- 238000013507 mapping Methods 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000009877 rendering Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 238000013519 translation Methods 0.000 description 2
- 238000012884 algebraic function Methods 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000013501 data transformation Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 235000019580 granularity Nutrition 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 238000005293 physical law Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000011144 upstream manufacturing Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/20—Processor architectures; Processor configuration, e.g. pipelining
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
- G06F9/3851—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution from multiple instruction streams, e.g. multistreaming
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
- G06F9/3887—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled by a single instruction for multiple data lanes [SIMD]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T17/00—Three dimensional [3D] modelling, e.g. data description of 3D objects
- G06T17/20—Finite element generation, e.g. wire-frame surface description, tesselation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T2210/00—Indexing scheme for image generation or computer graphics
- G06T2210/52—Parallel processing
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- Engineering & Computer Science (AREA)
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- Software Systems (AREA)
- General Engineering & Computer Science (AREA)
- Computer Graphics (AREA)
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- Multimedia (AREA)
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Abstract
【解決手段】 グラフィックプロセッサを通して単一パスでテセレーションを実行するシステム及び方法は、グラフィックプロセッサ内の処理リソースを、異なるテセレーションオペレーションを実行するためのセットへと分割する。頂点データ及びテセレーションパラメータは、メモリに記憶されるのではなく、1つの処理リソースから別の処理リソースへ直接ルーティングされる。それ故、表面パッチ記述がグラフィックプロセッサに与えられ、そしてメモリに中間データを記憶せずに、グラフィックプロセッサを通して単一の非中断パスでテセレーションが完了される。
【選択図】図5A
Description
[0016]図1は、本発明の1つ以上の態様を具現化するように構成されたコンピュータシステム100を示すブロック図である。このコンピュータシステム100は、中央処理ユニット(CPU)102と、メモリブリッジ105を通りバス経路を経て通信するシステムメモリ104とを備えている。メモリブリッジ105は、図1に示すように、CPU102に一体化されてもよい。或いは又、メモリブリッジ105は、従来の装置、例えば、ノースブリッジチップであって、バスを経てCPU102へ接続されてもよい。メモリブリッジ105は、通信経路106(例えば、ハイパートランスポートリンク)を経てI/Oブリッジ107へ接続される。例えば、サウスブリッジチップでもよいI/Oブリッジ107は、1つ以上のユーザ入力装置108(例えば、キーボード、マウス)からユーザ入力を受け取り、そしてその入力を、経路106及びメモリブリッジ105を経てCPU102へ転送する。並列処理サブシステム112がバス又は他の通信経路113(例えば、PCIエクスプレス、アクセラレーテッドグラフィックポート、又はハイパートランスポートリンク)を経てメモリブリッジ105へ結合され、一実施形態では、並列処理サブシステム112は、ディスプレイ装置110(例えば、従来のCRT又はLCDベースのモニタ)へピクセルを配送するグラフィックサブシステムである。システムディスク114もI/Oブリッジ107に接続される。スイッチ116は、I/Oブリッジ107と、他のコンポーネント、例えば、ネットワークアダプタ118及び種々のアドインカード120及び121との間の接続を与える。I/Oブリッジ107には、USB又は他のポートコネクタ、CDドライバ、DVDドライバ、フィルム記録装置、等を含む他のコンポーネント(明確に示されていない)を接続することもできる。図1における種々のコンポーネントを相互接続する通信経路は、任意の適当なプロトコル、例えば、PCI(周辺コンポーネント相互接続)、PCIエクスプレス(PCI−E)、AGP(アクセラレーテッドグラフィックポート)、ハイパートランスポート、或いは他のバス又はポイント対ポイント通信プロトコルを使用して具現化されてもよいし、異なる装置間の接続が、この技術で良く知られたように、異なるプロトコルを使用してもよい。
[0032]図3Aは、本発明の一実施形態による図2の1つのPPU202内のGPC208のブロック図である。各GPC208は、多数のスレッドを並列に実行するように構成することができ、ここで、「スレッド」という語は、入力データの特定のセットに対して実行される特定のプログラムのインスタンスを指す。ある実施形態では、複数の独立したインストラクションユニットを設けずに、多数のスレッドの並列実行をサポートするために、単一インストラクション多データ(SIMD)のインストラクション発行技術が使用される。他の実施形態では、各1つのGPC208内の処理エンジンのセットへインストラクションを発行するように構成された共通のインストラクションユニットを使用して、多数の一般的に同期されるスレッドの並列実行をサポートするために、単一インストラクション多スレッド(SIMT)技術が使用される。全処理エンジンが典型的に同じインストラクションを実行するというSIMD実行形態とは異なり、SIMT実行は、異なるスレッドが、所与のスレッドプログラムを通じて、発散する実行経路を容易にたどることができるようにする。当業者であれば、SIMD処理形態は、SIMT処理形態の機能的サブセットを表すことが理解されよう。
[0045]図4は、本発明の一実施形態により図2のPPU202の1つ以上を具現化のために構成できるグラフィック処理パイプライン400の概念図である。例えば、SMU310の1つは、頂点処理ユニット415、幾何学的処理ユニット425及び断片処理ユニット460の1つ以上のファンクションを実行するように構成できる。データアッセンブラー410、プリミティブアッセンブラー420、ラスタライザ455及びラスタオペレーションユニット465のファンクションも、GPC208内の他の処理エンジン及びそれに対応する区画ユニット215により実行することができる。或いは又、グラフィック処理パイプライン400は、1つ以上のファンクションのための専用処理ユニットを使用して具現化されてもよい。
[0051]単一パスでテセレーションを実行するために、SMU310の第1部分は、テセレーションコントロールシェーダープログラムを実行するように構成され、又、SMU310の第2部分は、テセレーション評価シェーダープログラムを実行するように構成される。SMU310の第1部分は、10個のコントロールポイントで定義されるキュービックトライアングルプリミティブのような表面パッチ記述及び出力グラフィックプリミティブと、詳細レベル値のようなテセレーションパラメータとを受け取る。これらのグラフィックプリミティブ及びテセレーションパラメータは、PPメモリ204に記憶されるのではなく、L1キャッシュ320及びワーク分配クロスバー330を通して1つのSMU310から別のSMU310へルーティングされる。それ故、表面パッチ記述のテセレーションは、中間データをL2ラッチ350又はPPメモリ204に記憶することなく、GPC208を通る単一の非中断パスで完了となる。更に、アプリケーションプログラム又は装置ドライバ103は、表面パッチ記述を与え、テセレーション処理中にGPC208の部分を再構成しない。
Claims (10)
- グラフィックプロセッサを通して単一パスでテセレーションを実行する方法であって、
前記グラフィックプロセッサの処理ユニットの第1セットを構成して、テセレーションコントロールシェーダーを実行して表面パッチを処理すると共に複数の頂点を含むグラフィックプリミティブを生成するステップと、
前記グラフィックプロセッサ内の処理ユニットの第2セットを構成して、テセレーション評価シェーダーを実行して前記複数の頂点の1つを各々処理するステップと、
前記テセレーションコントロールシェーダー及び前記テセレーション評価シェーダーを実行して、前記処理ユニットの第1セット及び前記処理ユニットの第2セットを通る単一パスで前記表面パッチをテセレートし、処理された頂点を生成するステップと、
を備える方法。 - 前記処理ユニットの第1セットにより出力される複数の頂点を前記処理ユニットの第2セットの入力へ分配するステップを更に備えた、請求項1に記載の方法。
- 前記分配するステップは、前記複数の頂点の各々を記憶する位置に対応するインデックスを前記処理ユニットの第1セットから前記処理ユニットの第2セットの入力へルーティングする段階を含む、請求項2に記載の方法。
- 前記テセレーションコントロールシェーダーは、前記表面パッチの各1つに対して一度実行されて、1つの表面パッチに対する詳細レベルパラメータを計算する、請求項1に記載の方法。
- 前記テセレーション評価シェーダーは、前記複数の頂点の各1つに対して一度実行されて、1つの頂点の最終位置及び属性を計算する、請求項1に記載の方法。
- 前記処理ユニットの各1つは、他の処理ユニットとは独立して、前記テセレーションコントロールシェーダー又は前記テセレーション評価シェーダーを実行する、請求項1に記載の方法。
- 単一パスでテセレーションを実行するシステムであって、
グラフィックプロセッサを備え、該グラフィックプロセッサは、
テセレーションコントロールシェーダーを実行して表面パッチを処理すると共に複数の頂点を含むグラフィックプリミティブを生成するように構成された処理ユニットの第1セットと、
テセレーション評価シェーダーを実行して前記複数の頂点の1つを各々処理するように構成された処理ユニットの第2セットと、
前記処理ユニットの第1セット及び前記処理ユニットの第2セットに結合され、前記処理ユニットの第1セットにより出力される複数の頂点を前記処理ユニットの第2セットの入力に与えるように構成されたクロスバー相互接続部と、
を含むシステム。 - 前記テセレーションコントロールシェーダーは、前記表面パッチの各1つに対して一度実行されて、1つの表面パッチに対する詳細レベルパラメータを計算する、請求項7に記載のシステム。
- 前記テセレーション評価シェーダーは、前記複数の頂点の各1つに対して一度実行されて、1つの頂点の最終位置及び属性を計算する、請求項7に記載のシステム。
- 前記処理ユニットは、前記テセレーションコントロールシェーダー又は前記テセレーション評価シェーダーを実行して前記表面パッチを単一パスでテセレートするように構成された、請求項7に記載のシステム。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/240,382 | 2008-09-29 | ||
US12/240,382 US20100079454A1 (en) | 2008-09-29 | 2008-09-29 | Single Pass Tessellation |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010086528A true JP2010086528A (ja) | 2010-04-15 |
JP5303787B2 JP5303787B2 (ja) | 2013-10-02 |
Family
ID=41171988
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009201950A Active JP5303787B2 (ja) | 2008-09-29 | 2009-09-01 | 単一パステセレーション |
Country Status (7)
Country | Link |
---|---|
US (1) | US20100079454A1 (ja) |
JP (1) | JP5303787B2 (ja) |
KR (1) | KR101091374B1 (ja) |
CN (1) | CN101714247B (ja) |
DE (1) | DE102009039231B4 (ja) |
GB (1) | GB2463763B (ja) |
TW (1) | TWI417806B (ja) |
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- 2009-08-28 DE DE102009039231.9A patent/DE102009039231B4/de active Active
- 2009-09-01 JP JP2009201950A patent/JP5303787B2/ja active Active
- 2009-09-18 TW TW098131568A patent/TWI417806B/zh active
- 2009-09-21 KR KR1020090089198A patent/KR101091374B1/ko active IP Right Grant
- 2009-09-29 CN CN2009101774583A patent/CN101714247B/zh active Active
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US10559123B2 (en) | 2012-04-04 | 2020-02-11 | Qualcomm Incorporated | Patched shading in graphics processing |
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US11769294B2 (en) | 2012-04-04 | 2023-09-26 | Qualcomm Incorporated | Patched shading in graphics processing |
Also Published As
Publication number | Publication date |
---|---|
US20100079454A1 (en) | 2010-04-01 |
JP5303787B2 (ja) | 2013-10-02 |
DE102009039231A1 (de) | 2010-04-29 |
KR101091374B1 (ko) | 2011-12-07 |
GB2463763B (en) | 2011-03-02 |
TW201019262A (en) | 2010-05-16 |
DE102009039231B4 (de) | 2020-06-25 |
KR20100036183A (ko) | 2010-04-07 |
CN101714247B (zh) | 2012-06-20 |
GB0914951D0 (en) | 2009-09-30 |
GB2463763A (en) | 2010-03-31 |
CN101714247A (zh) | 2010-05-26 |
TWI417806B (zh) | 2013-12-01 |
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Legal Events
Date | Code | Title | Description |
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A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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A601 | Written request for extension of time |
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R150 | Certificate of patent or registration of utility model |
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