JP5127815B2 - Cpuトラフィックを特殊とマークすることによるデッドロックの回避 - Google Patents
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- 238000012545 processing Methods 0.000 claims description 153
- 238000000034 method Methods 0.000 claims description 27
- 239000000872 buffer Substances 0.000 claims description 15
- 238000007726 management method Methods 0.000 claims description 6
- 230000004044 response Effects 0.000 claims description 6
- 238000006243 chemical reaction Methods 0.000 claims 2
- 238000004148 unit process Methods 0.000 claims 1
- 238000004891 communication Methods 0.000 description 15
- 238000005192 partition Methods 0.000 description 12
- 238000007906 compression Methods 0.000 description 10
- 230000006835 compression Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 230000006870 function Effects 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 6
- 230000006837 decompression Effects 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 238000013519 translation Methods 0.000 description 5
- 238000013507 mapping Methods 0.000 description 4
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 230000008685 targeting Effects 0.000 description 3
- 238000001914 filtration Methods 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- 238000009877 rendering Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 238000012884 algebraic function Methods 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 238000013144 data compression Methods 0.000 description 1
- 238000013501 data transformation Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 239000012634 fragment Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 238000005293 physical law Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000011144 upstream manufacturing Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
- G06F13/376—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a contention resolving method, e.g. collision detection, collision avoidance
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/1652—Handling requests for interconnection or transfer for access to memory bus based on arbitration in a multiprocessor architecture
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/1652—Handling requests for interconnection or transfer for access to memory bus based on arbitration in a multiprocessor architecture
- G06F13/1663—Access to shared memory
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
- G06F13/4031—Coupling between buses using bus bridges with arbitration
- G06F13/4036—Coupling between buses using bus bridges with arbitration and deadlock prevention
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3877—Concurrent instruction execution, e.g. pipeline or look ahead using a slave processor, e.g. coprocessor
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- Engineering & Computer Science (AREA)
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- Memory System Of A Hierarchy Structure (AREA)
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- Debugging And Monitoring (AREA)
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Description
[0020]図1は、本発明の1つ以上の態様を具現化するように構成されたコンピュータシステム100を示すブロック図である。このコンピュータシステム100は、中央処理ユニット(CPU)102と、メモリブリッジ105を通るバス経路を経て通信するシステムメモリ104とを備えている。メモリブリッジ105は、図1に示すようにCPU102に一体化されてもよい。或いはまた、メモリブリッジ105は、バスを経てCPU102に接続される、例えば、ノースブリッジチップのような従来の装置でもよい。メモリブリッジ105は、通信経路106(例えば、ハイパートランスポートリンク)を経てI/O(入力/出力)ブリッジ107へ接続される。例えば、サウスブリッジチップでよいI/Oブリッジ107は、1つ以上のユーザ入力装置108(例えば、キーボード、マウス)からユーザ入力を受け取り、そしてその入力を、経路106及びメモリブリッジ105を経てCPU102へ転送する。パラレル処理サブシステム112がバス又は他の通信経路113(例えば、PCIエクスプレス、アクセラレーテッドグラフィックポート、又はハイパートランスポートリンク)を経てメモリブリッジ105へ結合され、一実施形態では、パラレル処理サブシステム112は、ディスプレイ装置110(例えば、従来のCRT又はLCDベースのモニタ)へピクセルを配送するグラフィックサブシステムである。システムディスク114もI/Oブリッジ107に接続される。スイッチ116は、I/Oブリッジ107と、他のコンポーネント、例えば、ネットワークアダプタ118及び種々のアドインカード120及び121との間の接続を与える。I/Oブリッジ107には、USB又は他のポートコネクタ、CDドライブ、DVDドライブ、フィルム記録装置、等を含む他のコンポーネント(明確に示されていない)を接続することもできる。図1における種々のコンポーネントを相互接続する通信経路は、任意の適当なプロトコル、例えば、PCI(周辺コンポーネント相互接続)、PCIエクスプレス(PCI−E)、AGP(アクセラレーテッドグラフィックポート)、ハイパートランスポート、或いは他のバス又はポイント対ポイント通信プロトコル(1つ又は複数)を使用して具現化されてもよいし、異なる装置間の接続が、この技術で良く知られたように、異なるプロトコルを使用してもよい。
[0037]図3Aは、本発明の一実施形態による図2の1つのPPU202内のGPC208のブロック図である。各GPC208は、多数のスレッドをパラレルに実行するように構成することができ、ここで、「スレッド」という語は、入力データの特定のセットに対して実行される特定のプログラムのインスタンスを指す。ある実施形態では、複数の独立したインストラクションユニットを設けずに、多数のスレッドのパラレル実行をサポートするために、単一インストラクション多データ(SIMD)のインストラクション発行技術が使用される。他の実施形態では、各1つのGPC208内の処理エンジンのセットへインストラクションを発行するように構成された共通のインストラクションユニットを使用して、多数の一般的に同期されるスレッドのパラレル実行をサポートするために、単一インストラクション多スレッド(SIMT)技術が使用される。全処理エンジンが典型的に同じインストラクションを実行するSIMD実行形態とは異なり、SIMT実行は、異なるスレッドが、所与のスレッドプログラムを通じて、発散する実行経路を容易にたどることができるようにする。当業者であれば、SIMD処理形態は、SIMT処理形態の機能的サブセットを表すことが理解されよう。
各SPM310は、ロード及び記憶オペレーションを遂行するのに使用される対応L1キャッシュ320内のスペースを使用する。また、各SPM310は、全てのGPC208間に共有されてスレッド間のデータ転送に使用できるパーティションユニット215内のL2キャッシュにもアクセスする。最終的に、SPM310は、例えば、パラレル処理メモリ204及び/又はシステムメモリ104を含むことのできるオフチップ「グローバル」メモリにもアクセスする。グローバルメモリへ書き込まれ及びそこから読み取られるデータを記憶するのに、L2キャッシュを使用することができる。PPU202の外部のメモリをグローバルメモリとして使用できることを理解されたい。
[0049]通信経路113がPCIeバスであるとき、PCIeバスにおける保留中の書き込み要求は、システムメモリ104から返送される読み取り完了がPPサブシステム202に到着するのを妨げる。保留中の書き込み要求を取り扱いできる前にPPサブシステム202により読み取り完了が要求されるときに、デッドロックが発生する。本発明の実施形態は、書き込み要求を送出するのに使用されるバーチャルチャンネル(VC)とは個別のPCIeのVCを通して読み取り完了をルーティングする技術を提供する。従って、読み取り完了がPPサブシステム202に到着することが妨げられず、デッドロックが回避される。
Claims (10)
- 第1処理ユニットと、
第2処理ユニットと、
メモリブリッジと、
システムメモリと、
前記第2処理ユニットを、第1バーチャルチャンネル及び第2バーチャルチャンネルを経て前記第1処理ユニット、前記メモリブリッジ及び前記システムメモリに接続するバスとを備え、
前記第2処理ユニットは、(i)前記第1処理ユニットから前記第1バーチャルチャンネルを経て読み取り要求又は書き込み要求を受け取り、(ii)前記読み取り要求又は前記書き込み要求を処理している間に発生されるデリバティブ読み取り要求を、該読み取り要求又は該書き込み要求が前記第1処理ユニットにより発行されたものであることに基づき特殊とマークし、且つ(iii)特殊とマークされた前記デリバティブ読み取り要求を、前記第2バーチャルチャンネルを経て送出するように構成されたバスインターフェイスユニットを含む、コンピュータシステム。 - 前記第2処理ユニットは、変換ルックアサイドバッファを有するメモリマネージメントユニットを更に含み、このメモリマネージメントユニットは、前記変換ルックアサイドバッファにミスが発生したときに前記デリバティブ読み取り要求を発生する、請求項1に記載のコンピュータシステム。
- 前記第2処理ユニットのためのローカルメモリを更に備え、
前記第2処理ユニットは、キャッシュメモリユニットを通して前記ローカルメモリに接続され、更に、前記キャッシュメモリユニットは、前記デリバティブ読み取り要求を発生する、請求項1に記載のコンピュータシステム。 - 前記キャッシュメモリユニットは、前記読み取り要求又は前記書き込み要求が、前記キャッシュメモリユニットに記憶されていない圧縮状態情報にアクセスするときに、前記デリバティブ読み取り要求を発生する、請求項3に記載のコンピュータシステム。
- 前記キャッシュメモリユニットは、前記読み取り要求又は前記書き込み要求が前記システムメモリの圧縮領域からのデータにアクセスするときに前記デリバティブ読み取り要求を発生する、請求項3に記載のコンピュータシステム。
- 前記第2処理ユニットは、複数のクライアントから読み取り要求又は書き込み要求を受け取り、前記読み取り要求又は前記書き込み要求が前記第1処理ユニットから受け取られた場合に前記読み取り要求又は前記書き込み要求を特殊とマークするように構成されたメモリマネージメントユニットアービターを更に備え、
デリバティブ読み取り要求が、特殊とマークされた前記読み取り要求又は前記書き込み要求に応じて発生されたものである場合に、該デリバティブ読み取り要求を特殊とマークする、
請求項1に記載のコンピュータシステム。 - 前記クライアントの各々は、クライアント識別子を有し、前記メモリマネージメントユニットアービターは、前記読み取り要求又は前記書き込み要求の各々に関連したクライアント識別子を検査するように構成される、請求項6に記載のコンピュータシステム。
- 前記第1処理ユニットは中央処理ユニットであり、前記第2処理ユニットはパラレル処理ユニットである、請求項1に記載のコンピュータシステム。
- 第1処理ユニットと、
第2処理ユニットと、
メモリブリッジと、
システムメモリと、
前記第2処理ユニットを前記第1処理ユニット、前記メモリブリッジ及び前記システムメモリに接続するバスとを有するコンピュータシステムにおいて、前記第2処理ユニットで読み取り要求又は書き込み要求を処理する方法であって、
前記バスの第1バーチャルチャンネルを経て前記第2処理ユニットで読み取り要求又は書き込み要求を受け取るステップと、
前記読み取り要求又は前記書き込み要求に応じた1つ以上のデリバティブ読み取り要求を前記第2処理ユニットにおいて発生するステップと、
該読み取り要求又は該書き込み要求が前記第1処理ユニットにより発行されたものであることに基づき、前記デリバティブ読み取り要求を特殊とマークするステップと
前記バスの第2バーチャルチャンネルを経て、特殊とマークされた前記デリバティブ読み取り要求を前記システムメモリへ送出するステップと、
前記バスの前記第2バーチャルチャンネルを経て前記デリバティブ読み取り要求の完了を受け取るステップと、
受け取られたオリジナルの前記読み取り要求又は前記書き込み要求を完了するステップと、を備える方法。 - 前記読み取り要求又は前記書き込み要求を処理している間で、前記システムメモリの圧縮領域がアクセスされたときに、前記デリバティブ読み取り要求が発生される、請求項9に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/334,394 US8392667B2 (en) | 2008-12-12 | 2008-12-12 | Deadlock avoidance by marking CPU traffic as special |
US12/334,394 | 2008-12-12 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010140480A JP2010140480A (ja) | 2010-06-24 |
JP5127815B2 true JP5127815B2 (ja) | 2013-01-23 |
Family
ID=41572725
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009275656A Active JP5127815B2 (ja) | 2008-12-12 | 2009-12-03 | Cpuトラフィックを特殊とマークすることによるデッドロックの回避 |
Country Status (6)
Country | Link |
---|---|
US (1) | US8392667B2 (ja) |
JP (1) | JP5127815B2 (ja) |
KR (1) | KR101086507B1 (ja) |
CN (2) | CN101901198A (ja) |
DE (1) | DE102009047518B4 (ja) |
GB (1) | GB2466106B (ja) |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2019061631A (ja) * | 2017-09-28 | 2019-04-18 | ルネサスエレクトロニクス株式会社 | 半導体装置、及びメモリアクセス方法 |
CN109343984B (zh) * | 2018-10-19 | 2020-05-19 | 珠海金山网络游戏科技有限公司 | 数据处理方法、系统、计算设备及存储介质 |
KR102588143B1 (ko) | 2018-11-07 | 2023-10-13 | 삼성전자주식회사 | 메모리 컨트롤러를 포함하는 스토리지 장치 및 메모리를 포함하는 전자 시스템을 동작시키는 방법 |
CN111382849B (zh) * | 2018-12-28 | 2022-11-22 | 上海寒武纪信息科技有限公司 | 数据压缩方法、处理器、数据压缩装置及存储介质 |
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-
2008
- 2008-12-12 US US12/334,394 patent/US8392667B2/en active Active
-
2009
- 2009-11-26 GB GB0920727A patent/GB2466106B/en active Active
- 2009-12-03 JP JP2009275656A patent/JP5127815B2/ja active Active
- 2009-12-04 DE DE102009047518.4A patent/DE102009047518B4/de active Active
- 2009-12-11 KR KR1020090123459A patent/KR101086507B1/ko active IP Right Grant
- 2009-12-14 CN CN200910249698XA patent/CN101901198A/zh active Pending
- 2009-12-14 CN CN201510605017.4A patent/CN105302524A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
CN105302524A (zh) | 2016-02-03 |
GB0920727D0 (en) | 2010-01-13 |
JP2010140480A (ja) | 2010-06-24 |
DE102009047518A1 (de) | 2010-07-08 |
KR101086507B1 (ko) | 2011-11-23 |
GB2466106B (en) | 2011-03-30 |
GB2466106A (en) | 2010-06-16 |
US8392667B2 (en) | 2013-03-05 |
KR20100068225A (ko) | 2010-06-22 |
US20100153658A1 (en) | 2010-06-17 |
CN101901198A (zh) | 2010-12-01 |
DE102009047518B4 (de) | 2014-07-03 |
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A61 | First payment of annual fees (during grant procedure) |
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