JP2001147858A - ハイブリッドコヒーレンスプロトコル - Google Patents

Abstract

(57)【要約】 【課題】 キャッシュメモリシステムにおける共用メモ
リアクセスを効率的なものとさせる。 【解決手段】 コンピュータシステムがメモリシステム
を有しており、そのメモリシステムの少なくとも幾らか
は共用メモリとして指定されている。トランズアクショ
ンをベースとしてバスメカニズムがメモリシステムへ結
合しており且つそのトランズアクションセット内に定義
されたキャッシュコヒーレンシィトランズアクションを
有している。キャッシュメモリを有するプロセッサがト
ランズアクションをベースとしたバスメカニズムを介し
てメモリシステムへ結合されている。バスメカニズムへ
結合されているシステムコンポーネントはキャッシュコ
ヒーレンスポリシィを特定する論理を有している。シス
テムコンポーネント内の論理がバスメカニズム上の特定
されたキャッシュポリシィに従ってキャッシュトランズ
アクションを開始させる。プロセッサ内の論理がキャッ
シュトランズアクションによって特定されたキャッシュ
操作を実行することによって開始されたキャッシュトラ
ンズアクションに応答する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、大略、マイクロプ
ロセッサシステムに関するものであって、更に詳細に
は、キャッシュサポートを具備するマイクロプロセッサ
システムにおいてキャッシュコヒーレンスを与えるシス
テム、方法及びメカニズムに関するものである。

【０００２】

【従来の技術】マイクロプロセッサはコンピュータプロ
グラムによって特定される命令にしたがってデータを処
理する。従来のシステムにおける命令及びデータは、メ
モリバスによってプロセッサへ結合されているメインメ
モリ内に格納される。命令を実行するためのプロセッサ
の能力は、典型的に、プロセッサへ命令及びデータを供
給するメモリサブシステムの能力をはるかにしのいでい
る。本明細書において使用するように、「マイクロプロ
セッサ」及び「プロセッサ」と言う用語は、完全命令セ
ットコンピュータ（ＣＩＳＣ）、減少命令セットコンピ
ュータ（ＲＩＳＣ）及びそれらのハイブリッドを包含し
ている。

【０００３】殆どのプロセッサはメモリアクセスを高速
化するためにキャッシュメモリシステムを使用してい
る。キャッシュメモリは同一のデータ及び命令に対する
後のアクセスを高速化させるために設計された最近アク
セスされたデータ及び命令を保持している１つ又はそれ
以上のレベルの専用の高速メモリを有している。キャッ
シュ技術は、プログラムが同一の命令及びデータをしば
しば再使用するという前提に基づいている。又、命令及
びデータは「空間的局所性」と呼ばれる傾向を示し、そ
れは将来使用されるべき命令及びデータは最近使用され
た命令及びデータとメモリの同一の領域に位置されてい
る傾向があることを意味している。データがメインシス
テムメモリから読取られると、メインメモリ内の関連す
る位置に対するインデックスと共に、そのコピーがキャ
ッシュメモリ内に保存される。キャッシュエントリは、
特に要求されたデータばかりでなく、特に要求されたデ
ータの周りのデータも包含していることが多々ある。

【０００４】キャッシュはその後のデータに対する要求
をモニタして、必要とされる情報が既にキャッシュ内に
格納されているか否かを判別する。データがキャッシュ
内に格納されている場合には、そのデータはすぐさまプ
ロセッサへ送られ、一方メインメモリから情報をフェッ
チするための試みはアボートされる（即ち開始されるこ
とはない）。一方、そのデータが以前にキャッシュ内に
格納されていない場合には、それはメインメモリから直
接的にフェッチされ且つ将来のアクセスに備えてキャッ
シュ内に保存される。

【０００５】マイクロプロセッサの性能はキャッシュメ
モリの使用によって著しく向上される。キャッシュメモ
リはメインメモリよりもより低い待ち時間を有するメモ
リ装置を有している。特に、１つ又はそれ以上のレベル
のオンチップキャッシュメモリは特に低い待ち時間の格
納動作を与える。オンチップキャッシュメモリは単に１
つ又は２つのクロックサイクルの待ち時間を有するメモ
リ構造及び装置で実現することが可能である。キャッシ
ュメモリ、特にオンチップキャッシュメモリは、高速で
マイクロプロセッサによってアクセスされるのに特に適
している。

【０００６】キャッシュサブシステムに対する１つのタ
スクはキャッシュコヒーレンスを維持することである。
キャッシュコヒーレンスとは、キャッシュメモリの内容
がメインメモリにおける対応する位置と一貫性を有する
ことを確保することのタスクのことを意味している。マ
イクロプロセッサのみがメインメモリへアクセスするこ
とが可能である場合には、キャッシュコヒーレンスは比
較的簡単なタスクである。然しながら、この制限事項は
メインメモリへの全てのアクセスをマイクロプロセッサ
を介して経路付けさせることを強制させる。グラフィッ
クモジュール、マルチメディアモジュール、ネットワー
クインターフェースモジュール等の多くの装置は効率的
な動作のためにシステムメモリを使用することが可能で
ある。然しながら、これらのモジュールがシステムメモ
リを使用するためにプロセッサと結合されねばならない
場合には、全体的な性能は低下する。

【０００７】プロセッサの使用をより効率的なものとさ
せるために、多くのシステムではマイクロプロセッサ以
外のモジュール及び周辺機器が直接的にメインメモリへ
アクセスすることを可能としている。典型的なコンピュ
ータシステムアーキテクチャにおけるシステムバスは、
マイクロプロセッサ及びダイレクトメモリアクセス（Ｄ
ＭＡ）制御器へ結合する。該バスへ結合されるその他の
モジュール及び周辺機器はＤＭＡ制御器を使用してマイ
クロプロセッサへ結び付けられることなしにメインメモ
リへアクセスすることが可能である。このことは共用メ
モリシステムと呼称される。何故ならば、メインメモリ
の全部又は一部が、メモリへアクセスすることが可能な
マイクロプロセッサを包含する多様な装置の間で共用さ
れるからである。

【０００８】共用メモリシステムはキャッシュコヒーレ
ンスタスクを著しく複雑なものとさせる。ＤＭＡ装置は
直接的にメインメモリへアクセスするが、通常、直接的
にキャッシュメモリへアクセスするものではない。ＤＭ
Ａ装置が正しいデータを得ることを確保するために、Ｄ
ＭＡ装置によってアクセスされている共用メモリ位置の
内容がマイクロプロセッサによって使用されているその
位置のキャッシュされたコピーにおいて変化されていな
いものであることを検証するための手段がこうじられな
ければならない。更に、このコヒーレンスチェックによ
って課される待ち時間は、キャッシュ動作又はダイレク
トメモリアクセスのいずれかの利点をしのぐようなもの
であってはならない。

【０００９】１つの解決方法は、メインメモリをキャッ
シュ可能な部分とキャッシュ不可能な部分とに区画化す
ることである。ＤＭＡ装置はメモリのキャッシュ不可能
な部分のみを使用することに制限される。このように、
ＤＭＡ装置はキャッシュの内容と無関係なものとさせる
ことが可能である。然しながら、キャッシュ不可能な部
分に格納されているデータについては、キャッシュ技術
の全ての利点が失われることとなる。

【００１０】別の解決方法は、ＤＭＡ制御器又はシステ
ムバスへ結合されているその他のハードウエアが共用メ
モリへのアクセスが許可される前にキャッシュを「スヌ
ープ」即ち偵察することを可能とさせることである。こ
のことの１つの例はペリフェラルコンポーネントインタ
ーコネクト（ＰＣＩ）バス内に存在しており、それはＰ
ＣＩブリッジ装置がＤＭＡ装置トランズアクションの一
部として自動的にＣＰＵキャッシュをスヌープすること
を可能とする。このことは共用メモリをキャッシュさせ
ることを可能とするが、全てのＤＭＡトランズアクショ
ンに対して待ち時間を付加する。全てのＤＭＡトランズ
アクションが行われる単一のシステムバスを有するシス
テムはスヌーププロトコルを効率的に実現することが可
能である。何故ならば、単一バスシステムはいずれかの
装置が全てのその他の装置に対して信号を迅速に且つ効
率的にブロードキャスト即ち同報通信し共用メモリアク
セスが発生していることを表示することを可能とさせる
からである。

【００１１】然しながら、システムコンポーネントを相
互接続するための堅牢で複雑でマルチパス通信サブシス
テムを有するシステムに対する要求が益々高まってい
る。複雑な通信ネットワークはより大きな拡張の可能性
及びカスタム化を可能とさせる。更に、このようなシス
テムは既存の証明されたサブシステム及びモジュール設
計（しばしば、知的所有権即ち「ＩＰ」と呼ばれる）を
再使用することを可能とさせる。複数個の独立した経路
を可能とするより複雑なバスネットワークを有するシス
テムにおいては、ネットワークブロードキャストは遅い
場合があり、従来のスヌーププロトコルを非現実的なも
のとさせる。

【００１２】より複雑なネットワークに対して使用され
ている別の解決方法は、キャッシュステータス情報を保
持するために中央に集中させるか又は分散させたディレ
クトリィ構造を使用するものである。これらは、例え
ば、マルチプロセッサアーキテクチャにおいて見られ
る。共用メモリへアクセスするいずれかの装置は、最初
に、ディレクトリィへアクセスしてターゲットメモリア
ドレスが現在キャッシュされているか否かを判別する。
そのアドレスがキャッシュされていない場合には、共用
メモリ位置に対する直接的なアクセスが行われる。その
アドレスがキャッシュされている場合には、直接的なア
ドレスが完了する前にキャッシュされたデータがメイン
メモリへ書き戻される。ディレクトリィをベースとした
解決方法はスヌープ操作よりも高速であるが、ディレク
トリィ構造をサポートするために、各ＤＭＡアクセス及
びハードウエアオーバーヘッドに対して待ち時間を付加
させることとなる。

【００１３】

【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、キャッシュメモリシステムにおいて効率的
な共用メモリアクセスを可能とするシステム、方法及び
メカニズムを提供することを目的とする。本発明の別の
目的とするところは、複雑でマルチパスのシステムバス
を有するシステムにおいてキャッシュコヒーレンスを実
行するメカニズムを提供することである。

【００１４】

【課題を解決するための手段】本発明はメモリの少なく
とも幾らかが共用メモリとして指定されているメモリシ
ステムを有するコンピュータシステムを提供している。
トランズアクションをベースとしたバスメカニズムがメ
モリシステムへ結合しており且つそのトランズアクショ
ンセット内に定義されたキャッシュコヒーレンストラン
ズアクションを有している。キャッシュメモリを有する
プロセッサがトランズアクションをベースとしたバスメ
カニズムを介してメモリシステムへ結合している。バス
メカニズムへ結合されているシステムコンポーネントは
キャッシュコヒーレンスポリシィを特定する論理を有し
ている。システムコンポーネント内の論理はバスメカニ
ズムに関して特定されたキャッシュポリシィに従ってキ
ャッシュトランズアクションを開始させる。プロセッサ
内の論理が、キャッシュトランズアクションによって特
定されたキャッシュ操作を実行することによって、開始
されたトランズアクションに応答する。

【００１５】

【発明の実施の形態】本発明の好適実施例は、単一の集
積回路で１個のチップ上のシステムとして、又は異なる
レベルの集積化での複数個の集積回路チップとして実現
することの可能なシステムを有している。いずれの場合
においても、システムの構成要素は、１つ又はそれ以上
のタイプのバス技術を有することの可能なバスネットワ
ークによって相互接続されている。該バスネットワーク
はバスネットワークを介して通信することの可能な複数
個のトランズアクションを有するトランズアクションセ
ットを実現する。各トランズアクションは要求／応答対
又は１組の要求／応答対を有している。

【００１６】特定の実現例においては、トランズアクシ
ョンセットはキャッシュトランズアクションプリミティ
ブを有している。バスネットワークに結合されているシ
ステム構成要素のうちの１つは中央処理装置（ＣＰＵ）
である。該ＣＰＵはキャッシュ管理又はメモリ管理ユニ
ットを有しており、それはＣＰＵがメインメモリからの
命令及びデータをキャッシュすることを可能とする。バ
スネットワークへ結合されているモジュール、装置及び
構成要素は、ＣＰＵをしてそれらの代わりにキャッシュ
管理動作を実施させるためにキャッシュトランズアクシ
ョンを使用する。このように、モジュールが直接的にメ
インメモリへアクセスすることを所望する場合には、ダ
イレクトメモリアクセス即ち直接的なメモリアクセスの
前にキャッシュトランズアクションを発行することによ
ってキャッシュコヒーレンシィを確保することが可能で
ある。好適実施例においては、これらのキャッシュトラ
ンズアクションは明示的なコマンドとしてＣＰＵによっ
て解釈される。

【００１７】いずれのシステムも、図１に示したよう
に、データオブジェクト又はメッセージを介して通信を
行うプロセス又はモジュールの集まりとして記述され
る。これらのモジュールはそれらの特性が幾分緩く定義
されている回路の大きな集まりとすることが可能であ
り、且つ寸法及び構成が著しく異なることが可能であ
る。データオブジェクト又はメッセージはシステムを構
成するモジュール間の通信である。システム内のモジュ
ールを実際に接続するためには、システムとコンポーネ
ント（構成要素）モジュールとの間のインターフェース
を定義することが必要である。

【００１８】本発明は図１に示したメディアシステム１
００によって例示される。メディアプロセッサ１００
は、例えば、ビデオ処理用の「セットトップボックス
（ｓｅｔ−ｔｏｐ ｂｏｘ）」、ビデオゲーム制御器、
デジタルビデオディスク（ＤＶＤ）再生器等を有してい
る。基本的には、システム１００は高処理能力マルチメ
ディア適用をターゲットとした特定目的データ処理シス
テムである。本発明の特徴は高速バス１０２、ペリフェ
ラルバス１０４、メモリバス１０６を介して受取られた
データを通信し且つ処理すべく動作するプロセッサ１０
１において実現されている。

【００１９】ビデオ制御器１０５はシステム１０２から
デジタルデータを受取り且つ外部ビデオモニタ、テレビ
受像器等の上に情報を表示するためのビデオ信号を発生
する。発生されたビデオ信号はアナログ又はデジタルと
することが可能である。オプションとして、ビデオ制御
器は外部装置からもアナログ及び／又はデジタルビデオ
信号を受取ることが可能である。オーディオ制御器１０
７はビデオ制御器１０５と類似した態様で動作するが、
それはビデオではなくオーディオ情報を制御するという
点が異なっている。ネットワークカードＩ／Ｏ制御器１
０９はデジタル情報を通信するための従来のネットワー
ク、ＩＳＤＮ接続、モデム等とすることが可能である。
高速バス１０２へ結合されている大容量記憶装置１１１
は磁気ディスク、テープ駆動装置、ＣＤ−ＲＯＭ、ＤＶ
Ｄ、ランダムアクセスメモリからなるバンク等を有する
ことが可能である。多様なランダムアクセス及びリード
オンリメモリ技術を使用することが可能であり且つ本発
明の目的のためには均等なものである。大容量記憶装置
１１１はコンピュータプログラム及びデータをその中に
記憶することが可能である。

【００２０】特定の実施例においては、高速バス１０２
はペリフェラルコンポーネントインターコネクト（ＰＣ
Ｉ）業界標準バスとして実現される。業界標準バスを使
用することの利点は、制御器１０５，１０７，１０９，
１１１等の多様な拡張ユニットが容易に入手可能である
という点である。ＰＣＩバス１０２はスヌーププロトコ
ルを使用するダイレクトメモリアクセスコンポーネント
をサポートする。

【００２１】ペリフェラル即ち周辺装置１１３は高速バ
ス１０２によって与えられるものよりもより低い帯域幅
の通信を必要とする多様な汎用のＩ／Ｏ装置を包含して
いる。典型的なＩ／Ｏ装置は、例えばゲームプログラム
カートリッジ等のリードオンリメモリ（ＲＯＭ）装置、
例えばマウス又はジョイスティック、キーボード等のシ
リアル入力装置を包含している。プロセッサ１０１は対
応するシリアルポート、パラレルポート、プリンタポー
ト、ペリフェラル１１３と通信するための外部タイマポ
ートを包含している。更に、プロセッサ１０１と集積化
されている例えばＢＩＯＳ ＲＯＭ等のオンボードＲＯ
Ｍとの通信をサポートするためのポートを設けることが
可能である。外部メモリ１０３は、典型的には、プロセ
ッサ１０１に対する作業用の格納部（記憶部）を提供す
るために必要とされ且つプロセッサ１０１に対してアク
セス可能な態様でデジタルデータを格納することが可能
なダイナミック又はスタティックＲＡＭ、ＲＯＭ、同期
型ＤＲＡＭ、又はその他の多様な等価な装置を使用して
実現することが可能である。

【００２２】プロセッサ１０１は図２の機能図において
より詳細に示してある。データ処理システムにおける１
つのモジュールは中央処理装置（ＣＰＵ）コア２０１で
ある。ＣＰＵコア２０１は、実行資源（例えば、演算論
理ユニット、レジスタ、制御論理）及びキャッシュメモ
リを包含している。これらの機能ユニットについては後
により詳細に説明するが、メモリから命令およびデータ
をフェッチし、フェッチした命令を予備処理し、実行さ
れるべき命令をスケジュールし、命令を実行し、メモリ
トランズアクションを管理し、且つ外部回路及び装置と
インターフェースする機能を実施する。

【００２３】ＣＰＵコア２０１はシステムバス２０２を
介して図２に示したその他のコンポーネント（構成要
素）と通信を行う。好適実施例においては、システムバ
ス２０２はパケット技術を使用した高速のネットワーク
バスであって、ここでは「スーパーハイウェイ」と呼称
する。バス２０２は多様なシステムコンポーネントを結
合している。特に重要なコンポーネントは、例えば外部
メモリインターフェースユニット２０３、ＰＣＩブリッ
ジ２０７、ペリフェラルバス２０４等の外部ハードウエ
アとのインターフェースを実現するコンポーネントであ
る。バス２０２へ結合されている各コンポーネントはト
ランズアクションパケット内のアドレスによって特定さ
れてバス２０２上のトランズアクションパケットのター
ゲットとなることが可能である。

【００２４】外部メモリインターフェース２０３はシス
テムバス２０２と外部メインメモリサブシステム１０３
（図１に示してある）との間のインターフェースとを与
える。外部メモリインターフェースはシステムバス２０
２へのポート及びＤＲＡＭ制御器を有している。本発明
の重要な特徴は、外部メモリインターフェース２０３を
介してアクセスされるメモリがシステムバス２０２から
見た場合にコヒーレンス即ち一貫性のあるものであると
言うことである。全ての要求はＥＭＩユニット２０３に
よってこれらの要求の受取られた順番で外部メモリイン
ターフェース２０３上において逐次的に処理される。然
しながら、対応するストア応答パケットは、書込動作が
ＤＲＡＭに対して実際に完了するまでシステムバス２０
２上の開始したものへ帰還されることはない。同一のア
ドレスに対する全ての要求はＤＲＡＭインターフェース
上で順番で処理されるので（何故ならば、それらはスー
パーハイウェイインターフェースから受取られるの
で）、メモリのコヒーレンス即ち一貫性が達成される。

【００２５】図２に示したシステムにおける相互接続の
構成はその特定の目的のために各相互接続を最適化する
原理によって案内される。バスシステム２０２の相互接
続は幾つかの異なるタイプのサブシステムの一体化を容
易なものとさせる。それは、厳しいメモリ待ち時間／帯
域幅条件を有する密接して結合されたサブシステムに対
して使用される。ペリフェラルサブシステム２０４はイ
ンターフェースポート２１３を介して図１を参照して表
されるタイプのハードウエアの容易な集積化を可能とさ
せるバススタンダードをサポートする。ＰＣＩブリッジ
２０７はペリフェラルポート２０４を介して使用可能な
ものよりもより高い性能を要求する多様なＰＣＩ標準装
置を使用して拡張をサポートする標準インターフェース
を提供する。システムバス２０２は、システム１０１の
他のコンポーネントを変化させることなしに、アプリケ
ーションモジュールの迅速な集積化をサポートする拡張
ポートに合わせることが可能である。

【００２６】注意すべきことであるが、本発明のシステ
ムにおいては、ＰＣＩブリッジ２０７はＣＰＵ２０１へ
直接的に結合されておらず、従ってＰＣＩ標準によって
特定される従来の態様でスヌープ動作をサポートするこ
とは不可能である。その代わりに、システムバス２０２
は例えばＰＣＩブリッジ２０７からのキャッシュコマン
ドをバス２０２のトランズアクションセット内のキャッ
シュトランズアクション上にマッピングする本発明に基
づくプロトコルを供給する。ＣＰＵ２０１は予測された
キャッシュコマンドを実現することによってキャッシュ
トランズアクションに応答する。

【００２７】図３はスーパーハイウェイ２０２を介して
の通信のための要求パケット３０１と応答パケット３０
３とを有する例示的なトランズアクション３００を示し
ている。パケット３０１及び３０３はパケット・ルータ
ー３０５を介しての１単位のデータ転送を構成してい
る。モジュール３０７と３０９との間の通信は、これら
のモジュールの間でのパケットの交換によって行われ
る。各モジュール３０７及び３０９は一次的なアドレス
に対するパケットルーター３０５が割り当てられるか又
はそれとやりとりを行う。特定の実施例においては、各
アドレスは符号なし整数値であり、それはプロセッサ２
０１の物理的メモリ空間内の１つの位置に対応してい
る。アドレスビットのうちの幾つかは、ディスティネー
ション（宛先）モジュールを表し、且つアドレスビット
のうちの幾つか（「オフセットビット」と呼ばれる）は
そのディスティネーションモジュール内の特定の位置を
表す。物理的アドレスの寸法、ディスティネーションビ
ットの数、オフセットビットの数は特定の具体例の必要
性を満足するために選択され、具体例毎に依存する。

【００２８】パケットルーター３０５はルーチング即ち
経路付けを行うためにディスティネーションビットを使
用する。パケットルーター３０５は受取ったパケットの
ディスティネーションビットを検査し、そのパケットが
経路付けされるべき適宜のポートを決定し、且つそのパ
ケットの特定されたモジュールにたいする経路付けを行
う。パケットルーター３０５は特定のアプリケーション
の必要性を満足させるために、バス、クロスバー、パケ
ットルーチングネットワーク、又は等価なパケット搬送
メカニズムとして実現することが可能である。

【００２９】パケットはトランズアクションのタイプ、
トランズアクションのターゲットアドレス、及び／又は
そのトランズアクションによって必要とされるか又は発
生されるデータ等の情報を表す複数個のフィールドを有
している。各フィールドはそのパケットを特性付けるた
めの多数の可能な値を有している。全てのパケットはど
のモジュールへそのパケットが経路付けされるべきかを
決定するためのパケットルーター３０５によって使用さ
れるディスティネーションフィールドを包含している。
特定の具体例においては、全てのパケットはクラスとタ
イプとを有している。パケットのクラスは要求（リクエ
スト）又は応答（レスポンス）のいずれかである。応答
パケットクラスは通常の応答か又はエラー応答のいずれ
かに分割される。パケットのタイプはそのパケットと関
連するトランズアクションの種類を表す。パケットのク
ラス及びタイプは一体となってパケットオプコード（ｐ
ａｃｋｅｔ ｏｐｃｏｄｅ）を形成する。

【００３０】各パケットはソースモジュールとディステ
ィネーションモジュールとに関連している。ソース（発
生源）はポートを介してバス２０２内のパケットルータ
ー３０５へパケット３０１又は３０３を送り出す。パケ
ットルーター３０５はそのパケットをディスティネーシ
ョンへ接続されているｐポートへ経路付けさせるべく調
整を行う。次いで、ディスティネーションがパケットル
ーターからそのｐポートを介してこのパケットを受取
る。ソースとディスティネーションとが同一のモジュー
ルである可能性がある。更に、パケットが複数個の「セ
ル」に分解される可能性があり、その場合には、パケッ
トの各セルは同一のソース及びディスティネーションモ
ジュール及び同一のパケットタイプを有している。複数
個のセルはディスティネーションにおいて１個のパケッ
トへ結合される。

【００３１】図３における点線によって示される「トラ
ンズアクション」３００は、スーパーハイウェイバス２
０２を使用して１つのモジュールが別のモジュールの状
態へアクセスすることを可能とするパケットの交換であ
る。トランズアクションは要求モジュール３０７（「イ
ニシエータ」（開始体）とも呼ばれる）からの要求パケ
ット３０１を応答モジュール３０９（「ターゲット」と
も呼ばれる）ヘ転送し、次いでその応答モジュール３０
９から要求モジュール３０７へ応答パケット３０３を転
送することを包含している。要求パケット３０１はトラ
ンズアクションを開始させ且つその内容がなされるべき
アクセスを決定する。応答パケット３０３はそのトラン
ズアクションを完了させ且つその内容はアクセスの結果
を表す。応答パケット３０３は、更に、その要求が有効
であったか否かをあらわすことが可能である。応答パケ
ット３０３は、その要求が有効なものであった場合には
通常の応答としてフォーマット化させることが可能であ
り、又はその要求が無効なものであって場合にはエラー
応答としてフォーマット化させることが可能である。

【００３２】好適実施例においては、要求パケットと応
答パケットとの間には１：１の態様が存在している。好
適実施例におけるトランズアクションプロトコルは「ス
プリットフェーズ」である。何故ならば、要求パケット
３０１と応答パケット３０３とは互いに非同期的なもの
だからである。要求はパイプライン化させることが可能
であり、その場合に要求モジュール３０７は、トランズ
アクションに関連する待ち時間をオーバーラップさせる
ために、いずれかの応答パケット３０３を受取る前に、
複数個の要求パケット３０１を発生することが可能であ
る。

【００３３】応答モジュール３０９は受取った順番に要
求を処理し、要求されたアクションがコミットされるま
で応答パケット３０３を発生することはない。このよう
に、ディスティネーションモジュール内部での内部的待
ち時間のほかに、要求パケット３０１が受取られた場合
に、バス２０２へ結合されている全てのモジュールによ
って観察されるように、そのアクセスは完了される。そ
のターゲットモジュールに対するその後に受取られる要
求はそのアクセスの後に動作が行われる。このことはデ
ィスティネーションにおけるアクセスの時間的順番付け
は、対応する応答を待機することによって課すことが可
能であることを保証する。

【００３４】本発明にとって特に重要なパケットタイプ
のうちの１つはキャッシュコヒーレンストランズアクシ
ョンと関連するキャッシュコヒーレンスパケットタイプ
である。キャッシュコヒーレンストランズアクションは
「フラッシュ」及び「パージ」トランズアクションを包
含している。これらは、主に、図２に示したＰＣＩブリ
ッジ２０７等のＤＭＡ型モジュールの集積化をサポート
するために与えられるものであるが、より一般的には、
外部メモリインターフェース２０３を介して与えられる
メインメモリを使用する任意のモジュールをサポートす
るために与えられる。

【００３５】フラッシュトランズアクションはキャッシ
ュからフラッシュ即ち排除されるべき物理的アドレスで
ある単一のオペランドを有している。フラッシュトラン
ズアクションがＣＰＵ２０１内のキャッシュ／ＭＭＵに
よってバス２０２から受取られると、それはキャッシュ
／ＭＭＵをしてキャッシュ内のアドレスをルックアップ
させる。そのルックアップがメインメモリに関して修正
されていないキャッシュラインに対するミス又はヒット
を発生すると、キャッシュ／ＭＭＵはそのルックアップ
直後にフラッシュ要求に対する応答を発行する。そのル
ックアップがメインメモリに関して修正されているキャ
ッシュラインに対するヒットを発生する場合には、キャ
ッシュ制御器は特定されたラインのメインメモリに対す
るライトバックを発生する。このライトバックに続い
て、キャッシュ／ＭＭＵはフラッシュ要求に対する応答
を発行する。いずれの場合においても、キャッシュ／Ｍ
ＭＵによって発生される応答は単一のアクノレッジメン
ト即ち通知であり、それはメインメモリ及びキャッシュ
が首尾一貫したものであることを表すデータを運ぶもの
ではない。

【００３６】パージトランズアクションは、キャッシュ
からパージ即ち消去されるべき物理的アドレスである単
一のオペランドを有している。パージトランズアクショ
ンがＣＰＵ２０１内のキャッシュ／ＭＭＵによってバス
２０２から受取られると、それはキャッシュ／ＭＭＵを
して該キャッシュ内のアドレスをルックアップさせる。
そのルックアップがミスを発生すると、キャッシュ／Ｍ
ＭＵはそのルックアップ直後にパージ要求に対する応答
を発行する。そのルックアップがメインメモリに関して
修正されたキャッシュラインに対するヒットを発生する
場合には、キャッシュ制御器がメインメモリに対する特
定したラインのライトバックを発生する。そのルックア
ップがヒットを発生する場合には、キャッシュラインは
そのラインがメインメモリに関して修正されたか否かに
拘わらずに無効化される。その無効化に続いて、キャッ
シュ／ＭＭＵはパージ要求に対する応答を発行する。い
ずれの場合においても、キャッシュ／ＭＭＵによって発
生された応答は単一なアクノレッジメント即ち通知であ
って、それはメインメモリ及びキャッシュが首尾一貫し
たものであること及び特定されたメモリ位置が最早キャ
ッシュ内において有効なものでないことを表すデータを
運ぶものではない。

【００３７】モジュールによるフラッシュ及びパージの
使用はあるレベルのキャッシュコヒーレンスを与える。
これらの操作は、共用メモリシステムにおけるアドレス
に対するモジュールによる読取操作がそのアドレスに最
後に書込まれた値を受取ることを保証する。そのアクセ
ス時間は、フラッシュがキャッシュ制御器によって受取
られた時間として与えられる。モジュール読取操作は、
アクセス時間以後にシステムメモリの値と一貫性のある
データ値を得ることが保証される。共用メモリ内のアド
レスに対するモジュールによる書込操作の場合には、パ
ージ操作は、書込まれたデータがアクセス時間の後に全
てのメモリユーザによって読取可能であることを保証す
る。アクセス時間はデータキャッシュのパージに続いて
システムメモリに対して書込操作が実施された時間とし
て与えられる。

【００３８】典型的な操作においては、ＰＣＩバス２０
５に結合されているコンポーネントが共用メモリ位置へ
アクセスすることを所望し、ＰＣＩブリッジ２０７に対
してＰＣＩ標準ＤＭＡ信号処理プロトコルを使用してメ
モリ要求をアサート即ち活性化させる。ＣＰＵ２０１は
ＰＣＩ２０５へ直接的に結合されているものではないの
で、この信号処理プロトコルはＣＰＵ２０１によって認
識されることはない。本発明に基づく操作はＰＣＩモジ
ュール２０７を参照して説明するが、共用メモリを使用
することを所望するバス２０２へ結合されている任意の
モジュールが以下に説明するステップを実現することが
可能であることを理解すべきである。

【００３９】ＰＣＩモジュール２０７が共用メモリに対
するコヒーレントな要求を完了することを望む場合に
は、モジュール２０７が図４に概略的に示したステップ
を実行する。ステップ４０１において、該モジュールは
そのメモリ要求を複数個の非キャッシュラインに跨るシ
ステム相互接続要求へ分割する。このように、各要求は
単一のキャッシュラインに影響を与えることが確保さ
れ、且つキャッシュ／ＭＭＵはキャッシュ跨り要求を認
識し且つ実現するために特別の動作を実行することが必
要なものではない。フラッシュ要求及びパージ要求の両
方がパケット化され且つステップ４０３においてＣＰＵ
２０１におけるキャッシュ／ＭＭＵと関連するポートに
対してアドレスされる。次いで、要求モジュールがステ
ップ４０４においてキャッシュ／ＭＭＵからの応答を受
取ることを待機する。

【００４０】共用メモリからの読取操作の場合には、メ
モリインターフェースユニット２０３に対してアドレス
されたパケットにおいてステップ４０５においてロード
要求がなされる。書込操作の場合には、ストア要求パケ
ットがステップ４０７においてメモリインターフェース
ユニット２０３に対してアドレスされる。ステップ４０
９において、外部メモリインターフェースユニットがコ
ヒーレントアクセスの完了を表す応答パケットを発生す
る。

【００４１】このように、本発明はバス２０２の基本ト
ランズアクションセット内に組込まれたキャッシュ制御
命令を提供している。この特徴は、バス２０２に結合さ
れているモジュールがキャッシュ制御を実行し且つ共用
メモリ資源のコヒーレントな即ち一貫性のある使用を確
保することを可能としている。ＣＰＵ２０１のキャッシ
ュ／ＭＭＵにおける対応する論理がキャッシュ制御トラ
ンズアクションに応答して要求モジュールの変わりにキ
ャッシュ制御操作を実行する。

【００４２】要求モジュール（例えば、ＰＣＩブリッジ
２０７）内のコヒーレンシィ論理が、好適には、１つ又
はそれ以上のキャッシュウインドウを特定することが可
能であり且つコヒーレンシィ性能を増加させるためにキ
ャッシュ内の特定の領域に対してのキャッシュポリシィ
の遠隔的特定を行うことを可能とする。このことは、図
５に示した制御レジスタ空間５０１を与えることによっ
て実現され、それはスヌープポリシィ又はモード及びス
ヌーピングに対するアドレス範囲を特定する。ＰＣＩモ
ジュール２０７内のスヌープアドレスレジスタ６０１
（図６に示してある）は１つ又はそれ以上のアドレスを
格納する。スヌープ制御レジスタ５０１及びスヌープア
ドレスレジスタ６０１の両方が異なるスヌープポリシィ
を有する任意の数のキャッシュ領域を特定する任意の数
のラインを有している。各スヌープ制御レジスタは対応
するスヌープアドレスレジスタを有している。

【００４３】特定の実施例においては、２ビットモード
フィールドが、ＰＣＩ要求におけるアドレスがスヌープ
アドレスレジスタ内に格納されているアドレスと比較さ
れるか否か及びどのようにして比較されるかを表す。１
つの例示的なコード化を以下の表１に要約してある。

【００４４】

【表１】

【００４５】レンジフィールドは特定の実施例において
は８個の可能な値を有しており、各値はＰＣＩ要求にお
けるメモリアドレスとレジスタ６０１における格納され
ているスヌープアドレスとの比較期間中にマッチ即ち一
致が発生するアドレスの範囲を表す。基本的には、レン
ジフィールドの各値は格納されているスヌープアドレス
の中で何個のビットがその比較に参加するかを表す。以
下の表には例示的なコード化を要約してある。

【００４６】

【表２】

【００４７】実際のコード化及びレンジの寸法及びイネ
ーブルされる個別的な範囲の数は特定のアプリケーショ
ンの必要性を満足するために選択される設計的事項であ
る。このように、スヌープアドレスレジスタ６０１内に
アドレスを格納することによってキャッシュ区画化を実
現することが可能であり、その区画の寸法はスヌープ制
御レジスタ５０１のレンジフィールド内に格納される値
によって特定される。その区画に対するキャッシュコヒ
ーレンスポリシィは、スヌープ制御レジスタ５０１の対
応するモードフィールド内に値を設定することによって
制御することが可能である。本発明のこの特徴は、ＣＰ
Ｕ２０１内の制御レジスタの処理を必要とすることのな
い態様でキャッシュポリシィの遠隔的特定を行うことを
可能とする。フラッシュ又はパージコマンドが発行され
るか否かはＰＣＩモジュール２０７によって決定され、
且つＣＰＵ２０１内のキャッシュ／ＭＭＵは、単に、応
答して発行されたキャッシュ制御コマンドを実行し且つ
アクノレッジするに過ぎない。

【００４８】上述した特徴を実現するために、ＰＣＩモ
ジュール２０７は、図４に示したステップ４０１の前
に、要求された共用メモリアドレスがスヌープ制御レジ
スタ５０１によって特定された境界内においてスヌープ
アドレスレジスタ６０１内に特定されたアドレスとマッ
チ即ち一致するか否かをチェックするステップを行う。
格納されているアドレスはスヌープが実施されるべきで
あることを表す場合があり、その場合には処理はステッ
プ４０１へ進行する。一方、スヌープが実施されるべき
でない場合には、処理はステップ４０５及び４０７へ進
行する。

【００４９】上述した具体例は、モードフィールドに対
して付加的なビットを付加することによって拡張するこ
とが可能である。例えば、特定の実施例はキャッシュポ
リシィに基づいて最適化を実施することが可能である。
各定義されたスヌープレンジに対して、２つのオプショ
ンの挙動の間で選択を行うために単一のビットを使用す
ることが可能である。例えば、各スヌープレンジは「読
取でのフラッシュ、書込でのパージ」又は「読取では何
もなし、書込でのパージ」のポリシィを割り当てること
が可能である。モードフィールドにおける単一のビット
は各キャッシュ領域に対してポリシィの選択を独立的な
ものとさせることを可能とする。このオプションの特徴
は、不必要なコヒーレンシィトランズアクションの数を
減少させる。特に、ＣＰＵキャッシュポリシィがライト
スルーである場合には、キャッシュ内にダーティデータ
が存在する可能性はなく、従って遠隔的に開始されるフ
ラッシュは冗長的である。最適化はこれらの冗長な操作
を回避することを可能とする。

【００５０】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、本発明はソフトウエアで実現することも可
能である。例えば、充分な複雑性を有するプログラマブ
ルロジック装置、ハードウエアエミュレータ、ソフトウ
エアエミュレータ等がエミューレートされるか又はシミ
ュレートされた順番外マシンにおいて精密なアーキテク
チャのアップデートを実施するために具体化されたコン
ピュータ読取可能なコードを有するコンピュータによっ
て使用可能な媒体を包含するコンピュータプログラム製
品として本発明を実現することが可能である。

【図面の簡単な説明】

【図１】 本発明に基づく装置及びシステムを組込んだ
コンピュータシステムの概略ブロック図。

【図２】 本発明に基づく装置及び方法を組込んだプロ
セッサを示した概略ブロック図。

【図３】 本発明に基づくバストランズアクションを示
した概略図。

【図４】 本発明に基づく共用メモリアクセス操作を示
したフローチャート。

【図５】 本発明に基づく例示的な制御レジスタフォー
マットを示した概略図。

【図６】 本発明に基づく例示的なスヌープアドレスレ
ジスタのフォーマットを示した概略図。

【符号の説明】

１００ メディアプロセッサ １０１ プロセッサ １０２ 高速バス １０４ ぺリフェラルバス １０５ ビデオ制御器 １０６ メモリバス １０７ オーディオ制御器 １０９ ネットワークＩ／Ｏ制御器

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ディー． シミズ アメリカ合衆国， カリフォルニア 94301， パロ アルト， アルマ スト リート 1651 (72)発明者 アンドリュー ジョーンズ イギリス国， ブリストル， レッドラン ド， エッジカンブ ロード ６

Claims (15)

【特許請求の範囲】
1. 【請求項１】 コンピュータシステムにおいて、 メモリの少なくとも幾らかが共用メモリとして指定され
   ているメモリシステム、 前記メモリシステムへ結合されており、そのトランズア
   クションセット内に定義されたキャッシュコヒーレンス
   トランズアクションを有しているトランズアクションを
   ベースとしたバスメカニズム、 キャッシュメモリを具備しており、前記トランズアクシ
   ョンをベースとしたバスメカニズムを介して前記メモリ
   システムへ結合されているプロセッサ、 前記バスメカニズムへ結合されておりキャッシュコヒー
   レンスポリシィを特定する論理を有しているシステムコ
   ンポーネント、 前記バスメカニズムに関する特定されたキャッシュポリ
   シィに従ってキャッシュトランズアクションを開始させ
   る前記システムコンポーネント内の論理、 前記開始したキャッシュトランズアクションに応答し前
   記キャッシュトランズアクションによって特定されたキ
   ャッシュ操作を実行する前記プロセッサ内の論理、を有
   していることを特徴とするコンピュータシステム。
2. 【請求項２】 請求項１において、更に、各区画に対し
   て特定された独立したキャッシュポリシィを具備してい
   る２つ又はそれ以上のキャッシュ区画を定義する前記シ
   ステムコンポーネント内の論理を有していることを特徴
   とするコンピュータシステム。
3. 【請求項３】 請求項１において、更に、前記バスメカ
   ニズム上のシステムコンポーネントに対してアドレスさ
   れている応答を発生する前記プロセッサ内の論理を有し
   ており、前記応答が前記キャッシュ操作の完了を通知す
   ることを特徴とするコンピュータシステム。
4. 【請求項４】 請求項１において、前記キャッシュコヒ
   ーレンスポリシィを特定する論理が、 基準メモリアドレスを保持するエントリを持っている第
   一レジスタ、 前記キャッシュメモリ内の前記基準メモリアドレスを表
   すキャッシュラインに対して特定したキャッシュポリシ
   ィを表す値を保持しているエントリを持っている第二レ
   ジスタ、を有していることを特徴とするコンピュータシ
   ステム。
5. 【請求項５】 請求項４において、前記キャッシュコヒ
   ーレンスポリシィを特定する論理が、更に、前記特定し
   たキャッシュポリシィが適用される前記基準メモリアド
   レスに関するメモリアドレスの範囲を表す値を保持して
   いるエントリを持っている第三レジスタを有しているこ
   とを特徴とするコンピュータシステム。
6. 【請求項６】 請求項２において、前記２つ又はそれ以
   上のキャッシュ区画を定義する論理が、 各エントリが基準メモリアドレスを保持している各定義
   されたキャッシュ区画に対するエントリを持っている第
   一レジスタ、 各キャッシュ区画を構成する前記基準メモリアドレスに
   関するアドレス範囲の寸法を表す値を保持しているエン
   トリを持っている第二レジスタ、を有していることを特
   徴とするコンピュータシステム。
7. 【請求項７】 プロセッサによってアクセス可能なキャ
   ッシュメモリを管理する方法において、 遠隔システムコンポーネントにおけるキャッシュコヒー
   レンスポリシィを特定し、 前記遠隔システムコンポーネントをトランズアクション
   をベースとしたシステムバスを使用して前記プロセッサ
   へ結合させ、 前記遠隔システムコンポーネントを使用して前記特定し
   たコヒーレンスポリシィに従ってキャッシュコヒーレン
   ストランズアクションを開始させ、前記キャッシュコヒ
   ーレンストランズアクションは前記システムバスを介し
   て前記プロセッサへ転送され、 前記開始されたキャッシュコヒーレンストランズアクシ
   ョンに応答して、前記プロセッサをして前記キャッシュ
   コヒーレンストランズアクションによって特定されたキ
   ャッシュコヒーレンス操作を実施させる、ことを特徴と
   する方法。
8. 【請求項８】 請求項７において、更に、各区画に対し
   て特定された独立したキャッシュポリシィを持った２つ
   又はそれ以上のキャッシュ区画を定義することを特徴と
   する方法。
9. 【請求項９】 請求項７において、更に、前記キャッシ
   ュコヒーレンス操作を実施した後に前記プロセッサを使
   用して応答メッセージを発生し、前記応答が前記遠隔シ
   ステムコンポーネントに対してアドレスされていること
   を特徴とする方法。
10. 【請求項１０】 請求項７において、更に、 前記遠隔システムコンポーネント内に基準メモリアドレ
    スを格納し、 前記特定したキャッシュポリシィを表す値を前記遠隔シ
    ステムコンポーネントに格納し、前記値が前記基準メモ
    リアドレスを包含するキャッシュラインに対するキャッ
    シュポリシィを表すものである、ことを特徴とする方
    法。
11. 【請求項１１】 請求項１０において、更に、前記特定
    したキャッシュポリシィが適用される基準メモリに関す
    るアドレスの範囲を表す値を前記遠隔システムコンポー
    ネント内に格納することを特徴とする方法。
12. 【請求項１２】 データプロセッサを介してアクセス可
    能なキャッシュメモリを具備しているコンピュータシス
    テム用のコンポーネントにおいて、 前記データプロセッサと通信するためにシステムバスへ
    結合するインターフェース、 キャッシュコヒーレンスポリシィを特定する論理、 前記バスメカニズム上の前記特定したキャッシュポリシ
    ィに従ってキャッシュトランズアクションを開始させる
    論理、を有していることを特徴とするコンポーネント。
13. 【請求項１３】 請求項１２において、更に、各区画に
    対して特定された独立したキャッシュポリシィを持って
    いる２つ又はそれ以上のキャッシュ区画を定義する論理
    を有していることを特徴とするコンポーネント。
14. 【請求項１４】 請求項１２において、更に、前記キャ
    ッシュコヒーレンスポリシィを特定する論理が、 基準メモリアドレスを保持しているエントリを持ってい
    る第一レジスタ、 前記キャッシュメモリ内の基準メモリアドレスを表すキ
    ャッシュラインに対して前記特定したキャッシュポリシ
    ィを表す値を保持しているエントリを持っている第二レ
    ジスタ、を有していることを特徴とするコンポーネン
    ト。
15. 【請求項１５】 データプロセッサにおいて、 キャッシュメモリ、 システムバスに対するインターフェース、 前記キャッシュメモリに関しキャッシュコヒーレンス操
    作を実現するために前記システムバスを介して受取った
    通信に応答するキャッシュ制御メカニズム、を有してい
    ることを特徴とするデータプロセッサ。