JP2001516089A

JP2001516089A - メモリ属性パレット

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Publication number: JP2001516089A
Application number: JP2000510102A
Authority: JP
Inventors: ハッキング，ランス・イー; ビッグビー，ブライアント・イー; シャヒドザデ，シャーロク; サッカー，シュリーカント・エス
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 1997-08-18
Filing date: 1998-07-21
Publication date: 2001-09-25
Anticipated expiration: 2018-07-21
Also published as: US5946713A; CN1149484C; DE19882617B4; TW501010B; KR100358601B1; WO1999009510A2; JP4312952B2; BR9811952A; GB2343275A; GB0003909D0; BR9811952B1; WO1999009510A3; AU8577298A; CN1276892A; KR20010022983A; HK1027183A1; DE19882617T1; GB2343275B

Abstract

(57)【要約】本発明は、直線メモリ属性が指定されるコンピュータ・システムに関する。物理属性レジスタ内に物理メモリ属性を定義することもできる。メモリ属性パレット（ＭＡＰ）は索引信号を受信し、索引信号に応答して直線メモリ属性を選択する。有効メモリ属性セレクタは選択された直線メモリ属性信号および物理メモリ属性信号があればこれも受信し、それらに応答して有効メモリ属性を表す有効メモリ属性信号を選択する。好ましい実施形態では、直線メモリ属性は１つまたは複数のレジスタにプログラミングによって書き込むことができ、これによって、プログラムまたはＯＳは、現在使用されていないメモリ属性を含めて、メモリ属性を柔軟に選択できる。本発明によって、プログラムは選択したメモリ属性をメモリの特定のセクションに適用でき、それによってコンピュータ・システムはより高いパフォーマンスを提供することができる。

Description

【発明の詳細な説明】

【０００１】（発明の背景）本発明の技術分野本発明は、コンピュータ・システム、特に、メモリの各セクションのメモリ属
性を割り当てるためのメモリ属性パレットを含むコンピュータ・メモリ・システ
ムに関する。

【０００２】従来技術の説明ＩｎｔｅｌＣｏｒｐｏｒａｔｉｏｎによって製造されるＰｅｎｔｉｕｍ（登
録商標）Ｐｒｏプロセッサは、メモリの特定のセクションの効果的なメモリ・タ
イプを設定するために共に使用される２つの対話機構を含む。メモリ・タイプ・
レンジ・レジスタ（ＭＴＲＲ）は物理アドレス範囲のメモリ属性を定義する。ペ
ージ・テーブルによって直線的にアドレス指定されたメモリ・ページにメモリ属
性を動的に割り当てることができる。ＭＴＲＲは通常ＢＩＯＳによって設定され
る特定のアラインメントおよび長さの制約がある静的物理範囲を記述するのに適
しているが、プログラムの直線的にアドレス指定された動的なデータ構造体を記
述することができない。ページ・テーブルによって、メモリ属性をメモリの直線
的にアドレス指定されたページに動的に割り当てることができる。これによって
、メモリ属性を任意のデータ構造体に適用する際のオペレーティング・システム
（ＯＳ）とアプリケーションの柔軟性が与えられる。

【０００３】Ｐｅｎｔｉｕｍ（登録商標）Ｐｒｏプロセッサのページ・テーブルはライト・
スルー（ＷＴ）およびアンキャッシャブル（ＵＣ）を含むすべてのメモリ属性の
サブセットのみを提供する。ページ・ディレクトリおよびページ・テーブル・エ
ントリは、メモリ・タイプを選択する２つのビット、すなわちページ・キャッシ
ュ・ディスエーブル（ＰＣＤ）およびページ・ライト・スルー（ＰＷＴ）を含む
。残りの２つのメモリ・タイプは残りの予約ビットのみを使用して指定できるが
、そうすることで将来新しいメモリ属性を導入することが妨げられるであろう。

【０００４】したがって、柔軟で拡張可能な形で直線的メモリ範囲にページ・テーブル・メ
モリ・タイプの符号化を与える手段が必要である。

【０００５】（発明の要旨）本発明は、メモリ属性索引信号を受信し、メモリ属性索引信号に応答して直線
メモリ属性信号を選択するメモリ属性パレットを有するコンピュータ・システム
を含む。有効メモリ属性セレクタは直線メモリ属性信号を受信し、直線メモリ属
性信号に応答して有効メモリ属性信号を選択する。メモリ管理回路は有効メモリ
属性信号を受信し、有効メモリ属性信号に応答してメモリ管理信号を提供する。
本発明の特定の実施態様は、有効メモリ属性セレクタに物理メモリ属性信号を与
える物理属性レジスタを含むことができ、有効メモリ属性セレクタが直線メモリ
属性信号および物理メモリ属性信号に応答して有効メモリ属性信号を選択する。

【０００６】（好ましい実施形態の詳細な説明）本発明は直線メモリ属性が指定されるコンピュータ・システムに関する。本発
明のいくつかの実施形態では、物理メモリ属性、例えばＭＴＲＲも指定される。
メモリ属性パレット（ＭＡＰ）は索引信号を受信し、索引信号に応答して直線メ
モリ属性を選択する。有効メモリ属性セレクタは選択された直線メモリ属性信号
を受信し、物理属性レジスタから物理メモリ属性信号を受信でき、それに応答し
て、有効メモリ属性を表す有効メモリ属性信号を選択する。本発明の好ましい実
施形態では、直線メモリ属性は１つまたは複数のレジスタに書き込むことができ
る。これによって、プログラムまたはＯＳの作成者は、将来のメモリ属性を含め
て、メモリ属性を柔軟に選択できる。本発明によって、プログラムは選択したメ
モリ属性をメモリの特定のセクションに適用でき、それによってコンピュータ・
システムはより高いパフォーマンスを得ることができる。

【０００７】好ましい実施形態では、メモリ属性パレットはマイクロプロセッサ内にある。
本発明は特定のタイプのマイクロプロセッサに関する使用に限定されない。実際
、本発明は、マイクロプロセッサとメモリの一般に理解されている構造と信号に
関して記述されている。ただし、本発明の特定の実施形態は、ＩｎｔｅｌＣｏ
ｒｐｏｒａｔｉｏｎから発売されているＰｅｎｔｉｕｍ（登録商標）Ｐｒｏマイ
クロプロセッサ内とそれに関係するチップ・セット内で現在使用されている構造
を含む。ただし、本発明はＰｅｎｔｉｕｍ（登録商標）Ｐｒｏマイクロプロセッ
サで使用されている下記の構造および信号に関する使用に限定されない。Ｐｅｎ
ｔｉｕｍ（登録商標）Ｐｒｏマイクロプロセッサの基本構造および信号はＰｅｎ
ｔｉｕｍＰｒｏＦａｍｉｌｙＤｅｖｅｌｏｐｅｒ’ｓＭａｎｕａｌ、Ｖ
ｏｌ．１：Ｓｐｅｃｉｆｉｃａｔｉｏｎ、Ｖｏｌ．２：Ｐｒｏｇｒａｍｍｅｒ’
ｓＲｅｆｅｒｅｎｃｅＭａｎｕａｌ、およびＶｏｌ．３：Ｏｐｅｒａｔｉｎ
ｇＳｙｓｔｅｍＷｒｉｔｅｒ’ｓＭａｎｕａｌ（特にＶｏｌ．３、第１１
章）（ＩｎｔｅｌＣｏｒｐｏｒａｔｉｏｎ、１９９６）に記載されている。本
明細書で使用する「メモリ属性」という用語は、Ｐｅｎｔｉｕｍ（登録商標）Ｐ
ｒｏプロセッサに関する「メモリ・タイプ」と呼ばれるものを含むが、これに限
定されるわけではない。

【０００８】図１を参照すると、コンピュータ・システム１０はマイクロプロセッサとも呼
べるプロセッサ１４を含む。コンピュータ・システム１０は、異なるサイズとプ
ロセッサ１４に関して異なるアクセス速度を有する様々なメモリを含む。メモリ
はメイン・メモリ１６、Ｌ２キャッシュ２０、およびハード・ドライブなどの周
辺装置２２を含む。データは、プロセッサ１４の内部にあるＬ１キャッシュから
読み出し、またそこに書きこむことができる。さらに、コンピュータ・システム
１０は、プロセッサ２６が代表する１つまたは複数の追加のプロセッサを含むこ
とができる。プロセッサ２６はメイン・メモリ１６をプロセッサ１４と共用でき
る。データはプロセッサ・バス２８、ＰＣＩバス３０、バックサイド・バス３４
、およびバス３６を含む様々なバスを介して転送される。メモリ・コントローラ
３８は様々なメモリとプロセッサ１４およびプロセッサ２６（ある場合）との間
のデータの転送を制御する。コンピュータ・システム１０は例にすぎない。本発
明によるコンピュータ・システムはコンピュータ・システム１０のすべての構成
要素（例えば別個のＬ２キャッシュ）を含む必要はない。さらに、メモリ・コン
トローラ３８はルックアサイド、ルックスルー、ライトバック、またはライトス
ルー・キャッシュ構成などの特定の構成に限定されない。

【０００９】図２を参照すると、メモリ属性パレット（ＭＡＰ）５０はメモリ属性索引信号
を受信する。好ましい実施形態では、ＭＡＰは３つのメモリ属性索引信号、すな
わち、導線５４、５６、および５８を通るＰＣＤ、ＰＷＴ、およびＭＡＰ索引信
号を受信する。Ｐｅｎｔｉｕｍ（登録商標）ＰｒｏプロセッサではＰＣＤ（ペー
ジ・キャッシュ・ディスエーブル）およびＰＷＴ（ページ・ライト・スルー）が
採用されている。Ｐｅｎｔｉｕｍ（登録商標）Ｐｒｏプロセッサでは、ＰＣＤお
よびＰＷＴ信号は、制御レジスタＣＲ３のそれぞれフラグ・ビット４および３で
ある。Ｐｅｎｔｉｕｍ（登録商標）Ｐｒｏプロセッサでは、レジスタＣＲ３は、
ＣＲ３レジスタがページ・ディレクトリ・ポインタ・テーブルと呼ばれる、ＣＲ
４物理アドレス拡張（ＰＡＥ）ビットがセットされている時を除き、ページ・デ
ィレクトリ・ベース・アドレス・レジスタと呼ばれる。

【００１０】ＰＣＤおよびＰＷＴビットはページ・ディレクトリ・エントリおよびページ・
テーブル・エントリに供給される。ＭＡＰ索引信号は制御レジスタＣＲ３、ペー
ジ・ディレクトリ・エントリ、およびページ・テーブル・エントリの予約ビット
の位置に供給できる第３の索引信号である。単に例として、ＭＡＰ信号ビットは
小容量（例えば、４Ｋ）のページ・テーブル・エントリ用のビット７、および大
容量（例えば、２Ｍ／４Ｍ）のページをマッピングするページ・ディレクトリ・
エントリ用のビット１２である。ＭＡＰ索引ビットはレジスタＣＲ３、ページ・
ディレクトリ・エントリ、またはページ・ディレクトリ・ポインタ・エントリに
ついては定義されておらず、したがって、ゼロと見なされる。メモリ属性索引信
号がＰＣＤ、ＰＷＴ、およびＭＡＰ信号と呼ばれる必要はなく、ＣＲ３レジスタ
、ページ・ディレクトリ・エントリ、またはページ・テーブル・エントリに関し
て供給される必要もないことは当然である。

【００１１】ＭＡＰ５０内のセレクタ５２は、８つの直線属性レジスタＲ０、Ｒ１、．．．
Ｒ７に分割されるレジスタ６０の最大８つの直線メモリ属性の１つを選択する。
セレクタ５２は、マルチプレクサでもよく、導線５４、５６、および５８を通る
索引信号ＰＣＤ、ＰＷＴ、およびＭＡＰのステートに基づいてレジスタＲ０、Ｒ
１、．．．Ｒ７の１つの内容を導線８２に供給する。（様々な多重化技法のうち
任意の技法を使用できる。）Ｐｅｎｔｉｕｍ（登録商標）Ｐｒｏプロセッサの場
合のように、レジスタ６０は、リング０／ＯＳでＥＣＸレジスタを介してパラメ
ータとして「ｒｄｍｓｒ」（読み出しモデル専用レジスタ）命令および「ｗｒｍ
ｓｒ」（書き込みモデル専用レジスタ）命令に渡されるＭＳＲアドレス０ｘ２７
７であってもよい。したがって、レジスタ６０の内容、またはその一部はプログ
ラムの動作中に変更でき、それによってプログラマは柔軟にメモリ属性を選択で
きる。レジスタ６０はアーキテクチャによって定義することができる。（本発明
の代替実施形態では、小容量レジスタの内容を変更することで、わずか１つまた
は２つの索引信号から多数の属性にアクセスすることができる。）

【００１２】レジスタ６０は６４ビット・リード／ライト・アクセス可能モデル専用レジス
タ（ＭＳＲ）であってよい。あるいは、直線属性レジスタＲ０、Ｒ１、．．．Ｒ
７は異なるアドレスを有し、互いに別個であってもよい。データはバス６２を介
してレジスタ６４からレジスタ６０に書き込むことができる。図２に示すように
、レジスタ６４はＥＣＸレジスタなどのマイクロプロセッサ内部のレジスタでも
よい。あるいは、レジスタ６４はマイクロプロセッサの内部または外部のメモリ
内の位置であってもよい。レジスタ６４は異なるメモリ位置を有するレジスタの
グループを表すことができる。属性データは、レジスタ６４が表すことができる
メモリへのポインタを介してアクセスできる。レジスタ６４とレジスタ６０の間
には図示されていない追加の回路があってもよい。属性データは導線６６、６８
、．．．８０を介してレジスタ６０から読み出すことができる。好ましい実施形
態では、導線６６、６８、．．．８０および８２はＮビット幅である。Ｎは３、
８、またはその他の数である。バス６２および導線６６、６８、．．．８０はま
た適当な読み出しおよび／または書き込み回路を表す。セレクタ５２はレジスタ
６０にいつでもアクセスできるので、レジスタ６０をパレット・レジスタと呼ん
でもよい。レジスタ６４はＭＡＰ５０の外部にあるので、外部レジスタと呼ぶこ
ともできる（プロセッサ１４の外部にあるか否かにかかわらず）。

【００１３】以下にレジスタ６０の例を示す。

【表１】

【００１４】レジスタ６０の例では、ビット０〜７はレジスタＲ０を含み、ビット８〜１５
はレジスタＲ１を含み、．．．、ビット５６〜６３はレジスタＲ７を含む。（こ
の意味では、レジスタ６０は多数のレジスタと考えることもできる。さらに、説
明したように、レジスタは異なるアドレスにあってもよい）メモリ属性０（ＭＡ
Ｐ０）はレジスタ０のメモリ０〜２内にある。ＭＡ０、ＭＡ１、．．．、ＭＡ７
はＭＡＰ５０を介して利用可能なレジスタ６０内に含まれる８つのメモリ属性を
指定する。したがって、ＭＡＰ５０は８エントリ、８ビット幅のプログラマブル
・テーブルである。この例では、Ｒｓｖｄは各ページ属性の最上位ビットで、将
来の拡張のために予約されている。もちろんメモリ属性ＭＡ０、ＭＡ１、．．．
、ＭＡ７を３ビットより多くのビット数、またはそれより少ないビット数で表す
ことも可能である。図２の構造のいくつかの実施例では、メモリ属性は８つより
少なくてもよい。その場合、いくつかの属性はレジスタ６０の複数のエントリに
含めることができる。あるいは、索引信号の一定の組み合わせがアサートされな
いことが予想できる。

【００１５】物理属性レジスタ８４は導線８６上で物理メモリ属性信号を有効メモリ属性セ
レクタ８８に提供する。物理メモリ属性信号は物理メモリ属性を表す。物理属性
レジスタ８４はＭＴＲＲでもよく、物理メモリ属性信号はＭＴＴＲメモリ・タイ
プの信号でもよい。有効メモリ属性セレクタ８８は導線８２上でセレクタ５２か
ら直線メモリ属性信号も受信する。直線メモリ属性信号は直線メモリ属性を表す
。有効メモリ属性セレクタ８８は、メモリ管理回路９０によって受信される有効
メモリ属性信号を導線９２上に生成する処理の規則に従う。メモリ管理回路９０
は、有効メモリ属性信号に応答して、導線９４上でメモリ管理信号を供給する。
図示のように、メモリ管理回路９０はプロセッサ１４内に含まれるが、プロセッ
サの外部にあってもよい。メモリ管理信号は、例えば、下の表１に概要を述べる
メモリ動作を制御するのに使用される。

【００１６】Ｉｎｔｅｌ４８６プロセッサ、Ｐｅｎｔｉｕｍ（登録商標）プロセッサ、Ｐｅ
ｎｔｉｕｍ（登録商標）Ｐｒｏプロセッサを含むＩｎｔｅｌＣｏｒｐｏｒａｔ
ｉｏｎのプロセッサおよびその上で実行される既存のソフトウェアとの互換性は
、例えばリセット時にレジスタ６０に正しい値を書き込むことによって維持でき
る。これらの初期値は以前の既存のページ・テーブル・メモリ・タイプおよびＭ
ＴＲＲとの完全な後方互換性を提供するようにプログラミングできる。さらに、
デフォルト設定はソフトウェアがＭＡＰ５０について定義された予約済みページ
・テーブル・ビットを使用するケースで互換性を提供する。レジスタ６０内で、
ＭＡ０〜ＭＡ７の各々の３ビットは、例えば、本明細書に合わせて下記の表１に
示すように製造される、表２（Ｐｅｎｔｉｕｍ（登録商標）ＰｒｏＦａｍｉｌ
ｙＤｅｖｅｌｏｐｅｒｓＭａｎｕａｌ、ｖｏｌ．３、表１１−５ｐｐ．１１
−１４）プロセッサに示す、Ｐｅｎｔｉｕｍ（登録商標）ＰｒｏプロセッサＭＴ
ＲＲで使用されるのと同じ符号化を有するメモリ属性を指定することができる。

【表２】

【００１７】表１の変更は、下記のように符号化‘０００がＵＣで、符号化‘１１１がＵＣ
−であるという点である。本発明の一実施形態では、符号化‘１１１は変数ＭＴ
ＲＲ（ＶＭＴＲＲＳ）については未定義のままで、一般保護（ＧＰ）違反を生成
する書き込み継続を試みる。ＭＡＰに未定義メモリ・タイプ符号化を書き込もう
とすると、可変ＭＴＲＲのようなＧＰ違反が発生することがある。表１はまた本
発明の一実施形態によるＭＴＲＲメモリ属性およびその特性を示す。

【００１８】下記の表２はＭＡＰ５０への索引付けにＭＡＰ、ＰＣＤ、およびＰＷＴ索引信
号を使用する方法と、リセット後のレジスタ６０の内容である。

【表３】

【００１９】ＷＢ（ライト・バック）およびＷＴ（ライト・スルー）は表１に定義されてい
る。ＵＣ−およびＵＣは表１に定義されたＵＣ（アンキャッシャブル）の例であ
る。ＵＣ−は、ＰＣＤ、ＰＷＴ＝１０の場合に発生する。ＵＣは、ＰＣＤ、ＰＷ
Ｔ＝１１の場合に発生する。下記の表３に示すように、有効メモリ属性セレクタ
８８で、物理属性レジスタ８４からのＷＣはＭＡＰ５０からのＵＣ−より優勢で
ある。これと対照的に、有効メモリ属性セレクタ８８で、ＭＡＰ５０からのＵＣ
は物理属性レジスタ８４からのＷＣより優勢である。

【００２０】好ましい実施形態では、レジスタ６０内の８つのエントリすべてが４Ｋ／２Ｍ
・４Ｍページ・フレームを記述するために利用できる。ＭＡＰ索引ビットはＣＲ
３レジスタ（物理アドレス拡張（ＰＡＥ）がイネーブルの場合のページ・ディレ
クトリ・ポインタ・テーブル）内に定義されておらず、大容量のページを記述し
ていない場合にはページ・ディレクトリ内に定義されていない。これらの場合、
ＰＣＤおよびＰＷＴ索引信号のみを使用してＭＡＰ５０内に索引付けするので、
ＯＳはページ階層のメモリ属性を記述するのにレジスタ６０の最初の４エントリ
のみしか使用できないように制限される。ページ階層の各レベルのＭＡＰ索引方
式の一例を図３に示す。ＭＡＰ索引ビットがゼロ以外の値の場合、予約済みビッ
ト違反はディスエーブルされるが、その他のすべての予約済みビットについては
残っている。これは、モードＡ／Ｂの４Ｋページ、モードＢの４ＭＢページ、お
よびモードＣの４Ｋ・２ＭＢページのそれぞれについてもあてはまる。

【００２１】有効メモリ属性セレクタ８８は、直線メモリ属性および物理メモリ属性に基づ
いて、導線８２に加えるべき有効メモリ属性信号を選択するためにマッピングを
適用する。マッピングの一例を下記の表３に示す。

【表４】

【００２２】表３のマッピングは、レジスタＣＲ０内にキャッシュ・ディスエーブル（ＣＤ
）およびノンライトスルー（ＮＷ）フラグがあれば０に設定されていることを前
提とする。表３の実施形態では、有効メモリ属性は直線メモリ属性がＷＴで物理
メモリ属性がＷＰまたはＷＣの場合に未定義である。有効メモリ属性は直線メモ
リ属性がＷＰで物理メモリ属性がＷＣまたはＷＴの場合にも未定義である。ただ
し、別の実施形態では、有効メモリ属性はそのような場合にも定義できる。ＵＣ
＿ＭＴＲＲはＭＴＲＲから受け取ったＵＣ属性を示し、データがキャッシュに入
れられていないので、プロセッサはキャッシュをスヌープする必要がない。これ
はパフォーマンスの理由から好ましい。ＵＣ＿ＰＡＧＥはページ・テーブルから
受け取ったＵＣ属性を示し、データがページ・エイリアシングからキャッシュに
入れられた可能性があるので、プロセッサはキャッシュを検査する必要がある。
一般に、ノーメンクレチャー「ＸＸ＿ＰＡＧＥ」はページ・テーブルがＭＴＲＲ
より優勢である場合に属性ＸＸがページ・テーブルから受け取ったものであるこ
とを示す。ノーメンクレチャー「ＸＸ＿ＭＴＲＲ」はＭＴＲＲがページ・テーブ
ルより優勢である場合に属性ＸＸがＭＴＲＲから受け取ったものであることを示
す。以下のコメントは表３およびＭｉｃｒｏｓｏｆｔのＯＳで動作するように設
計された本発明の特定の実施形態に適用できる。ＷｉｎｄｏｗｓＮＴ４．０
ｓｅｒｖｉｃｅｐａｃｋ３以前のＭｉｃｒｏｓｏｆｔＯＳ（例えば、ＤＯ
Ｓ、Ｗｉｎｄｏｗｓ３．１、Ｗｉｎｄｏｗｓ９５、初期のＷｉｎｄｏｗｓＮＴ
バージョン用）の場合、プログラムｆａｓｔｖｉｄ．ｅｘｅなどのソフトウェア
は、ＯＳがアンキャッシャブル・メモリにＵＣ−符号化を使用している場合に、
ＯＳに通知することなくＭＴＲＲのメモリ・タイプをＵＣからＷＣに変更できる
。その場合、ＷＣはＵＣよりも優勢である。ＯＳＮＴ４．０ｓｅｒｖｉｃｅ
ｐａｃｋ３は、ページ・テーブル内でＵＣ−ではなくＵＣを使用し、これは
ＭＴＲＲのＷＣよりも優勢である。ＵＣ−およびＵＣは表１に関して前述してい
る。

【００２３】Ｐｅｎｔｉｕｍ（登録商標）ＰｒｏプロセッサでＭＴＲＲをディスエーブルに
したことで、ページ送りのイネーブルならびにＰＣＤおよびＰＷＴ索引ビットの
設定にかかわらず、有効メモリ・タイプのＵＣが採用されることになった。ＭＡ
Ｐイネーブルのプロセッサの場合、この挙動は変更できる。ページ送りおよびＭ
ＴＲＲがディスエーブルされる場合、有効メモリ・タイプはＵＣである。ＭＴＲ
Ｒがディスエーブルされ、ページ送りがイネーブルされる場合、ページ・テーブ
ル／ＭＡＰからの有効メモリ・タイプが使用できる。

【００２４】（追加情報および実施形態）本発明の様々な構造は、当業者に知られている様々な材料および方法のうち任
意のものに従って実施できる。マイクロプロセッサ内には、もちろん図示されて
おらずまたは本明細書に記載されていない多数の構成要素が存在する。２つの図
示された構造の間に中間構造（バッファなどの）または信号が存在することもあ
る。一部の導線は図示のように連続せず、中間構造によって中断していることが
ある。図中のボックスの境界線は例示にすぎない。実際のデバイスはそのような
区画された境界線を含む必要はないであろう。図示の構成要素の相対的なサイズ
は実際の相対的なサイズを示すものではない。

【００２５】「接続された」という用語およびそれに関係する用語は動作的な意味で使用さ
れ、必ずしも直接の接続に限定されるわけではない。本明細書で、ある構成要素
が含まれる「ことがある」、「ことができる」、または「ことが好ましい」と述
べる場合、その特定の構成要素は含まれる必要がない。

【００２６】ＭＡＰ機能はＣＰＵＩＤ命令を使用してＯＳによって検出できる。特に、ＯＳ
はＥＡＸレジスタ内に値１を有するＣＰＵＩＤ命令を実行し、ＥＤＸレジスタの
戻り値のビット１６を検査することでこの機能のサポートを判定することができ
る。ＭＡＰがサポートされている場合、ＯＳはページ属性テーブルのプログラミ
ング用に指定されたモデル専用レジスタを使用し、またページ・テーブル内に以
前予約されていたＭＡＰ索引ビットを使用することができる。

【００２７】ＯＳは、ＭＡＰエントリの変更が、プロセッサ・キャッシュと翻訳ルックアサ
イド・バッファ（ＴＬＢ）の一貫性、例えば、プロセッサ・キャッシュとＴＬＢ
のフラッシュを含む演算の特定のシーケンスを維持するような形で行われること
を保証できる。

【００２８】図２に関して説明した実施形態の代替形態である本発明の実施形態では、メモ
リ属性パレットは索引信号ＰＣＤ、ＰＷＴ、およびＭＡＰの特定のステートに応
答して並列の導線上に単一ビットを生成する。例えば、８つの属性があるとする
と、８本の並列の導線があり、その１つだけが一度にアサートされる。有効メモ
リ属性セレクタは並列の導線を収容し、その上を流れる信号に適当に応答する。

【００２９】ＭＡＰではページ・テーブルに任意のメモリ・タイプが指定でき、したがって
、単一の物理ページを異なるメモリ・タイプの２つの異なる直線ページによって
マッピングすることが可能である。この方法は未定義の結果を招く場合があり、
したがって、推奨できない。特に、ＷＣライトはプロセッサ・キャッシュを検査
する必要がないので、ＷＰページがキャッシュ可能なページにエイリアシングさ
れないことが好ましい。

【００３０】ＭＡＰのコンテキストを切り替えたくないＯＳはすべてのプロセッサ上に同等
のＭＡＰエントリ値を有することができる。

【００３１】ページ・テーブルとしてページ・ディレクトリを使用し、ページ・サイズ拡張
（ＰＳＥ）または物理アドレス拡張（ＰＡＥ）をイネーブルするＯＳは、４ＫＢ
のページ・テーブル・エントリ（ＰＴＥ）についてＭＡＰ索引の使用を注意深く
精査しなければならない。ページ・テーブル・エントリのＭＡＰ索引ビット（ビ
ット７）はページ・サイズを表すので、ＯＳはＰＤＥとしても使用される４Ｋバ
イトのページ・テーブル・エントリ（ＰＴＥ）についてＭＡＰエントリＭＡ０〜
３しか使用することができない。このメモリがＰＴＥとして使用されている場合
にＯＳがＭＡＰエントリＭＡ４〜７にアクセスしようとすれば、このメモリがＰ
ＤＥとしてアクセスされる場合にＰＳビットを誤って設定する可能性がある。

【００３２】ＯＳが、ＭＡＰ内に定義されたページ・テーブル・メモリ・タイプを常に有効
メモリ・タイプにしておきたい場合、デフォルトのＭＴＲＲメモリ・タイプをラ
イトバックに設定し、ＯＳがページ・テーブルの使用によってのみ管理したい領
域をカバーするＭＴＲＲをディスエーブルし、またはすべてのＭＴＲＲをディス
エーブルすることができる。

【００３３】好ましい実施形態ではＭＡＰ５０はそれをサポートするすべてのプロセッサ上
で常にイネーブルにされ、ページ送りがイネーブルにされた場合はいつでも、ま
たすべてのページ送りモード（例えばＰＳＥ、ＰＡＥ）でテーブルのルックアッ
プが常に行われる。

【００３４】ＭＡＰ５０はページ属性テーブルとも呼ばれる。

【００３５】本発明では、直線メモリは直線、論理、および仮想アドレスと呼ばれる内容を
幅広く含むと解釈すべきである。

【００３６】直線メモリ属性信号は一度に１つの直線メモリ属性しか表さず、物理メモリ属
性信号は一度に１つの物理メモリ属性しか表さず、有効メモリ属性信号は一度に
１つの有効メモリ属性しか表さないことが好ましい。あるいは、１つまたは複数
の信号が一度に複数の属性を表すことも可能である。

【００３７】別のＭＡＰの実施形態は優先ビットを含む。この実施形態は試験と将来の属性
の拡張の場合に特に価値がある。ＭＡＰ内の各エントリは、このエントリがＭＴ
ＲＲに常に優先する、またはＭＴＲＲに常に優先されることを可能にする２つの
優先ビットを有する。エントリごとの２ビット優先符号化を表４に示す。

【表５】

【００３８】あるいは、表５に示すように、単一のビットを使用することもできる。

【表６】

【００３９】最後に、ＭＡＰテーブル全体について２つのビットまたは単一ビットが存在で
きる。表４および５の手法は必要ない。ＯＳがＭＡＰ５０を常に優先させたい場
合、ＯＳはＭＴＲＲをディスエーブルすることができる。

【００４０】ＯＳは８つの最も有用なメモリ属性の組み合わせを採用して、すべてのプロセ
ッサでシステム全体についてこれらを使用することができる。ただし、これはプ
ロセスあたり１回変更が可能である。一度にＭＡＰ全体を保存／復元する特別の
１対の命令も可能である。

【００４１】新しいビットＭＡＰ［２］は、可能であればいつでも、ＣＲ３およびページ・
ディレクトリ・ポインタ・テーブル（ＰＤＰＴ）用に定義でき、３つのビットを
使用してＭＡＰ０〜７を索引付けできる。いくつかの実施形態では、予約済みビ
ットがなくビット７が０に定義されている、モードＢまたはモードＣでの４Ｋペ
ージ・ディレクトリの場合を除いて、すべての場合にこれがあてはまる。したが
って、ＯＳはこれらの２つのモードでページ・テーブルを記述する場合を除いて
、８つのＭＡＰエントリをすべて使用してそのページ送り構造を記述することが
できる。

【００４２】レジスタ６０はプロセッサ１４内にある必要はなく、むしろ、例えば、メイン
・メモリ１６内に配置することができる。

【００４３】本発明はすべての現在および将来のメモリ属性をＯＳおよびアプリケーション
が両方共利用可能にする柔軟で、プログラミング可能で、拡張可能な手段を提供
する。本発明はまた、ページ・テーブルとＭＴＲＲにそれぞれ機能をいくらか有
する方法ではなく、単一の機構を介してすべてのメモリ属性を利用可能にするこ
とで、ＯＳの一貫したメモリ属性使用モデルを提供する。

【００４４】本開示の恩恵に浴する当業者は、本発明の範囲を逸脱することなく、前述の説
明および図面のその他の多数の変形形態が可能であることを理解するであろう。
したがって、本発明の範囲を定義するのは本発明の任意の変更を含む首記の請求
の範囲である。

【図面の簡単な説明】

【図１】本発明の一実施形態による例示的なコンピュータ・システムの概略ブロック図
である。

【図２】図１のコンピュータ・システムの例示的なプロセッサの一部の構成要素の概略
ブロック図である。

【図３】本発明の一実施形態によるページング階層のメモリ属性テーブル索引方式を示
す図である。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ) ，ＡＬ，ＡＭ，ＡＴ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＷ (72)発明者シャヒドザデ，シャーロクアメリカ合衆国・97007・オレゴン州・ビーバートン・サウスウエストワックスウィングウエイ・16036 (72)発明者サッカー，シュリーカント・エスアメリカ合衆国・97225・オレゴン州・ポートランド・サウスウエストムーンリッジプレイス・150 Ｆターム(参考） 5B005 MM01 NN25 PP01 RR02

Claims

【特許請求の範囲】

【請求項１】メモリ属性索引信号を受信し、メモリ属性索引信号に応答し
て直線メモリ属性信号を選択するメモリ属性パレットと、直線メモリ属性信号を受信し、直線メモリ属性信号に応答して有効メモリ属性
信号を選択する有効メモリ属性セレクタと、有効メモリ属性信号を受信し、有効メモリ属性信号に応答してメモリ管理信号
を提供するメモリ管理回路とを含むコンピュータ・システム。
【請求項２】有効メモリ属性セレクタに物理属性信号を提供する物理属性
レジスタをさらに含み、有効メモリ属性セレクタが直線メモリ属性信号と物理属
性信号に応答して有効メモリ属性信号を選択する請求項１に記載のシステム。
【請求項３】物理属性レジスタがＭＴＲＲを含む請求項１に記載のシステ
ム。
【請求項４】メモリ属性索引信号がページ・テーブルのエントリから提供
される請求項１に記載のシステム。
【請求項５】メモリ属性パレットが直線メモリ属性信号を記憶するパレッ
ト・レジスタを含む請求項１に記載のシステム。
【請求項６】メモリ属性信号が記憶され、次いでパレット・レジスタに転
送される少なくとも１つの外部レジスタをさらに含み、プログラムとオペレーテ
ィング・システムが少なくとも１つの外部レジスタにアクセスできる請求項５に
記載のシステム。
【請求項７】メイン・メモリからメモリ属性信号を読み出し、メモリ属性
信号をパレット・レジスタに書き込む回路をさらに含む請求項５に記載のシステ
ム。
【請求項８】メモリ属性パレットが有効メモリ属性セレクタに接続された
セレクタを含み、パレット・レジスタとセレクタとの間に幅Ｎの導線が存在する
請求項５に記載のシステム。
【請求項９】システムがメモリ属性パレットと有効メモリ属性セレクタと
を含むマイクロプロセッサを含む請求項１に記載のシステム。
【請求項１０】メモリ管理回路がマイクロプロセッサ内に含まれる請求項
１に記載のシステム。
【請求項１１】システムがパーソナル・コンピュータを含む請求項１に記
載のシステム。
【請求項１２】メモリ管理信号に応答するメモリ・コントローラをさらに
含む請求項１に記載のシステム。
【請求項１３】メモリ属性索引信号を受信し、メモリ属性索引信号に応答
して直線メモリ属性信号を選択するメモリ属性パレットと、有効メモリ属性セレクタに物理属性信号を提供する物理属性レジスタと、直線メモリ属性信号を受信し、直線メモリ属性信号および物理属性信号に応答
して有効メモリ属性信号を選択する有効メモリ属性セレクタと、有効メモリ属性信号を受信し、有効メモリ属性信号に応答してメモリ管理信号
を提供するメモリ管理回路とを含むコンピュータ・システム。
【請求項１４】メモリ属性パレットが直線メモリ属性信号を記憶するパレ
ット・レジスタを含む請求項１３に記載のシステム。
【請求項１５】メモリ属性信号が記憶され、次いでパレット・レジスタに
転送される少なくとも１つの外部レジスタをさらに含み、プログラムとオペレー
ティング・システムが少なくとも１つの外部レジスタにアクセスできる請求項１
４に記載のシステム。
【請求項１６】メイン・メモリからメモリ属性信号を読み出し、メモリ属
性信号をパレット・レジスタに書き込む回路をさらに含む請求項１４に記載のシ
ステム。
【請求項１７】メモリ管理信号に応答するメモリ・コントローラをさらに
含む請求項１３に記載のシステム。
【請求項１８】メモリ属性索引信号を受信し、物理メモリ索引信号に応答
して直線メモリ属性信号を選択するメモリ属性パレットと、有効メモリ属性セレクタに物理属性信号を提供する物理属性レジスタと、直線メモリ属性信号を受信し、直線メモリ属性信号および物理属性信号に応答
して有効メモリ属性信号を選択する有効メモリ属性セレクタとを含むコンピュータ・システム。
【請求項１９】メモリ属性パレットが直線メモリ属性信号を記憶するパレ
ット・レジスタを含み、システムが、メモリ属性信号が記憶され、次いでパレッ
ト・レジスタに転送される少なくとも１つの外部レジスタをさらに含み、プログ
ラムとオペレーティング・システムが少なくとも１つの外部レジスタにアクセス
できる請求項１８に記載のシステム。
【請求項２０】メイン・メモリからメモリ属性信号を読み出し、メモリ属
性信号をパレット・レジスタに書き込む回路をさらに含む請求項１９に記載のシ
ステム。