JP2012507080A - コンピュータシステムにおける割り込み通信技術 - Google Patents
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Abstract
【選択図】図1
Description
Claims (21)
- 少なくとも第1のエージェントから少なくとも第2のエージェントへ割り込み情報を通信するロジックを備え、
前記ロジックは、メモリマップドI/O(MMIO)領域にアクセスすることなく、少なくとも1つの命令により操作される割り込み情報を通信する割り込み制御インタフェースを含む装置。 - 前記割り込み制御インタフェースは、少なくとも1つの未完了の割り込みを示すステータス情報を格納する割り込み制御レジスタ(ICR)を含む請求項1に記載の装置。
- 前記ICRはベクトルフィールドを含む請求項2に記載の装置。
- 前記ICRはモードフィールドを含む請求項3に記載の装置。
- 前記少なくとも1つの命令は、それぞれモデル専用レジスタ(MSR)に対する情報の読み出し処理または書き込み処理に対応する請求項1に記載の装置。
- 前記割り込み制御インタフェースは、拡張プログラム制御割り込みコントローラ(APIC)との間で割り込み情報の交換を行う請求項1に記載の装置。
- 前記割り込み制御インタフェースは、前記APICとの間のレガシー通信および前記APICとの間の非レガシー通信をサポートする請求項6に記載の装置。
- 前記APICは、各々が異なるエージェントに対応している複数のローカルAPICの1つである請求項7に記載の装置。
- メモリマップドI/O(MMIO)ストレージを利用することなく1以上のモデル専用レジスタ(MSR)を含む割り込み制御レジスタ(ICR)を介して割り込みを通信する段階を備え、
前記割り込みを通信する段階は、
第1の汎用レジスタに前記割り込みの対象アドレスを格納する段階と、
第2の汎用レジスタに割り込みモードおよびベクトル情報を格納する段階と、
第3の汎用レジスタにICRオフセットアドレスを格納する段階と、
前記ICRオフセットアドレスに対して前記対象アドレスと前記モードおよびベクトル情報とを書き込む命令を実行する段階とを有する方法。 - 前記割り込みをレガシー技術を利用して通信する場合、レガシーをサポートするプロトコルに従って前記割り込みを通信する段階をさらに備える請求項9に記載の方法。
- 前記レガシーをサポートするプロトコルは、前記ICR用のインタフェースが利用可能になるまで、ステータスビットをポーリングすることを含む請求項10に記載の方法。
- 前記レガシーをサポートするプロトコルはさらに、前記ステータスビットがディアサートされている間、キャッシュされていないMMIO読み出しを実行する請求項11に記載の方法。
- 前記レガシーをサポートするプロトコルはさらに、前記ベクトルおよびモード情報を前記ICR内の対応するフィールドに書き込んでレガシー割り込みの特徴を示すことを含む請求項12に記載の方法。
- 前記ICRの前記モードおよびベクトルのフィールドは、キャッシュされていないMMIO書き込み処理を利用して書き込まれる請求項13に記載の方法。
- 前記レガシーをサポートするプロトコルは、前記割り込みが前記ICRに対応する拡張プログラム制御割り込みコントローラ(APIC)を退出するまで、前記ICRの前記ステータスビットをポーリングすることを含む請求項14に記載の方法。
- 読み出し命令および書き込み命令を少なくとも1つずつ格納するメモリと、
複数の拡張プログラム制御割り込みコントローラ(APIC)を有する複数のプロセッサと
を備え、
前記複数のAPICの各々は、先ず前記メモリ内のメモリマップドI/O(MMIO)アドレス空間に対して割り込み情報を読み書きすることなく、前記読み出し命令および書き込み命令を利用して割り込み制御レジスタ(ICR)インタフェースを介して前記割り込み情報を通信するシステム。 - 前記ICRはベクトルフィールドを含む請求項16に記載のシステム。
- 前記ICRはモードフィールドを含む請求項17に記載のシステム。
- 前記読み出し命令および書き込み命令は、モデル専用レジスタ(MSR)に対する情報の読み出し処理または書き込み処理にそれぞれ対応する請求項18に記載のシステム。
- 前記割り込み制御インタフェースは、前記複数のAPICとの間のレガシー通信および前記複数のAPICとの間の非レガシー通信をサポートする請求項19に記載のシステム。
- 前記複数のAPICは異なるプロセッサに対応する請求項20に記載のシステム。
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