TWI434181B - 電腦系統中溝通中斷之處理器中斷裝置、計算方法及電腦系統技術 - Google Patents

電腦系統中溝通中斷之處理器中斷裝置、計算方法及電腦系統技術 Download PDF

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TWI434181B
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Description

電腦系統中溝通中斷之處理器中斷裝置、計算方法及電腦系統技術
本發明的實施例一般有關於資訊處理的領域，且更特別而言，有關於計算系統及微處理器中的溝通中斷之領域。
因為處理器併入更多計算核心(異質或同質)，及電腦系統併入更多處理器，所以中斷的管理變成愈來愈困難。某些習知技藝的技術已使用記憶體映射的輸入/輸出(MMIO)架構來管理中斷，其中處理器或核心(在此一般稱為「代理器」)經由特別為中斷溝通資訊保留之記憶體(例如，DRAM)的區域來溝通中斷資訊。例如，一種習知技藝的中斷溝通技術(其中增進型可程式中斷控制器(APIC)要被程式化)可經由MMIO區域來溝通被程式化的資訊至APIC。
經由MMIO來溝通中斷資訊至APIC/溝通來自該APIC的中斷資訊會有許多缺點(其因代理器的數量而惡化)，因此中斷流量的情況增加。例如，具未快取(UC)存取屬性之MMIO存取會需要與APIC相關聯的記憶體區域被映射，其具有與其相關聯的高效能耗用(overhead)。UC介面也強制實施序列化行為，其對於APIC暫存器的大子集而言可能不需要。
使用MMIO介面也會需要記入式寫入語法(posted write sematics)的使用，且提供代理器對於對APIC對讀取及寫入的順序之有限控制，這會影響傳送需用於基本中斷相關指令之具有大量讀取/寫入的中斷之效率。例如，在某些習知技藝的MMIO實施中，經由處理器間中斷(IPI)將中斷從一處理器傳送至另一處理器，若軟體不需要保證此中斷已離開本地APIC，則會需要1次UC讀取及2次UC寫入，或者是若軟體需要保證此中斷已離開本地APIC，則會需要2次UC讀取及2次UC寫入。
使用習知技藝的MMIO介面可能會限制有效率地提供用於中斷傳送之系統軟體想要的機制之能力。特定的例子包括改變中斷優先順序級的操作(其可以藉由寫入至任務優先暫存器(TPR)之系統軟體的某些習知技藝實施來予以達成)，及「中斷結束」(EOI)操作(其可藉由寫入至APIC的EOI暫存器之系統軟體來予以達成)。系統軟體會想要使這些操作的完成與任何重新安排優先順序操作的完成相關聯，使得緊接著這些操作之後，立即發生確定比這些操作更早傳送之任何中斷。缺乏這些保證，系統軟體會使用無效率之以輪詢為基礎的機制，這增加APIC流量。
使用以MMIO為基礎的中斷資訊也會影響電腦系統內的其他特性。例如，習知技藝的MMIO中斷溝通介面技術之使用會增加虛擬化複雜度，及APIC存取的虛擬化之耗用。例如，使用來存取中斷控制器的指令會需要虛擬機器監測器(VMM)的使用，以支援電腦系統中的虛擬化。使用先前與MMIO之操作討論的耗用會與藉由VMM所使用的那些混合，以進入及離開系統中的虛擬機器。
最後，當經由MMIO做為介面(特別是當使用APIC之代理器的數量增加時)，偵測及實施APIC介面內的保留位元會有高的實施成本。因為傳統軟體會錯誤地寫入至這些暫存器的一暫存器，所以某些習知技藝的中斷溝通技術會限制保留位元位置使用於未來可擴展的架構。
至少基於以上的原因，所以某些習知技藝的中斷溝通技術(包括在溝通中斷資訊中，使用MMIO的那些中斷溝通技術)不適合支援多核心處理器中之數量漸增的處理核心，或多處理器系統中之數量漸增的處理器。
 【發明內容及實施方式】
圖1繪示本發明的至少一實施例可予以使用之微處理器。特別而言，圖1繪示微處理器100，其具有一個或多個處理器核心105及110，每一處理器核心分別具有與彼等相關聯的本地快取107及113。圖1中也繪示的是共享快取記憶體115，其可儲存本地快取107及113之每一本地快取中所儲存的資訊之不同形式的至少某些資訊。在某些實施例中，微處理器100也可包括未顯示於圖1中的其他邏輯，諸如整合的記憶體控制器、整合的圖形控制器、以及實施電腦系統內的其他功能之其他邏輯(諸如I/O控制)。在一實施例中，多處理器系統中的各微處理器或多核心處理器中的各處理器核心可包括邏輯119或者是與邏輯119產生關聯以根據至少一實施例致能中斷溝通技術。此邏輯可包括能使多數個核心或處理器之中的中斷溝通比某些習知技術實施中者更有效率之電路、軟體或兩者。
在一實施例中，邏輯119可包括一個或多個APIC介面暫存器，其內容可經由一組標準或特定實施指令，而不使用MMIO來予以操控或讀取。例如，在一實施例中，邏輯119包括暫存器介面，其可使用原生指令集架構(ISA)而溝通。在一實施例中，與某些習知技藝的技術相較，支援一個暫存器、多個暫存器、或其他儲存器(其可經由原生ISA做為介面)可降低存取週期數，及與溝通中斷相關聯的耗用(overhead)。在一實施例中，一個或多個特定模型暫存器(MSR)可使用習知技藝的MSR位址，經由習知技藝之讀取及寫入的操作(例如，「RDMSR」及「WRMSR」的指令)來予以使用及存取。在其他實施例中，新的讀取/寫入指令集及用於中斷控制暫存器的位址空間。在一實施例中，在可能降低存取週期數之新的APIC暫存器介面內，明確地支援新的語法，關於習知技藝，其對於溝通中斷資訊是必需的。在一實施例中，現有的微架構機制可被使用於保留的位元檢查，以確保未來架構擴展之保留的暫存器位置之使用。在一實施例中，某些系統軟體可繼續使用傳統的MMIO介面。因此，至少一實施例可同時提供傳統以及在此所述的新APIC暫存器介面。在一實施例中，使用MSR的新APIC暫存器介面之實施可用相當低之增加的實施成本與傳統介面共存。
例如，圖2繪示可以使用本發明一實施例之前端匯流排(FSB)電腦系統。任何處理器201、205、210、或215可存取位於處理器核心223、227、233、237、243、247、253、257的一個處理器之內或者與之產生關聯之來自任何本地一階(L1)快取記憶體220、225、230、235、240、245、250、255的資訊。再者，任何處理器201、205、210、或215可存取來自共享二階(L2)快取203、207、213、217的任一，或來自經由晶片組265的系統記憶體260之資訊。圖2中之一個或多個處理器可包括邏輯219或者邏輯219產生關聯以根據至少一實施例致能中斷溝通技術。
除了圖2中所繪示的FSB電腦系統之外，可使用與本發明的不同實施例(包括點對點(P2P)互連系統及環互連系統)相結合之其他系統組構。例如，圖3的P2P系統可包括許多處理器，其中僅兩個處理器370、380被顯示作為例子。處理器370、380的每一處理器可包括與記憶體32、34相連接之本地記體控制器中心(MCH) 372、382。處理器370、380可使用點對點(PtP)介面電路378、388，經由點對點(PtP)介面350來交換資料。處理器370、380的每一處理器可使用點對點介面電路376、394、386、398，經由個別PtP介面352、354而與晶片組390交換資料。晶片組390也可經由高效能圖形介面339而與高效能圖形電路338交換資料。本發明的實施例可被設置於任何具有任何數量的處理器核心之處理器內，或圖3的PtP匯流排代理器之每一PtP匯流排代理器內。在一實施例中，任何處理器核心可包括本地快取記憶體或者是與本地快取記憶體(未顯示)相關聯。再者，共享快取(未顯示)可被包含於兩處理器的外部之任一處理器中，但是經由P2P互連而與處理器相連接，使得若處理器被設置成低功率模式，則任一處理器或兩個處理器的本地快取資訊可被儲存於此共享快取中。圖3中的處理器或核心之一個或多個可包括邏輯319或者是與邏輯319產生關聯以根據至少一實施例致能中斷溝通技術的。
圖4繪示實施本發明的至少一實施例之邏輯。特別而言，圖4繪示根據一實施例之兩個APIC中斷命令暫存器(ICR)，其可被使用來儲存用以致能中斷溝通的資訊。例如，根據一實施例，暫存器401包括保留位元31-20，及用以致能APIC中斷的許多其他控制位元。此外，圖4包括用以儲存32位元目的地識別(ID)欄位的暫存器405，其用以識別中斷目標代理器。在某些實施例中，目的地ID欄位可位於與其他控制欄位及位元相同的暫存器401內。再者，在某些實施例中，ICR 401及405為MSR，而在其他實施例中，其為其他的暫存器或儲存區域。在一實施例中，暫存器401及405中所儲存的位元可使用許多習知技藝之MSR寫入及讀取的指令來予以操控及讀取，而在其他實施例中，可界定及使用新指令來操控及讀取暫存器401及405的內容。
在一實施例中，可使用圖4中所繪示之暫存器及資訊，以降低單一暫存器寫入的中斷交易，相對於依據記入式寫入語法(posted write sematics)之習知技藝的技術，其最少需要1次UC讀取及2次UC寫入(若軟體不需要此中斷已離開本地APIC之保證)，或者是2次UC讀取及2次UC寫入(若軟體需要此中斷已離開本地APIC之保證)。
在一實施例中，處理器可藉由寫入至本地APIC的中斷命令暫存器來產生處理器間中斷(IPI)。在一實施例中，APIC的ICR包含表示此中斷(其會具有唯讀屬性)的傳送狀態之傳統傳送狀態位元(圖4中的位元12)。在一實施例中，ICR 401的位元12中之值0表示目前沒有動作，而值1表示傳送即將進行(pending)。在一實施例中，當此中斷已被傳送時，會清除傳送狀態位元(ICR 401的位元12)。在支援傳統介面中，在傳送IPI之前，系統軟體將忙碌等待以供傳送狀態位元被清除。同樣地，若傳送操作的語法需要自本地APIC單元傳送中斷，則系統軟體將忙碌等待以供傳送狀態位元被清除。在APIC介面中，根據一實施例，ICR 401被結合成如圖4中所顯示的單一64位元MSR。單一MSR寫入至ICR 401被使用於分派中斷。特別是具有APIC ICR 401及405的暫存器介面，根據一實施例，在寫入至ICR以傳送IPI之前，系統軟體不需檢查傳送狀態位元的狀態。
在一實施例中，使特定語法與典型的中斷控制器相關操作(特別是TPR寫入及EOI寫入)能產生關聯(及更有效率的實施)可改善中斷相關溝通的效率及流量，而需要最少量的軟體改寫。例如，在緊接著執行TPR的下個指令之前，由於處理器優先順序的改變被反映給處理器，所以經由圖4中所繪示的ICR而讀取及寫入至TRP暫存器的語法可確保任何重新安排優先順序動作的結果。在緊接著TPR寫入的指令邊界處，將取得任何產生的可傳送中斷。在緊接著執行EOI的下個指令之前，由於EOI被反映給處理器，所以經由圖4的ICR來存取EOI暫存器確保任何重新安排優先順序動作的結果。在緊接著EOI寫入的指令邊界處，將取得任何產生的可傳送中斷。
在一實施例中，使用MSR來實施圖4中所繪示的ICR可被映射至與傳統實施中相同的位址空間。例如，在一實施例中，除了行為上的語法改變存在之暫存器之外，在傳統暫存器偏移與MSR偏移之間，會保持一對一的對應。在一實施例中，傳統暫存器可為128位元邊界上的32位元暫存器。然而，在一實施例中，其中128位元邊界上的32位元暫存器對應於64位元MSR，MSR暫存器偏移可根據下述公式來予以計算：
「MSR暫存器偏移=傳統暫存器偏移/16」
然而，對於根據一實施例的ICR而言，兩個32位元傳統暫存器可被結合成一個64位元MSR，如圖4中所繪示。
在一實施例中，本發明使用APIC來處理與習知技藝之以MMIO為基礎的介面相關聯之問題。再者，在需要支援傳統及與至少一實施例相相關聯的ICR兩者之系統中，本發明實施例的至少一個實施也提供低增加的實施成本。
圖5a繪示可結合本發明的至少一實施例來予以使用之操作的流程圖，而與使用此實施例的處理器或系統組構無關。特別而言，根據一實施例，圖5a繪示若使用傳統技術來溝通中斷，則經由傳統支援的協定來溝通中斷之技術。在操作501a，輪詢傳送狀態位元(圖4中的位元12)，直到ICR介面可用。在操作505a，當取消宣告狀態位元時，於操作510a實施傳統UC MMIO讀取。在一實施例中，其中傳統暫存器的長度為32位元，中斷係以高及低的模式，藉由寫入目的地來予以傳送。例如，中斷目標位址被寫入至通用目的暫存器(例如，x86處理器中的「EAX」)。為了與傳統模式相容，在操作515a，使用UC MMIO寫入來寫入ICR目的地ID的高階部分。在操作520a，ICR的模式與向量欄位係藉由實施UC MMIO寫入至ICR的低階(例如，較低的32位元)來予以寫入，以表示不同的傳統中斷特徵。在操作525a，當取消宣告ICR的狀態欄位時，ICR係藉由實施UC MMIO讀取的迴圈來予以輪詢，直到中斷離開本地APIC。
圖5b繪示可結合本發明的至少一實施例來予以使用之操作的流程圖，而與使用此實施例的處理器或系統組構無關。在一實施例中，中斷係經由如圖4中所顯示的一個或多個MSR所組成之ICR介面來予以溝通，其中目的地欄位在較高的32位元中，而模式/向量資訊在較低的32位元中。在操作501b，中斷的目標位址係儲存於第一通用目的暫存器(例如，「EDX」)中，而在操作505b，模式與向量資訊係儲存於第二通用目的暫存器(例如，「EAX」)中。在操作510b，ICR偏移位址(其對應於MSR位址空間中的ICR)係儲存於第三通用目的暫存器(例如，「ECX」)中。在操作515b，藉由第一及第二的通用目的暫存器來實施將內容寫入第三通用目的暫存器中所儲存的位址內或指向第三通用目的暫存器中所儲存的位址之指令。在一實施例中，此指令為習知技藝的MSR寫入指令(例如，「WRMSR」)。在其他實施例中，此指令可為新界定的指令，特別是實施以上技術之處理器的ISA。
至少一實施例的一個或多個態樣可藉由儲存於代表處理器內的不同邏輯之機器可讀取媒體上之表示資料來予以實施，其當藉由機器來予以讀取時，使此機器產生邏輯，以實施在此所述的技術。被稱為「IP核心」的此類表示可被儲存於有形的機器可讀取媒體(「磁帶」)上，且供應給不同客戶或製造設備，以裝入實際做成邏輯或處理器的製造機器。
因此，針對指示微架構記憶體區域存取的方法及設備已予以說明。要瞭解的是，以上的說明係意謂例示而非限制。在讀取及瞭解以上的說明之後，許多其他實施例對於熟習此項技藝者將是顯然可知的。因此，本發明的範圍應該參考後附的申請專利範圍，以及此類申請專利範圍之等效的完整範圍來予以決定。
100．．．微處理器
105．．．處理器核心
107．．．本地快取
110．．．處理器核心
113．．．本地快取
115．．．共享快取記憶體
119．．．邏輯
201．．．處理器
203．．．共享二階(L2)快取
205．．．處理器
207．．．共享二階(L2)快取
210．．．處理器
213．．．共享二階(L2)快取
215．．．處理器
217．．．共享二階(L2)快取
219．．．邏輯
220．．．本地一階(L1)快取記憶體
223．．．處理器核心
225．．．本地一階(L1)快取記憶體
227．．．處理器核心
230．．．本地一階(L1)快取記憶體
233．．．處理器核心
235．．．本地一階(L1)快取記憶體
237．．．處理器核心
240．．．本地一階(L1)快取記憶體
243．．．處理器核心
245．．．本地一階(L1)快取記憶體
247．．．處理器核心
250．．．本地一階(L1)快取記憶體
253．．．處理器核心
255．．．本地一階(L1)快取記憶體
257．．．處理器核心
260．．．系統記憶體
265．．．晶片組
319．．．邏輯
32．．．記憶體
338．．．高效能圖形電路
339．．．高效能圖形介面
34．．．記憶體
350．．．點對點介面
352．．．個別PtP介面
354．．．個別PtP介面
370．．．處理器
372．．．本地記體控制器中心(MCH)
376．．．點對點介面電路
378．．．點對點介面電路
380．．．處理器
382．．．本地記體控制器中心(MCH)
386．．．點對點介面電路
388．．．點對點介面電路
390．．．晶片組
394．．．點對點介面電路
398．．．點對點介面電路
401．．．暫存器
405．．．暫存器
本發明的實施例係範例，並非限制而繪示於附圖的圖式中，且其中類似元件符號表示類似元件，其中：
圖1繪示本發明的至少一實施例可予以使用之微處理器的方塊圖。
圖2繪示本發明的至少一實施例可予以使用之共享匯流排電腦系統的方塊圖。
圖3繪示本發明的至少一實施例可予以使用之點對點互連電腦系統的方塊圖。
圖4繪示本發明的至少一實施例可予以實施之邏輯的方塊圖。
圖5繪示可被使用於實施本發明的至少一實施例之操作的流程圖。
100．．．微處理器
105．．．處理器核心
107．．．本地快取
110．．．處理器核心
113．．．本地快取
115．．．共享快取記憶體
119．．．邏輯

Claims (21)

  1. 一種處理器中斷裝置，包含：第一暫存器，用以儲存中斷目的地識別符(ID)；第二暫存器，用以儲存中斷向量及傳送狀態位元；第三暫存器，用以儲存中斷命令暫存器(ICR)偏移；邏輯，用以溝通自至少第一代理器至至少第二代理器的中斷資訊，其中該邏輯包括中斷控制介面(ICI)，用以溝通藉由至少一指令所操控的中斷資訊，而不存取記憶體映射的輸入/輸出(MMIO)區域，且與傳統ICI共存；該第一代理器用以回應該傳送狀態位元表示該ICR的可用性的決定，經由未快取MMIO寫入操作將目的地ID部分儲存到第一記憶體位置，且用以實施該至少一指令的一者以將該第一及該第二暫存器的內容寫入至該第三暫存器的該ICR偏移位址；以及該第二代理器用以經由未快取MMIO寫入操作將該中斷向量及被取消宣告的該傳送狀態位元儲存到第二記憶體位置。
  2. 如申請專利範圍第1項之處理器中斷，其中該中斷控制介面包括該ICR，用以儲存表示至少一未決中斷的狀態資訊。
  3. 如申請專利範圍第2項之處理器中斷裝置，其中該ICR包括向量欄位。
  4. 如申請專利範圍第3項之處理器中斷裝置，其中 該ICR包括模式欄位。
  5. 如申請專利範圍第1項之處理器中斷裝置，其中該至少一指令對應於分別讀取來自特定模型暫存器(MSR)的資訊，或將資訊寫入至該MSR之操作。
  6. 如申請專利範圍第1項之處理器中斷裝置，其中該中斷控制介面係用以溝通中斷資訊至增進型可程式中斷控制器(APIC)，或溝通來自該APIC的中斷資訊。
  7. 如申請專利範圍第6項之處理器中斷裝置，其中該中斷控制介面係用以支援與該APIC的傳統溝通及與該APIC的非傳統溝通。
  8. 如申請專利範圍第7項之處理器中斷裝置，其中該APIC為複數個本地APIC的一APIC，各APIC與不同代理器相對應。
  9. 一種計算方法，包含：經由包含一個或多個特定模型暫存器(MSR)的中斷命令暫存器(ICR)，而不使用記憶體映射的輸入/輸出(MMIO)儲存器來溝通中斷，其中溝通該中斷包括：將該中斷的目標位址儲存於第一通用目的暫存器中；將中斷模式、向量資訊及傳送狀態位元儲存於第二通用目的暫存器中；將ICR偏移位址儲存於第三通用目的暫存器中；實施將該目標位址及該模式與向量資訊寫入至該ICR偏移位址的指令；以及實施與傳統中斷控制介面共存，其中共存包括： 回應該傳送狀態位元表示該ICR的可用性的決定，實施未快取MMIO寫入操作以將該目標位址的一部分寫入至第一記憶體位置；回應至該ICR偏移位址的該寫入，實施另一未快取MMIO寫入操作，以將被取消宣告的該傳送狀態位元寫入至第二記憶體位置。
  10. 如申請專利範圍第9項之計算方法，更包含若使用傳統技術來溝通該中斷，則依據傳統支援的協定來溝通該中斷。
  11. 如申請專利範圍第10項之計算方法，其中該傳統支援的協定包括輪詢狀態位元，直到該ICR介面變成可用。
  12. 如申請專利範圍第11項之計算方法，其中該傳統支援的協定更包括當取消宣告該狀態位元時，實施未快取的MMIO讀取。
  13. 如申請專利範圍第12項之計算方法，其中該傳統支援的協定更包括將該向量與模式資訊寫入至該ICR內之相對應的欄位，以表示傳統中斷特徵。
  14. 如申請專利範圍第13項之計算方法，其中使用未快取的MMIO寫入操作來寫入該ICR的該模式與向量欄位。
  15. 如申請專利範圍第14項之計算方法，其中該傳統支援的協定包括輪詢該ICR的該狀態位元，直到該中斷離開與該ICR相對應的增進型可程式中斷控制器 (APIC)。
  16. 一種電腦系統，包含：記憶體，用以儲存至少讀取及寫入指令；以及複數個處理器，具有複數個增進型可程式中斷控制器(APIC)，其中該複數個APIC的各APIC能經由使用該至少寫入及讀取指令的中斷命令暫存器(ICR)，而不將中斷資訊寫入至該記憶體內之記憶體映射的輸入/輸出(MMIO)位址空間，或讀取來自該MMIO位址空間的該中斷資訊，來溝通該中斷資訊，且其中該複數個處理器能與傳統ICR介面共存；該複數處理器的第一處理器，用以回應傳送狀態位元表示該ICR的可用性的決定，經由未快取MMIO寫入操作將ICR目的地識別符部分儲存到第一記憶體位置；以及該複數處理器的第二處理器，用以經由第二未快取MMIO寫入操作將被取消宣告的該傳送狀態位元儲存到第二記憶體位置。
  17. 如申請專利範圍第16項之該算系統，其中該ICR包括向量欄位。
  18. 如申請專利範圍第17項之該算系統，其中該ICR包括模式欄位。
  19. 如申請專利範圍第18項之該算系統，其中該至少讀取及寫入指令對應於分別讀取來自特定模型暫存器(MSR)的資訊，或將資訊寫入至該MSR之操作。
  20. 如申請專利範圍第19項之該算系統，其中該中 斷控制介面係用以支援與該複數個APIC的傳統溝通及與該複數個APIC的非傳統溝通。
  21. 如申請專利範圍第20項之該算系統，其中該複數個APIC對應於不同的處理器。
TW098136175A 2008-10-28 2009-10-26 電腦系統中溝通中斷之處理器中斷裝置、計算方法及電腦系統技術 TWI434181B (zh)

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