CN104021109A - 用于在计算机系统中传递中断的技术 - Google Patents

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Abstract

一种实现计算机系统中的高效中断通信的技术。在一个实施方式中，在不使用存储器映射输入/输出(MMIO)的情况下，高级可编程中断控制器(APIC)使用多种接口指令或操作经由APIC接口寄存器中的一组位连接。

Description

用于在计算机系统中传递中断的技术
本申请是申请日为2009年10月28日、申请号200910207971.2、名称为“用于在计算机系统中传递中断的技术”的申请的分案申请。
技术领域
本发明的实施方式一般涉及信息处理领域，更具体涉及在计算系统和微处理器中传递中断的领域。
背景技术
随着处理器包含更多异类或同类计算核、且计算机系统包含更多处理器，对中断的管理越来越困难。某些现有技术已经使用存储器映射输入/输出(MMIO)方案来管理中断，其中处理器或核(在此一般称为“代理”)通过为中断通信信息特别保留的存储器(例如DRAM)区传递中断信息。例如，其中要对高级可编程中断控制器(APIC)编程的一种现有的中断传递技术可通过MMIO区将要编程的信息传递至APIC。
通过MMIO向/从APIC传递中断信息会具有若干缺点，这些缺点会随着代理数量的增多从而中断通信量的增多而加剧。例如，MMIO访问会要求与APIC相关联的存储器区与非高速缓存(UC)的访问属性映射，这具有与其相关联的高性能开销。该UC接口还加强串行化行为，而这并不为APIC寄存器的大子集所需。
使用MMIO接口还需要使用后写入语义并提供对APIC的读和写的排序控制有限的代理，这会影响在基本中断相关指令所需的读/写次数较多的情况下发送中断的效率。例如，在某些现有技术的MMIO实现中，经由处理器间的中断(IPI)将中断从一个处理器发送至另一个处理器在软件不需要保证中断已经离开本地APIC时可能需要1次UC读和2次UC写，或在软件需要保证中断已经离开本地APIC时可能需要2次UC读和2次UC写。
使用现有技术的MMIO接口会限制为中断传递高效地提供系统软件所需机制的能力。具体示例包括：改变中断优先级的操作，这在某些现有技术实现中可通过系统软件向任务优先级寄存器(TPR)写入来实现；以及“中断结束”(EOI)操作，这可通过系统软件向APIC的EOI寄存器写入来实现。系统软件可能需要这些操作的完成与任何重排优先级操作的完成相关联，从而在这些操作之前确定发送的任何中断在这些操作之后立即结束。在缺少这些保证的情况下，系统软件会使用低效的基于轮询的机制，这会增加APIC通信量。
使用基于MMIO的中断信息还会影响计算机系统中的其它部件。例如，使用现有技术的MMIO中断通信接口技术会增加虚拟化复杂程度和APIC访问虚拟化的开销。例如，用于访问中断控制器的指令可能需要使用虚拟机监控器(VMM)来支持计算机系统中的虚拟化。之前讨论的关于MMIO操作的开销会与VMM用来进入和离开系统中的虚拟机的开销混合。
最后，当通过MMIO连接时，检测和加强APIC接口中的保留位会具有高实现成本，尤其是当使用APIC的代理数量增加时。某些现有技术中断传递技术可能限制将保留位位置用于未来的可扩展体系结构，因为遗产软件可能不正确地对寄存器之一进行写入。
至少因为上述原因，某些现有技术中断传递技术，包括使用MMIO传递中断信息的那些技术可能不适合支持多核处理器中处理核的数量的增加或多处理器系统中处理器的数量的增加。
附图说明
本发明的实施方式在各附图中是作为实施例而非作为限制示出的，在附图中相同的附图标记指代相同的元素，并且其中：
图1示出其中可以使用本发明的至少一个实施方式的微处理器的框图；
图2示出其中可以使用本发明的至少一个实施方式的共享总线计算机系统的框图；
图3示出其中可以使用本发明的至少一个实施方式的点对点互连计算机系统的框图；
图4示出其中可以实现本发明的至少一个实施方式的逻辑的框图；
图5是可用于执行本发明的至少一个实施方式的操作的流程图。
具体实施方式
图1示出其中可以使用本发明的至少一个实施方式的微处理器。具体而言，图1示出具有一个或多个处理器核105和110的微处理器100，各个处理器核分别具有与其关联的本地高速缓存107和113。图1中还示出了共享的高速缓存存储器115，其可存储在本地高速缓存107和113中的每一个中存储的信息中的至少某些的各种版本。在某些实施方式中，微处理器100还可包括图1中未示出的其它逻辑，诸如集成存储器控制器、集成图形控制器以及计算机系统中用来执行诸如I/O控制之类的其它功能的其它逻辑。在一个实施方式中，多处理器系统中的各个微处理器或多核处理器中的各个处理器核可包括或可与逻辑119相关联，以实现根据至少一个实施方式的中断传递技术。该逻辑可包括电路、软件，或既包括电路又包括软件，以在多个核或处理器之间实现比现有技术实现更高效的中断传递。
在一个实施方式中，逻辑119可包括APIC接口寄存器或多个寄存器，这些寄存器的内容可在不使用MMIO的情况下通过一组标准指令或专用实现指令来操纵或读取。例如，在一个实施方式中，逻辑119包括寄存器接口，可使用原生指令集体系结构(ISA)与其通信。在一个实施方式中，相比于某些现有技术，支持可经由原生ISA连接的寄存器、多个寄存器或其它存储可减少与传递中断相关联的访问循环次数和开销。在一个实施方式中，可使用现有技术的MSR地址经由现有技术的读和写操作(例如“RDMSR”和“WRMSR”指令)使用和访问专用模型的寄存器或多个寄存器(MSR)。在其它实施方式中，注册用于中断控制器的新的读/写指令集和地址空间。在一个实施方式中，新的APIC寄存器接口中明确支持新的语义，相比于现有技术，这能减少传递中断信息所必需的访问循环次数。在一个实施方式中，可将现有的微体系结构机制用于保留位检查，以确保使用用于未来体系结构扩展的保留寄存器位置。在一个实施方式中，某些系统软件可继续使用遗产MMIO接口。因此，至少一个实施方式可既提供遗产接口又提供本文中所描述的新APIC寄存器接口。在一个实施方式中，使用MSR的新APIC寄存器接口的实现可以实现成本相对低增加地与遗产接口共存。
例如，图2示出其中可以使用本发明的一个实施方式的前端总线(FSB)计算机系统。任一处理器201、205、210或215可访问来自处理器核223、227、233、237、243、247、253、257之一中或与其相关联的任一本地一级(L1)高速缓存存储器220、225、230、235、240、245、250、255的信息。此外，任一处理器201、205、210或215可访问来自共享二级(L2)高速缓存203、207、213、217中的任一个或经由芯片组265访问来自系统存储器260的信息。图2中的一个或多个处理器可包括逻辑219或可与逻辑219相关联，以实现根据至少一个实施方式的中断传递技术。
除图2所示的FSB计算机系统之外，可以结合本发明的各实施方式使用其它系统配置，包括点对点(P2P)互连系统和环互连系统。图3的P2P系统例如可包括若干处理器，其中作为示例仅示出了两个处理器370、380。处理器370、380可各包括本地存储器控制器集线器(MCH)372、382来与存储器32、34连接。处理器370、380可以使用点对点(PtP)接口电路378、388经由PtP接口350来交换数据。处理器370、380均可使用点对点接口电路376、394、386、398经由单独的PtP接口352、354来与芯片组390交换数据。芯片组390还可经由高性能图形接口339来与高性能图形电路338交换数据。本发明的各实施方式可位于具有任何数量的处理核的任何处理器中，或位于图3的PtP总线代理的每一个中。在一个实施方式中，任何处理器核可包括本地高速缓存存储器(未示出)或可与本地高速缓存相关联。此外，可在两个处理器外部的任一个处理器中包括共享的高速缓存(未示出)，并经由p2p互连与这些处理器连接，从而如果将处理器置于低功率模式时，可将任一个或两个处理器的本地高速缓存信息存储在共享的高速缓存中。图3中的一个或多个处理器或核可包括逻辑319或可与逻辑319相关联，以实现根据至少一个实施方式的中断传递技术。
图4示出执行本发明的至少一个实施方式的逻辑。具体地，图4示出可用来存储用于实现根据一个实施方式的中断传递的信息的两个APIC中断命令寄存器(ICR)。例如，根据一个实施方式，寄存器401包括保留位31-20和用于实现APIC传递的多个其它控制位。此外，图4包括用于存储用来标识中断目标代理的32位目的地识别(ID)字段的寄存器405。在某些实施方式中，目的地ID字段可在与其它控制字段和位相同的寄存器401中。此外，在某些实施方式中，ICR401和405是MSR’s，而在其它实施方式中，它们是其它寄存器或存储区。在一个实施方式中，可使用多种现有MSR写和读指令操纵和读取寄存器401和405中存储的位，而在其它实施方式中，可定义并使用新指令来操纵和读取寄存器401和405的内容。
在一个实施方式中，可使用图4中示出所包括的寄存器和信息来减少对单个寄存器写入的中断事务，这与基于后写入语义的现有技术不同，这需要最少1UC读和2UC写(如果软件不需要保证中断已经离开本地APIC)，或2UC读和2UC写(如果软件需要保证中断已经离开本地APIC)。
在一个实施方式中，处理器可通过对本地APIC的中断命令寄存器进行写入产生处理器间的中断(IPI)。在一个实施方式中，APIC ICR包括表明此中断的传递状态的遗产传递状态位(图4中的位12)，该位可具有只读属性。在一个实施方式中，ICR401的位12中的0值表明当前无活动，而1值表明即将进行发送。在一个实施方式中，当中断已被发送时，传递状态位(ICR401的位12)被清空。在支持遗产接口的情况下，系统软件可在发送IPI之前忙碌等待传递状态位清空。类似地，如果发送操作的语义要求从本地APIC单元发送中断，则系统软件可忙碌等待传递状态位被清空。在APIC接口中，根据一个实施方式，ICR401被组合到如图4所示的单64位MSR中。对ICR401的单次MSR写入用于发出中断。根据一个实施方式，尤其是利用通往APIC ICR401和405的寄存器接口，在对ICR进行写入以发送IPI之前不需要系统软件检查传递状态位的状态。
在一个实施方式中，使具体语义与典型的中断控制器相关的操作——具体而言是TPR写入和EOI写入——相关联(和更高效的实现)可提高中断相关的传递和通信量的效率，同时需要的软件返工量最少。例如，用于经由图4中所示的ICR读取和写入TPR寄存器的语义可确保由处理器优先级变化引起的任何重排优先级动作的结果在TPR之后的下一指令被执行之前被反映至处理器。在TPR写入之后的指令边界处可采取任何所得的可传递中断。经由图4的ICR访问EOI寄存器确保由EOI引起的任何重排动作的结果在EOI之后的下一指令被执行之前被反映至处理器。在EOI写入之后的指令边界处可采取任何所得的可传递中断。
在一个实施方式中，可将用来实现图4中所示的ICR’s的MSR的使用映射至与遗产实现相同的地址空间中。例如，在一个实施方式中，在遗产寄存器偏移与MSR偏移之间保持一一对应，除行为中存在语义变化的寄存器之外。在一个实施方式中，遗产寄存器可以是128位边界上的32位寄存器。然而，在其中128位边界上的32位寄存器对应于64位MSR的一个实施方式中，可根据以下公式计算MSR寄存器偏移：
“MSR寄存器偏移＝遗产寄存器偏移/16”
然而，对于根据一个实施方式的ICR，如图4所示，两个32位遗产寄存器被组合成一个64位MSR。
在一个实施方式中，本发明解决了与现有技术中与APIC连接的基于MMIO的接口相关联的问题。此外，本发明的实施方式的至少一个实现还为与至少一个实施方式相关联的需要既支持遗产又支持ICR的系统提供低实现成本增加。
图5a示出不论其中使用该实施方式的处理器或系统配置如何，均可结合本发明的至少一个实施方式使用的操作的流程图。具体而言，图5a示出根据一个实施方式的在使用遗产技术传递中断时用于经由支持遗产的协议传递中断的技术。在操作501a，轮询传递状态位(图4中的位12)，直到ICR接口可用。在操作505a，当状态位无效时，在510a执行遗产UC MMIO读取。在其中遗产寄存器是32位长度的一个实施方式中，通过将目的地写成高和低模式发送中断。例如，将中断目标地址写入通用寄存器(例如x86处理器中的“EAX”)。为了与遗产模式兼容，在操作515a，使用UC MMIO写操作来写入ICR目的地ID高部分。在操作520a，通过对ICR的低位(例如，较低32位)执行UC MMIO写入可将ICR的模式和向量字段写入，以表明各种遗产中断特性。在操作525a，通过执行UC MMIO读取循环同时将ICR的状态字段置为无效，轮询ICR直到中断离开本地APIC。
图5b示出不论其中使用该实施方式的处理器或系统配置如何，均可结合本发明的至少一个实施方式使用的操作的流程图。在一个实施方式中，通过由如图4中所示的一个或多个MSR’s组成的ICR接口传递中断，其中目的地字段在高32位中，而模式/向量信息在低32位中。在操作501b，中断的目标地址存储在第一通用寄存器(例如“EDX”)中，而在操作505b，模式和向量信息存储在第二通用寄存器(例如“EAX”)中。在操作510b，对应于MSR地址空间中的ICR的ICR偏移地址存储在第三通用寄存器(例如“ECX”)中。在操作515b，执行指令以将第一和第二通用寄存器中的内容或其中指向的内容写入第三通用寄存器中存储的地址。在一个实施方式中，该指令是现有技术MSR写入指令(例如“WRMSR”)。在其它实施方式中，该指令可以是新定义的指令，具体而言是实现上述技术的处理器的ISA。
至少一个实施方式的一个或多个方面可以由存储在机器可读介质上的代表性数据来实现，该数据表示处理器中的各种逻辑，其在被机器读取时使得该机器制造执行此处所描述的技术的逻辑。被称为“IP核”的这些表示可以被存储在有形的机器可读介质(“带”)上，并被提供给各个顾客或生产设施以加载到实际制造该逻辑或处理器的制造机器中。
因此，描述了用于指导微架构存储器区域访问的方法和装置。应当理解，以上描述旨在是说明性的而非限制性的。在阅读并理解以上描述之后，许多其它实施方式对本领域技术人员而言将是显而易见的。因此，本发明的范围应参考所附权利要求书以及这些权利要求享有权利的等效方案的完全范围来确定。

Claims (20)

1.一种装置，包括：
用于存储中断目的地标识符(ID)的第一寄存器；
用于存储中断向量的第二寄存器；
用于存储中断命令寄存器(ICR)偏移的第三寄存器；
用来将中断信息从至少第一代理传递至至少第二代理的逻辑，其中所述逻辑包括在不访问存储器映射的输入/输出(MMIO)区的情况下传递中断信息的中断控制接口(ICI)，并且与遗产ICI共存；
所述第一代理，用于响应于确定ICR可用将目的地ID部分存储在非高速缓存的MMIO区域的第一存储器位置，并且将所述第一和第二寄存器的内容写入第三寄存器的ICR偏移地址；以及
所述第二代理，用于将中断向量存储到第二存储器位置。
2.如权利要求1所述的装置，其特征在于，所述第二代理经由非高速缓存的MMIO写入操作将被置位无效的中断向量和传递状态位存储到第二存储器位置。
3.如权利要求1所述的装置，其特征在于，所述确定ICR可用基于指示ICR可用的传递状态位。
4.如权利要求1所述的装置，其特征在于，所述ICI包括用来存储表明至少一个待发送中断的状态信息的ICR。
5.如权利要求1-4中的任一项所述的装置，其特征在于，所述ICR包括向量字段。
6.如权利要求1-4中的任一项所述的装置，其特征在于，所述ICR包括模式字段。
7.如权利要求1-4中的任一项所述的装置，其特征在于，所述第二寄存器存储中断向量和传递状态位。
8.如权利要求1-4中的任一项所述的装置，其特征在于，所述ICI向高级可编程中断控制器(APIC)传递中断信息或从高级可编程中断控制器(APIC)传递中断信息。
9.如权利要求1-4中的任一项所述的装置，其特征在于，所述ICI支持与高级可编程中断控制器(APIC)的遗产通信和非遗产通信。
10.如权利要求9所述的装置，其特征在于，所述APIC是多个本地APIC之一，其中所述每一个APIC对应于不同的代理。
11.一种方法，包括：
在不使用存储器映射输入/输出(MMIO)存储的情况下经由包括一个或多个专用模型寄存器(MSR)的中断命令寄存器(ICR)传递中断，其中传递所述中断包括：
在第一寄存器中存储所述中断的目标地址；
在第二寄存器中存储中断模式和中断向量信息；
在第三寄存器中存储ICR偏移地址；
将所述目标地址和所述中断模式和中断向量信息存储到ICR偏移地址中；
与遗产中断控制接口(ICI)共存，其中共存包括：
响应于确定ICR可用，将目标地址的一部分存储到非高速缓存的MMIO存储的第一存储器位置；
响应于所述存储到ICR偏移地址，将中断向量信息存储到第二存储器位置。
12.如权利要求11所述的方法，其特征在于，所述第二寄存器还存储指示ICR可用的传递状态位。
13.如权利要求12所述的方法，其特征在于，响应于确定传递状态位指示ICR可用，将目标地址的一部分存储到第一存储器位置。
14.如权利要求12所述的方法，其特征在于，所述第二存储器位置是非高速缓存的MMIO存储，且将中断向量信息存储到第二存储器位置包括将置位无效的传递状态位存储到第二存储器位置。
15.如权利要求11-14中的任一项所述的方法，其特征在于，所述ICI向高级可编程中断控制器(APIC)传递中断信息或从高级可编程中断控制器(APIC)传递中断信息。
16.如权利要求11-14中的任一项所述的方法，其特征在于，所述ICI包括用来存储表明待发送中断的状态信息的ICR。
17.一种系统，包括：
存储器，包括存储器映射的输入/输出(MMIO)地址空间；
具有多个高级可编程中断控制器(APIC)的多个处理器，其中所述多个APIC中的每一个配置成在不向所述存储器中的MMIO地址空间写入中断信息或从其中读取中断信息的情况下，经由中断命令寄存器(ICR)接口传递中断信息，并且其中所述多个处理器配置成与遗产ICR接口共存；
所述多个处理器中的第一处理器用于响应于确定ICR可用，将ICR目的地标识符部分存储在非高速缓存的MMIO地址空间中的第一存储器位置；以及
所述多个处理器中的第二处理器用于将中断向量信息存储到第二存储器位置。
18.如权利要求17所述的系统，其特征在于，所述第一和第二存储器位置在非高速缓存的MMIO地址空间中。
19.如权利要求17-18中的任一项所述的系统，其特征在于，所述第一处理器响应于确定传递状态位指示ICR可用，将ICR目的地标识符部分存储到第一存储器位置。
20.如权利要求17-18中的任一项所述的系统，其特征在于，所述第二处理器还将被置位无效的传递状态位存储到非高速缓存的MMIO地址空间中的第二存储器位置。
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