JPH09505922A

JPH09505922A - 多数のマイクロ制御器の演算を実行するマイクロ制御器システム

Info

Publication number: JPH09505922A
Application number: JP8510719A
Authority: JP
Inventors: ネイルバーンズ; オリミズラヒ−シャロム
Original assignee: フィリップスエレクトロニクスネムローゼフェンノートシャップ
Priority date: 1994-09-19
Filing date: 1995-08-29
Publication date: 1997-06-10
Also published as: EP0729609A1; US5887189A; WO1996009584A2; WO1996009584A3; KR960706125A

Abstract

(57)【要約】実行に必要な独立のレジスタ、状態及びデータ空間を持つ数個の前世代又は低エンド世代のマシーン上で走らせるよう開発された処理を走らせる環境を提供するマイクロ制御器、すなわちマイクロ制御器の資源は前世代マシーンの資源のスーパーセットである。１つの処理がもう１つの独立の処理のデータ空間にアクセスすることを制限する能力は、上記独立の処理によりアクセスできない上位の順序のアドレスビットにより制御されるデータ空間区分によって与えられる。別々の作業空間が前世代又は低エンド世代のマシーンの作業空間とほぼ同様に構築され、それによりマイクロ制御器が、一斉に働く数個の独立の前世代又は低エンド世代のマシーンのタスクを実行することを許容する。

Description

【発明の詳細な説明】多数のマイクロ制御器の演算を実行するマイクロ制御器システム本発明の背景〔本発明の属する分野〕本発明は一斉に働く数個の前世代マシーンのタスクを実行することのできるマイクロ制御器システムを提供することを指向し、更に詳しくいえば、一斉に働くプログラムを持つ前世代又は低エンド世代のマシーンの数個の異なる独立のプログラムを多重タスクで実行でき、あたかも物理的に異なる前世代マシーン上を走るかのようにできる単一のマイクロ制御器を指向する。〔関連技術の説明〕今日のマイクロ制御器の市場の競争に生き残るために、設計者達は、より高速で、より複雑で、より大きなメモリ空間を持つマイクロ制御器を創り出すよう求められている。しかし顧客達は、より小さく、複雑さがより少なく、より低速な前世代のマイクロ制御器用に書かれたプログラムに相当の投資をしている。その結果、より新しい又は高エンドの世代のマイクロ制御器が前世代のプログラムを実行することができ、なおかつ現世代のマシーンの改善された能力を無駄にしないようにしたいという要求がある。本発明の概要求められているのは、幾つかの前世代又は低エンド世代のマシーン上で走るプログラムを、プログラムのパフォーマンスを劣化させることなく実行し、あたかもそれらが物理的に別々のマシーン上を走っているかのようであり、一方でプログラムの独立した完全性を防護することのできるマイクロ制御器である。本発明の目的は、低エンド世代又は前世代のマシーンの様々なプログラムの１つにその各々が割り当てられることのできる完全で独立な作業空間を持つマイクロ制御器アーキテクチャを提供することである。前世代マシーンのハードウェア資源をもつ前世代マシーン上で走る幾つかの前世代プログラムの各々を提供することも本発明の目的である。本発明のもう１つの目的は、幾つかの前世代マシーンのプログラムを低エンド世代又は前世代のマシーンよりも高速に走らせる環境を与えるマイクロ制御器を提供することである。本発明の更にもう１つの目的は、幾つかの低エンド世代のプログラムにより一斉に使われる単一のオンチップレジスタ空間を許容することである。上記の目的は、実行に必要なすべての独立のレジスタ、状態フラグ及びデータ空間をもつ幾つかの独立な処理を与える単一のマイクロ制御器によって達成できる。マイクロ制御器はデータ空間又は作業空間の区分を設けることにより１つの処理の能力がもう１つの独立な処理のデータ空間にアクセスできないように限定する。別々の作業空間が前世代マシーンの作業空間とほぼ同じように構築され、それにより一斉に働く幾つかの独立の前世代マシーンのタスクを実行することをマイクロ制御器に許容する。これらの目的及びその他の目的並びに利点が添付の図面を引用して以下に詳しく述べる記述及び請求項で明らかにされる構成及び動作の中で逐次明確になる。全図面を通して同じ部分には同じ番号が付されている。図面の簡単な説明図１は本発明によるマイクロ制御器を示す図であり、図２は本発明によるプログラム状態語を描いた図であり、図３ないし図６は本発明によるメモリの構成を描いた図であり、図７はアドレスマッピング論理を描いた図である。好適実施例の説明米国のカリフォルニア州サニーベール(Sunnyvale,California)所在のPhilips Semiconductors社は、80Ｃ51族(family)と称するマシーンのマイクロ制御器族を生産する。これはオンチップ・レジスタ，オンチップ・データ記憶部，オンチップ・プログラム記憶部，外部I/Oライン及び64キロバイト(Kb)の別個のデータ並びにプログラム・メモリ・アドレス空間を含む８ビットマイクロ制御器のファミリーである。本発明は図１に示すように、幾つかの80Ｃ51プログラムが単一のマイクロ制御器12内で独立に且つ一斉に動作できる多重タスキングを実行するよう設計されている。この能力を具えるためにマイクロ制御器はメモリアドレス空間を64Kbのページに分割して、各ページごとに、汎用レジスタ，特別目的のレジスタ，及び単一の80Ｃ51マシーンのアプリケーションや手順又はプログラムにより必要とされる80Ｃ51マシーンのフォーマット中の個別プログラム状態語(PSW)を設ける。80Ｃ51手順の独立性は、アプリケーション・プログラムが該アプリケーションのページ以外のデータメモリにアクセスを得ることを妨げることにより、与えられている。複数の80Ｃ51プログラムを走らせるこの能力は、80Ｃ51 PSWより大きく80Ｃ51 PSWフォーマットとは異なる単一の物理的プログラム状態語レジスタが設けられている間にのみ、そして物理的レジスタの限定されたサイズのバンクが設けられている間にのみ設けられる。本発明のマイクロ制御器システム10のアーキテクチャが図１に示される。システム10は、16ビットの算術演算を行う16ビットの単一チップ・マイクロ制御器12 を含み、また内部命令及びデータ記憶部を含む。マイクロ制御器12は、外部デバイス14及び16をサポートし、また24ビット外部アドレス機能を通して外部命令記憶部18の16メガバイト(Mb)及び外部データ記憶部20の16メガバイトをサポートする。マイクロ制御器12は、外部双方向アドレス及びデータバス24上で外部メモリ 18及び20と交信するバス・インタフェース・ユニット22を含む。マイクロ制御器 12は、外部デバイス14及び16と、特別機能レジスタ(SFR)40としてアドレス可能なI/Oポート26-28を通して交信する。ポート26-28は他の特別機能レジスタと同様にバス・インタフェース・ユニット22を通して内部周辺バス上でアドレス可能である。データメモリ20もまた、オフチップ(off-chip)のメモリ・マップI/OとしてI/Oポート26-28を通してアクセスできる。そのうちの幾つかはビット・アドレス可能なオンチップ特別機能レジスタ40はまた、フラグ及び一般制御のための ALUや実行ユニット70や復号器ユニット74と同様に外部デバイスと交信する割り込み制御ユニット84に結合するプログラム状態語(PSW)レジスタ44をも含む。割り込みレジスタ44及びタイマー・レジスタ50も設けられる。マイクロ制御器12が 80Ｃ51演算とコンパチブルな互換モード(CM=1)に在るか否かを示すシステム構築ビットを含むシステム構築レジスタ(SCR)54も設けられる。プログラム状態語レジスタは、一般レジスタ演算のために周辺バス42上でアドレス可能であり、また他の実行関連演算のために内部バス86への接続上でアドレス可能である。バス・インタフェース・ユニット22は、周辺特別機能レジスタ40をマイクロ制御器のコア(core)60から隔離する。コア60は、マイクロ符号プログラム可能実行ユニット70を含み、該ユニット70はALU 72及びその他のユニットによる命令の実行を制御する。復号ユニット74により復号された命令は命令メモリ空間の一部である内部EPROM 76からフェッチされ、或いはフェッチ・ユニット78により外部命令メモリ18からフェッチされる。レジスタファイル82の汎用レジスタの４つのバンクと同様にデータメモリ空間の一部であるスタティックRAM 80もまた、命令及びデータの記憶に用いることができる。各バンクは80Ｃ51プログラムのうちのそれぞれ別のものに対し専用とすることができ、正しいバンクへのアクセス経路は各 80Ｃ51プログラムのために自動的に再構築できる。４つのバンクは、レジスタの内容をデータメモリへ移したり又はデータメモリから移したりすることなく、４つの80Ｃ51手順を同時に実行することを許容する。プログラム状態語レジスタ44は、図２に示すように、プログラム状態語(PSW)1 00を含む。PSWレジスタ44は、ビット・アドレス可能なSFR空間40内の語レジスタである。高い方のバイト102はシステム／管理者レベルのフラグを含む防護された半分である。２番目のバイト104はすべてのユーザ・レベルのフラグを含み、後記の機能を有する。またPSWの特別バイト106が設けられ、80Ｃ51と同一であり、互換モードで使われる。世代間のビットフォーマットの非互換性により必要とされるときは、前に触れた再構築可能なプログラム状態語アプリケーションに更に詳細に記述されているビットルーティング回路網(bit routing circuitry)がビットを再マップするのに使われることもできる。図２に見られる通り、PSW 100のC,AC,F0,F1,RS0,RS1,V及びPビットもまた、80 Ｃ51プログラムにより使われる再構築されたバイト106中に見出される。Ｃはキャリーフラグ(carry flag)であって、このフラグの主な機能は算術演算の最上位ビットのキャリーアウトを記憶することである。ACはALU 72の最小位ニブルのキャリーアウトにより算術命令の間に更新される補助キャリーフラグである。F0及びF1はユーザの定義できるフラグであり、ユーザプログラムにより読み出し及び書き込みができる。RS0及びRS1は、所与の時に能動化するレジスタファイル 82中のR7を通してレジスタR0の４つのグループ又はバンクの１つを同定するレジスタバンク選択ビットである。４つのレジスタバンクは、データメモリの一番下の32バイトとして直接に又は間接にアドレス可能である。現在のPSWを特定の80 Ｃ51プログラムに関連するPSWに置き換えることにより、レジスタバンク・アクセスは自動的に且つ急速に80Ｃ51プログラム用に再構築される。Ｖは溢れフラグであり、算術命令中の２の補数の算術的溢れ(twos complement arithmetic over flow)条件により設定される。Ｐはパリティフラグであり、レジスタR8（80Ｃ51 マイクロ制御器のＡレジスタとの互換性のために使われるレジスタ）の現在の内容に対する偶数パリティを示す。次に記載のフラグは80Ｃ51プログラムによって使われない。SMはシステムモードビットフラグである。システムモードはPSWが復帰に際しベクトルからロードされると選択され、割り込み処理中に変更することができ、PSWをポップすることによって割り込み(RETI)からの復帰により書き込まれる。これは多重タスキングへの援助として企画され、マイクロ制御器12がシステムモード(SM=1)に在るのでないならば高順序(high order)のデータアクセスビットの変更を妨げることにより、80Ｃ51プログラムが高順序のデータアクセスビットを変えるのを妨げるために使用する。TMはトレースモード(trace-mode)ビットであり、命令ごとにトレースすることを許容するプログラム開発の援助として使用される。Ｚはゼロ欠陥ビットフラグであり、POP，PUSH,又はXCH以外のデータ演算の後で、演算が０の結果に戻ったらＺフラグは１と設定され、そうでなければＺフラグは０にクリアされる。Ｎは負演算指示器フラグであり、POP，PUSH,又はXCH以外のデータ演算の後で、演算がサイン(sign)ビット(MSB)のセットを伴う結果に戻ったらＮフラグは１と設定され、そうでなければＮフラグは０にクリアされる。IM3-IM0は実行優先度割り込みマスクビットであり、そこでこれらのビットが当面実行中のコードの実行優先度を同定する。割り込みの場合は、これらのビットは進行中の割り込みの割り込み優先度に設定されよう。これらのビットはまた、割り込み処理中に変えられることもできる。マイクロ制御器12は、トラップ，割り込み，及び割り込みからの復帰の間にこれらのビットを保存し復元することをサポートし、またそれと同時に、これらのビットから割り込み制御ユニット84を通してコアの外にある任意の割り込み制御モジュールに、ラインを設けることをサポートする。マイクロ符号プログラム及びアドレス論理制御の下にIMビットへの書き込みはシステム符号モードに限定され、80Ｃ51アプリケーションにより実行することはできない。マイクロ制御器12には、PSWに反映しない或いは走っているプログラムには直接可視でないところのフラグが更にもう１つ存在する。これがアキュムレータ・ゼロフラグ(AZ)である。これは80Ｃ51マイクロ制御器JZ及びJNZ命令を実行するのに使われる。80Ｃ51コードはＡ(R8)レジスタの内容を直接試験してこれらの命令を実行する。マイクロ制御器12は、80Ｃ51マイクロ制御器アキュムレータを真似る(mimic)のに使われるレジスタであるR8を変える任意の演算の間に、埋め込まれたAZフラグを更新する。システム構築レジスタ(SCR)54は、システム構築フラグを含むバイトレジスタである。このレジスタ54は、一旦復帰してそれ以後は唯１つだけ残された後でプログラムされることを意図するフラグである。従ってこれらのフラグは割り込み又はその他の手順の間に保存される必要はない。CMフラグはこの好適実施例にとって重要であって、これは互換モードフラグである。マイクロ制御器12のアーキテクチャの幾つかの本来の(native)特徴は、翻訳された80Ｃ51コードに対し完全互換性を与えるために、若干改変しなければならない。それらは： 1）80Ｃ51レジスタR0及びR1に対するバイト間接モード。本来のモード(CM＝0)でポインタレジスタR0及びR1を使う間接メモリアクセスは通常は他のすべてのポインタと同様に語アドレスを使うだろう。CM制御ビットが1(CM＝1)に設定されているとき、R0又はR1をポインタとして使うよう符号化されている間接アクセス命令は、バイトレジスタR0L又はR0H(80Ｃ51のR0及びR1と等価のもの）からの単一バイトアドレスのみを使って、翻訳された80Ｃ51コードが実行されることを許容するように、改変される。この改変はマイクロ符号プログラム内で生じ、当業者の技術の範囲内である。このモードでは、R1を通して間接にアドレスすることはできない。 2）レジスタファイルのメモリへの重複。翻訳された80Ｃ51コードは、場合によっては間接及び直接アドレスのために４つのレジスタバンクが低い側のメモリ中に現れることを要求するかも知れない。マイクロ制御器12は通常はこの重複に対応しないが、互換モードによって可能化される。互換モードが可能化されるときは、この同じ重複が各データメモリ・セグメント上に生起し、各データセグメント上に（各セグメントがデータセグメント(DS)レジスタのないようにより同定されるとき）80Ｃ51コンパチブル・メモリマップが創成される。マイクロ制御器12は、図３、図４、図５、及び図６に示すようなメモリの構成を持っている。図３はページに分解した構成を示すものであり、図４は１ページの構成を更に詳細に描いたものであり、図５はレジスタファイルを更に詳細に描いたものであり、また図６は特別機能レジスタ40のアドレス範囲を描いたものである。前に論じたように、マイクロ制御器12は、命令メモリとデータメモリとに別々のアドレス空間を持っている。プログラムとデータメモリとが論理的に分離していることは、データメモリの更に速やかなアクセスを許容する。すべてのレジスタ及びオンチップ・メモリは、バイトや語としてアクセス可能（アドレス可能）である。専用(dedicated)データメモリ領域の或るもの(SFR40，RAM80,及びレジスタファイル82)はビットとしてアクセスされることもできる（図３参照）。用語「データメモリ」は、オンチップ(on-chip)RAM 80,オフチップ(off-chip)RAM 18，又はオフチップのメモリ・マップ(off-chip memory mapped)I/Oを指す。マイクロ制御器12は、（24ビットのアドレスを持つ）別々のデータ及びプログラムメモリを16メガバイトまでサポートする。データメモリ空間118は、80Ｃ51データ記憶用に適する64Kバイトのページ120に区分(segmented)され、間接的にアドレスするモードを介してアクセスされる。512バイトのデータメモリがオンチップRAM 80として構築されているが、オンチップ化するデータメモリの最大又は最小に関しアーキテクチャとしての制限はない。マイクロ制御器12のアーキテクチャは、１ページ当たりのデータメモリに対し直接的にアドレスする空間122を1K まで許容する。互換モード(CM＝1)で80Ｃ51マイクロ制御器アーキテクチャとの逆向き互換性を維持するために、オンチップ・データメモリの一番下の256バイトは標準80Ｃ51と同じやり方で構成される。80Ｃ51内のRAMと共存するSFR 40のみがマイクロ制御器12内の専用オンチップSFRメモリ領域にシフトされている（図６参照）。このSFR空間40は、直接アドレスフィールド内の、但しデータメモリ・マップの一部でないアドレスの上側の1Kを使用する。レジスタR0からレジスタR7までの４つのバンクがあり（図４参照）、それらは（レジスタファイル82 内の）オンチップRAM内のアドレス０から始まって16進数のアドレス1Fに至るものである。４つのバンクのうちの１つが、80Ｃ51中でと同じように、PSWレジスタ100中の２ビットRS0及びRS1により能動バンクとして選定される。レジスタのバンクは、レジスタとしてアドレスでき、又は直近の直接又は間接アドレスモードでのメモリ(RAM)アドレスを使ってアドレスできる。SFR空間40にアドレスするときのように、アドレスの最上位ビットは無視され、それにより各ページはその中にマップされた汎用レジスタを持つ。オフチップRAM 20がオンチップRAM 80の範囲外でマップされるときは、マイクロ符号プログラム制御の下に、このアドレス空間への任意のアクセスは自動的にオフチップのデータをフェッチして、マイクロ制御器12に０から16メガバイトまでの線形アドレス空間を与える。マイクロ符号プログラム制御の下にある同じアドレス可能空間内でオンチップ・メモリと重複するページ０上のオフチップ・データメモリは、間接にアドレスすることによってのみアクセスできる。マイクロ符号制御の下にある各データメモリ・セグメント・ページの一番下の 1Kバイト122は、直接的にアドレス可能なデータ空間である。このアドレスするモードは、命令の内部で低い方の16ビットのデータアドレスを含んでいる。直接アドレス空間に付随するところの、24ビットアドレスの上の方のバイトを形成するセグメント・レジスタ(SR)は、常にデータ・セグメント(DS)レジスタである。この内蔵された防護メカニズムは、80Ｃ51アプリケーションのようなユーザ・レベルの符号が、異なるセグメント内の直接アドレス空間の間で切り替わるのを防止する。16進数のアドレス20から3Fまでにあるこの空間の32バイト124は標準的ビットアドレス可能なRAM空間(256ビット)を形成する。80Ｃ51互換モード(CM＝1 )においてのみ、この直接アドレス空間の32バイト126が80Ｃ51の32レジスタ・バイトと重複する（図５参照）。このレジスタ・ブロックはすべてのページで同一である。マイクロ制御器12の自然(native)モードでは、すべてのレジスタはレジスタファイル82のみに限定され、いかなるメモリ提携(memory association)も持たない。従って自然モードでの直接アドレス空間はデータメモリ中のアドレス０からスタートする。レジスタファイルの任意のレジスタからの間接アドレスは、８ビットセグメント・レジスタ(DS)又はエキストラ・セグメント・レジスタ (ES)に付帯する。この区分は、80Ｃ51アプリケーションのような間接的にアドレスする間の多重タスキングシステムで走行する処理の実行の単純な分離を行うと同時に符号化及びメモリ間接アクセス命令を合理化することを許容する。このモードはセグメント・レジスタの内容に依存して16MBアドレス空間の任意の場所にある全64Kデータ・セグメントにアドレスできる。80Ｃ51互換性のために、もしシステム構築レジスタ中にCMフラグが設定されているならば、R0及びR1(レジスタR0L及びR0H)を通して間接にアドレスすることは間接アドレスの僅か８ビットで実行される。語レジスタR0-R7もまた、間接及び間接オフセットのアドレスするモードの間におけるアドレスポインタとして使われる。語レジスタR7はスタックポインタであり、それはマイクロ制御器12がシステムモードにあるかユーザモードにあるかに依存してシステムスタックポインタか又はユーザスタックポインタかのいずれかである。80Ｃ51互換モードにあるときは、(R6H及びR6Lとしてバイトアドレス可能な)語レジスタR6が、データポインタ・レジスタ(DPTR)として使われる。バイトレジスタR4L及びR4Hは互換モードにあるとき、アキュムレータ及びＰレジスタとしてそれぞれ使われる。間接にアドレスするモードでは、アドレスの低順位の16ビットがレジスタファイル82内の任意の語レジスタから取り出される。上の８ビットはデータセグメント(DS)又はエキストラセグメント(ES)SF Rのいずれかから取り出される。マイクロ符号プログラム制御の下では、間接にアドレスすることを伴う多くの命令がメモリアクセスの後で特定のアドレスレジスタを自動的にインクリメントするというオプションを許容する。レジスタはデータのサイズにインクリメントされるであろう：すなわち、バイト・オペランド (byte operand)に対しては１つインクリメントし、語オペランド(word operand) に対しては２つインクリメントする。間接オフセットのアドレスするモードが設けられ、オペランドの有効アドレスとしてアドレスレジスタと直近のオフセット値との和を用いる。オフセットは、+127から-128バイトまでの範囲を持つ正負の符号の付いた８ビットの値であるか、或いは+32767から-32768バイトまでの範囲を持つ正負の符号の付いた16ビットの値である。これはこのモードを持つデータセグメントの全部へのアクセスを潜在的に提供する。直近のアドレスするモードでは、命令の内部に１つの定数値が記憶され、アドレスとして使用される。命令に依存してその値はサイズが４ビットか８ビットか又は16ビットかである。特別機能レジスタ110は、1K直接アドレスブロック139中で16進数のアドレス40 0から7FFまでにある（図６参照）。このブロックの前半140はオンチップのSFR空間である。このSFRの領域はSFRマップ・レジスタ、及びオンチップ周辺装置及び I/O用の制御及びデータレジスタにアクセスするのに使われる。残りの部分142はオフチップSFR用に保留される。このことはオフチップ・メモリマップI/Oデバイスへの更に速やかなアクセスを、各アクセスに対するポインタを創立する必要なしに許容する。SFR 139空間は80Ｃ51におけると同様、直接にアドレスされる。S FR 139の空間は1Kの直接にアドレスされたデータ空間と同じアドレスモードを使うが、それは論理的には別の空間であり、間接データ空間と重複するものと考えてはならない（図５及び図６参照）。SFRアドレス空間中の一番下の64バイトは唯一のビットアドレス可能なSFR位置である。ビットアドレス可能なSFR空間は、 80Ｃ51で各８番目のアドレスに割り当てられるのとは反対に、マイクロ制御器12 では単一ブロックに割り当てられる。このことが、ビットアドレス可能であり、また語アドレス可能でもあるSFRの割当てを許容する。単一のSFR空間40しか存在せず、すべての80Ｃ51プログラムはSFR空間40にアクセスが与えられていなければならないのだから、任意のページの16進数の400から7FFまでへの任意の直接アドレスは、単一の物理的SFR空間40に仮想的にマップする。その結果RAMメモリはこの範囲には直接にアドレスされることができないで、間接にアドレスされなければならない。従ってSFR空間40はページ独立であり、データメモリのすべてのページにマップされる。またその結果として、このアドレスのマッピングの重複のために、マイクロ制御器の全アドレス空間は16Mbを超えることになる。アーキテクチャはRAM空間区分を、各64Kサイズの256ページ120へと当面サポートする。システム10中のメモリはバイトの単位でアドレスされ、各バイトは８ビットから成る。１つの語は２つの隣接するバイトから成る16ビット値である。マイクロ制御器12中のデータの記憶順序は、下側のアドレスに１語の下側のバイトが記憶され、その１つ上のアドレスに上側のバイトが記憶される「リトル・エンディアン(“Little Endian”)」である。外部バス24は復帰中に選択された８ビットモード又は16ビットモードで構築できる。８ビットモードは80Ｃ51アプリケーションで走るときに使われる。選択された演算のモードに依存してすべての16ビット外部データアクセスは厳密に連続しているメモリ位置（８ビットモード）からの語（16ビットモード）又はバイトであり得よう。８ビットモードでの外部語フェッチは結果として２つの別個のバイトアクセスである（もしデータがオンチップであるならば結果は単一語アクセス中では同一である）。前に述べたように、マイクロ制御器12は16メガバイトのアドレス可能な空間を持つプログラムメモリ18をサポートする。その一組の命令は飛び越しと呼び出しを含み、そのうちの或るものは局所符号ページ(80Ｃ51互換性に対しては64K)上でのみ動作するものであり、そのうちの或るものは全プログラムメモリ空間にアクセスすることができ、またそのうちの或るものは間接レジスタである。80Ｃ51 プログラムのサイズは64Kbに限定されるものではなく、プログラムは16Mb空間のどの場所にも存在できる。マイクロ符号プログラムの制御下で、飛び越し，呼び出し，分枝，トラップ，及び割り込みと名付けられたプログラムメモリ目標アドレスが語整列(word aligned)される。しかしサブルーチン又は割り込みハンドラーからの復帰アドレスは、前に言及したAligned Branch Targetアプリケーションで説明したように奇数境界か偶数境界かのどちらかであり得る。相対分枝のアドレス範囲は、+255，-256バイト（語整列目標アドレスを持つ８ビットとして符号化された９ビットの２の補数置換）に拡張されている。このことは、翻訳された80Ｃ51コードが、翻訳されて一般には分枝目標が範囲内にある機会が増えているときに、間に介在して拡大する傾向のある符号の上に、分枝を延長させることを許容する。マイクロ制御器には２レベルのユーザ／管理者(user/supervisor)防護メカニズムが設けられる。ユーザモード又はアプリケーションモードというものと、システムモード又は管理者モードというものがある。多重タスキング環境では、管理者レベルでのタスクはアプリケーションレベルでのタスクからは防護されている。マイクロ制御器は（レジスタファイル82中に）２つのスタックポインタを持ち、それらはシステムスタックポインタ(SSP)及びユーザスタックポインタ(USP) と呼ばれる。多重タスキング・システムでは１つのスタックポインタが管理システム用に使われ、もう１つが80Ｃ51アプリケーションのような当面の能動タスク用に使われる。防護メカニズムではシステムソフトウェアをユーザアプリケーションから隔離することによりこれが役に立つ。この２つのスタックポインタは割り込みの達成を改善するのにも役に立つ。ある特定のアプリケーション用のユーザスタックがオンチップRAM 80内で使用可能な空間を超えているならば、或いはオンチップRAM 80が時間的に厳しい他の目的に必要とされる（オンチップRAM 80 はオフチップメモリ20より速やかにアクセスできるから）ならば、ユーザスタックはオフチップに置くことができ、割り込みスタック（システムSPを使う）はオンチップRAM 80内に置くことができる。システムスタックは常にメモリセグメント０（データメモリの最初の64Kバイト）にあることを強いられ、一方、ユーザスタックはデータセグメント(DS)レジスタにより選ばれたセグメント上に位置する。２つのスタックポインタは同じレジスタアドレスを共有する。任意の所与の時に使われるであろうところの、そしてレジスタファイル82内に「現れる」であろうところのスタックポインタは、プログラム状態語(PSW)レジスタ44中のシステムモードビット(SM)により定められる。マイクロ制御器12スタックはマイクロ符号プログラム及びアドレス論理制御を介して、符号がユーザ又はアプリケーションモードで実行されるときは常にユーザスタックポインタ(USP)を使うように自動的に設定され、また符号がシステムモードで実行されるときはシステムスタックポインタ(SSP)を使うように自動的に設定される。マイクロ制御器12は、プッシュ，ポップ，サブルーチン復帰アドレス，及び割り込み復帰アドレスのためにシステムスタックを使ってシステムモードに復帰(reset)した後、演算を始める。翻訳された80Ｃ51を含む多くのアプリケーションがいつでもこのモードで簡単に動作する。システムモードでは、プログラムがUSPを設立してそのモードでルーチンを起動させる。ユーザモードでは、プッシュ、ポップ、サブルーチン復帰アドレスはすべてアプリケーション又はユーザスタックを使用する。しかし、割り込みは常にシステムスタックを使用するであろう。ユーザモードプログラムはシステムスタックポインタ(SSP)及びデータセグメント(DS)レジスタを変形することはできないが、それらを読み出すことだけはできる。しかし、エキストラセグメントレジスタ(ES)上に読み出し及び書き込みをすることは共にユーザモードで許容される。異なるスタック又はデータセグメントの使用を要請するには、80Ｃ51アプリケーションのようなユーザモードプログラムは、TRAP命令を介してシステムモードルーチンを呼び出すか、又は他の何等かのやり方でシステムコードを信号するかしなければならない。システムモードルーチンはセグメントレジスタを巧く操作することができる（或いは、もしそれが、アプリケーション・コードはその領域にアクセスをしてはならないと決めているならば、できない）、そしてアプリケーションコードに戻ることができる。このやり方でアプリケーション・コード・タスクが全データ空間の或る領域を使用するよう限定することは容易にできよう。システムモード・コードは、ユーザスタックポインタ(USP) を他のポインタレジスタにコピイすることによりユーザスタックを使用し、データセグメントレジスタ(DS)を通してユーザスタックにアクセスすることができる。これらのメカニズムを使って、システムモニターはタスク用のユーザスタックを準備することができ、又は何らかのシステムサービス用にトラップ命令により呼び出されるときユーザスタック上のパラメタに容易にアクセスすることができる。一般的にプログラムの全体は多数のモジュール又はセグメントから成る。しかし、プログラム実行中の任意の時にプログラムのセグメントのごく小さいサブセットのみが実際に使用中である。一般的に、このサブセットは符号(code)とデータとを含む。マイクロ制御器12アーキテクチャは、プログラムの実行環境の運営中のセットに直接アクセスし、また要求によってそれ以外のセグメントにアクセスすることをサポートするメカニズムを設けてこれを利用する。任意の所与の瞬間に、２つのメモリのセグメントが実行プログラムに直ちにアクセス可能である。これらは、スタック及び局所変数がそこに在るデータセグメントであり、また遠隔データ構造を読み出すのに使うことのできるエキストラセグメントである。ソフトェア・モジュールにアドレスできる可能性を制限することは、多重タスキング環境での効率的で信頼性のある演算用のためのシステム資源の完全な制御を得るのに役立つ。マイクロ制御器中の現在運用中のデータセグメントは、16ビットアドレス（ポインタ）及び８ビットセグメントから成る。８ビットセグメントレジスタDS又はESは、この当座のセグメントを同定するのに使われるオフセットを保持する。これらのセグメントレジスタは、16メガバイトアドレス範囲の全体を通してデータがアクセスされるのを許容するために、16ビットポインタレジスタ及びスタックポインタの拡張として使われる。SFR空間内の「バイト」レジスタは、24ビットアクセス用の最上位８ビットのためのソース(source)としてDS又はESのいずれかを選定するところの７個の汎用ポインタレジスタ（すなわちSPでないもの）に関連するビットを含む。このレジスタは、セグメント選択レジスタ 166又はSSELと呼ばれる。SSELビットの電源オンの状態は初期化される、すなわちそれはDSレジスタにデフォールト(default)される。セグメントレジスタは関連のあるポインタレジスタに伴って自動的にインクリメント又はディクリメントするものではないが、命令によって明白に変わらなければならない。データセグメントレジスタへの書き込み（DS内のオフセットを操作して）及びエキストラセグメントレジスタを通しての書き込み(ES:Rnにより指定されたメモリを操作して )は、システム・レベルの符号語のみに制限して、幾つかの80Ｃ51プログラムを走らせるときのような、プログラムの独立性を与える。しかしユーザモード又はアプリケーションモードでは、DSを通して又はDSを使っての書き込み、ESへの書き込み、及びESを通してのの読み出しは許容される。例外及び割り込みは正常の命令処理を先取り(pre-empt)する事象(events)である。例外及び割り込み処理は、通常の命令実行から例外を取り扱うルーチンの実行に移行するものである。例外／割り込みベクトルは例外を取り扱うルーチンのアドレスを含んでいる。例外／割り込みベクトルは、符号メモリページ０の一番始めの256バイト中に所在するベクトル・テーブルと呼ばれるデータ構造中に含まれている。すべてのベクトルは２語から成り、その２語とは:(i)例外ハンドラーのアドレス；(ii)ハンドラーに対する初期のPSWの内容；である。各例外／割り込みハンドラーの一番始めの命令はプログラムメモリのページ０中になければならない、その理由はベクトル・テーブル中のハンドラーのアドレスは16ビット（ページ０）のみだからである。RESET以外のすべての例外及び割り込みは、現在のプログラムカウンタ(PC)及びPSW値をスタック上に記憶させて、現在の命令の完了後にサービスされる。例外又は割り込みの間は、24ビット復帰アドレス及びPSW語がスタック上にプッシュされる。スタックされたPC（高いバイト）とPC （低い語）との比の値が、現在の命令の流れの中の次の命令の24ビットアドレスである。次いでプログラムカウンタ(PC)にベクトル・テーブルからの対応するハンドラー・ルーチンのアドレスが搭載され、それからPSWに対応するベクトルの上側の語の中に記憶されている新しい値が搭載される。例外又は割り込みハンドラーの実行は、割り込み(RETI)命令からの復帰に遭遇するまで又は別の例外又は更に優先度の高い割り込みがくるまで進行する。RETI命令は各ハンドラー・ルーチンを終了させる。マイクロ符号プログラム制御の下で、このことが復帰アドレスをスタックからPCへポップし、スタックから始めのPSWを再搭載し、プロセッサに割り込みルーチンの実行を再開させる。マイクロ制御器12上で命令を実行するため符号又は命令アドレスが形成されるのに幾つかのやり方がある。プログラムの流れの変更は、単純相対分枝、長い相対分枝、24ビット飛び越し及び呼び出し、16ビット飛び越し及び呼び出し、並びに復帰でなされる。符号アドレスも計算されてテーブル・ルックアップ及び類似符号MOVC機能を実行する。単純相対(relative)分枝はプログラムカウンタ(PC)に加えられた８ビットの正負の符号の付いた(signed)置換を使い、新しい符号アドレスを生成する。計算は、１ビットだけ残された８ビット相対置換（それは語アドレスへの置換だから）をシフトし、結果を24ビットヘ正負の符号を延長(signe xtending)し、それをプログラムカウンタの内容に加え、その結果の最下位ビットを無理に０とすることにより完成する。長い相対無条件分枝(JMP)及び16ビット相対置換を持つ呼び出しも、同じシーケンスを用いる。分枝の範囲は、８ビット相対については+255から-256までであり、長い飛び越し及び呼び出しについては+65535から-65536までである。遠い飛び越し及び呼び出しは命令中に24ビット絶対アドレスを含み、単にプログラムカウンタの内容の全部を新しい値に置き換える。アドレスの範囲は、マイクロ制御器12については16Mアドレス空間の任意の場所である。復帰命令は、長さが復帰のタイプによって決まる16ビット又は24 ビットのいずれかのアドレスを、スタックから得る。24ビットアドレスは単にプログラムカウンタの内容の全部を置き換える。16ビット復帰アドレスはPXの一番下の16ビットのみを置き換える。符号アドレスは幾つかの異なるやり方で生成されることができる。標準的な形は、プログラムカウンタ(PC)の一番上の８ビットか又は符号セグメント(CS)レジスタかのいずれかに付帯するポインタレジスタからの16ビット値を使って24ビット符号アドレスを形成する。上側の８アドレスビットに対するソース(source)は、使われるポインタレジスタに対応するSSELレジスタ中のセグメント選択ビットの設定(0＝PC及び1＝CS)によって定められる。CS はDS及びESと類似の８ビットSFRであることに留意されたい。それはSFR読み出し及び書き込みによってのみ変形されることができ、PCの上側の８ビットとは何の関係も持たない。更にもう２つの変形が80Ｃ51互換性のために設けられている。１つの演算は、完全な24ビットアドレスを作るのにPCの上側の８ビットを使い、 80Ｃ51互換性レジスタＡの内容及びDPTRを加えて16ビット値を形成する。互換性モードにあるアプリケーション間でレジスタバンクを交換(swap)して、前に論じたページアドレス・マッピングを設けることを許容するために、図７に示すように、目標アドレス論理すなわち復号器200が、レジスタバンク・指示器ビット（R0及びR1）及びシステムモードビット(SM)を、プログラム状態語レジスタ44から受け取る。復号器200はまた、セグメント選択レジスタ202から、セグメントレジスタのうちデータ204か又はエキストラ206かのどちらがアドレス延長のために使われるのかに関する指定をも受け取る。復号器200は更にまた、レジスタ204及び206の内容、特にその内容が０かどうかについての指定をも受け取る。 SCRレジスタ54は互換性モードビットを復号器200に供給する。復号器200は、復号ユニット74の段階設定レジスタ208から、実行されようとしている命令のタイプ（隣接／直接／間接）を指定するインディケータを受け取り、また、もしあれば、どのレジスタが例えばスタック命令のような１つの命令によって引用されているかの指示も受け取る。目標アドレス復号器200は、チップ上の全ユニットに内部バス86を通って供給される目標アドレスレジスタ210からの目標アドレスと，その他の上述のレジスタ及びユニットからの情報とを使って、割り当てられたレジスタファイル82のレジスタバンク，SFRレジスタ空間40，及び80Ｃ51手順に関連する特定の64Kbセグメントの内部及び外側に対するマッピングを定め、適切なイネーブル信号を発出する。 80Ｃ51プログラムを使う多重タスキングは、多数の様々なやり方で開始され、制御される。例えば80Ｃ51アプリケーションは、適切なレジスタに搭載するシステムモードプログラムで開始されることができ、次いで前に述べたFast Context Switchingアプリケーションに記載したRETI命令を実行する。システムモードプログラムによる制御への復帰はタイマー制御の割り込みを介して行うことができる。マイクロ制御器12用の命令セットは、80Ｃ51命令セットのスーパーセットであるのを好適とする、すなわち80Ｃ51の命令による１つのマッピングのためのものを持つ命令がマイクロ制御器のセットの中にあることを好適とする。通常の手腕をもつ当業者は、茲に述べたマイクロ制御器上の80Ｃ51命令を実行するのに適した適切なマイクロ符号プログラムを供給することができる。命令の翻訳を適正に実行することを保証するために、翻訳はSFR空間が正確にアドレスされることを保証する必要がある。翻訳はレジスタR8を80Ｃ51符号のＡ及びACCレジスタとして使用しなければならず、またレジスタR9を80Ｃ51Ｂレジスタとして使用しなければならない。80Ｃ51内のスタックはバイトスタックであり、また一方で、マイクロ制御器12のスタックは語スタックであって、スタック長に依存する任意の演算はユーザに対し正確さを保証するためにチェックされフラグを付されなければならない。同じことがスタック方向を使用する演算にも適用される。飛び越しテーブルを使う飛び越しはマイクロ制御器12及び80Ｃ51それぞれの語対バイト適応に対しても責任を負わなければならない。割り込みはページ０内の割り込みベクトルテーブルを必要とするから、この位置に在る80Ｃ51符号は移動しなければならず、ベクトルはこの新しいアドレスを指さなければならない。80Ｃ51バイトスタックポインタの引用はマイクロ制御器12の語ポインタレジスタを引用するように翻訳されなければならない。スタックポインタ上で直接に実行される演算では、ユーザは符号の正確さについてチェックするためフラグを立てる必要がある。適切な翻訳機が当業者により供給されることもできる。本発明の多くの特徴及び利点が以上の詳細な説明から明らかになり、従って、茲に付属する請求項によって本発明の真の精神及び範囲内に入るそのような本発明の特徴及び利点がすべてカバーされることが意図される。更に、多数の変形及び改変が当業者にとっては容易に生じるであろうから、本発明を茲に説明し記述した正確な構成及び動作に限定するのは望ましいことではなく、それ故にすべての適切な変形及び等価のものは本発明の範囲内に入るものとされよう。

Claims

【特許請求の範囲】１．幾つかの独立の処理を行う命令を実行するための実行手段と；上記実行手段に結合し、上記独立の処理のうちの１つの専用に各バンクが供せられる汎用レジスタのバンクと；上記実行手段に結合し、上記独立の処理に共通の特別機能レジスタと；上記実行手段に結合し、上記独立の処理用に構築可能な状態の内容を持つ単一プログラム状態語レジスタと；上記実行手段に結合し、上記独立の処理に対応するデータセグメントに分割されているデータメモリと；を有して成ることを特徴とするマイクロ制御器。２．請求項１に記載のマイクロ制御器において、上記実行手段に結合し、上記データセグメントのうちのどれが上記実行手段によってアドレスされているかを示すセグメントアドレスビットを含み、上記独立の処理によってはアクセスできないセグメントアドレスレジスタを更に有することを特徴とするマイクロ制御器。３．請求項２に記載のマイクロ制御器において、上記プログラム状態語レジスタはレジスタバンク選択ビットを含み、プログラム状態語は独立の処理の各々に対してプログラム状態語レジスタに搭載されていることを特徴とするマイクロ制御器。４．請求項３に記載のマイクロ制御器において、上記プログラム状態語はシステムレベル又はユーザレベルの実行を指定するモードビットを含むことを特徴とするマイクロ制御器。５．請求項４に記載のマイクロ制御器において、上記実行手段に結合し、上記実行手段が独立の処理と共に実行しているか否かを示すシステム構築レジスタを更に有することを特徴とするマイクロ制御器。６．請求項５に記載のマイクロ制御器において、上記データメモリのアドレス空間と上記特別機能レジスタとは重複しており、重複のある上記データメモリは上記実行手段の直接にアドレスする動作によりアドレスされることを特徴とするマイクロ制御器。７．請求項６に記載のマイクロ制御器において、上記実行手段は単一の実行ユニットを含み、上記特別機能レジスタは単一メモリ空間に位置することを特徴とするマイクロ制御器。８．請求項７に記載のマイクロ制御器において、上記プログラム状態語レジスタ内に、ページの外部にデータアクセスが許容されるか否かを示すシステムモードビットを更に有することを特徴とするマイクロ制御器。９．幾つかの独立の処理を行う命令を実行する単一の実行ユニットと；実行手段に結合し、上記独立の処理のうちの１つの専用に各バンクが供せられる汎用レジスタのバンクと；単一のメモリ空間内に位置して上記実行手段に結合し、上記独立の処理に共通の特別機能レジスタと；上記実行手段に結合し、上記独立の処理用に構築可能な状態の内容を持つ単一プログラム状態語レジスタと；を有して成り、上記プログラム状態レジスタは：レジスタバンク選択ビットを含み、プログラム状態語は独立の処理の各々に対してプログラム状態語レジスタに搭載されており、上記プログラム状態語はシステムレベル又はユーザレベルの実行を指定するモードビットを含み、ページの外部にデータアクセスが許容されるか否かを示し；上記実行手段に結合し、上記独立の処理に対応するデータセグメントに分割されているデータメモリを含み、上記データメモリのアドレス空間と上記特別機能レジスタとは重複しており、重複のある上記データメモリは上記実行手段の直接にアドレスする動作によりアドレスされ；上記実行手段に結合し、上記データセグメントのうちのどれが上記実行手段によってアドレスされているかを示すセグメントアドレスビットを持ち、上記独立の処理によってはアクセスできないセグメントアドレスレジスタを含み；上記実行手段に結合し、上記実行手段が独立の処理と共に実行しているか否かを示すシステム構築レジスタを含むことを特徴とするマイクロ制御器。 10．幾つかの独立の処理を行う命令を実行するための実行手段と；上記実行手段に結合し、上記独立の処理のうちの１つの専用に各バンクが供せられる汎用レジスタのバンクと；上記実行手段に結合し、上記独立の処理に共通の特別機能レジスタと；上記実行手段に結合し、上記独立の処理用に構築可能な状態の内容を持つ単一プログラム状態語レジスタと；上記実行手段に結合し、上記独立の処理に対応するデータセグメントに分割されているデータメモリと；を有して成ることを特徴とするマイクロ制御器。 11．複数の処理を走らせるのに適するマイクロ制御器において、上記複数の処理の各々はそれぞれ、アドレスのセットのそれぞれを通してアクセス可能な作業空間の複数のセグメントのそれぞれに割り当てられ、上記アドレスのセットのそれぞれは互いに素(disjoint)であることを特徴とするマイクロ制御器。