JPH04302329A - マイクロ処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は縮小命令セットコンピュ
ータ内で処理を行なう複合命令セットコンピュータをエ
ミュレートするための装置及び方法に関する。

【０００２】

【従来の技術】複合命令セットコンピュータ（ＣＩＳＣ
）は大量の情報をコード化する命令を有す。ＣＩＳＣ命
令セットにより、簡潔であり且つメモリ内包性（ｉｎｔ
ｅｎｓｉｖｅ）　の少ないコンピュータプログラムの開
発が可能になる。ところが、ＣＩＳＣ命令の実行には、
極めて複雑な、または比較的遅い、またはその両方であ
るプロセッサを必要とすることがしばしばある。

【０００３】縮小命令セットコンピュータ（ＲＩＳＣ）
が、ＣＩＳＣ命令セット及びプロセッサに代わるものと
して開発されている。ＲＩＳＣ命令セットは比較的少数
の簡単な命令を有しており、その各々は比較的大きな一
様数のビットにコード化されてるい。ＲＩＳＣマシンは
、簡単且つ高速であるという利点を有す。しかし、ＲＩ
ＳＣ命令にコード化されるプログラムは、個々の命令が
大きいため、及び、その対照物であるＣＩＳＣ命令より
も多数の前記簡単な命令を或る与えられたタスクに対し
て必要とするため、比較的多量のメモリスペースを必要
とする。ＲＩＳＣプロセッサはまたメモリ内のデータの
整列を制限し、使用しないパッドとなるスペースのため
にコード及びデータファイルの大きさが大きくなる。 これら制限のため、より大きなメモリキャッシュ、大き
な主メモリ、より大形のディスクドライブ、及びこれら
全ての装置間のより大きな転送帯域幅が必要となる。個
々の構成要素の価格は低落を続けているが、現在のアプ
リケーションにおいて使用されるコード及びデータの量
は増大を続けている。従って、ＲＩＳＣコンピュータ装
置は、益々大きくなる周辺メモリ装置が必要となるため
、計数的には効率的であるが、経済的には非効率的であ
る。

【０００４】種々のコンピュータハードウェアプラット
フォームが増加するので更に問題が生ずる。アプリケー
ション開発者は、ＣＩＳＣ命令セットの簡単性とＲＩＳ
Ｃコンピュータの速度及び性能との間で選択を行なわな
ければならない場合がしばしばある。開発者が、ＣＩＳ
Ｃ及びＲＩＳＣコンピュータ利用者の両方に対する共通
のソフトウェアを設計とようとすると、既に開発されて
いるソフトウェアシステムをすっかり設計し直さなけれ
ばならなくなる。個々のソフトウェアアプリケーション
には多年にわたる開発時間のかかる場合がしばしばある
ので、単に異なるプラットフォームに対するアプリケー
ションを実施するために設計し直しすることは時間及び
技術者の多大の浪費となる。

【０００５】ＲＩＳＣプロセッサは、データを操作する
仕方で、その対照物たるＣＩＳＣと異なる場合がしばし
ばある。ＲＩＳＣコンピュータは内部レジスタをほとん
ど専用に用いており、一方ＣＩＳＣコンピュータは、デ
ータがそれへ「プッシユ」（ｐｕｓｈ）され及びデータ
がそれから「ポップ」（ｐｏｐ）　される１つまたは複
数のスタックを実施する場合が極めて多い。基本データ
操作に差異があるため、プラットフォームを横切ってプ
ログラムを翻訳する際に更に労力及び時間が費やされる
。

【０００６】

【発明が解決しようとする課題】コンピュータ技術者は
、一つのコンピュータ環境に対して書かれたアプリケー
ションを他のコンピュータ環境へ転送することを容易に
して性能を改善するため、移行をより容易にする方法に
ついて従来から努力している。一つの試みとしてソフト
ウェアエミュレーションを採用し、ある特定のコンピュ
ータハードウェアプラットフォームと他のハードウェア
プラットフォームに対して書かれたアプリケーションと
の間にソフトウェアエミュレーションコードを介在させ
た。このエミュレーションソフトウェアコードは第２の
ハードウェアプラットフォームのオペレーションを模擬
し、アプリケーションプログラムを実行する。ソフトウ
ェアエミュレーションという試みは、マシンの処理時間
のうちの多くが他のマシンのオペレーションをエミュレ
ートすることに費やされるので、速度及び効率について
難点がある。ＣＩＳＣコンピュータ環境からＲＩＳＣコ
ンピュータ環境へのアプリケーションの円滑な移植を、
ソフトウェアコードの多大の改訂の必要なしに、及びエ
ミュレーションのためのプロセッサ時間の大きな部分を
必要とせずに行なうことのできる装置が開発されれば、
これは大きな成果である。かかる装置は、理想的には、
固有の未改訂のＣＩＳＣコードを変更ＲＩＳＣ処理シス
テムのメモリにロードし、そしてオペレータの介入なし
に走行することを可能にするものである。より簡潔なＣ
ＩＳＣコードがメモリ内に未変更状態で存在することを
許すことにより、キャッシュ、主メモリ、ディスクドラ
イブ及び他の周辺装置に対する必要条件が低減されるで
あろう。簡潔な複合ＣＩＳＣコードと効率的な高速ＲＩ
ＳＣプロセッサとの整合を許すように改善された装置が
開発されれば、コンピュータ技術及びソフトウェア界に
長い間あった要望が満たされるであろう。

【０００７】本発明は、ＲＩＳＣコンピュータシステム
において用いるために非ＲＩＳＣ命令として書き込まれ
たコンピュータソフトウェアを簡単且つ効率的に翻訳す
るための新規な装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】本発明においては、バイ
トコードインタプリタ及び専用制御記憶メモリを通例の
ＣＩＳＣ処理装置とそのメモリ領域との間に介装する。 このバイトコードインタプリタは、ＲＩＳＣ処理システ
ムに、標準ＲＩＳＣプログラムが走行する「固有」モー
ドと、事前翻訳または「オンザフライ」なしに非ＲＩＳ
Ｃ（本実施例においてはＣＩＳＣ）命令セットをＲＩＳ
Ｃオプコードルーチンに翻訳及び実行する「エミュレー
ション」モードとの間で円滑に乗り換えることを許す。

【０００９】バイトコードインタプリタは非ＲＩＳＣか
らＲＩＳＣへの翻訳を実行するためのいくつかの機能を
提供する。第１に、内部ＲＩＳＣ　　ＣＰＵレジスタの
集まりを具備するエミュレートスタックが、仮想スタッ
ク上のデータの操作を許す。バイトコードインタプリタ
は、エミュレートスタックに対してポインタのセットを
保持し、基本スタックオペレーションに備える。第２に
、バイトコード及びデータの可変シーケンスを具備する
非ＲＩＳＣプログラムを取り出してディスパッチするこ
とができる。各非ＲＩＳＣバイトコードは、一連のマイ
クロ命令を具備するルーチンによってエミュレートされ
る。本発明の各マイクロ命令は、通例のＲＩＳＣオプコ
ードとビットの幅が同じであり、広がったデータチャネ
ル、別個のメモリ領域または特殊な変換ハードウェアな
しにＲＩＳＣ　　ＣＰＵへの円滑な転送を許す。制御記
憶メモリが、これらエミュレーションルーチンの各々を
保持し、各バイトコードを翻訳しながら簡単且つ効率的
なアクセスを提供する。第３に、各マイクロ命令は、次
のアドレス情報、オペランドとして必要な定数、スタッ
クにアドレスしてスタックオペレーションを行なうため
の命令、及び次の非ＲＩＳＣバイトコードをディスパッ
チすることの必要を指示する情報（現在のバイトコード
をエミュレートするマイクロ命令の現在のシーケンスが
終わりつつあるならば）を含み、非ＲＩＳＣプログラム
ルーチンを正しく複製するのに必要なコード化済み情報
を包含する。第４に、各マイクロ命令を制御記憶装置か
らＲＩＳＣプロセッサへの通路上で修飾し、これをＲＩ
ＳＣオプコードに変換する。バイトコードインタプリタ
は、ＲＩＳＣチップ外部の個別ロジック内に具備するこ
と、またはＲＩＳＣプロセッサとともにチップ上に集積
することが可能である。

【００１０】前述したように、各エミュレーションマイ
クロ命令をＲＩＳＣプロセッサへの途中で修飾すること
ができる。この修飾はスタックポインタの現在値を挿入
することができる（このスタックポインタはＲＩＳＣ　
　ＣＰＵのレジスタのうちの一つを指示する）。このス
タックポインタ値を若干数だけオフセットすることがで
きる。他の修飾は、非ＲＩＳＣ命令ストリームの次のバ
イトからのデータを最終ＲＩＳＣオプコードの適切なフ
ィールドに挿入することができる。例えば、スタックの
最上位の２つの要素を追加する命令は、現在スタックポ
インタから１を減じたものを原始及び宛先レジスタフィ
ールドに挿入し、及び、現在スタックポインタを他の原
始レジスタフィールドに挿入する。そこで、ＲＩＳＣプ
ロセッサはオペレーションを行なう。ＣＩＳＣ命令は、
一般に、バイトコード命令ストリーム内の次のバイトを
ブランチ変位として用いるから、本発明の修飾装置は、
前記次のバイトコードを適正なＲＩＳＣ変位定数として
挿入することにより、ＲＩＳＣ命令を修飾することがで
きる。

【００１１】制御記憶装置に記憶されているエミュレー
ションルーチンの音声及び相対容易性を増すため、非Ｒ
ＩＳＣバイトコード自体がその適切なエミュレーション
シーケンスを選択する。各バイトコードは、制御記憶内
のそのマイクロ命令のシーケンスを呼び出すための個別
のメモリアドレスを提供する。一実施例においては、各
エミュレーションシーケンスは、通例、長さが１６マイ
クロ命令よりも長くない。これらシーケンスを制御記憶
に注意深く入れることにより、若干数のビットだけ片寄
った各バイトコードの２進数は、そのそれぞれのシーケ
ンスの第１のマイクロ命令に一意的アドレスを提供する
ことができる。これにより、各非ＲＩＳＣバイトコード
は明示的にディスパッチされ、通例、ＲＩＳＣ　　ＣＰ
Ｕによって提供される全ての命令を無視する。

【００１２】本発明装置は３つの個別モードで動作する
。固有モードは、ＲＩＳＣプロセッサに、それ自体のマ
イクロ命令を、メモリからまたは特別の制御記憶から取
り出して実施することを許す。エミュレーションモード
はＲＩＳＣプロセッサの内部プログラムカウンタを用い
て順次続く非ＲＩＳＣバイトコードを指し示し、別々の
４ビットマイクロ命令アドレスプログラムカウンタが各
バイトコードエミュレーションルーチンの実施を管理す
る。エミュレーションモード最中は、１６マイクロ命令
よりも長いマイクロ命令エミュレーションシーケンスは
ない。どれかの非ＣＩＳＣバイトコードが１６よりも長
いマイクロ命令を要求する場合には、マシンはハイブリ
ッドモードへ飛び越すことができる。ハイブリッドモー
ド最中は、ＲＩＳＣプロセッサはそれ自体のプログラム
カウンタでマイクロ命令制御記憶にアドレスする。ＲＩ
ＳＣプログラムカウンタの前の内容は、ハイブリッドモ
ードへ飛び越すと、ＲＩＳＣレジスタに記憶される。 ハイブリッドモードから出ると、前記内容は復元され、
非ＲＩＳＣバイトコードシーケンスの実施が更に継続す
ることを許す。ＲＩＳＣレジスタはまた、固有ＲＩＳＣ
オペレーションとエミュレーションモードとの間で切り
替わるときに、プログラムカウンタを記憶する。

【００１３】エミュレーションモード最中は、消費され
た非ＣＩＳＣバイトコードの数がマイクロ命令の数に等
しくなると、ＲＩＳＣプログラムカウンタは単にインク
リメントされてシーケンス内の次のバイトコードを指示
する。しかし、大部分のバイトコードは、普通にインク
リメントされたＲＩＳＣプログラムカウンタがもはや次
のバイトコードを指し示さないように、もっと長いシー
ケンスのマイクロ命令を要求する。本発明は、プログラ
ムカウンタを、これから適切な数を減算することによっ
て補正するため、各マイクロ命令ルーチンの終わりにブ
ランチを追加することによってこの問題を解決する。本
発明のバイトコードインタプリタ装置は内部ＲＩＳＣプ
ログラムカウンタを用い、他のもっと遅い外部ハードウ
ェアカウンタを追加する代わりに、非ＲＩＳＣバイトコ
ードを指示することによって非ＲＩＳＣプログラム実行
のトラックを保持する。

【００１４】迅速なアクセスを許すため、バイトコード
を先取りして命令バッファに記憶する。命令バッファの
一つのバンクが、その最後のバイトコードが取り出され
て解釈されて空になると、メモリアドレス指定装置が、
ＲＩＳＣプログラムカウンタ内に提供されるアドレスを
用いて前記バンクを満たす。しかし、命令バッファは若
干数の順次続く未実行バイトコードを保持しているので
、ＲＩＳＣプログラムカウンタは現在バイトコードアド
レスから適当に片寄って保持される。そこで、ＲＩＳＣ
カウンタからのアドレスは、命令バッファにロードされ
るべき次のセットのバイトコードを適正に指示する。 命令バッファの内部にある第２の小プログラムカウンタ
が、このバッファからディスパッチされるべき次のバイ
トコードのトラックを保持する。

【００１５】ＲＩＳＣ処理システム内の非ＲＩＳＣプロ
グラムを翻訳及び実行する本発明の独特の方法はコンピ
ュータソフトウェアの開発者及びユーザに多大の柔軟性
を提供する。特定のソフトウェア成果のみを特定のハー
ドウェアプラットフォームと整合させるということに制
限される必要はもはやない。本発明は、１つのコンピュ
ータシステムにおけるＲＩＳＣ及び非ＲＩＳＣアプリケ
ーションの完全な統合及び実行を許す。アプリケーショ
ン開発者は、複合命令セットコンピュータに対して既に
書き込まれているプログラムを、多大の再開発なしに、
ＲＩＳＣプラットフォーム上で容易且つ簡単に実行する
ことができる。末端ユーザは、互換性の点をきびしく問
題とすることなしに、特徴の点からアプリケーションを
選択する自由を持つ。通例は遅いＣＩＳＣコンピュータ
に対して書き込まれたアプリケーションは、大きな追加
費用なしに、ＲＩＳＣ　　ＣＰＵの速度及び能力を利用
することができる。

【００１６】本発明の実施例について図面を参照して行
なう以下の詳細な説明から、本発明の前記及び他の目的
が明らかになり、また本発明のより完全な理解が得られ
る。

【００１７】

【実施例】図１は本発明を示すブロック線図１０である
。ＲＩＳＣ中央処理装置（ＣＰＵ）１２、キャッシュメ
モリ装置（ＣＭＵ）２６と６４ＫバイトスタティックＲ
ＡＭアレイ具備のキャッシュメモリブロック２８、メモ
リ制御装置２０、主メモリ１４、入出力プロセッサイン
タフェース（ＩＯＰ）２４、及び特殊化出力装置ディス
プレイ制御装置２２を備えている従来の典型的なＲＩＳ
Ｃプロセッサ構成において、本発明システムは、バイト
コードインタプリタブロック１６、及び他の６４Ｋバイ
トスタティックＲＡＭアレイ具備の専用エミュレータ制
御記憶装置１８を有す。本実施例のＲＩＳＣプロセッサ
即ち処理装置１２は、米国のサイプレス・セミコンダク
（Ｃｙｐｒｅｓｓ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）社製
のサイプレス（Ｃｙｐｒｅｓｓ）　ＣＹ７Ｃ６０１　　
ＳＰＡＲＣ型プロセッサを具備している。このサイプレ
スＳＰＡＲＣマシンの演算及びプログラミング特徴は、
サイプレス・セミコンダク社（Ａ　Ｃｙｐｒｅｓｓ　Ｓ
ｅｍｉｃｏｎｄｕｃｔｏｒ　Ｃｏｍｐａｎｙ）発行でロ
ス・テクノロジー社（Ｒｏｓｓ　Ｔｅｃｈｎｏｌｏｇｙ
，　Ｉｎｃ．）　編集の「ＳＰＡＲＣ　　ＲＩＳＣ使用
者手引き」（ＳＰＡＲＣ　ＲＩＳＣ　Ｕｓｅｒ’ｓ　Ｇ
ｕｉｄｅ）（１９９０年２月発行）に記載されている。 正規ＲＩＳＣ命令１１（「ＣＰＵ命令」と呼ぶ場合もあ
る）、及び非ＲＩＳＣ命令１３（「非ＣＰＵ命令」また
はＣＩＳＣ命令と呼ぶ場合もある）は、一緒に命令１７
の組合せセットを構成しており、主メモリ１４に記憶及
びこれからアクセスすることができる。本実施例におい
ては、一セットのエミュレータマイクロ命令１５（「マ
イクロ命令」または「中間命令」と呼ぶ場合がある）を
制御記憶１８に記憶する。

【００１８】図２はバイトコードインタプリタ１６を示
すブロック線図である。アドレス空間識別子（ＡＳＩ）
バス回線（ｐＡＳＩ．［５．．０］　）がＲＩＳＣ　　
ＣＰＵ１２からＡＳＩデコードブロック３０へ通じてい
る。本明細書においては若干の慣用省略語を用いる。小
文字「ｐ」はプロセッサＣＰＵ１２に対して出入りする
１つまたは複数のバス回線を示し、小文字「ｃ」はＣＭ
Ｕ２６及びキャッシュメモリ２８に対して出入りするバ
ス回線を示し、小文字「ｃｓ」は制御記憶メモリＣＳ１
８に対して出入りするバス回線を示す。大文字「Ａ」は
アドレスバス回線を示し、大文字「Ｄ」はデータバス回
線を示す。バス回線に対し、［ｘ．．ｙ］はｙからｘま
でのビットを示し、「，，」はビットの連結を示す。他
の省略語も適当に用いる。ＡＳＩバス（ｃＡＳＩ．［５
．．０］　）がＡＳＩデコードブロック３０からＣＭＵ
２６まで通じている。アドレスバス回線ｐＡ．［３１．
．０］が、ＣＰＵ１２から、キャッシュアドレス選択選
択ブロック３２及び制御装置アドレス選択ブロック３４
まで、通じている。１４ビットアドレス回線ｃＡ．［１
３．．０］が、キャッシュアドレス選択ブロック３４か
ら、ＣＭＵ２６及びキャッシュメモリ２８まで、通じて
いる。３２ビットアドレス回線ｃｓＡ．［３１．．０］
　が制御記憶アドレス選択から制御記憶メモリ１８まで
通じている。退避マイクロ命令アドレス（ｓａｖｅｄＭ
Ａ）　ブロック３６が制御記憶アドレスブロック３４に
対して接続されている。

【００１９】データバスｐＤ．［３１．．０］が、ＲＩ
ＳＣプロセッサ１２を、バイトコードインタプリタ内の
及び一般にコンピュータ内のメモリの種々のソースに、
接続している。データバスｐＤ．［３１．．０］に接続
されたキャッシュトランシーバ４２がキャッシュデータ
バスｃＤ．［３１．．０］に沿ってプロセッサ１２に及
びこれから情報を中継し、このキャッシュデータバスは
命令バッファ（ＩＢ）３８に接続している。命令バッフ
ァ３８はまた制御記憶アドレス選択ブロック３４に接続
している。

【００２０】制御記憶トランシーバ４４はまたプロセッ
サデータバスｐＤ．［３１．．０］に接続しており、制
御記憶データバスｃｓＤ．［３１．．０］に沿って制御
記憶１８へ及びこれから情報を中継する。制御記憶デー
タバスｃｓＤ．［３１．．０］　はまた命令修飾ブロッ
ク４６に接続し、またプロセッサデータバスｐＤ．［３
１．．０］にている。データバスｐＤ．［３１．．０］
はバイトコードインタプリタレジスタトランシーバブロ
ック４８に接続しており、このブロックは、ＣＰＵ１２
から、バイトコードインタプリタ１６内に配置されてい
る全てのレジスタへの、アクセスを提供する。

【００２１】トランシーバブロック４８は、退避プログ
ラムカウンタ（ｓａｖｅｄＰＣ）アレイ４０、スタック
ポインタレジスタ（ｓｔａｃｋ　ＰＴＲ）５０、退避ス
タックポインタアレイ（ｓａｖｅｄＳｔａｃｋ　Ｐｔｒ
　Ａｒｒａｙ）５２、インタバルタイマブロック５４、
及び入出力プロセッサ通信レジスタ（ＩＯＰ　Ｃｏｍｍ
　Ｒｅｇ）　５６に接続している。ＩＯＰＣｏｍｍ　Ｒ
ｅｇ５６は、マイクロプロセッサ割込みＩＯＰ（ＭＰＩ
ｎｔＩＯＰ）　回線及びリセットマイクロプロセッサボ
ード（ＲｅｓｅｔＭＰＢ　、即ち全装置をしセットする
）回線を介してＩＯＰインタフェース装置２４に接続し
ている。割込みジェネレータブロック５８が、ＲＩＳＣ
割込み回線６０ａ及びメモリ例外回線６０ｂを介してＣ
ＰＵ１２に接続している。 バイトコードインタプリタ 機能的には、図２に示すバイトコードインタプリタ１６
ハードウェアは８つの部分を有す。即ち、（１）マイク
ロ命令アドレス、非ＲＩＳＣバイトコードアドレス、及
びＲＩＳＣアドレス間で、キャッシュ及び制御記憶内の
データにアクセスすることを選択する、（２）非ＲＩＳ
Ｃバイトコードをエミュレーションマイクロ命令に変換
するため、マイクロ命令アドレスを発生する、（３）主
メモリまたはキャッシュからバイトコードを先取りする
、（４）非ＲＩＳＣ評価スタックポインタを保持する、
（５）エミュレータマイクロ命令をＲＩＳＣオプコード
に変更する、（６）データ及び非エミュレータ命令をＲ
ＩＳＣ　　ＣＰＵ、キャッシュ、及び制御記憶間に送る
、（７）割込み操作に備える、及び（８）雑Ｉ／Ｏレジ
スタを提供する。これら機能領域はバイトコードインタ
プリタ内の種々の論理ブロックとオーバラップする。

【００２２】バイトコードインタプリタのこれら機能部
分の各々について次に説明する。本発明において必要と
なるエミュレーション及びスイッチングのオペレーショ
ンのうちの多くのものは、ＲＩＳＣ　　ＣＰＵ１２とバ
イトコードインタプリタ１６内に配置された種々のレジ
スタとの間のアクセスを提供することを必要とする。こ
れらレジスタは、特殊メモリアドレスを用いることによ
り、バイトコード（ＢＩ）レジスタブロック４８を介し
てアクセスされる。本実施例のサイプレスＲＩＳＣプロ
セッサのアドレス回線は２つの部分に分割される。第１
に、主３２ビットアドレスバスを図２にｐＡ．［３１．
．０］として示す。第２に、６ビットアドレス空間識別
子回線ｐＡＳＩ．［５．．０］　がまた、どこでメモリ
にアクセスするかを決定する。表１に、各バイトコード
インタプリタレジスタに対する各アドレス空間識別子（
ＡＳＩ）コードの結合を示す。例えば、ＡＳＩ番号３１
は、退避スタックポインタ（ｓａｖｅｄＳｔａｃｋＰｏ
ｉｎｔｅｒ）　レジスタ５２を指示する。ＲＩＳＣ命令
とデータパイプラインと例外ロジックとの間のインタラ
クションを操作するため、本発明においてはｓａｖｅｄ
ＳｔａｃｋＰｏｉｎｔｅｒ　５２及びｓａｖｅｄＰＣ　
４０のレジスタの３つのバージョンを使用する。これら
レジスタに対するサブレジスタは、表２に示すようにア
ドレスされ、スタックポインタ及び命令バッファのセク
ションにおいてそれぞれ説明される。これらサブレジス
タにアクセスするため、前記表に示すように、ｐＡ．［
３．．０］　の下位の４ビットを用いる。インタバルタ
イマ５４に対する更に他のアドレスを表３に示す。特殊
ＡＳＩアドレスはサイプレスＲＩＳＣの一つの結果であ
って些細な問題であり、バイトアドレスマシン及びバイ
トコードレジスタは３２ビット（４バイト）データバス
の最小有効端に結びつけられる。

【００２３】ＡＳＩデコードブロック３０は、上部アド
レス回線ｐＡＳＩ．［５．．０］　をモニタし、２セッ
トのオペレーションを行なう。第１に、ＡＳＩデコード
ブロック３０は、特殊な条件の下で、ｐＡＳＩ制御をｃ
ＡＳＩ制御に変更するために介入する。第２に、ＡＳＩ
デコードブロック３０はまた、前述し、また表１、表２
及び表３に記載してあるように、ＢＩレジスタトランシ
ーバブロック４８を介して種々のバイトコードインタプ
リタレジスタの読出及び書込を可能にする。表４には、
本発明における種々の重要なアドレスと制御回線と演算
モードとアクティビティとの間の関係を記載してある。 ｐＤＸＦＥ　回線は、ＲＩＳＣプロセッサから始まって
おり、データ転送（命令取出しとは異なって）が行なわ
れるであろうという信号を送る。表４の上方の行におい
て、ｐＤＸＦＥ　は０に等しく、その動作は命令を取り
出す。下方の行においては、ｐＤＸＦＥ　は１に等しく
、その動作はデータ転送を含む。入力側（ＡＳＩでコー
ドブロック３０に対する入力）の次の列はアドレス回線
ｐＡ．［３１．．３０］の上の２ビットから成っている
。これら２つの回線により、種々のオペレーションモー
ド間の弁別が可能になる。これら回線ついては下に更に
説明する。ｐＡＳＩ．［５．．０］　アドレスは、図示
のように、適切なｃＡＳＩ．［５．．０］　アドレスに
変換する。前記表を通じて、２ビットアドレスよりも多
いアドレスまたはデータ値は、他に指示してないかぎり
、通例１６進表記法で示してある。ＡＳＩでコードブロ
ック３０からのｍｉＮＵＬＬ回線は、制御記憶１８から
のマイクロ命令アドレス指定最中は、ＣＭＵ２６をディ
スエーブルする。ＣＭＵ２６を停止させる他の方法は、
ｃＡＳＩの上の２ビットを３ＨＥＸにセットすることで
あり、これは表４のいくつかの行において用いてある。 ｃＳＩＺＥ　回線は、検索すべきデータの大きさ（２バ
イトブロックとなっている）を指示し、そして、正規モ
ードＲＩＳＣデータアクセス及びバイトコードインタプ
リタレジスタアクセスを除き、全ての動作に対してプリ
セットされ、値は、プロセッサにより、そのｐＳＩＺＥ
　回線を介して与えられる。これらの回線は図２には明
示してない。

【００２４】

【表１】

【００２５】

【表２】

【００２６】

【表３】

【００２７】

【表４】

【００２８】制御記憶装置及びキャッシュアドレスセク
ション 本実施例のＳＰＡＲＣ　　ＲＩＳＫプロセッサ１２はス
テージ命令パイプラインを有す。このパイプラインは、
連続命令の結果の取出し、デコード、実行及び書込みを
同時に行なうことができる。アドレス選択ブロック３２
及び３４の立場からみると、プロセッサ１２は、通例、
１クロックサイクル内で、ＲＩＳＣ命令を取出し、及び
次のＲＩＳＣ命令のアドレスを生成する。

【００２９】サイプレスＲＩＳＣプロセッサは異常バス
インタフェースを有し、これは、一つのクロックサイク
ルの始まりにアドレスを生成し、次のクロックサイクル
の始まりにデータを受け取ることができる。しかし、受
け取られたデータが有効であるかどうかを前記プロセッ
サが知ることのできるのは後続サイクルの中間において
のみである。エミュレータマイクロ命令ルーチン（以下
、「エミュレータ」という）が正規メモリキャッシュ２
８に入れられるならば、受信データのみに基づく状態変
更は、少なくとも１／２クロックサイクル中は行なわれ
ない。例えば、本発明においては、値をスタック上に押
し上げることを受信マイクロ命令が指示するので、スタ
ックポインタ５０をインクリメントすることができない
。データ検証のこの遅延のため、状態更新のバックアウ
トを行なうことのできるハードウェアが極めて複雑にな
り、そして、このような複雑なインプリメンテーション
はたたみこみ実行誤りの大きな原因となる。それで、本
発明においては、キャッシュ失敗をすることのないよう
に、エミュレータを専用メモリ（制御記憶１８）内に配
置する。この制御記憶１８は、上の２つのアドレスビッ
トｐＡ．［３１．．３０］　を１１にセットすることに
より、該記憶装置からの読出しまたはこれへの書込みが
可能になる。命令は、これら上の２つのアドレスビット
が０１、１０または１１となるときに制御記憶１８から
取出される。制御記憶１８にアクセスするとき、ハード
ウェアは、通例、３０の１６進数と与えられたＡＳＩコ
ードとの論理和演算を行ない、その結果、ＣＭＵ２６に
よる正規アクセスを抑制する特殊コードである３８（ユ
ーザフェッチ）または３９（スーパバイザフェッチ）が
得られる。エミュレーションモードでマイクロ命令を取
出すとき、前記ハードウェアはｍｉＮＵＬＬを表明する
。さこで、キャッシュメモリ装置２６は全ての制御記憶
アクセスを無視する。

【００３０】キャッシュ２８及び制御記憶１８は２つの
別々のアドレス選択ブロック３２及び３４をそれぞれ有
す。キャッシュメモリ２８及び制御記憶メモリ１８は別
々のアドレス回線及び制御ロジックを有するので、これ
らはまた別々のデータ回線ｃＡ．［１３．．０］及びｃ
ｓＡ．［３１．．０］　を有す。制御記憶１８及びキャ
ッシュ２８に対する読出し及び書込みには、トランシー
バチップの数を増すことが必要である。しかし、別々の
データ回線を持つことは、マイクロ命令取出しを命令バ
ッファ３８補充サイクルとオーバラップさせる。その結
果の性能改善は追加のハードウェアをほとんど必要とし
ない。

【００３１】ＲＩＳＣプロセッサ１２は、キャッシュ２
８へ行く全てのアドレスを供給する。キャッシュアドレ
スブロック３２はこれらアドレスを途中で２ビットだけ
右へシフトすることができる。制御記憶１８のアドレス
は、ＲＩＳＣプロセッサ１２、命令バッファ３８、及び
退避マイクロ命令アドレスレジスタ（ｓａｖｅｄＭＡ）
　３６から来る。前述したように、ＲＩＳＣアドレスの
特殊動作への翻訳は表４に示してある。この表において
、ｐＡまたはｐＡＳＩは、ＲＩＳＣプロセッサ１２によ
って提供されるアドレスを示し、ｃＡＳＩは、ＡＳＩ３
０からＣＭＵ２６へ送られるアドレスを示し、ｐＳＩＺ
Ｅ　及びｃＳＩＺＥ　は、ＲＩＳＣプロセッサ１２から
送られるとき、及びＣＭＵ２６へ送られるときのデータ
／バイトコード転送の大きさをそれぞれ示す。キャッシ
ュ及び制御記憶へ送られるアドレスの構造を表５に示す
。

【００３２】

【表５】

【００３３】アドレスビットを２だけシフトすることは
、非ＲＩＳＣプログラム及びオペレーティングシステム
を本実施例のサイプレスプロセッサのようなＲＩＳＣ　
　ＣＰＵと整合させる際の重大な問題を解決する。本実
施例の実施において、「ゼロックスのオペレーションの
ＭＥＳＡ原理」（ＸＥＲＯＸ’ｓ　ＭＥＳＡ　Ｐｒｉｎ
ｃｉｐｌｅｓ　ｏｆ　Ｏｐｅｒａｔｉｏｎｓ）命令セッ
トをサイプレスＳＰＡＲＣプロセッサ上でエミュレート
した。種々のＣＩＳＣ命令セットのように、ＭＥＳＡは
、線形メモリ空間内で０から順番号付けしてある１６ビ
ット語を選択する。例えば一つのＭＥＳＡアプリケーシ
ョンは、２番及び３番のバイトから成る語番号１を選択
する。しかし、サイプレスＳＰＡＲＣは、多くのＲＩＳ
Ｃマシンのように、検索されるデータに対して厳しい境
界を主張する。１６ビット語は１６ビット境界内に落ち
ることになる。ＳＰＡＲＣ　　ＲＩＳＣ　　ＣＰＵは他
の負荷に対して同様の境界を有す。１６ビット境界は、
バイト０及び１、バイト２及び３、等を含む。この未シ
フト形式において、語１に対するＭＥＳＡアドレスは、
ＲＩＳＣプロセッサにより、バイト１のアドレスと翻訳
される。即ち、ＭＥＳＡが、バイト２及び３から成る１
６ビット語１を要求するとき、これは、ＲＩＳＣプロセ
ッサにとっては、一つの語境界とオーバラップして、バ
イト１及び２が要求されているように見える。ＳＰＡＲ
Ｃプロセッサは、この「誤り」を自動的にトラップし、
そのアドレスの使用を阻止することとなる。この問題を
補正するため、このアドレスを１だけ左へシフトし、Ｃ
ＰＵ内のレジスタに記憶してメモリにアクセスするよう
にする。しかし、１６ビット語のこのようなシフトは、
通例、最上位ビットを失う。即ち、シフトされると、全
ての負荷は３２ビット負荷となり、データの有意部分に
触れない。しかし、ここでも、ＲＩＳＣプロセッサは厳
しい３２ビット境界を主張し、全ての３２ビットデータ
アドレスの下位の３ビットは０となることになる。それ
で、本実施例においては、ＲＩＳＣプロセッサによって
記憶及び使用される全てのアドレスを３２ビット語とし
て記憶し、この３２ビット語においては、有意非ＲＩＳ
Ｃ（ここではＭＥＳＡ）アドレスは３ビットだけ左へシ
フトされる。データがこのアドレスからアクセスされる
と、このアドレスは２ビットだけ右へシフトされ、デー
タをロードするための１だけシフトされた正しいアドレ
スを提供する。即ち、ＭＥＳＡコードが１６ビット語１
を選択すると、このシフト済みアドレスが、バイト２で
始まる２つのバイトを正しく選択する。

【００３４】表４に、キャッシュ２８へ送られるｃＡＳ
Ｉビットがどのようにして生成されるかを示す。ｃＡＳ
Ｉが３０から３Ｆまでのとき、またはＣＭＵのＭＵＬＬ
（空）ピンのうちの一つが生きているとき、ＣＭＵチッ
プ２６はアクセスを無視する。本発明においては、キャ
ッシュメモリ２８の代わりにＰｏｉｎｔｅｒＡＳＩまた
はＬｏａｄＡｄｄｒｅｓｓＡＳＩアクセスを行なうとき
、ｃａＡＳＩ　の上の２つのビットを００にする。本発
明においては、これらを、ハイブリッドモード命令アク
セス、制御記憶からの正規ＲＩＳＣアクセス、バイトコ
ードインタプリタ１６レジスタアクセス、または制御記
憶１８アクセス最中に、１１にする。正規ＲＩＳＣアク
セス、エミュレータデータアクセス、またはエミュレー
ションマイクロ命令アクセスを行なっているとき、ｃＡ
ＳＩ値はｐＡＳＩ値を追跡する。大部分のマイクロ命令
取出しを無視することをＣＭＵに告げるための他の方法
がないとすると、エミュレーションアクセスは困難を生
じさせる。ＣＭＵは、ＲＩＳＣプロセッサ及び追加され
た全ての浮動小数点装置（ＦＦＵ）によって通例用いら
れるサイクルＩＮＵＬＬ　及びＦＮＵＬＬ　を無効にす
るために用いられる２つの入力端子を有す。ＲＩＳＣプ
ロセッサのｐＩＮＬＬ　及び浮動小数点のｆＮＵＬＬ　
信号は、通例、ＣＭＵのＩＮＵＬＬ　及びＦＮＵＬＬ　
入力端子に与えられる。本発明においては、これと異な
り、ｐＩＮＵＬＬ及びｆＦＮＵＬＬを結合してｐｆＮＵ
ＬＬとなし、結果をＣＭＵのＩＮＵＬＬ　入力端子に与
える。これはまたｍｉＮＵＬＬをＣＭＵのＦＮＵＬＬ　
入力端子に与え、これも補充サイクルではない制御記憶
１８からの全てのマイクロ命令アクセス最中は、ＣＭＵ
動作を無効にする。

【００３５】ＣＭＵチップは、アクセスの度ごとにｓＳ
ＩＺＥ　ビットをモニタして２重（６４ビット）転送を
検出する。ｃＳＩＺＥ　ビット＝１１である場合には、
ＣＭＵチップ２６は、２つのデータ転送がある、と想定
する。そして、該ＣＭＵチップは、第１のアドレスを無
視するようにセットされているならば、第２のアドレス
をも無視することになる。即ち、ｃＳＩＺＥ　ビットは
他のなんらかの値にセットされ、全ての制御記憶（単一
（１６ビット）語アクセスである）及びバイトコードイ
ンタプリタレジスタアクセスに対する非２重語転送を指
示する。

【００３６】表４に示すように、下記のリストの条件は
キャッシュメモリアドレスを生成する。各条件は、その
下の条件に対して優先権を有す。 １．ＲＩＳＣプロセッサ１２によって生成されるアドレ
スが、正規ＲＩＳＣ命令取出し（ｐＤＸＦＥＲ＝０＆Ａ
ＳＩ．３１＝０（アドレスビット＝０を意味する）、ま
たは、正規データアクセス（ｐＤＸＦＥＲ　＝１＆ＡＳ
Ｉ．３１＝０＆（ＡＳＩ≠３ｘ（ＨＥＸで））である場
合には、ＲＩＳＣプロセッサのアドレスを未修飾で用い
る。特に、トラップアドレスは正規ＲＩＳＣアドレスで
あり、従ってトラップは他のものに優先する。

【００３７】２．アドレスが制御記憶装置１８からのエ
ミュレータデータアクセスを表している場合には（ｐＤ
ＸＦＥＲ　＝１＆（Ａ［３１．．３０］＝１０またはＡ
ＳＩ＝３ｘ）、このアドレスは使用前に２ビットだけ右
へシフトする。ＡＳＩ値を３ｘにセットすると、アクセ
スを無視するようにＣＭＵ２６に告げられる。これは、
全ての制御記憶装置及び内部レジスタアクセスに対して
生ずる。しかし、ＰｏｉｎｔｅｒＡＳＩ及びＬｏａｄＡ
ｄｄｒｅｓｓＡＳＩ（表１に示す）を用いるとき、ｃＡ
ＳＩ値を、３Ｂではなしに、ＯＢ（スーパバイザデータ
取出し）にセットとすることが必要である。これらＡＳ
Ｉ値のいずれかを使用するとき、フラグエミュレータデ
ータアクセスモードの第１の方法を用いることが必要で
ある。

【００３８】３．命令バッファのバンクを補充すべき時
である場合には、アドレスは、その使用前に、２ビット
だけ右へシフトする。この場合、２つのジョブがある。 その一つは、キャッシュ２８への途中でアドレスビット
をシフトすることである。他のジョブは、キャッシュ２
８がそれらを使用すべきかどうかということを決定する
。本発明においては、全てのエミュレーションアドレス
を、これらが補充アドレスである場合、２ビットだけ右
へシフトする。シフト命令は（　ｐＤＸＦＥＲ　＝０＆
Ａ　［３１．．３０］　＝０）である。第２のジョブを
実行するため、本発明においては　ｍｉＮＵＬＬ　を主
張することによってアクセスを無視すべきことをキャッ
シュ２８に告げる。 これはより多くのロジックをＡＳＩ生成ブロックに追加
するのであり、これについては、命令バッファの節にお
いて後で説明する。

【００３９】表６に示す各制御記憶アドレスを、２つの
部分、即ち上位の２ビット、及び下位の１２ビットに分
割することができる。これにより、１６Ｋマイクロ命令
語（６４ＫＢ）の潜在的アドレス空間が提供される。表
５及び表６において、「ｘ」は、ビットを無視すること
を示し、「ｚ」は、ビットを０にすることを意味し、「
Ｂ」は、後述の入出力プロセッサ２４と通信するのに用
いられる特殊レジスタであるＩＯＰ通信レジスタ５６内
の第３のビット（ＩＯＰＣｏｍｍＲｅｇ３）である。前
のとおり、「ｐＡ」はＲＩＳＣアドレス回線内のビット
であり、「ＩＢ」は命令バッファ３８内の次のバイトで
あり、「　ｓａｖｅｄＭＡ」ビットは退避マイクロアド
レスバッファ６０内のビットであり、「ｎＭＡ」は次の
マイクロ命令アドレスであり、そして通例は　ｓａｖｅ
ｄＭＡアドレスに１を加えたものであり、エミュレーシ
ョン実行中に用いられる。　ｓａｖｅｄＭＡは、「　ｃ
ｌｅａｒＭＡ」をＩＯＰ通信レジスタ５６内にセットす
ることによってクリアされる。

【００４０】

【表６】

【００４１】各制御記憶アドレスにおいて、上位の２つ
のビットは、エミュレーションモードになっているとき
、　０，，ＩＯＰＣｏｍｍＲｅｇ３にセットされる。こ
れにより、２つの異なる非ＲＩＳＣ命令セットの別々の
エミュレーションに対して制御記憶１８内に２つのデイ
スパッチ表が得られる。完全エミュレーションモードに
なっていないとき、表６の最上アドレスに示すように、
対応のＲＩＳＣビットは通過させられる。

【００４２】下記の条件は制御記憶アドレスの下の１２
ビットを生成する。ここでも、各条件はその下の条件に
対する優先権を有す。メモリアドレスを計算するほかに
、受信データ語がエミュレーションモードで取出された
マイクロ命令である場合（エミュレーションアドレスを
用いて取出されたものであり、　ｐＩＮＵＬＬ　は偽で
あり、ｆＦＮＵＬＬ　は偽であり、　ｃＭＨＯＬＤはク
ロックの前の立下がり縁において偽であった）、下記に
示す適切な次のエミュレーションアドレスを計算して　
ｓａｖｅｄＭＡレジスタ６０内に退避させる。

【００４３】１．ＲＩＳＣプロセッサによって生成され
るアドレスが、ハイブリッドモードマイクロ命令取出し
（　ｐＤＸＦＥＲ　＝０＆　Ａ．［３１．．３０］　＝
１１）、または正規モードＲＩＳＣオプコード取出し（
　ｐＤＸＦＥＲ　＝０＆　Ａ．［３１．．３０］＝０１
）、または制御記憶データアクセス（　ｐＤＸＦＥＲ　
＝１＆　Ａ．［３１．．３０］＝１１）である場合、表
６の最上の制御記憶アドレスに示すように、ＲＩＳＣプ
ロセッサのアドレスを未修飾で用いる。 本発明においては、個々のバイトを起動する論理がない
。従って、マイクロコーダが、３２ビット語の単位での
み制御記憶命令を書き込むことになる。

【００４４】２．これがエミュレーション命令取出しで
あり、そして受信マイクロ命令が、有効であって、装置
が次の命令バッファ（ＩＢ）３８においてバイトをデイ
スパッチするということを請求する場合、次のバイトを
用いて命令バッファからアドレスを生成する。前述した
ように、処理を簡単にするため、命令バッファ３８内に
ある非ＲＩＳＣバイトコードは制御記憶１８内の１６番
目ごとの語を直接指示する。第２の制御記憶アドレスに
示すように、ＩＢ内容は　ｃｓＡ．［１１．．４］にロ
ードされてこの自動アドレス指定を提供する。

【００４５】非ＲＩＳＣバイトコード境界に割込むため
、プロセッサ１２またはＩＯＰ　　２４は　ｔａｋｅＴ
ｒａｐ　ビットをＩＯＰ通信レジスタ５６にセットする
。ＩＯＰ割込み回線、ＩＯＰＩｎｔＭＰ＊　ならびにｉ
ｂＢａｎｋ０Ｅｍｐｔｙ　及びｉｂＢａｎｋ１Ｅｍｐｔ
ｙ　回線も、下記の割込み生成についての節において説
明するように、　ｓｔａｃｋＰｔｒ　レジスタのビット
［６．．４］において見られる。（星印「＊　」を付し
てある全ての回線は、低レベルのときに生きる回線を示
す。）　ｔａｋｅＴｒａｐ　の存在は、ＩＢ　　３８回
路をして、第２の後続サイクルにおいて　ｐＭＨＯＬＤ
　及びｐＭＥＸＣ　をＲＩＳＣプロセッサへ送らせる。 トラップハンドラは、　ｓｔａｃｋＰｔｒ　レジスタ５
０を見ることにより、何をなすべきかを決定する。

【００４６】本発明においては、補充が要求されると同
時に命令バッファバイトに対してディスパッチすること
ができる。そうであると、両方が同時に行なわれる。Ｒ
ＩＳＣプロセッサ１２が補充サイクル中に　ｐＩＮＵＬ
Ｌ　を主張すると、補充は中止となり、そして次のエミ
ュレーションサイクルにおいて再び試みる（命令バッフ
ァの節を参照）。次のバイトはその時までに命令バッフ
ァから取出されており、そして、　ｓａｖｅｄＭＡレジ
スタ６０内に安全に保持されている。

【００４７】３．アドレスがエミュレーションマイクロ
命令取出しであり、そして受信データがエミュレーショ
ン命令でない場合（正規ＲＩＳＣアクセス、ハイブリッ
ドモードマイクロ命令、データ取出し、または中止補充
サイクルであった）、　ｓａｖｅｄＭＡの内容を使用し
、処理を、それが中止したところから開始することを許
す。これを表６において第３のアドレスに示してある。

【００４８】４．エミュレーションモードにおいて外に
何も起こらなかった場合、　ｓａｖｅｄＭＡブロック３
６によって供給されるアドレスをインクリメントして使
用する。第４のアドレスにおいて示されるｎＭＡ（次の
マイクロアドレス）を下位の４ビッｃｓＡ．［３　　．
．０］に追加する。サイプレスＲＩＳＣプロセッサ１２
は、エミュレーションモードになっているときは分岐す
ることができない。エミュレーションモードにおいて、
ブランチを用いてＲＩＳＣプログラムカウンタ（ＰＣ）
（非ＲＩＳＣ　　ＰＣ＋４に対応する）を調整すること
ができるが、このブランチはエミュレーションマイクロ
命令実行のコースに影響を与えず、このマイクロ命令実
行は、それ自体の暗示カウンタｓａｖｅｄＭＡ３６の下
で進行する。バイトコード翻訳ルーチンが内部ブランチ
を要求する場合には、ハイブリッドモードまたは正規Ｒ
ＩＳＣモードに入ることが必要である。レジスタ（ｒ０
），及び１で拡張した変位符号を用いて単にＪＭＰＬを
行なうことによってハイブリッドモードに入る。これら
の命令については前掲の「ＳＰＡＲＫ使用者手引き」を
参照されたい。この命令はＲＩＳＣ　　ＰＣ内容をＲＩ
ＳＣレジスタ内に退避させる。これは非ＲＩＳＣ　　Ｐ
Ｃに対するアクセスを提供する。ハイブリッドマイクロ
モードは、非退避ＲＩＳＣ　　ＰＣ値を、及び要すれば
オフセットを用いてＬＭＰＬを実行することによってエ
ミュレーションモードへ戻る。本発明においては、通例
、バイトコード翻訳ルーチンにおいて中止した場所で取
り上げる。ＲＩＳＣ　　ＰＣの最大有効２ビットが２進
法１０に等しくなると、バイトコードインタプリタはエ
ミュレーションモードに入る。これは、次いで、ハード
ウェア　ｓａｖｅｄＭＡレジスタからのマイクロ命令ア
ドレスを用いる。これは、通例、エミュレーション実行
が再開する場合のマイクロ命令のアドレスに影響を与え
ることがない。この例外については、下記の「次のアド
レス生成」の節を参照されたい。

【００４９】ＣＭＵ２６が命令取出しまたはデータ読出
しに応答してＲＩＳＣプロセッサ１２を保持すると、Ｒ
ＩＳＣプロセッサ１２は、この保持状態中、次のアクセ
スのためのアドレス及び制御信号を発する。これらのア
ドレス及び制御信号はキャッシュアドレス及び制御記憶
アドレスのブロックに与えられ、これらブロックは次の
アドレスに従ってデータバッファをイネーブルする。し
かし、ＲＩＳＣ提供アドレスは、ＣＭＵ２６によって実
際に取出されるデータに対して間違っている場合がしば
しばある。例えば、キャッシュ失敗を引き起こす命令取
出しのあとに書込みサイクルが続く。この書込みサイク
ルは、全てのデータバッファにＲＩＳＣプロセッサから
離れたところを指示させ、ＣＭＵによって取出される命
令をロードすることを不可能にする。本発明においては
、データバッファをイネーブルするのに用いられる制御
信号を、その使用後、１クロックサイクルにわたって保
持する。ＣＭＵ２６がＲＩＳＣプロセッサ１２を保持す
るとき、これら保持された信号を、ＲＩＳＣプロセッサ
１２によって現在主張されているアドレスからデコード
される信号に代わって、使用する。 次アドレスの生成 退避マイクロ命令アドレス（　ｓａｖｅｄＭＡ）ブロッ
ク３６は、本発明装置がエミュレーションモードになっ
ているときに機能するのみであり、エミュレータマイク
ロ命令１５に対する順次アクセスを提供する。正規ＲＩ
ＳＣプロセッサまたはハイブリッドモードにおいて、Ｒ
ＩＳＣプロセッサはそれ自身の命令１１（またはマイク
ロ命令１５）アドレスを計算する。

【００５０】通例、各エミュレーションマイクロ命令ア
ドレスは、前のマイクロ命令アドレスＮＯＤ１６に単に
１を加えることによって計算される。前のマイクロ命令
アドレスは　ｓａｖｅｄＭＡレジスタ３６内にある。制
御記憶アドレス選択ブロック３４は、　ｓａｖｅｄＭＡ
内容をいつ使用するかを直接に、及びこのオフセットバ
ージョン（ｎＭＡ）と呼ばれる）を何時使用するかを知
る。表６に、どのようにして　ｓａｖｅｄＭＡ及びｎＭ
Ａを結合するかを示してある。

【００５１】エミュレート非ＲＩＳＣプロセッサをブー
トまたはデバッグするとき、エミュレーション実行を任
意の制御記憶アドレスで開始することが必要である。こ
の時、入出力プロセッサ（ＩＯＰ）２４は、エミュレー
ションマイクロ命令アドレスを　ｓａｖｅｄＭＡ内にシ
フトし、そしてＲＩＳＣプロセッサを、そのＰＣ内の適
切な値をもって、エミュレーションモードに入らせる。 　ｓａｖｅｄＭＡレジスタをＲＩＳＣバス上に配置して
もよいが、これは　ｓａｖｅｄＭＡレジスタの正常の動
作を過度に複雑にする可能性がある。

【００５２】しばしばあることとして、マイクロ命令を
、これが中断した所で、例えば、割込み操作中に実行パ
スが不意に変更するというような所で、実行を継続して
はいけないという場合がある。しかし、この場合、ＲＩ
ＳＣプロセッサが制御記憶内のランダムな点で継続する
という必要はない。ただし、インタプリタは新しいバイ
トコードに対してディスパッチ可能であることが必要で
ある（これはエミュレーションモードにおいてのみ可能
である）。これを可能にするため、ＲＩＳＣプロセッサ
は、「　ｃｌｅａｒＭＡ」ビットをＩＯＰ通信レジスタ
５６内にセットすることにより、　ｓａｖｅｄＭＡレジ
スタ３６を完全に０にセットする。そこで、エミュレー
タは、制御記憶１８内の位置０においてバイトコードに
対してディスパッチするためのコードを持つことになる
。

【００５３】バイトコード取出し及び命令バッファ本発
明における主要な機能は非ＲＩＳＣ（この場合はＭＥＳ
Ａ）バイトコードの実行である。ＲＩＳＣソフトウェア
を用いてこれを行なうとすると、これは極めて非効率的
である。事実、純粋なソフトウェアエミュレータは、そ
の時間の大部分を、バイトコード取出し、非ＲＩＳＣ　
　ＰＣのインクリメント及び退避、バイトコードに対す
るディスパッチ、及びこれらをデータとして供給するこ
とに費やす。前記ソフトウェアエミュレータは、比較的
少量の時間を、有用な仕事を実際に行なうことに費やす
。本発明においては、複雑さを減じ、及び性能を高める
ため、命令バッファ３８を、大部分は、ハードウェア内
に設けた。実行すべき２つの事、即ち、エミュレート非
ＲＩＳＣプログラムカウンタ（ＰＣ）、及び命令バッフ
ァ３８自体がある。先ずエミュレート非ＲＩＳＣ　　Ｐ
Ｃについて説明し、次に命令バッファについて説明する
。

【００５４】本発明実施例においては、少なくとも２つ
のプログラムカウンタ、即ちエミュレート非ＲＩＳＣ　
　ＰＣ及びマイクロ命令ＰＣを実現する。実際には、本
発明はまた　ｓａｖｅｄＰＣ４０（オプコード開始のア
ドレス）を含み、更にまた、ＲＩＳＣプロセッサがオプ
コードを先取りする次の位置に対するポインタを含む場
合もある。全ての非ＲＩＳＣ飛越しは　ｓａｖｅｄＰＣ
４０を基礎とする。　ｓａｖｅｄＰＣ４０はまた、故障
に対する再始動アドレスを保持し、サブルーチン呼出し
、割込み、及びプロセススワップによって用いられる。 実際には、本発明においては、例外処理とＲＩＳＣプロ
セッサパイプラインとの間のインタラクションを操作す
るために複数の　ｓａｖｅｄＰＣ４０が必要である。

【００５５】ＲＩＳＣプロセッサ１２はそれ自体のプロ
グラムカウンタを有す。このプログラムカウンタは、例
外が生ずると退避させられる。本発明においては、エミ
ュレート非ＲＩＳＣ　　ＰＣをＲＩＳＣのＰＣ内に保持
する際にあるいくつかの複雑性を解決する。ＲＩＳＣプ
ロセッサは、１、２または３ＭＯＤ４に等しいアドレス
から命令を取出そうとするとトラップするから、エミュ
レート非ＲＩＳＣ　　ＰＣの最小有効ビットをＲＩＳＣ
　　ＰＣのビット２内に保持することが必要である。し
かし、第２のビットは、常にＲＩＳＣ　　ＰＣ１２によ
ってインクリメントされるビットである。

【００５６】単一サイクル中に命令バッファ（ＩＢ）３
８から命令内にバイトを挿入するため、及び／又は命令
バッファバイトコードディスパッチ（ＩＢＤｉｓｐｓ）
　を行なうため、マイクロ命令は、取出されつつある間
に、ＩＢ３８からバイトを捕捉することができることが
必要である。簡単にするため、ＲＩＳＣ　　ＰＣによっ
て指示されるＩＢバイトを取るのがよいであろう。しか
し、これは、マイクロコードを書き込む方法に厄介な制
限を加えることになる。ＲＩＳＣＰＣがたまたま指示し
ているときにオペランドバイトを読み出すことができる
だけであるならば、ＲＩＳＣプロセッサは、バイトコー
ド翻訳ルーチンの第１のマイクロ命令内の第１のオペラ
ンドを読み出し、そして第２のマイクロ命令内の第２の
バイトを読み出す、ということになる。これは、オペラ
ンドバイトが２つの独立のニブルを含んでいる場合、特
に不便である。即ち、このバイトを２回読出ししたくな
る。それで、本発明においては、命令バッファ３８内に
小プログラムカウンタＬＰＣを含み、プログラム飛越し
の度ごとにこれをロードする。このＬＰＣカウンタは、
バイトが命令バッファ３８からアドレスされる度ごとに
インクリメントされ、一連のイネーブル回線　ｓｅｌＩ
Ｂ（Ｂａｎｋ＃）（Ｂｙｔｅ＃）を含んでいる。例えば
、　ｓｅｌＩＢ０２は次のバイトが、ＩＢバンク０、バ
イト番号２から選択される、ということを示す。即ち、
ＬＰＣカウンタは順次続く命令バッファ３８バイトにア
ドレスする。

【００５７】命令バッファ３８を補充するためのアドレ
スを生成する方法が少なくとも２つある。内部ＲＩＳＣ
　　ＰＣ程度の大きさのハードウェアカウンタは価格が
高く且つ遅い。しかし、ＲＩＳＣカウンタは、それ自体
のＰＣを、これが読み出し中のバイトを指示していない
と、使用することができない。それで、本発明において
は、内部ＲＩＳＣ　　ＰＣを非ＲＩＳＣバイトコード境
界に整合させて保持し、全ての補充をこの境界において
行なうようにする。

【００５８】本発明においては補充はバイトコード境界
においてのみ行なわれるので、ＲＩＳＣプロセッサは、
常にバイトコードを通過することができるということが
必要である。本実施例において用いるＭＥＳＡ非ＲＩＳ
Ｃバイトコードは、３バイト、即ち、バイトコード自体
に２つのオペランドバイトを加えたもの、よりも大きい
ものを消費しない。キャッシュに至るデータバスは幅が
４バイトである。それで、本発明においては、常にデー
タを４バイト単位で取出す。本発明においては、８バイ
ト、即ち、各々が４バイトである２つのバンク、の直線
的命令バッファ３８を用いる。

【００５９】本発明においては補充は現在のエミュレー
ト非ＲＩＳＣ　　ＰＣの正面の位置から行なわれるので
、別個のＲｅｆｉｌｌＰＣ、またはＲＩＳＣ　　ＰＣか
らのオフセットを発生させる何らかの方法が必要である
ように見える。これら方法のいずれも、少なくともエミ
ュレート非ＲＩＳＣ　　ＰＣをハードウェアに入れる程
度に、装置のオペレーションが遅い。これに対して、本
発明においては、同じ結果を得るために特殊の手法を用
いる。エミュレーションモードにおいては、本発明によ
れば４つのバイトを４バイト境界から取出すので、命令
バッファ３８を補充するとき、バイトコードインタプリ
タはＲＩＳ　　ＣＰＣの下位の２ビットを無視すること
ができる。現在のエミュレート非ＲＩＳＣ　　ＰＣ値を
ＲＩＳＣ　　ＰＣ内に保持することがマイクロコーダに
要求されず、マイクロコーダはエミュレート非ＲＩＳＣ
　　ＰＣ＋４をＲＩＳＣ　　ＰＣ内に保持する。例えば
、命令バッファ３８のバンク０内のバイトは位置０から
取り出され、バンク１内のバイトはｎ＋４から取り出さ
れる。非ＲＩＳＣバイトコードのマイクロコードエミュ
レーションがバンク０内のバイトを使い尽くすと、エミ
ュレート非ＲＩＳＣ　　ＰＣはバイトコードの終わりの
レンジ〔ｎ＋４．．ｎ＋６〕内にあることになる。従っ
て、ＲＩＳＣＰＣはレンジ〔ｎ＋８．．ｎ＋１０〕内に
あることになる。アドレス生成は下位の２ビットを無視
するので、バイトコードインタプリタはバンク０を補充
するための適切なアドレスを持ち、これはｎ＋８である
。ＬＰＣは、飛越し中に適正な初期値をロードされた。 従って、これはＲＩＳＣ　　ＰＣのオフセットを無視す
る。

【００６０】飛越しに最初に命令バッファ３８バンクを
充填させるため、本発明においては特殊の命令Ｆｏｒｃ
ｅＲｅｆｉｌｌ　を用いる。ＦｏｒｃｅＲｅｆｉｌｌ　
句は、補充サイクルのために補充ロジックにＲＩＳＣ　
　ＰＣを用いさせる。ＲＩＳＣ　　ＰＣ４（ＲＩＳＣ　
　ＰＣの第４のビット）によって指定された命令バッフ
ァ３８バンクは充填され、一方、他のバンクの空フラグ
は起動される。ＬＰＣはアドレスビット〔４．．２〕を
ロードされる。マイクロコーダは、＋３の変位を持つ無
条件分岐をもって、その後に従い、（エミュレート非Ｒ
ＩＳＣ　　ＰＣ＋４に達するため）、そして単純（ｐｌ
ａｉｎ）　なＩＢＤｉｓｐ　を用いて始動する。これに
より、他のバンクに対する他の補充サイクルが生ずる。 飛越しについては以下において詳細に説明する。

【００６１】ＲＩＳＣプロセッサ１２によって与えられ
るアドレスは各サイクルの途中で変化する。エミュレー
ションモード最中は、ＲＩＳＣのアドレスビットは、命
令バッファ３８を補充するときに重要であるだけである
。補充は、ＩＢＤｉｓｐ　マイクロ命令が取り出された
ときに行なわれる。しかし、ＲＩＳＣプロセッサがこの
マイクロ命令を見る時には既に、マイクロ命令を取り出
す代わりに補充サイクルを行なうには遅すぎる。それで
、ＩＢＤｉｓｐ　を取り出すために与えられたアドレス
を用いると、性能を害する可能性がある。これに対し、
補充回路は、次に可能な時に補充サイクルを行なうべき
手がかりとしてＩＢＤｉｓｐ　を用いる。ＲＩＳＣプロ
セッサが次にエミュレーションアドレスを与えるとき、
このアドレスを用いて命令バッファ３８を補充する。こ
れは、補充を行なうように論理を準備しておくことが必
要であるということを意味する。即ち、受信マイクロ命
令はＩＢＤｉｓｐを含んでおって次のアドレスはエミュ
レーションアドレスであるからであり、または、若干時
間前に補充を行なおうとしたのであるが、それができた
のは今であるからである。命令バッファ３８から制御記
憶１８へバイトコードをディスパッチしながら命令バッ
ファにバイトを補充する際の複雑さのため、別個のキャ
ッシュアドレス選択ブロック３２及び制御記憶アドレス
選択ブロック３４を設けた。

【００６２】ＦｏｒｃｅＲｅｆｉｌｌ　を取り出すため
に用いたアドレスの直後のに生成されたアドレスが命令
（データではなく）アドレスであるかどうかを、システ
ムは知ることがない。本発明においては、ＦｏｒｃｅＲ
ｅｆｉｌｌの後に現われる次のエミュレーションアドレ
スが補充アドレスである、ということが必要であるだけ
である。この論理は、ＩＮＵＬＬ（放棄）サイクル及び
データアクセスを、これらは正常実行の途中で生ずるの
で、無視することが可能であるということになる。補充
アドレスをＲＩＳＣＰＣにロードしたブランチ、飛越し
または復帰の直後にＦｏｒｃｅＲｅｆｉｌｌ　を置くこ
とをマイクロコーダに要求することにより、Ｆｏｒｃｅ
Ｒｅｆｉｌｌ　の後の最初のエミュレーションアドレス
が補充アドレスとなるということを保証することができ
る。

【００６３】飛越しの後に常に従うということは命令的
である。ＭＥＳＡ　Ｂｙｔｅｃｏｄｅ　ＪＺＢ　（これ
は、飛越しゼロバイト（　Ｊｕｍｐ　Ｚｅｒｏ　Ｂｙｔ
ｅ　）　、または、スタックの最上位の語が０に等しい
場合にのみ飛び越してバイトコードストリームにおける
次のバイトからの飛越しに対するオフセットを取る、と
いうことを意味する）及びタイミングチャートを図３に
示す。比較のため、図４に正規補充サイクルを示す。オ
フセットを除去し、（　ｂａ−５ステップ）、そして場
合によってはなんらかの条件を試験した後（　ｏｒｃｃ
　ＴＯＳ，　ＴＯＳ，　ｒＯ　）、マイクロコーダは、
（条件付き）ブランチ命令を用いて、ｄと呼ばれる宛先
アドレスをＲＩＳＣ　　ＰＣにロードする。換言すれば
、命令バッファ３８内の次のバイトコード（ＩＢバイト
で示す）によって与えられるアドレスへマシンが飛越し
を行なうか、またはブランチが取られず、及びプログラ
ムカウンタは１つのマイクロ命令によって単に更新され
る。ブランチのすぐ後にＦｏｒｃｅＲｅｆｉｌｌ　命令
が続く。ＦｏｒｃｅＲｅｆｉｌｌ　が取り出されるサイ
クルをサイクル（　Ｃｙｃｌｅ　）０という。Ｃｙｃｌ
ｅ　０の終わりに、バイトコードインタプリタはＬＰＣ
にＲＩＳＣアドレスのビット［４．．２］をロードする
。Ｃｙｃｌｅ　１の始まりに、ＲＩＳＣ　　Ａｄｄｒ［
２９．．２］がビット［２７．．０］としてメモリへ送
られる（即ち、２だけ右へシフトされる）。Ｃｙｃｌｅ
　１の終わりに、飛越しの宛先を含む４バイト語がメモ
リから到着し、命令バッファに記憶される。この時点で
、ＩＢＤｉｓｐ　マイクロ命令が次の検索済みバイトコ
ードのエミュレーションを開始する。ブランチが取られ
たならば、これは新しいバイトコードである。ブランチ
が取られなかったならば、これはブランチなしでディス
パッチされたバイトコードとなる。

【００６４】図３の２つの場合を比較すると解るように
、ｄが３ＭＯＤ４に等しいか等しくないかにより、異な
る補充タイミングが生ずる。第１の補充は、現在命令バ
ッファバンクを複製するか、または、これを、飛越しア
ドレスによって与えられる新しいバンクで置き換える。 第２の補充はＩＢＤｉｓｐ　命令のゆえに生ずるのであ
り、これは第２のバンクを、おそらくは新しいバイトコ
ードで充填するためである。下の例においては、現在バ
ンクが到達されておって（　ｄ＝３ＭＯＤ４）、ＩＢＤ
ｉｓｐ　命令によって直ちに用いられるので、第２の補
充はもっと早く生ずる。

【００６５】補充は次のマイクロ命令取出しとオーバラ
ップしたので、Ｃｙｃｌｅ　２において　ｐＭＨＯＬＤ
　をＲＩＳＣへ送る必要がない。ＭＨＯＬＤ　は　ＳＰ
ＡＲＣ　ＲＩＳＫ　ピンであり、これはプロセッサクロ
ックを停止させる。正常オペレーションにおいて、デー
タバス上のおそらくは正しくないデータを取り替えるた
め、ＣＭＵ　　２６は、　ｃＭＨＯＬＤ　をセットし、
正しいデータを取り出してロードし、ＭＤＳ（またはメ
モリデータストローブ）を主張して前記データを取り替
え、次いで　ｃＭＨＯＬＤ　を解除することができる。 補充とオーバラップすることができないとすると、取り
出されたバイトコードを無視することをＲＩＳＣプロセ
ッサに告げるために　ｐＭＨＯＬＤ　が要求される。補
充がオーバラップしているので、ＲＩＳＣプロセッサは
、補充がキャッシュ失敗になったとしても、適正なマイ
クロ命令をとる。これが生ずると、ＣＭＵチップは　Ｃ
ｙｃｌｅ２において　ｃＭＨＯＬＤ　を主張し、これは
直接ＲＩＳＣプロセッサへ行く。ＣＭＵからの　ｃＭＨ
ＯＬＤ　は、これが未だバイトコードを持っていないと
いうことを　Ｒｅｆｉｌｌ　回路に告げる。これはまた
ＲＩＳＣプロセッサにバイトコードを待機させる。ＣＭ
Ｕが　ｃＭＨＯＬＤ　を解除すると直ちに　Ｒｅｆｉｌ
ｌ　回路は　ｃＭＨＯＬＤ　をＲＩＳＣプロセッサに対
して解除する。ＭＤＳは、既に適正なマイクロ命令を取
り出しておって変更されることがないので、この場合、
ＲＩＳＣプロセッサへ送られることはない。

【００６６】Ｃｙｃｌｅ　１において、ＲＩＳＣプロセ
ッサはまた、要求された「ｂａ［＋４］」マイクロ命令
を取り出す。ブランチはＲＩＳＣ　　ＰＣをエミュレー
ト非ＲＩＳＣＰＣ＋４　　に等しくする。Ｃｙｃｌｅ　
２において、ＲＩＳＣプロセッサはＩＢＤｉｓｐを取り
出す。通例（下記参照）、これにより、ハードウェアは
　Ｃｙｃｌｅ３を費やし、装置が宛先ルーチンの第１の
マイクロ命令を取り出している間に他の補充サイクルを
行なう。

【００６７】ＦｏｒｃｅＲｅｆｉｌｌ　を行なうときの
２つの場合がある。即ち、ターゲットアドレスが３ＭＯ
Ｄ４に等しいか、等しくないかである。ターゲットが３
ＭＯＤ４に等しくない場合、第２の補充サイクルは、Ｒ
ＩＳＣ　　ＰＣ＝エミュレート非ＲＩＳＣＰＣ＋４　　
となる。即ち、次のバンクを指示するときの　Ｃｙｃｌ
ｅ２まで待機する。ＲＩＳＣプロセッサがいつもこれを
行なったならば、ターゲットアドレスが３ＭＯＤ４に等
しくなると、第２の補充サイクルは１つの適正なバイト
を取るであろう。ＩＢＤｉｓｐ　は命令バッファ３８か
らバイトを取り、命令バッファ３８を空にして残すであ
ろう。Ｃｙｃｌｅ３において、ハードウェアは、命令バ
ッファ３８に対する若干のバイトを取ろうとしていると
同時に宛先バイトコードの第１のマイクロ命令を取出し
つつあるであろう。この第１のマイクロ命令が命令バッ
ファ３８からのバイトを必要としたとしても、このバイ
トはレディ状態となっていないであろう。

【００６８】従って、ターゲットアドレスが３ＭＯＤ４
に等しくなると、命令バッファ３８は直ちに第２の補充
サイクルを行なう。この場合、ｄ＋１は新しいバンクを
指示し、それで、第２の　Ｃｙｃｌｅ２において正しい
アドレスがＲＩＳＣプロセッサ１２から出て来つつある
。このようにして、命令バッファ３８は、第１のマイク
ロ命令が新しいデータを必要とするときまでにこの新し
いデータを持つことになる。

【００６９】図４に示す正規補充サイクルにおいて、命
令バッファ３８は、必要とされるときに補充を単に行い
、この時、ディスパッチされつつあるバイトコードはプ
ログラムカウンタｎに落ち、ｎＭＯＤ４＝０となる。 ＬＬＯからのメモリ読出しサイクルが、補充をトリガし
たＩＢＤｉｓｐ　のすぐ後の続いておったならば、補充
は、ＳＬＯバイトコードがアドレスｎにある時のように
、エミュレーションアクセスが生ずるまで遅延させられ
たであろう。

【００７０】時として、ＲＩＳＣプロセッサは、補充を
行なうべき時にエミュレーションアクセスを開始し、次
いでＩＮＵＬＬ　を主張してサイクルを止めることがで
きる。 ＲＩＳＣプロセッサは前へ進んで補充サイクルを行なう
としている。しかし、システムは、ＲＩＳＣプロセッサ
がどのアドレスを送り出したかが解らないので、補充を
放棄することになる。これは有効補充アドレスでなかっ
たのであろう。適切な命令バッファ３８バンクの空フラ
グセットを単に保持することにより、補充は放棄される
。

【００７１】装置は、いくつかの方法で補充サイクルを
行なうことを決定する。バイトコード境界において、本
発明においては、マイクロコーダに依存して、ＲＩＳＣ
　　ＰＣ＝エミュレート非ＲＩＳＣ　　ＰＣ＋４　　で
あることを保証する。補充ロジックは１０の信号、即ち
、受信データビット　ｃｓＤ．　３１、ｃｓＤ．［１３
．．１１］、ＩＢＢａｎｋ０Ｅｍｐｔｙ　、ＩＢＢａｎ
ｋ１Ｅｍｐｔｙ　、　ｓｅｌＩＢ０３＊　、　ｓｅｌＩ
Ｂ１３＊　、　ｐＡ．４及びｒｅｆｉｌｌ０ｐｐを見る
。受信マイクロ命令が　ＦｏｒｃｅＲｅｆｉｌｌ　（ｃ
ｓＤ．［３１，，１３．．１１］＝１，，１１１）を求
めるならば、装置は補充サイクルを行なおうと試みる。 受信マイクロ命令がＩＢＤｉｓｐ　（　ｃＤ．（３１，
，１２］＝１，，１）を求め、そして命令バッファバン
クが空（ＩＢＢａｎｋ０Ｅｍｐｔｙ　）または（ＩＢＢ
ａｎｋ１Ｅｍｐｔｙ　）であり、または１つだけのバイ
ト（　ｓｅｌＢ０３または　ｓｅｌＢ１３）を含んでい
るならば、これはまた補充サイクルの試みをトリガする
。これら条件のうちのどれかが真であったが次のサイク
ルがエミュレーションマイクロ命令取出しでなかったな
らば（または、補充サイクルが　ＩＮＵＬＬ、ＦＮＵＬ
Ｌ　または　ＭＨＯＬＤによって取り消されるならば）
、ｒｅｆｉｌｌ０ｐｐのみがセットされる。ｒｅｆｉｌ
ｌ０ｐｐがセットされ、そしてバイトコードインタプリ
タがエミュレーションアドレスを見ると、これは補充サ
イクルを行なう。

【００７２】ＦｏｒｃｅＲｅｆｉｌｌ　はまた両方のＩ
ＢＢａｎｋｘＥｍｐｔｙ　フラグをセットさせる。補充
サイクルが予期どおりに完了すると、　ｐＡ．４によっ
て指定されるＩＢＢａｎｋｘＥｍｐｔｙ　信号がリセッ
トされる。補充がキャッシュ失敗を生成すると、システ
ムは前述したように待機する。この失敗が例外を生成す
ると、適切なＩＢＢａｎｋｘＥｍｐｔｙ　信号が再びセ
ットされる。ＩＢＤｉｓｐ　が空の命令バッファ３８バ
ンクから試みられると、装置はメモリ例外を生成する。 システムが新しいページ内への先取りに失敗すると、こ
れは各バイトコード境界において引き続いて試みる。こ
れは極めて希な場合である。それで、反復先取りについ
ての性能罰金は無視されるべきである。

【００７３】システムが、空のＩＢＢａｎｋ　からのＩ
ＢＤｉｓｐ　を行なおうとする場合、該システムは直ち
にメモリ例外を戻す。即値メモリ例外が、ＩＢＤｉｓｐ
　を含んでいるマイクロ命令は不当であったのであって
これは真でない、ということをＲＩＳＣプロセッサ１２
に告げるであろう。これに対して、システムは次のエミ
ュレーションアクセスを通り過ぎて１サイクル待機し、
例外を信号で知らせる。同じ手続きがＩＯＰ　　２４か
らの割込みに対して適用される。

【００７４】ＲＩＳＣプロセッサが空のＩＢＢａｎｋ　
からオペランドを読み出そうとすると、実際に取り出さ
れたマイクロ命令は不当な命令バッファ３８バイトを含
んでいたので、次のサイクルにおいてメモリ例外が信号
で知らされる。トラッピング前には空の命令バッファ３
８から何かを実際に取り出すまで待機するということが
システムに対して大切である。モジュールが正確にペー
ジ境界上で終わるということがあると、補充ハードウェ
アはおそらくは失敗するが、補充中のトラツプは極めて
面倒になるであろう。次の仮想アドレスはどのプロセス
にも割り当てられることがないであろう。オペレーショ
ンシステムは、非実在アドレスから実行しようとする試
みを誤りとして処理する。プロセッサは、類似的にトラ
ップしないということを確実にする。

【００７５】前述は、エミュレート非ＲＩＳＣ　　ＰＣ
及び命令バッファ３８の正常オペレーションを説明する
ものである。システムが何らかの理由で障害または例外
を受けるとき、反則的な非ＲＩＳＣバイトコードを識別
して再始動させることが可能にあることが必要である。 従って、システムは　ｓａｖｅｄＰＣ４０および　ｓａ
ｖｅｄＳｔａｃｋＰｔｒ５２（　ｓａｖｅｄＳＰ）レジ
スタの４つの複写を有す。最至近バイトコードに対する
値は　ｓａｖｅｄＳＰ（３）及び　ｓａｖｅｄＰＣ（３
）内に保持される。最も古いバイトコードに対する値は
　ｓａｖｅｄＳＰ（０）及び　ｓａｖｅｄＰＣ（０）内
にある。バイトコードが開始される度ごとに、スタック
ポインタ及び非ＲＩＳＣプログラムカウンタの新しい値
が　ｓａｖｅｄＳＰ（３）及び　ｓａｖｅｄＰＣ（３）
にロードされ、前の値は　ｓａｖｅｄＳＰ（０）及びｓ
ａｖｅｄＰＣ（０）へ向かって後へシフトされる。

【００７６】また、若干のマイクロコード制限に従うこ
とが必要である。潜在的障害を、メモリ参照、トラップ
命令、または命令バッファの読出し（ＩＢ、ＩＢＬｏｗ
またはＩＢＨｉｇｈ　）として定義するならば、下記の
ようになる。即ち、１．ハイブリッドモードまたは正規
ＲＩＳＣモードで潜在的故障を持ち、１よりも少ないマ
イクロ命令が、潜在的故障の終わりと、バイトコードの
終わりを信号で知らせるＩＢＤｉｓｐ　の始まりとの間
で実行される、というようになることは違法である。即
ち、ＰｏｔｅｎｔｉａｌＦａｕｌｔ　．．．ＩＢＤｉｓ
ｐ　は合法である。しかしＰｏｔｅｎｔｉａｌＦａｕｌ
ｔ　ＩＢＤｉｓｐ　は合法でない。

【００７７】２．潜在的障害がエミュレーション非ＲＩ
ＳＣバイトコードルーチンの３つのマイクロ命令のうち
の一つであるならば、この潜在的障害の後に続いてマイ
クロ命令を取り出すきのＲＩＳＣ　　ＰＣ同報通信の値
は、前記ルーチンの最初のマイクロ命令を取り出のに用
いる値よりも厳格に大きく（即ち、バイトコードのメモ
リアドレスよりも大きい）、且つ、次のバイトコードの
最初のマイクロ命令を取り出すのに用いる値よりも小さ
いかまたはこれに等しい（即ち、次のバイトコードのア
ドレスよりも小さいかまたはこれに等しい）。これは、
むしろ些細な制限を表す。

【００７８】３．ハイブリッドモードからエミュレーシ
ョンモードへ戻るためにＪＭＰＬまたはＲＥＴＴを用い
た後、マイクロコーダは少なくとも２つのマイクロ命令
をエミュレーションモードで実行することが必要である
。例えば、 ！バイトコードｘに対するハイブリッドモードコード＞
＞　Ｃｏｄｅ　＜＜ ｊｍｐｌ［Ｌｉｎｋ　０］　　！エミュレーションモー
ドへ戻るＤａｌａｙ−Ｓｌｏｔ−Ｍｉｃｒｏｉｎｓｔｒ
ｕｃｔｉｏｎ！残りのエミュレーションモードコードＳ
ｅｃｏｎｄ−Ｔｏ−Ｌａｓｔ−Ｍｉｃｒｏｉｎｓｔｒｕ
ｃｔｉｏｎＩＢＤｉｓｐ は合法である。しかし ！バイトコードｘに対するハイブリツドモードコード＞
＞　Ｃｏｄｅ　＜＜ ｊｍｐｌ［Ｌｉｎｋ　０］　　！エミュレーションモー
ドへ戻るＤｅｌａｙ−Ｓｌｏｔ−Ｍｉｃｒｏｉｎｓｔｒ
ｕｃｔｉｏｎ！残りのエミュレーションモードコードＩ
ＢＤｉｓｐは合法でない。

【００７９】この制限が存在するのは、ＬＭＰＬの後に
続く第２のマイクロ命令が取り出された後、ＪＭＰＬが
間違いアドレスをもってＮＵＬＬメモリサイクルを生成
するからである。第２の場合において、ＮＵＬＬサイク
ルはＩＢＤｉｓｐ　の取出しの後に続く。ＩＢＤｉｓｐ
　は、次のエミュレーションアドレスを　ｓａｖｅｄＰ
Ｃ４０アレイ内に退避させる。ＮＵＬＬサイクルのトラ
ッシュ（　ｔｒａｓｈ　）アドレスはエミュレーション
アドレスのように見える可能性があり、そのため、　ｓ
ａｖｅｄＰＣ４０内に取り込まれる可能性がある。一旦
　ｓａｖｅｄＰＣ４０アレイに入ると、その上に書き込
む、またはこれを取り戻す方法はない。もっと悪いこと
には、次のサイクルにおいて出て来る正しいエミュレー
ションアドレスが無視される可能性がある。これらの問
題を避けるため、システムは、ＪＭＰＬとＩＢＤｉｓｐ
　との間にもう１つのマイクロ命令を要求する。これに
より、ＩＢＤｉｓｐ　はＮＵＬＬサイクル後に移動させ
られ、そこで正しく働く。ＮＵＬＬサイクルはまた、記
憶（データアクセスがマイクロ命令アクセスでないので
、無視され、従ってＩＢＤｉｓｐ　を導入することがで
きない）、インタロックを持つロード（同じ理由で無視
される）、トラップ（無視されないが、ＮＵＬＬサイク
ルの始まりにおいてＲＩＳＣプロセッサから出てくるア
ドレスは次のバイトコードのアドレスでなく、従ってこ
れはファインである）、及び割込み（　ｓａｖｅｄＰＣ
４０はいずれにしても誤り）によって作られる。

【００８０】これらの制限を与えられると、下記のアル
ゴリズムは障害のあるバイトコードを識別する。命令バ
ッファ３８が、これがデータ（ＩＢ、ＩＢＨｉｇｈ　、
ＩＢＬｏｗ）に対して読み出されるときに空である場合
には、ハードウェアはこのマイクロ命令に対して障害を
生成する。しかし、システムが空の命令バッファ３８上
でＩＢＤｉｓｐ　を実行する場合には、ハードウェアは
、例外を信号で知らせる前にもう１サイクル待つ。これ
は、システムが、古いルーチンの最後のマイクロ命令に
対してではなく、新しいルーチンの最初のマイクロ命令
に対して命令アクセス例外を取るということを保証する
。

【００８１】Ａ．システムが命令またはデータ例外を取
っており、そして退避ＰＣが正規ＲＩＳＣまたはハイブ
リッドモードを指示するならば、　ｓａｖｅｄＰＣ（３
）及び　ｓａｖｅｄＳＰ（３）を使用しなさい。前記の
第１の制限は、例外が認められる前にシステムが新しい
バイトコードへ達することができない、ということを保
証する。 Ｂ．システムが命令またはデータ例外をエミュレーショ
ンモードで取ったならば、　ｓａｖｅｄＰＣ（３）から
始めて、ｎＰＣの退避値を　ｓａｖｅｄＰＣ４０レジス
タの各々と比較しなさい。退避ｎＰＣが　ｓａｖｅｄＰ
Ｃ（ｉ）よりも大きいならば、　ｓａｖｅｄＰＣ（ｉ）
及び　ｓａｖｅｄＳＰ（ｉ）を使用しなさい。メモリ参
照がバイトコードルーチンの終わりから３マイクロ命令
を越えるものである場合には、システムは、状態が　ｓ
ａｖｅｄＰＣ（３）に対して真である、ということを知
る。メモリ参照がバイトコードルーチンの最後の３つの
マイクロ命令のうちの一つである場合には、前記の第２
の制限は、システムがこれを正しく識別する、というこ
とを保証する。　ＰｏｔｅｎｔｉａｌＦａｕｌｔ　及び
ＩＢＤｉｓｐ　が同じマイクロ命令内にある場合を処理
するための４つの　ｓａｖｅｄＰＣ４０及び　ｓａｖｅ
ｄＳＰ５２レジスタがある。この場合、システムはＩＢ
Ｄｉｓｐ　によって記憶されたＰＣ値の前のＰＣ値にお
いて再始動する。前記前の値は、２つの後続ＩＢＤｉｓ
ｐ　により、　ｓａｖｅｄＰＣ（０）へ押し戻される。

【００８２】プログラムカウンタＰＣ及びスタツクポイ
ンタＳＰを何時退避させるかを決定する回路はＦｏｒｃ
ｅＲｅｆｉｌｌ　とＩＢＤｉｓｐ　とを識別しない。こ
のことは、各ＦｏｒｃｅＲｅｆｉｌｌ　もまた次のＰＣ
及びＳＰを退避させる、ということを意味する。しかし
、これは問題ではない。補充が障害を生じさせるならば
、この障害は、後続のＩＢＤｉｓｐ　まではシステムへ
送られない。ＩＢＤｉｓｐ　が実行されるとき、正しい
ＰＣ及びＳＰが、間違い値の後に書き込まれる。前述の
アルゴリズムを用いると、これら後者の値は、使用すべ
き適正な値として識別される。

【００８３】マイクロコーダは、退避ＰＣ　　４０（ま
たは、この問題に対してはスタックポインタ５０または
　ｓａｖｅｄＳＰ５２）を読み出すとき、ＲＩＳＣプロ
セッサのパイプラインを知っていることが必要である。 マイクロ命令ｎが、　ｓａｖｅｄＰＣ４０を読み出すこ
とを命ずるならば、　ｓａｖｅｄＰＣ４０が実際に読み
出される前に、マイクロ命令ｎ＋１及びｎ＋２が取り出
される。　ｓａｖｅｄＰＣ４０（及び　ｓａｖｅｄＳＰ
５２及びＳＰ　　５０）は、受信マイクロ命令に応答し
て変化することが時折ある。従って、マイクロコーダは
、マイクロ命令ｎ＋１及びｎ＋２が、読み出し中のレジ
スタを変化させない、ということに注意することが必要
である。　ｓａｖｅｄＰＣ４０の場合、これは、これら
マイクロ命令のいずれにおいてもＩＢＤｉｓｐ　を持っ
ていないことを意味する。 スタック、スタックポインタ及びマイクロ命令書式ＭＥ
ＳＡ　　ＣＩＳＣプロセッサは、全てのオペレーション
が、メモリから明示的にロードされているデータに対し
て生ずるという点において、若干ＲＩＳＣ様である。 レジスタのセットの代わりに、ＭＥＳＡプロセッサは極
めて小さい（１４語）評価スタックを用いる。本実施例
においては、システムはＲＩＳＣプロセッサの１４の連
続レジスタを用いて評価スタックを保持する。スタック
ポインタのジョブは、このスタックの最上位の要素を保
持するレジスタのアドレスを保持することである。

【００８４】スタックポインタ自体を説明する前に、評
価スタックデータがＲＩＳＣプロセッサレジスタ内で書
式化される書式を定義する。ＭＥＳＡマシンは１６ビッ
トデータを用いる。ＲＩＳＣは３２ビットレジスタを有
す。メモリ内の１６ビット語（バイトではない）を指示
するためにスタックデータがしばしば用いられる。前述
したように、ＲＩＳＣプロセッサは、１６ビットアクセ
ス最中に最小有効アドレスビットがセットされるのが解
ると、トラップする。

【００８５】従って、現在の設計においては、システム
はスタックデータをＲＩＳＣレジスタのビット［１８．
．３］として保持する。エミュレート非ＲＩＳＣＰＣは
、語ではなしにバイトを指示するので、ビット［２７．
．２］として保持される。システムは、ＲＩＳＣプロセ
ッサ１２に、３２ビットの読出し及び書込みを行なうこ
とを常に告げ、これが適正ビット［１５．．０］よりも
多いものに注意を払うようにする。アドレス選択ブロッ
ク３２及び３４は、スタックデータからの、またはエミ
ュレート非ＲＩＳＣ　　ＰＣからの全ての非ＲＩＳＣ　
　ＰＣ（ＭＥＳＡ）アドレスを、メモリへの途中で、２
ビットだけ右へシフトさせる。語アドレスビット（ＲＩ
ＳＣプロセッサアドレスにおいてはビット３、しかしメ
モリアドレスにおいてはビット１）が０であるならば、
データトランシーバ４４及び４６はＲＩＳＣデータビッ
ト［１８．．３］をいずれかのメモリビット［３１．．
１６］に接続する。語アドレスビットが１であるならば
、データトランシーバ４４及び４６はＲＩＳＣビット［
１８．．３］をメモリデータビット［１５．．０］に接
続する。これは、１６ビットメモリを３２ビットメモリ
でシミュレートするのに最も矛盾のない方法であると思
われる。ＲＩＳＣデータビット［３１．．１９］及び［
２．．０］は、読出し中に０にセットされ、書込み中に
は無視される。

【００８６】スタックポインタ５０は４つのビットを有
す。このスタックポインタは、前述し及び表１及び表２
に示すように、ＳｔａｃｋＰｏｉｎｔｅｒＡＳＩとのメ
モリアクセスを用いてＲＩＳＣプロセッサ１２によって
読出し及び書込みされる。スタックポインタ５０データ
はＲＩＳＣデータ語の最小有効４ビットとしてアクセス
される。ｉｂＢａｎｋ１Ｅｍｐｔｙ＊　、ｉｂＢａｎｋ
０Ｅｍｐｔｙ＊　及びｔａｋｅＴｒａｐ＊　ビットは、
表７に示すように、スタックポインタのビット［６．．
４］内にある。

【００８７】

【表７】

【００８８】非ＲＩＳＣ命令が障害、例えばページ障害
を経験するときには、バイコード翻訳ルーチンを初めか
ら再始動することが必要である。この理由で、システム
は各バイトコードルーチンの始まりにおいてマシンの状
態を退避させることが必要である。前掲の命令バッファ
についての節において説明したように、システムは、事
実、４つの　ｓａｖｅｄＳｔａｃｋａｐｏｉｎｔｅｒ　
５２レジスタのアレイを有し、最後４つのバイトコード
の各々に対して１つのレジスタがある。これは、システ
ムに、ＲＩＳＣプロセッサのパイプラインとその例外論
理との間のインタラクションを操作させる。適正な　ｓ
ａｖｅｄＳｔａｃｋａｐｏｉｎｔｅｒ　を見付けるのに
用いられるアルゴリズムについては命令バッファ３８に
ついての節において説明する。

【００８９】スタックポインタ５０が００００に等しい
とき、スタックは空である。スタックポインタが１１１
０に等しいとき、スタックは一杯である。任意選択とし
て、スタックは、ＲＩＳＣレジスタ３１からレジスタ１
８へ下方へ成長する。即ち、スタックポインタ５０が０
００１に等しくなるとき、スタック内の唯一の要素はＲ
ＩＳＣレジスタ３１内にある。エミュレーション命令が
プッシュとのアクセスを指定するとき、スタックポイン
タはインクリメントされる。若干の飛越し命令がスタッ
クから２要素を効率的にポップすることが必要であり、
従って、マイクロ命令内のＡＳＩ．６（「ｐ」ビット）
の存在はスタックを２だけポップする。スタックは、エ
ミュレータがポップでスタックにアクセスするときデク
リメントされるだけである。表８に、ＣＡＬＬ命令、Ｓ
ＥＴＨＩ　命令、条件付ブランチ命令、及び他の全ての
演算命令に対する書式を示す。ａ、ｏｐ２、ｏｐ３及び
ｏｐフィールドは、それらの対照物である　ＳＰＡＲＫ
　ＲＩＳＣ　と同じである。以下に、及び命令修飾の節
において、種々のフィールドについて説明する。

【００９０】

【表８】

【００９１】「ｂ」ビットは、ブランチ命令において、
ブランチ変位のために用いる定数を何処から受け取るか
を指示する。ｂ＝０ならば、マイクロ命令において与え
られる変位を用いる。ｂ＝１ならば、命令バッファ３８
からの次のバイトを検索し、オフセットとして挿入する
。「ｄ」ビットは、ｄ＝１のとき、次のバイトコードに
対するディスパッチングを示す。換言すれば、現在のマ
イクロ命令ルーチンは停止し、次のバイトコードが検索
され、そしてそのエミュレーションが開始される。 「ｐ」ビットは、１に等しいとき、エミュレートスタッ
クの倍ポップ、及びスタックポインタの２だけのデクリ
メントを示す。「ｉ」ビットは、包含されている定数を
どのようにして解釈するかを示す。ｉ＝００ならば、定
数フィールドの符号拡張バージョン　ｉｍｍ［９．．０
］を用いる。ｉ＝０１ならば、命令バッファバイトの上
の４ビットを用いる（ＩＢ［７．．４］）。同様に、ｉ
＝１１ならば、命令バッファバイトの下位の４ビットを
用い、ｉ＝１０ならば、命令バッファ内の全バイトを含
める。後述するように、ＦｏｒｃｅＲｅｆｉｌｌ　命令
は、ｄ＝１及びｉ＝１ｘ　をセットすることによって指
示される。

【００９２】ｒＤｅｓｔ　、　ｒＳｒｃ１及び　ｒＳｒ
ｃ２フイールドは全て、スタックアクセス及びスタック
ポインタ修飾を指定することができる。　ｒＤｅｓｔ　
フイールドは、ＲＩＳＣプロセッサの記憶整数命令が宛
先フィールドをデータの源始として用いるので（源始フ
ィールドはアドレスを供給する）、ポップアクセスを指
定する。データをスタックからメモリへ移動させるには
ポップが必要であり、利用可能な唯一のフィールドは　
ｒＤｅｓｔ　である。データをスタックから内部レジス
タへ移動させるとき、　ｒＤｅｓｔ　はスタックを指示
する。従って、これにもポップアクセスが必要である。 データをスタックへ移動させるとき、　ｒＤｅｓｔ　は
常にスタックを指示する。従って、　ｒＤｅｓｔ　フィ
ールドはプッシュオプションを必要とする。

【００９３】命令修飾ブロック４６はスタックポインタ
の３つのバージョン、即ち、ａＴＯＳ（スタックの頂上
の上の位置）、ＴＯＳ（スタックの頂上、スタック上の
最高値）及びｂＴＯＳ（スタック上の第２の値）を生成
する。スタックポインタは、事実、ａＴＯＳを指示する
。ＴＯＳは　ＳｔａｃｋＰｏｉｎｔｅｒ−１に等しく、
ｂＴＯＳはＳｔａｃｋＰｏｉｎｔｅｒ　−２に等しい。

【００９４】ＳｔａｃｋＰｏｉｎｔｅｒ５０は、事実、
使用の後に続くサイクルの最中に状態を変化させる。即
ち、単一サイクル内でカウントアップ、カウントダウン
、ロードまたは何もしない、及び動作の実施をするかど
うかを決定することはあまりに困難であるからである。 Ｓｔａｃｋ　Ｐｔｒ内のデコードロジックはサイクルの
終わりまでに状態を決定し、カウンタロジックは次のサ
イクルの最中に実際のカウントを行なう。

【００９５】オペレーションのＭＥＳＡ原理は、コード
がスタックポインタを違法な値に調整しようとする場合
に用いるべき　ＳｔａｃｋＴｒａｐを定義する。正当な
コードがこれを行なうことはない。トラップは間違いの
ブランチまたは重ね書きされたコードによってトリガさ
れる。これは、エミュレータシステムがデバツクされて
いる時に生ずる可能性がある。ランダムなバイトコード
の実行は、結局、スタックのアンダフローまたはオーバ
フローを生じさせる。従って、本実施例においては、ス
タックポインタが１５に到達した場合に（これはまた−
１と等価である）ハードウェアを追加してスタックトラ
ップを生じさせる。このスタックトラップの結果は、Ｒ
ＩＳＣプロセッサ１２へ送られるレベル８における割込
みである。 この割込みは、更に２つのマイクロ命令が取り出された
後、ＲＩＳＣプロセッサによって検出される。これが非
ＲＩＳＣバイトコードの途中で生ずるよい機会がある。 バイトコードの途中でトラップを取ったのちに再始動す
ることは不可能である。従って、スタック障害は回復可
能である。

【００９６】マイクロコーダは、スタックポインタ（Ｓ
Ｐ）５０または退避スタックポインタ（　ｓａｖｅｄＳ
Ｐ）５２（または、この問題に対する退避ＰＣ）からの
読出しを命令するとき、ＲＩＳＣプロセッサのパイプラ
インを知っていることが必要である。マイクロ命令ｎが
スタックポインタ５０を読み出すことを命令する場合、
ＳＰ５０が実際に読み出される前に、マイクロ命令ｎ＋
１及びｎ＋２が取り出される。ＳＰ　　５０（及び　ｓ
ａｖｅｄＳＰ５２及び　ｓａｖｅｄＰＣ４０）は受信命
令に応答して変化する。従って、マイクロコーダは、マ
イクロ命令ｎ＋１及びｎ＋２がＳＰまたは　ｓａｖｅｄ
ＳＰを変化させないように注意することが必要である。 どのプッシュまたはポップもＳＰ　　５０を変化させる
。ＩＢＤｉｓｐ　も　ｓａｖｅｄＳＰ５２を変化させる
。

【００９７】ＳＰＡＲＫ　ＲＩＳＣ　プロセッサ１２が
障害または割込みを取るとき、これは新しいレジスタウ
ィンドウを取り、そして、ＰＣ及び次のＰＣ（ｎＰＣ）
をこのウィンドウのレジスタ１７及び１８内にそれぞれ
退避させる。他のＲＩＳＣプロセッサは異なる動作をな
す。通例、レジスタ１８はスタック要素１４であるが、
トラッブ／障害は新しいレジスタウィンドウを用いるの
で、オーバラップはない。レジスタ１８にアクセスする
ために正規ＲＩＳＣモードに転換すること、またはスタ
ックポインタに気を使うことは不便であるので、ハード
ウェアは、マイクロコーダが、もっぱらスタックを介す
ることをせずに、直接にこれを読み出し及び書き込みす
ることを許す。事実、マイクロコーダはレジスタ１８及
び１９を直接に読み出し及び書き込みすることができる
。 命令修飾 命令修飾ブロック４６は、表８に示すエミュレータマイ
クロ命令をＲＩＳＣオプコードに変換する。このブロッ
クの一層の論理降伏を図５に示す。変換は、マイクロ命
令が制御記憶１８からプロセッサ１２への途中にあると
きに生ずる。

【００９８】区切り点について後述する場合を除き、オ
ペレーションフィールドは変換されない。即ち、ｏｐ、
ｏｐ２及びｏｐ３フィールドはマイクロ命令及びＲＩＳ
Ｃオプコードにおいて同一である。変換処理は、　ｒＤ
ｅｓｔ　、　ｒＳｒｃ１、　ｒＳｒｃ２及び即値（ＣＡ
ＬＬに対して３０ビット、ブランチに対して２２ビット
、定数に対して１３ビット）フィールドにおいて見いだ
される値を翻訳する。この処理はまた、ｂ、ｄ、ｐ及び
ｉマイクロ命令フィールドによって占められるＲＩＳＣ
オプコードフィールドの余白を満たす。これは、通例、
定数を符号拡張することによって行なわれる。例えば、
前記フィールドによって占められるビットは２１ビット
変位の最大有効ビットの複写で満たされる。

【００９９】マイクロ命令の翻訳はさして難しくはない
が、システムはこれに対する約１０の　ｎＳｅｃを許す
だけである。本実施例における論理の多くを、ＡＭＤ及
びＭＭＩ製のもののようなプログラマブルアレイ論理（
ＰＡＬ）で構成した。翻訳が単一ＰＡＬに対して余りに
複雑である場合には、並列の多重ＰＡＬが負荷を共用す
ることができる。例えば、単一ＰＡＬが、　ｒＤｅｓｔ
　、　ｒＳｒｃ１または　ｒＳｒｃ２フィールドの全て
の組合せを操作することができない場合、システムは各
一つに対していくつかのＰＡＬを必要とする。これらの
ＰＡＬを図５における「ｘｌａｔｅ　」ボックス内に一
括してある。

【０１００】命令修飾ブロック４６はＲＩＳＣのＣＡＬ
Ｌ及びＳＥＴＨＩ　命令を無変更で通過させる。ＣＡＬ
Ｌ命令を用い、ＲＩＳＣのＰＣ内に残っているバージョ
ンを修飾しながらエミュレート非ＲＩＳＣ　　ＰＣの複
写をレジスタ内に退避させることができる。ＳＥＴＨＩ
　を無変化で通過させることは、評価スタックレジスタ
の上の２２ビットをセットすることができないというこ
とを意味する。 最後に、命令修飾ブロック４６は、ブランチ命令を、Ｄ
．［３１．．３０，，２３］＝００，，１付きのものと
してデコードする。これは、ｏｐ２＝　ｘ１ｘ　を意味
し、２、３、６及び７を含む。３のｏｐ２値は、　ＣＹ
７Ｃ６０１　ＳＰＡＲＣ　ＲＩＳＣ　において不定であ
り、マイクロアセンブラによって生成すべきものではな
い。

【０１０１】どのようにしてデコード機能を実際に実施
するかについて次に説明する。　ｒＤｅｓｔ　デコーダ
を行なう最も簡単な方法は、マイクロ命令データをその
ままで通過させるか（Ｄ３１＝０またはＤ３１＝１及び
　ｒＤｅｓｔ　＜１８）、または　ｒＤｅｓｔの最小有
効２ビットを　ＳｔａｃｋＰｏｉｎｔｅｒ　に加算する
ことである。しかし、通例の加算器のための十分な時間
がない。この加算器は７つの積項のうちの６つを使いき
り、そして加算が行なわれる２つの条件がある（　ｒＤ
ｅｓｔ．４＝１＆（　ｒＤｅｓｔ．３＝１　ＯＲ　　ｅ
Ｄｅｓｔ．２＝１）。従って、システムは、各条件に対
して１つずつ、２つのＰＡＬを必要とする。前記ＰＡＬ
の一方のものはまた、　ｒＤｅｓｔ　＜１６ならば、デ
ータをそのまま通過させる。他方ものは、１５＜　ｒＤ
ｅｓｔ　＜２０ならば、データをそのまま通過させる。 最後のＰＡＬは、Ｄ．３１＝０ならば、データをそのま
ま通過させる。データは修飾されないのであるが、シス
テムは、バッファのセットをイネーブルするＰＡＬの遅
延を許す余裕がない。

【０１０２】受信ビツトｏｐ及びｏｐ３は、有効マイク
ロ命令取出し最中にＲＩＳＣＣプロセッサに対してゲー
トされる。この状態はまた、他の全ての命令修飾ブロッ
ク４６翻訳プログラムをイネーブルする。ｂ翻訳プログ
ラムは、ｏｐ＝０１、ｏｐ＝１ｘ　または（ｏｐ＝００
及びｏｐ２．１＝０）ならば、ビット２１を入力部から
出力部へ通過させる。ｏｐ＝００及びｏｐ２．１＝１で
ある場合、翻訳プログラムは、ｂ＝０ならばビット２０
を、ｂ＝１ならば（ＩＢ−１）の最大有効ビットを、通
過させる。

【０１０３】ｒＳｒｃ１翻訳プログラムは、　ｒＤｅｓ
ｔ　翻訳プログラムよりも若干簡単である。スタックオ
フセットを生成するための唯一の条件は、Ｄ３１＝１、
　ｒＳｒｃ．　４＝１及び　ｒＳｒｃ．２＝１である。 しかし、これは、翻訳プログラムは条件付きブランチに
対するＩＢ符号拡張を考慮することが必要であるので、
もっと複雑である。 いずれにしても、これは３ＰＡＬを取って終わりとなる
。

【０１０４】Ｍ翻訳プログラムは、ｏｐ＝１ｘまたはｏ
ｐ＝０１または（ｏｐ＝００及びｏｐ２．１＝０）また
は（ｏｐ＝００及びｏｐ２．１＝１及びｂ＝０）ならば
、ビット１３を通過させる。ｏｐ＝００及びｏｐ２．１
＝１及びｂ＝１であるならば、これはＩＢ−１の最大有
効ビットを送る。シフト即値（　ｓｉｍｍ　）　翻訳プ
ログラム記述を表９に示す。システムは、（１）符号拡
張ＩＢの上部を欲すること、（２）シフト済み定数を欲
すること、または（３）命令バッファ３８（ＩＢ）から
の次のバイト（の或る部分）を欲すること、がない限り
、入力を出力部へ送る。　ｓｉｍｍ　翻訳プログラムは
２セットのＰＡＬを用いる。その一方は通過及び定数の
場合に対するものであり、他方は、後述するように、Ｉ
Ｂに対するものである。

【０１０５】

【表９】

【０１０６】境界誤りが下位の３ビット内の１とアドレ
スするときにＲＩＳＣプロセッサはトラップする、とい
うことに留意することが必要である。従って、定数は、
ＣＰＵレジスタに、特に評価スタックに対して、記憶さ
れるとき、通例シフトされる。しかし、シフト命令（Ｓ
ＬＬ、ＳＲＬ、ＳＲＡ）に対しては、絶対定数が必要で
ある。従って、　ｓｉｍｍ　翻訳プログラムは未シフト
定数を用い、　Ｔａｇｇｅｄ　Ａｄｄ　及び　Ｓｕｂｔ
ｒａｃｔ　オペレーションならびにシフト命令のための
オペランドを供給する。

【０１０７】飛越し及び連係（　Ｌｉｎｋ　）　オペレ
ーション中、システムは、エキストラマイクロ命令コー
ドの新しい開始アドレスをプログラムカウンタＰＣに入
れ、及び現在のカウンタを別個のレジスタ内に入れるこ
とにより、ハイブリッドモードマイクロ命令コードを保
持している制御記憶の最後のカドラントへ飛び越す。シ
ステムはまた、ＪＭＰＬ（飛越し及び連係）マイクロ命
令に対するシフト済み定数を用いてハイブリッドモード
入口点の数を最大にする。ＪＭＰＬ定数の１０ビットを
９に減ずる。即ち、適切に符号拡張されるには、最上位
のビットは１でなければならないからである（表４に示
すように、ハイブリッドモードへ飛び越すためのマイク
ロ命令は最上位の２ビットにおいて１１を有す）。従っ
て、ＪＭＰＬ定数の９ビットは、制御記憶のハイブリッ
ドマイクロ命令部内に５１２の別々の入口点を提供する
に過ぎない。ハイブリッドモード入口点は、制御記憶の
最後のカドラントを、符号拡張済み定数を用いてアクセ
スされる他のどれかのエミュレータデータ構造と共用す
ることが必要である。

【０１０８】最後に、命令修飾ブロック４６は、下位の
５ビットに対する翻訳プログラム（ｒｓ２　ｘｌａｔｅ
　）を有す。基本的には、前記下の５ビットは、（ｏｐ
＝１ｘ　及びＤ．１３＝０）の場合に対して　ｒＳｒｃ
１関数を挿入する場合を除き、前述の　ｓｉｍｍ　関数
に等しい。シフト済み定数または命令バッファデータを
用いるとき、下位の３ビットは０００である。　ｓｉｍ
ｍ　ｘｌａｔｅ　の８ビットの代わりに単に５ビットを
有することにより、利点が得られる。 キャッシュ及び制御記憶データトランシーバ本実施例に
おいて、システムは、制御記憶１８アクセスのために命
令修飾ブロック４６をバイパスする１セツトの制御記憶
トランシーバチップ４４を有す。ＣＳトランシーバ４４
は直接３２ビットトランザクションを操作するだけであ
る。このセットのトランシーバは、Ａ．［３１．．３０
］＝１１であるとき、または　Ａ．　［３１．．３０］
＝０１であって且つ　ｐＤＸＦＥＲ　＝０であるとき、
起動される（制御記憶から正規ＲＩＳＣプロセッサオプ
コードを取り出す）。

【０１０９】ｐＡＳＩが３０ないし３４（通例のように
１６進法で）の範囲内になると、構内データバスバイト
コードインタプリタレジスタトランシーバ４８がイネー
ブルされる。これらトランシーバは幅１６ビットである
。それで、３２ビットインタバルタイマ５４は半分ずつ
読み出される。１６ビットよりも小さい幅の全てのレジ
スタはバスの下のビットに接続される。即ち、各レジス
タの最小有効ビットは構内データバスのビット０に接続
される。

【０１１０】１セットのキャッシュトランシーバ４２を
用いてキャッシュに対するＲＩＳＣデータを修飾なしに
送受する。（　ｐＡＳＩ＝３ｘ　）または（　ｐＡ．［
３１．．３０］＝１ｘ　）でない限り、これを用いる。 第１の節は、　ＰｏｉｎｔｅｒＡＳＩ及び　ＬｏａｄＡ
ｄｄｒｅｓｓＡＳＩの使用及び構内データバスアクセス
を含む。第２の節は、全ての制御記憶１８アクセス及び
エミュレーション非ＲＩＳＣデータアクセスを含む。こ
れらは、通常の転送を行なってはいけない全ての場合で
ある。

【０１１１】前述したように、評価スタックデータはＲ
ＩＳＣレジスタのビット［１８．．３］内に保持される
。評価スタックデータ｛（　ｐＡ．［３１．．３０］＝
１０及びｐＤＸＦＥＲ　＝１）または　Ｐｏｉｎｔｅｒ
ＡＳＩ｝を読み出しまたは書き込みするとき、ＲＩＳＣ
アドレスのビット３は、第２のセットのキャッシュトラ
ンシーバが、ＲＩＳＣデータビット［１８．．３］を、
メモリデータビット［３１．．１６］（ビット３＝０）
に接続するか、またはメモリデータビット［１４．．０
］（ビット３＝０）に接続するかを決定する。

【０１１２】マイクロコーダが　ＬｏａｄＡｄｄｒｅｓ
ｓＡＳＩを用いて倍長語からエミュレート非ＲＩＳＣ（
ＭＥＳＡ）アドレスをロードするとき、最後のセットの
キャッシュトランシーバ４２を用いる。倍長語が上位及
び下位の語の通常の位置をスワップすることをＭＥＳＡ
命令セットの１つの区画が要求する。ＭＥＳＡアドレス
を作るため、システムは、倍長語内で語をスワップし、
その結果を３だけ右へシフトし、そして２つのＭＳｂｉ
ｔ　を「１０」にセットして、（１０，，ＭｅｍＤａｔ
ａ　［１０．．０］，，ＭｅｍＤａｔａ　［３１．．１
６］，，０００）を与えることが必要である。マイクロ
コーダは、前記アドレスが倍長語内にたしかに存在して
いるということを保証することが必要であるので、　Ｌ
ｏａｄＡｄｄｒｅｓｓＡＳＩの使用は制限される。　Ｌ
ｏａｄＡｄｄｒｅｓｓＡＳＩはデータをロードするため
にのみ用いられるから、システムは二方向トランシーバ
の代わりに一方向論理ブロック（バッファ）を用いるこ
とができる。

【０１１３】トランシーバ４２、４４、４８の方向はＲ
ＩＳＣプロセッサの読出し（ＲＤ）出力のラツチ済みバ
ージョンによって制御される。サイクルの始まりにおい
てＲＤ＝１であるとき、データは、該サイクルの終わり
においてメモリからＲＩＳＣプロセッサへ走行している
ことになる。そうでない場合、データは、該サイクル内
でＲＩＳＣプロセッサからメモリへ走行していることに
なる。

【０１１４】クロックサイクルの度ごとに、システムは
ＲＩＳＣのＣＣＣ．［１．．０］ピンへ　ｐＤ［４．．
３］を送る。ＲＩＳＣプロセッサはこれらビットを内部
にラッチする。ロードマイクロ命令の後の２マイクロ命
令で、エミュレータはこれら２つのビットに対して分岐
する。この特長は簡単であり、ＭＥＳＡ（または非ＲＩ
ＳＣ）エミュレータによって保持されているデータ構造
をデコードする際の助けとなる。 割込み生成 本発明において外界から割込みを取ることが必要である
。本実施例の　ＳＰＡＲＣ　ＲＩＳＣ　プロセッサ１２
はそのＩＲＬ［３．．０］ピン上で割込みを感知する。 これらピン上の数が現在の割込みマスクのレベルを越え
る場合、割込みが取られる。しかし、システム設計者の
考えとして、ＲＩＳＣプロセッサは２つのクロツクサイ
クルを取ってこれら入力を同期させる。更に、入力値は
少なくとも２クロックサイクルにわたって継続して認識
される。 最後に、割込みは命令の実行フェーズ最中に認識される
。この命令は割込み後に再始動されるべきものである。 ＲＩＳＣプロセッサ１２は、割込み済み命令が取り出さ
れたときに、　ｓａｖｅｄＭＡ３６及び他の状態（スタ
ックポインタ５０、　ｓａｖｅｄＰＣ４０、等）がどん
な値を持っていたかを算定する。ＲＩＳＣプロセッサ１
２は、トラップ命令を取り出すときに、その割込み肯定
応答（　ＩＮＴＡＣＫ　）　ピン上にパルスを発生する
。しかし、全ての場合にどのようにして　ＩＮＴＡＣＫ
　パルスを割込み済み命令に関係させるかは必ずしも明
白でない。それで、再始動可能割込みのみが非ＲＩＳＣ
バイトコード境界上に許されることになる。その点で、
マシンの状態は周知であり、再現が比較的簡単である。

【０１１５】ＲＩＳＣプロセッサのパイプライン及び割
込み待時間は、外部回路が或る特定の命令によって割込
みを起こすことを不可能にする。従って、　ｔａｋｅＴ
ｒａｐ　ビットは割込みを生じさせることがなく、命令
アクセス例外を生じさせる。命令アクセス例外の源は、
空の命令バッファ３８からのデータに対する読出しもし
くはディスパッチ、または　ｔａｋｅＴｒａｐ　ビット
である。命令アクセス例外は、表８に示すように、　Ｓ
ｔａｃｋＰｔｒ　レジスタを見て何が起こったかを決定
する。ＩＯＰＩｎｔＭＰ＊　が生きているならば、これ
はＩＯＰ割込みであったのである。両方のｉｂＢａｎｋ
ｘＥｍｐｔｙ＊　回線が生きているならば、命令バッフ
ァ３８は空である。

【０１１６】

【表１０】

【０１１７】本発明においては、表１１に示すように、
割込み及び例外の複数の源がある。データアクセス例外
は、空のページにおいてデータを読出しまたは書込みし
ようとすることから生ずる。これは、ＣＭＵチップ２６
から直接知らされる。前述のアルゴリズムは、バイトコ
ードを再始動させることのできるように、マイクロコー
ダをして、エミュレート非ＲＩＳＣ　　ＰＣ及びスタッ
クの状態を退避及び復元させる。

【０１１８】命令アクセス例外に対して４つの原因があ
る。第１のものは、システムが空のページから正規ＲＩ
ＳＣ命令を取り出そうとするときに生ずる。これは非Ｒ
ＩＳＣ（ＭＥＳＡ）モードにおいては生じない。第２の
ものはＩＯＰ　　２４からの割込みから生ずる。第３の
ものは、システムのが空の命令バッファ３８からデータ
バイトを取り出そうとするときに生ずる。最後の割込み
は、システムが空の命令バッファ３８からのバイトに対
してデイスパッチしようとするときに生ずる。ＩＯＰ割
込み及びバイト例外は、ＩＢＤｉｓｐ　に出会った後で
のみ生ずる。長いバイトコード例外ルーチンは、　Ｓｔ
ａｃｋＰｔｒ　レジスタ５０を見ることにより、ＩＯＰ
割込みに対してチェックすることができる。

【０１１９】

【表１１】

【０１２０】ＩＯＰ　　２４はＩＯＰＩｎｔＭＰ＊　の
パルスを発生して　ｔａｋｅＴｒａｐ　をセットする。 ＲＩＳＣプロセッサ１２は、ＩＯＰＣｏｍｍ．１に１を
書き込むことによって、　ｔａｋｅＴｒａｐ　をリセッ
トする。　ｔａｋｅＴｒａｐ　がリセットされる前にＩ
ＯＰがＩＯＰＩｎｔＭＰ＊　を解放しているということ
を保証する明示ハンドシェークはない。ＩＯＰＩｎｔＭ
Ｐ＊　のパルスを発生するＩＯＰコードは、割込みがデ
ィスエーブルされた状態で走行する。ＲＩＳＣ割込みは
、　ｔａｋｅＴｒａｐ　をリセットする前にできるだけ
長く待つ。これは、実際上、問題なしと思われる。

【０１２１】区切り点はもう少し複雑である。システム
はソフトウェアトラップとともに区切り点を実施する。 ＲＩＳＣプロセッサ１２は、エミュレート非ＲＩＳＣ　
　ＰＣ、スタック及び他の内部のレジスタがファインと
なるように、トラップを取るときにその全ての状態を極
めて注意深く退避させる。しかし、ＲＩＳＣプロセッサ
１２は、通例、トラップ命令後に、トラップを取る前に
、２つの命令を取り出す。ＲＩＳＣプロセッサの外側の
回りのハードウェアは、通例、命令を実行するときでは
なしに、命令が取り出されるときに状態を変化するから
、これは問題を惹起する可能性がある。本発明において
は、マイクロ命令のｏｐ３フィールドの、他の状態では
使用しない値を「マイクロ命令区切り点」に変換するこ
とにより、この難点を避ける。この値を、命令修飾ブロ
ック４６において、ＲＩＳＣプロセッサトラップオプコ
ードに変換する。この新しいトラップの出現がバイトコ
ードインタプリタの状態をフリーズする。このフリーズ
は、ＲＩＳＣプロセッサ１２がトラップを取るとリフト
される。この方法により、バイトコードインタプリタ１
６は、マイクロ命令区切り点に出会った後、そしてこれ
が取られる前に、マイクロ命令を無視することができる
。

【０１２２】ユーザが、区切り点を取り、次いで、この
区切り点を所定位置に残しながらその位置から継続する
ことを望む場合がしばしばある。これを行なうには、プ
ロセッサは、「ブロークン」（　ｂｒｏｋｅｎ　）命令
を実行し、区切り点を後方へ移動し、次いで継続するこ
とが必要である。シングルステップ機能がこれに対して
自然であるが、ＲＩＳＣプロセッサはこれを持っていな
い。しかし、これは、ほとんど同じくらい良いものを持
っている。中断が取られると、ＲＩＳＣプロセッサは、
命令のアドレス（ＰＣ内の）だけではなく、更に次の命
令のアドレス（ｎＰＣ内の）を退避させる。中断Ｌｏｃ
１のアドレス及びｎＰＣ内のアドレスＬｏｃ２を定義し
なさい。Ｌｏｃ１における中断から継続するには、デバ
ッガは、Ｌｏｃ１の命令を復元し、中断をＬｏｃ２にセ
ットし、そしてＲＩＳＣプロセッサ１２に継続すること
を告げる。Ｌｏｃ２中断を取るとき、デバッガは、最初
の中断をＬｏｃ１に、そしてマイクロ命令をＬｏｃ２に
復元し、次いでＬｏｃ２から継続する。この方法は、正
規ＲＩＳＣコードにおいて、及びハイブリッドコードに
おいてりっぱに働く。デバッガがこの方法を行なおうと
する場合、ＲＩＳＣプロセッサＰＣではなく、　ｓａｖ
ｅｄＭＡレジスタを用いてＬｏｃ１及びＬｏｃ２を定義
するように注意することが必要である。

【０１２３】エミュレーションモードコードに対する同
じ目的を達成する他の方法は、命令をＬｏｃ１に復元し
、ＩＯＰＩｎｔＭＰ＊　を主張して、そしてＲＩＳＣプ
ロセッサ１２に走行するように告げる、ということをＩ
ＯＰ　　２４に行なわせることである。ＲＩＳＣプロセ
ッサがバイトコードの終わりに到達すると、これはトラ
ップする。この時点で、デバッガは区切り点を、後方へ
、Ｌｏｃ１に移すことができる。この方法は、Ｌｏｃ１
がバイトコードの終わりの前に再び実行されない限り、
りっぱに働く。全てのエミュレーションバイトコードは
分岐または折り返すことができないので、前記は全ての
エミュレーションバイトコードに対して同様である。

【０１２４】本発明においては、エミュレーションモー
ド（ＭＥＳＡ命令セットをエミュレートする）において
、スタックポインタが常に１５に等しいならば（これは
また−１に等しい）、即値　ＳｔａｃｋＦａｕｌｔ　を
取る。これは、エミュレータがランダムメモリデータを
コードとして解釈し始める場合のみ生ずる。ＲＩＳＣプ
ロセッサ１２は任意トラップから再始動することができ
ないので、エミュレータは　ＳｔａｃｋＦａｕｌｔ　か
ら再始動することができない。しかし、　ＳｔａｃｋＦ
ａｕｌｔ　を取るプロセスは極めて厄介なので、これを
再始動させることは良い方法ではない。

【０１２５】最後に、ＩＯＰは、ＨａｌｔＭＰ＊　回線
を用いてプロセッサ１２を即時停止させることができる
。ここでも、ＲＩＳＣプロセッサはランダムトラップの
後に状態を復元することができないので、この型の停止
の後に再始動する方法はない。ユーザは、マシンの状態
を解釈しようとすることは自由である。デバッガも、バ
イトコード境界上で停止する丁寧な再始動可能非ＲＩＳ
Ｃ停止を提供する可能性がある。これは一つの型のＩＯ
Ｐ割込みとして実施される。 インタバルタイマ オペレーションのＭＥＳＡ原理（本実施例において実施
される非ＲＩＳＣ命令セット）は、高速カウンタを必要
とする。これは、性能測定に、及び実時間スケジューリ
ングに用いられる。インタバルタイマＡＳＩを用いてプ
ロセッサによって３２ビットカウンタに対して読出し及
び書込みを行なうことができる。診断だけがインタバル
タイマに書込みを行なう。インタバルタイマ５４は、ク
ロック信号、若干数のパルス（本実施例においては２５
６）によってクロック信号を分割するプリスケーラ、及
び現在タイマ信号を記憶するカウンタを具備する。

【０１２６】インタバルタイマは幅３２ビットであり、
バイトコードインタプリタ構内データバス（　ｂＤ．［
１５．．０］）の幅は１６ビットに過ぎないので、タイ
マを半分ずつ読出し及び書込みすることが必要である。 表３に、どのようにしてインタバルタイマにアドレスす
るかを示す。ここでも、奇妙なオフセットは、ＲＩＳＣ
プロセッサが大端型（　ｂｉｇ−ｅｎｄｉａｎ　）　マ
シンであり、そして一方、インタバルタイマがデータバ
スの下端部に接続されている、ということから生じたの
である。信頼性をもってタイマ５４から読み出すには、
下半分を読み出し、上半分を読み出し、そして下半分を
再び読み出す。 これら２つの下半分のサンプルが同じであれば、時間は
整合しているのである。これらが整合しない場合には、
タイマがチック（　ｔｉｃｋ　）　して上半分と下半分
との値を不整合にしている可能性がある。この場合には
、下半分及び上半分を再び読み出す。最悪のタイミング
バグのために第２の下半分読出しが歪曲されたという極
めて希な偶然のために誤りがあったのなら、下半分を再
び読み出す。 ＩＯＰ通信 ＩＯＰ　　２４及び非ＲＩＳＣエミュレートプロセッサ
は情報の効率的な流れを保持するために割込みを交換す
ることが必要である。ＩＯＰは、ＩＯＰＩｎｔＭＰ＊　
信号をＲＩＳＣプロセッサへ送る（前述の割込み生成の
節を参照されたい）。ＩＯＰ通信レジスタ５６は、非Ｒ
ＩＳＣプロセッサが割込み　ＭＰＩｎｔＩＯＰ　をＩＯ
Ｐ　　２４へ送ることを許す３ビットレジスタである（
表１０参照）。この割り込みはレジスタの最小有効ビッ
ト（ビット０）になっている。割込みを生じさせるには
、これを０にセットし、次いで１にセットする。

【０１２７】ＩＯＰ通信レジスタ５６のビット１は　ｔ
ａｋｅＴｒａｐ　ビットである。これは、割込み生成の
節において前述したように、割込み処理において用いら
れる。ＩＯＰ通信レジスタ５６のビット２は　ｃｌｅａ
ｒＭＡビットである。これは、次アドレス生成の節にお
いて前述したように、　ｓａｖｅｄＭＡレジスタをクリ
アするのに用いられる。 ビット３は制御記憶（　ｃｓＡ．　１２）アドレスのビ
ット１２をエミュレーションモードで供給する。これは
、２つのディスパッチ表、または２つのエミュレーショ
ン（例えば、Ｓｍａｌｌｔａｌｋ　及びＭＥＳＡ）に対
する支持を許す。

【０１２８】本発明においては、短シフトレジスタ、即
ち　ｓａｖｅｄＭＡレジスタ３６を用い、ＩＯＰ　　２
４に、制御記憶の読出し及び書込みを行ない、及びＣＰ
Ｕ　　１２を制御することを許す。ＩＯＰはこのレジス
タを読み出し、ＲＩＳＣプロセッサによって実行すべき
次のエミュレーションマイクロ命令を見付ける。ＩＯＰ
　　２４はこのレジスタに書込みしてエミュレーション
実行を初期設定する。また、前述したように、ｄｅａｒ
ＭＡを主張することによつて　ｓａｖｅｄＭＡをクリア
することができる。　ｓａｖｅｄＭＡレジスタ３６は１
２ビットを有す。ビットは、　ＤＡＴＡＩＮ　及びＤＡ
ＴＡＯＵＴ　回線を用いて、最小有効から最大有効まで
、レジスタ内にシフトされる。ＩＯＰは、１ビットだけ
シフトする度ごとにＣＬＯＣＫ　回線を増す。ＩＯＰ通
信ブロック２４内のハードウェアがＣＬＯＣＫ　を同期
させ、正確に１クロックの長さのシフトパルスを生成す
る。 キャッシュ制御装置及びメモリ管理装置本発明において
用いるサイプレス　ＣＹ７Ｃ６０４型キャッシュメモリ
装置（ＣＭＵ）チップ２６は３つのセクション、即ち、
キャッシュタグ比較装置、キャッシュ制御装置及びメモ
リ管理装置を有す。ＲＩＳＣプロセッサ１２がアドレス
を送り出すと、キャッシュタグ比較装置は、アドレスさ
れた項目がスタティックＲＡＭチップ内にあるかどうか
を決定し、メモリ管理装置は、これがＲＩＳＣプロセッ
サの仮想アドレスに対応する物理アドレスを既に持って
いるかどうかを決定する。前記項目がスタティックＲＡ
Ｍ内に既にある場合には、ＣＭＵ　　２６は、ＳＲＡＭ
からの取出しが進行することを単に許す。キャッシュが
失敗する場合には、ＣＭＵ　　２６は、ＲＩＳＣプロセ
ッサ１２に進行を許す前に、主メモリ１４から適切なデ
ータを取り出してキャッシュ２８に入れる。ＣＭＵ　　
２６がその物理アドレスの内部キャッシュ内に適切な物
理アドレスを既に持っている場合には、これは比較的簡
単である。物理アドレスが存在していない場合には、Ｃ
ＭＵ　　２６は、表の４レベル階層を用いて仮想から物
理的への翻訳を行なう。

【０１２９】ＲＩＳＣプロセッサアドレスは２つの部分
、即ち、ＡＳＩ（アドレス空間識別子）ビット及びＡ（
アドレス）ビットに分割される。ＣＭＵ　　２６はシＡ
ＳＩビットを用い、ＲＩＳＣプロセッサが、正常アクセ
ス、ＣＭＵ　　２６レジスタアクセス、または何かほか
のものを行なっているかどうかを決定する。ＣＭＵ　　
２６が応答することのないＡＳＩ値のレンジがある（３
０ないし３Ｆ）。本発明においては、これらを用いてバ
イトコードインタプリタレジスタ及び制御記憶にアクセ
スする。ＣＭＵ　　２６チップは６つの最小有効ＡＳＩ
ビットをデコードするだけであるから、０から３Ｆまで
のＡＳＩ値だけが有効である。

【０１３０】ＣＭＵ　　２６は１つの大きさのメモリペ
ージ、即ち４０９６バイトを支持するだけである。ＭＥ
ＳＡマシンはページを５１２バイトであると定義する。 エミュレートＭＥＳＡシステムにとっては４Ｋバイトの
ページを用いることがたぶん可能であろう。しかし、こ
れにはかなりの時間を必要とするであろう。もっと重要
なことには、４Ｋバイトのページはかなりの量の内部断
片化を引き起こす。多くのアプリケーションはメモリを
４Ｋバイトよりもはるかに小さいブロックとして使用す
る。実メモリが４Ｋバイトのユニットとして割り当てら
れるならば、多量の実メモリが無駄になるであろう。メ
モリ消費を減らすことが本発明の主要な目的及び利点の
一つである。従って、本発明においては、ＣＭＵ　　２
６に、５１２バイトの最初のＭＥＳＡページ大きさを用
いるようにさせる。

【０１３１】ＣＭＵ　　２６チップは主要ブロックであ
るキャッシュ制御装置を有す。キャッシュ制御装置はア
ドレス空間を３２バイト行に分割する。キャッシュＲＡ
Ｍは一時間に２０４８までのこれら行を記憶することが
できる。キャッシュ制御装置はアドレスを３つの部分、
即ち、タグ（ビット［３１．．１６］）、キャッシュタ
グＲＡＭインデックス（ビット［１４．．５］、及び行
インデックス（ビット［４．．０］に分割する。キャッ
シュＲＡＭ自体のほかに、キャッシュ制御装置は内部の
２０４８ｘ１６キャッシュタグＲＡＭを有す。アドレス
が現われると、前記制御装置はキャッシュタグＲＡＭイ
ンデックスを用いてキャッシュタグＲＡＭにアドレスす
る。このアドレスからのタグが構内ＲＡＭからのタグと
整合すれば、ＣＭＵは、キャッシュＲＡＭがこのアドレ
スに対する正しい行を有しているということを知り、ア
クセスを続行させる。タグが整合しない場合には、キャ
ッシュ制御装置は、ＲＩＳＣプロセッサ１２を停止させ
、そして適切なデータを見つける。全キャッシュを使用
するには、ＲＩＳＣプロセッサは行オフセット及びキャ
ッシュタグＲＡＭインデックスの全ての値を生成するこ
とができなければならない。例えば、ＲＩＳＣプロセッ
サが可能なキャッシュＲＡＭインデックス値の２分の１
しか生成することができないならば、該ＲＩＳＣプロセ
ッサはキャッシュの２分の１しか使用することができな
い。

【０１３２】本発明においてはハードウェアにおける５
１２バイトページを下記の制限をもって実行する。即ち
、 １．ＣＹ７Ｃ６０４　ＣＭＵ　　２６チップは４０９６
までの異なる３２ビット仮想アドレス空間を実行する。 各仮想アドレス空間を別々のＵＮＩＸプロセスに割り当
てることができる。システムが５１２バイトページを用
いる場合には、これは１２８の異なる仮想アドレス空間
に制限する。この制限は余り重要ではないであろう。

【０１３３】２．本発明においては、各文脈節を２８ビ
ット仮想アドレス空間に制限する。これらはバイトアド
レスであるので、これは２７ビット非ＲＩＳＣ（ＭＥＳ
Ａ）仮想アドトレス空間と等価である。ここでも、これ
は余り重要ではないであろう。エミュレーションモード
及びＩＯＰに対して仕事を簡単にするため、及びメモリ
マップテーブルが余りに大きなスペースを取らないよう
にするため、システムが使用するのは２５ビットまたは
２６ビット（２４ビットまたは２５ビットＭＥＳＡアド
レス空間に対応する）に止めるべきであろう。

【０１３４】３．ＣＭＵ　　２６チップ内の変換索引バ
ッファ（ＴＬＢ）上のヒット率は低下する。ＴＬＢ内の
エントリを用いて翻訳することのできるのは４０９６ア
ドレスではなしに５１２アドレスに過ぎない。他方、４
ＫＢページ内のスペースの多くが未使用であっても、こ
れが性能を過度に低下させることはない。以上の制限を
説明したので、以下、ハードウェア及びソフトウェアの
インプリメンテーションについて説明する。非ＲＩＳＣ
（ＭＥＳＡ）仮想アドレスの２つの書式は下記のように
定義される。即ち、 １．固有書式：ビット［３１．．２９］を無視する。ビ
ット２８は、ビット［８．．０］におけるページオフセ
ットのビット［２７．．９］，，９ビットにおける仮想
ページ番号の０，，１９ビットとなる。

【０１３５】＝ｘｘｘ，，０，，ＶＡ［２７．．９］，
，ＶＡ［８．．０］２．調整済み書式：ビット［３９．
．１２］，，仮想アドレスビット［１５．．１３］にお
ける仮想ページ番号のビット３１，，１９ビットにおけ
る０はビット［８．．０］におけるページオフセットの
ビット［１１．．９］，，９ビットにおいて反復した。

【０１３６】 ＝０，，ＶＡ［２７．．９　］，，ＶＡ［１５．．１３
］，，ＶＡ［８．．０］ＲＩＳＣプロセッサ１２及びキ
ャッシュＲＡＭチップ２６は固有書式を見る。ＣＭＵ　
　２６チップはＲＩＳＣアドレスに接続し、これにより
、ＣＭＵも調整済み書式を見るようにする。本発明にお
いては、キャッシュ制御装置に、全キャッシュを使用す
るが、ページが５１２バイトしか有していないというこ
とをＣＭＵのメモリマッパに考えさせる、ということを
許す。調整済み書式は、両方の目的が整合するようにア
ドレスビットを単に置換する一つの方法である。メモリ
マッパは、ＲＩＳＣプロセッサ１２が４０９６バイトペ
ージの最初の５１２バイト（２５６語）を引用するに過
ぎないということを考えて、調整済み書式アドレスを検
分する。エミュレートＭＥＳＡマシンが５１２境界を横
切るとき、けた上げはＶＡ．９（調整済み書式における
ビット１２）に入り、これにより、ＣＭＵ　　２６チッ
プは、ＲＩＳＣプロセッサが４ＫＢ境界を横切りつつあ
って所望の次の仮想ページへ行く、ということを考える
。

【０１３７】キャッシュ制御装置は、調整済み書式にお
いて、タグ＝０，，ＶＡ．　［２７．．１３］、及びキ
ャッシュタグＲＡＭインデックス＝ＶＡ．［１２．．９
］，，ＶＡ．［１５．．１３］，，ＶＡ［８．．５］で
あるように、調整済み書式アドレスを検分する。調整済
み書式の重要な特徴は、キャッシュタグＲＡＭインデッ
クスの全ての値が通常の使用において生成されるという
ことである。これは、全キャッシュタグＲＡＭを用いる
ことができ、従って全キャッシュ２８も同様である、と
いうことを意味する。

【０１３８】全アドレスを３ビットだけ左へシフトする
ことはできない。ＣＭＵ２６はデータをキャッシュＳＲ
ＡＭチップに書き込み、また下位のアドレスビットをイ
ンクリメントするので、全アドレスを中央で分割するこ
とが必要である。キャッシュＲＡＭアドレスを確実に正
しく生成させるため、ＲＩＳＣプロセッサ１２及びＣＭ
Ｕ　　２６は下位のアドレスビット上で整合することが
必要である。

【０１３９】仮想アドレスに対して調整済み書式を用い
ることは、調整済み書式の実アドレスをＭバス上で主メ
モリへ送ることを意味する。即ち、ＣＭＵ　　２６は、
ページオフセットの上位の３ビットであると考えるもの
におけるビット［１５．．１３］の冗長複写を通過させ
るからである。実メモリの７／８を無駄にすることを避
けるため、主メモリ制御装置は、ページ番号を右へ３ビ
ットだけシフトすることにより（エキストラビットを抹
消する）、調整済み書式から固有書式へ戻ることが必要
である。このシフト動作は、メモリ制御装置２０の設計
の際に考慮しておくことが必要である。

【０１４０】ＣＭＵ　　２６は、ページ表の４つのレベ
ルにおけるアドレスを調べることにより、仮想から実へ
の翻訳を行なう。このプロセスは、　ＳＰＡＲＣＲＩＳ
Ｃ　使用者手引きに記載されている。エミュレータコー
ドはエントリをこの表に入れる。ＣＭＵ２６はこれら表
のアドレスを生成するので、ＣＭＵは、これがメモリへ
送るアドレスのビット［１１．．９］内に有意味データ
を入れようとしてはいけない。メモリ制御装置２０はこ
れらのビットを捨てる。それで、ＣＭＵ　　２６がこれ
らビットに依存するならば、システムは困った事態にな
る。これらビットが常に空であるということを確かめる
ため、２つの事を確保することが必要である。第１に、
どのページ表も５１２バイトよりも長くあってはいけな
い。これにより、ＣＭＵ　　２６によって使用される表
オフセットは安全レンジ内に保持される。第２に、表内
のポインタを、これらがメモリ１４へ送られるときに正
しい調整が行なわれるように、調整済み書式内にセット
アップすることが必要である。

【０１４１】第１レベルの表は「文脈節」表である。こ
れは、どの３２ビット仮想アドレス空間を用いるかを決
定する。これは５１２バイトよりも長くなく、そして各
エントリは長さ４バイトであるから、システムは最初の
１２８（＝５１２／４）の文脈節を用いることができる
のみである。第２レベルの表は最大有効８仮想アドレス
ビットによって索引される。これもまたエントリ当たり
４バイトを有す。ＣＭＵは、１２８エントリを有する表
を操作することができるだけであるから、調整済み書式
内の最大有効仮想アドレスビットは０であることが必要
である。調整済み書式への変換により、３ビットが最上
位からシフトされる。そこで、合計４ビットが仮想アド
レスから失われるから、もう１つのビットが０とならな
ければならない。従って、システムは３２ビット仮想機
械（ＶＭ）から２８ビットＶＭに縮小される。

【０１４２】第３及び第４レベルの表は、各々が仮想ア
ドレスの６ビットを用いるだけで索引される。従って、
これについては問題はない。これらの表は６４＊　４＝
２５６バイトよりも長くなってはいけない。表の最初の
３レベルの内容にはページ表ポインタがある。これは［
３１．．４］の実アドレスビツト、及び［３．．０］の
フラグを有す。実アドレス部はビット［３５．．８］と
なる。（Ｍバスは３６ビット実アドレスを支持する）。 ＲＩＳＣプロセッサはビット［１１．．９］がＭバス上
で空となることを望むので、これらの表に値を入れると
きにソフトウェアは所望の実ページ番号のビット［２９
．．９］を左へ３位置だけシフトすることが必要である
ように思われる。メモリ制御装置２０はこれら分割済み
実アドレスを一緒に後方へ移すことができなければなら
ない。ＲＩＳＣプロセッサは、２５６Ｋ　　ｘ　　３６
　　ＳＩＭＭを用いて（２５６　　ｘ　　４　　ＤＲＡ
Ｍをもって）メモリの８ＭＢまで、または１Ｍ　　ｘ３
６　　ＳＩＭＭをもって（１Ｍ　　ｘ　　４　　ＤＲＡ
Ｍを用いて）３２ＭＢまで持つことができる。これはペ
ージ表ポインタ及びページ表エントリが次式のように記
憶されるべきことを意味する。即ち、 ＰＩＰ＝００００，，ＲｅａｌＡｄｄｒｅｓｓ．［２８
．．９］，，ｘｘｘ，，ＲｅａｌＡｄｒｅｓｓ．８，，
００，，ＥＴ ＰＴＥ＝００００，，ＲｅａｌＡｄｄｒｅｓｓ．［２８
．．９］，，Ｃ，，Ｍ，，Ｒ，，ＡＣＣ，，ＥＴメモリ
制御装置２０はＩＯＰインタフェース２４及びディスプ
レイ制御装置２２及びＣＭＵ　　２６に対して同じに働
くべきであるから、ＩＯＰインタフェース及びディスプ
レイ制御装置はアドレスをＭバス上に調整済み書式で置
くことが必要である。ＩＯＰインタフェースまたはディ
スプレイ制御装置が調整済み書式アドレスを生成してい
るとき、これらはビットＭＡＤ．［１１．．９］上に何
を置いてもよい。即ち、これらビットは捨てられるから
である。

【０１４３】ＣＭＹ７Ｃ６０４　　ＣＭＵ　　２６は複
数の内部レジスタ及びかなり大量の内部メモリを有す。 これらの位置には、診断のために、及び通常のオペレー
ション最中に、アクセスすることができる。固有書式か
ら調整済み書式へ変換する際に、ハードウェアは、ビッ
ト［２８．．９］を左へ３だけシフトし、及びビット［
１５．．１３］を、今は空のビット［１１．．９］内に
複製する。

【０１４４】内部ＣＹ７Ｃ６０４　アドレスのどれも、
１６ビットよりも大きいビットを要求するものはない。 この制限された場合において、固有書式から調整済み書
式への変換を、ビット［１５．．１３］とビット［１２
．．９］とのスワップと考えることができる。従って、
内部ＣＹ７Ｃ６０４　位置に対するアドレスを生成する
とき、このアドレスのビット［１５．．１３］及びビッ
ト［１２．．９］をソフトウェア内で事前スワップし、
ＣＹ７Ｃ６０４　によって見られるときにこれらが誤り
なく出て来るようにすることが必要である。例えば、キ
ャッシュタグエントリ６００１０は、通例、アドレス４
ＢＯｘ（ＨＥＸ）（ｘ＝ｄｏ　ｎｏｔ　ｃａｒｅ　）　
または０１００　　１０１１００００　　ｘｘｘｘを用
いてアドレスされる。本発明においてこのエントリにア
ドレスするには、ビット［１５．．１３］をビット［１
２．．９］とスワップし、０１０１　　０１０１　　０
０００　　ｘｘｘｘまたは５５０ｘ（ＨＥＸ）を与える
。多くの診断ルーチンが全ての位置を試験する。アドレ
スビットをスワップすることは、位置を試験する順序に
影響を与えるだけである。順序が重要でないならば、ア
ドレスのスワップを無視することができる。通常オペレ
ーション中にチェックすることが必要であるＣＭＵ　　
２６レジスタは、スワップを考慮に入れて定義される定
数を用いてアドレスされる。

【０１４５】ＲＩＳＣプロセッサに対する命令の簡潔コ
ード化のための前述の方法及び装置は、一つのハードウ
ェアプラットフォームから他のハードウェアプラットフ
ォームへ転送される全てのコンピュータアプリケーショ
ンに適用可能である。詳細に述べると、本実施例は、Ｒ
ＩＳＣ中央処理装置に対して実行するＣＩＳＣ命令セッ
ト（特にＭＥＳＡ命令セット）に書き込まれるプログラ
ムについて説明したものであるが、同じ手続きを他の非
ＲＩＳＣ命令セット及び／又は他の非ＲＩＳＣコンピュ
ータハードウェア装置に簡単に適用することができる。 更にまた、他の改善及び追加を前述の装置に対して行な
うことができる。プロセッサのスループット及び実行速
度を高めるため、浮動小数点及び他のコプロセッサシス
テムを含ませることができる。エミュレータマイクロ命
令を特別の制御装置メモリ領域に保持する必要がない。 エミュレータマイクロ命令を、制御記憶内に保持する代
わりにキャッシュするならば、各プログラムは、標準エ
ミュレータに対して私的に定義した追加、または完全に
私的なエミュレータを含むことができる。前述のインプ
リメンテーションは、バイトコードインタプリタがＲＩ
ＳＣプロセッサから完全に分離している状態でのもので
ある。これは、極めてモジュール的な設計を許すという
利点がある。しかし、バイトコードインタプリタをＲＩ
ＳＣプロセッサと併合することにより、データ整列及び
ＲＩＳＣプロセッサパイプライン遅延に対する料金を含
む種々の難点を軽減することができる。

【図面の簡単な説明】

【図１】本発明にかかるバイトコードインタプリタを具
備するＲＩＳＣコンピュータシステムの論理ブロック線
図である。

【図２】図１に示すバイトコードインタプリタの論理ブ
ロック線図である。

【図３】非ＲＩＳＣ飛越しゼロバイト（ＪＺＢ）命令の
ためのＲＩＳＣオプコード及び命令バッファ補充のタイ
ミングの説明図である。

【図４】一連の３つの非ＲＩＳＣ命令のためのＲＩＳＣ
オプコード及び命令バッファ補充のタイミングの説明図
である。

【図５】適切なＲＩＳＣオプコードへの変換のための、
マイクロ命令のフィールド上の命令修飾ブロックのオペ
レーションを示す線図である。

【符号の説明】

１１　　正規ＲＩＳＣ命令 １２　　ＲＩＳＣ中央処理装置 １３　　非ＲＩＳＣ命令 １４　　主メモリ １５　　エミュレータマイクロ命令 １６　　バイトコードインタプリタブロック１７　　命
令の組合せセット １８　　専用エミュレータ制御記憶 ３４　　制御記憶アドレス選択ブロック３６　　退避マ
イクロ命令アドレスブロック３８　　命令バッファ ４６　　命令修飾ブロック

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　一セットのＣＰＵ命令（１１）を電子
   的に処理するための処理手段（１２）を備え、前記セッ
   トのＣＰＵ命令（１１）の各命令は前記処理手段（１２
   ）によって処理可能であり、更に、前記セットのＣＰＵ
   命令（１１）及び一セットの非ＣＰＵ命令（１３）の組
   合せセット（１７）を記憶するための記憶手段（１４）
   を備え、前記セットの非ＣＰＵ命令（１３）の各命令は
   前記処理手段（１２）によって処理不可能であり、更に
   、前記ＣＰＵ及び前記非ＣＰＵ命令（１１、１３）を解
   釈するための解釈手段（１６）を備えて成り、前記解釈
   手段（１６）は前記処理手段と前記記憶手段との間に接
   続され、前記解釈手段は前記記憶手段（１４）に記憶さ
   れている前記セットのＣＰＵ命令（１１）及び前記セッ
   トの非ＣＰＵ命令（１３）の前記組合せセット（１７）
   から命令を検索することが可能であり、前記解釈手段は
   前記検索済み命令を前記処理手段（１２）へ送ることが
   可能であり、前記解釈手段（１６）は、一セットの中間
   命令（１５）を記憶するための中間命令セット記憶手段
   （１８）を含んでおり、前記中間命令（１５）の各々は
   前記ＣＰＵ命令（１１）と同じビット幅を有し、更に、
   前記セットの非ＣＰＵ命令（１３）の各命令を前記中間
   命令（１５）のシーケンスに変換するための第１の翻訳
   手段（３４、３６、３８）と、前記中間命令（１５）の
   前記シーケンスの各命令を、前記処理手段（１２）によ
   って処理されることが可能な前記ＣＰＵ命令（１１）の
   シーケンスに翻訳するための第２の翻訳手段（４６）と
   を含んでいることを特徴とするマイクロ処理システム。