JPS60221851A - メモリ・アクセス・コントローラを具えるデータ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は共通アドレス　バスに接続されたプロセッサと
、少なくともキャッシュ　メモリ及び共通バスに接続さ
れたローカル　メモリと具備するメモリ階層と、共通バ
スとキ１？ツシュ　アドレスバスを介してキャッシュ　
メモリとに接続されたメモリ　アクセス　コントローラ
とを具え、このメモリ　アクセス　コントローラが、デ
ータがキャッシュ　メモリ内に存在することを示す第１
の８Ｉ識を蓄えるための第１の記憶ユニットと、この第
１の記憶ユニツ１〜に接続され且つ前記プロセッサによ
り供給される仮想アドレスを受け取るためにこのプロセ
ッサに接続された第１のアドレス入力端子を有し、仮想
アドレスを受け取った時この仮想アドレスが第１の記憶
ユニットに蓄えられている前記第１の標識の一つに対応
するか否かを検査し、対応する時第１の検査結果信号を
発生し、対応しない時第２の検査結果信号を発生する第
１の検査ユニットとを具え、更にキャッシュ　メモリへ
のアクセスを可能にする第１のイネ−ブリング　ユニッ
トが設ｉ）られ、この第１のイネ−ブリング　ユニット
が第１の検査結果信号を受け取った時活性化されるキャ
ッシュ　コントローラと、仮想アドレスを受け取るため
の第２のアドレス入力端子とを有し、仮想アドレスを物
理アドレスに変換するために設けられ、データがローカ
ル　メモリ内に存在することを示す第２の標識を蓄える
ための第２の記憶ユニットと、この第２の記憶ユニット
と前記第２のアドレス入力端子とに接続され、仮想アド
レスを受け取った時この仮想アドレスが第２の記憶ユニ
ット内に蓄えられている前記第２の標識の一つに対応す
るか否かを検査し、対応しでいる時第３の検査結果信号
を発生し、対応しない時第４の検査結果信号を発生する
第２の検査ユニットとを具え、第１の制御入力端子に供
給される前記第２の検査結果信号により制御され、更に
ローカル　メモリへのアクセスを可能にする第２のイネ
−ブリング　ユニットが設けられ、この第２のイネ−ブ
リング　ユニットが第３の検査結果信号を受け取った時
活性化される変換ユニツトとを具えるデータ処理装置に
関するも′のである。

このようなデータ処理装置は欧州特許願第０Ｏ５２３７
０号から既知である。而してこの既知のデータ処理装置
の一部であるメモリ　アクセスコントローラはキ１？ツ
シュ　コン１−〇−ラと変換ユニットとを具える。メモ
リ階層へのアクセスがブロセツ１すにより要求されると
、後者が仮想アドレスを発生し、この仮想アドレスがメ
モリ階層のメモリの一つでアクセスすべき位置を示す。

この仮想アドレスは先ずキャッシュ　コントローラの一
部である第１の検査ユニットの第１のアドレス入力端子
へ提示される。仮想アドレスを受け取った時、キ１？ツ
シュ　コントローラはこの受【ノ取られた仮想アドレス
により示された要求されているデータがキャッシュ　コ
ントローラに接続されているキャッシュ　メモリ内に存
在するか否かを検査する。この検査は第１の検査ユニッ
トにより実現されるが、これは受【ノ取られた仮想アド
レスが第１の記憶ユニット内に蓄えられている第１の標
識の一つに対応するか否かを検査する。既知のキャッシ
ュ　コントローラではこれらの標識はキャッシュ　メモ
リ内に蓄わえられているデータのアドレスにより形成さ
れる。受は取られた仮想アドレスがこれらの標識の一つ
に対応する場合は、これは要求されているデータがキャ
ッシュ　メモリ内に存在することを含意し、第１の検査
結果信号が発生させられる。第１の検査結果信号を受け
取った時第１のイネ−ブリング　ユニットはキャッシュ
　メモリへのアクセスをイネーブルし、要求されている
データをキャッシュ　メモリから取り出す。他方要求さ
れているデータがキャッシュメモリ内に存在しない場合
は第２の検査結果信号が発生させられる。この第２の検
査結果信号の制御の下に仮想アドレスが共通バスを介し
て活性化されている変換ユニットの第２のアドレス入力
端子に加えられる。変換ユニットの一部である第２の検
査ユニットは要求されているデータがローカル　メモリ
内に存在するか否かを検査する。この検査は受け取られ
た仮想アドレスが第２の標識の一つに対応するか否かを
検査することにより実現される。対応している時は第３
の検査結果信号を発生し、第２のイネ−ブリング　ユニ
ットは受け取られた仮想アドレスを物理アドレスに変換
し、これをローカル　メモリに与え、要求されているデ
ータを取り出す。要求されているデータがローカル　メ
モリ内に存在しない場合は第２の検査ユニットが第４の
検査結果信号を発生ずる。

この既知のデータ処理装置の欠点はメモリ　アクセス　
コントローラが逐次に動作すること、即ち、先ず要求さ
れているデータがキャッシュ　メモリ内に存在するか否
かを検査し、次に要求されているデータがキャッシュ　
メモリ内に存在しない場合はローカル　メモリ内に存在
するか否かを検査することである。要求されているデー
タがローカル　メモリ内に存在することを検査するため
に、仮想アドレスを共通バスを介して変換ユニットに移
さねばならない。これはバス　アクセスの要求を含意す
る。このようなバス要求と逐次の検査はプロセッサが持
たねばならない実行時間を必要とし、性能を下げる。ま
た共通バス上での仮想アドレスの転送はバスのロードを
大きくする。

本発明の目的はメモリ　アクセス　タイミングの問題を
軽減し、プロセッサをその理論的な最高性能へ近づけ、
更にはキャッシュ　コントローラど変換ユニツ１〜とを
同時に動作させるにある。

それ数本発明に係るデータ処理装置はキャッシュ　コン
トローラが第１のアドレス入力端子により、変換ユニッ
トが第２のアドレスユニットにより並列に、プロセッサ
の仮想アドレス出力端子に接続されたアドレスバスに接
続され、このアドレス　バスが仮想アドレスを同時にキ
ャッシュ　コントローラと変換ユニットとに転送するた
めに設けられたことを特徴とする。

こうするとキャッシュ　コントローラと変換ユニットが
並列にアドレス　バスに接続され、このアドレス　バス
がプロセッサの仮想アドレス出力端子に接続されるため
、仮想アドレスが同時にキャッシュ　コントローラと変
換ユニットとに供給される。こうすれば仮想アドレスを
変換ユニットに転送するために共通バス上でバス　アク
セスを要求する必要がなくなり、実行時間が節約され、
負荷が軽くなる。またこのインプリメンテーションはメ
モリ　アクセス　コントローラが同時にキャッシュ　コ
ントローラと変換ユニットにより要求されているデータ
が存在するか否か検査できるようにする。

本発明に係るデータ処理装置の第１の好適な実施例はメ
モリ　アクセス　コントローラが前記第２の検査ユニッ
トに接続され、第４の検査結果信号を受け取った時バス
　アクセス信号を発生して共通バスへのアクセスを獲得
するために設けられ、前記プロセッサへ接続されたバス
　アクセス信号発生器を具備するマイクロ　コントロー
ラを具えることを特徴とする請 求されているデータがキャッシュ　メモリ内にもローカ
ル　メモリ内にも存在しない時は、メモリ　アクセス　
コントローラに活性化されているマイクロ　コントロー
ラを設け、共通バスへのアクセスを要求し、要求されて
いるデータを別のメモリから取り出ず。

本発明データ処理装置の第２の好適な実施例は前記メモ
リ階層が更に主メモリを具え、マイクロコントローラが
バス　アクセス信号を受け取った時プロセッサにより発
生させられたバス　アクセス権を受番ノ取るための第２
の制御入力端子を具え、更にアドレス　バスに接続され
、仮想アドレスを主メモリをアドレッシングするための
マツプ　アドレスに変換するために設けられたマツピン
グユニツ１〜を具え、またイネーブル信号を発生して主
メモリにアクセスするための第３のイネ−ブリング手段
を具えることを特徴とする。

マツピング　ユニットは要求されているデータがキャッ
シュ　メモリ内にもローカル　メモリ内にもない時活性
化される。このマツピング　ユニットは受け取られた仮
想アドレスを主メモリをアドレッシングするマツプ　ア
ドレスに変換し、バス　アクセス信号を受け取った時要
求されたデータを主メモリから７エツチできるようにす
る。こうして得られる階層はプロセッサの容量を一層有
効に使用できるようにする。

前記変換ユニットが第１のローディング手段を設けられ
、前記イネーブル信号を受け取るための第３の制御入力
端子を有し、上記イネーブル信号の制御の下に前記主メ
モリから取り出したデータを前記ローカル　メモリにロ
ードし、第２の標識をデータがローカル　メモリにロー
ドされていることを示す前記第２の記憶ユニットにロー
ドするために設けるようにすると好適である。

こうするど主メモリからフェッチされたデータがローカ
ル　メモリ内に存在し、要求に具えることになる。

前記第１の検査ユニットと前記第１の記憶ユニットとを
アドレス　バスに接続された内容をアドレスできるメモ
リにより形成するようにすると好適である。

こうするとキャッシュ　コントローラの一部を有効且つ
実用的に作ることができる。

前記第２の検査ユニットと前記第２の記憶ユニ適である
。

こ−うすると変換ユニットの一部を有効且つ実用的に作
ることができる。

本発明データ処理装置の第３の好適な実施例は前記メモ
リＮ層が更に主メモリを具え、この主メモリが第１の数
のセクタに分割され、前記キャッシュ　メモリが第２の
数のセクタに分割され、前記仮想アドレスが上記キャッ
シュ　メモリ内のセクタのセクタ番号を示す第１のフィ
ールドを具え、前記第１の検査ユニットが前記仮想アド
レスから前記第１のフィールドを取り出し、前記第１の
フィールドの内容について検査するために設けたことを
特徴とする。

こうすると数個のビット、即ち、第１のフィールドのビ
ットだけを検査すればよいから検査を高速に実行できる
。またキャッシュ　メモリがセクタ毎にロードでき、１
つのセクタに属する全てのデータがキャッシュ　メモリ
内に存在するからセクタへの分割は有利である。

主メモリとキャッシュ　メモリの前記セクタを夫々用３
と第４の数のブロックに分割し、前記仮想アドレスが前
記キャッシュ　メモリ内のブロックのブロック番号を示
す第２のフィールドを具え、前記第１の記憶ユニットが
キャッシュ　メモリ内にブロックが存在づることを示す
プレゼンス　ビットを蓄えるためのプレゼンス　ピッ１
へ　メモリを具え、前記第１の検査ユニットが前記仮想
アドレスから前記第２のフィールドを取り出し、上記プ
レゼンス　ビット　メモリ内で前記フィールド内に示さ
れたブロック番号のプレゼンス　ビットがセットされて
いる場合は制御することにより前記検査を行なうように
すると好適である。

セクタをいくつかのブロックに分割するとキャッシュ　
メモリの内容を一層こまかく分割できる。

また、プレゼンス　ビットを使用すると特定のブロック
内に要求されたデータが存在する時検査を高速且つ容易
に行なえる。キャッシュ　コントローラはプレゼンス　
ビットの検査により要求されたデータの存在が確立され
た時だけアクセスされる。

前記キャッシュ　コントローラに前記主メモリからのデ
ータを前記キャッシュ　メモリにロードするための第２
のローディング手段を設けたデータ処理装置において、
前記第２のローディング手段が前記データをブロック毎
に前記キャッシュメモリにロードし、ロードされたブロ
ックのプレピンス　ピッ１−を前記プレゼンスビット　
メモリにセットするために段【すられるようにすると好
適である。

一つのブロックの全てのデータはリンクされているから
、データをブロック毎にロードするとキャッシュ　メモ
リとキャッシュ　コントローラが効率よく使用される。

蓋し、他の要求のためにデータをそれが同じブロックに
属すればキャッシュメモリからフェッチできるからであ
る。またプレゼンス　ビットを同時にセットできるから
データ処理装置の効率も改良される。

本発明データ処理装置の第４の好適な実施例はメモリ　
アクセス　コントローラが前記アドレスバスに接続され
、仮想アドレスにより占められる仮想アドレス空間を成
る数の異なる領域に分割し、領域番号を得られた各領域
に与えるためのレジスタ手段を具え、このレジスタ手段
が分割さるべき領域の長さをプログラムできるようにす
るセット入力端子を有し、このレジスタ手段が仮想アド
レスのアドレス　ビットに基づいて前記分割を行なうよ
うにしたことを特徴とする。

仮想アドレス空間が可成り大きいため、領域で分割する
とメモリ　アクセス　コントローラを一層効率よく使用
できる。蓋し、例えば、別のプロセス又はシステム　ラ
イブラリへのジャンプが必要な時全てのポインタ　レジ
スタをクリアする必要がないからである。領域の長さを
プログラムできるため種々の領域の長さを選択できる。

本発明データ処理装置の第５の好適な実施例は前記ロー
カル　メモリが可変数のセグメントに分割でき、セグメ
ントの各々が固定長のページに分割でき、前記仮想アド
レスがセグメントの番号を示すためのセグメント番号フ
ィールドと、このセグメント番号フィールドにより示さ
れたセグメント内でのページの番号を示すためのページ
番号フィールドとを具え、前記メモリ　アクセス　コン
トローラが更にローカル　メモリ内に存在するセグメン
トの記述子を蓄えるためのセグメント　テーブル　ポイ
ンタ　レジスタを具え、上記記述子の各々がローカル　
メモリのセグメント　テーブルを示すためのセグメント
　テーブルポインタを具えることを特徴とする。

ローカル　メモリを可変数のセグメントに分割するため
、セグメントの長さをセグメントに含まれるルーチンの
長さの関数として選ぶことができる。固定長のページに
分割するとローカル　メモリの利用できる空間が有効に
使用できる。蓋し、不均一なページによる空の空間が残
らないからである。記述子を用いると変換ユニットを効
率よく動作させられる。セグメント記述子はローカルメ
モリの論理的程度を記述する。ページ　テーブルはロー
カル　メモリの物理的程度を記述するページ記述を含む
。

前記レジスタ手段が各領域ごとに分割されたしジスタ対
を具え、このレジスタ対が現在のプロセスにアクセスで
きる仮想アドレス空間の区域についての基準を蓄えるた
めのセグメント　テーブルポインタ　レジスタと、セグ
メントの長さを示すためのセグメント長レジスタとを具
えるようにすると好適である。

セグメント　テーブル　ポインタ　レジスタとセグメン
ト　テーブル長レジスタとを用いると領域概念を用いる
ことと領域を識別するためのフレキシブルで有効な方法
が得られる。

前記マツピング　ユニットが領域番号を受け取るために
前記レジスタ手段に接続された第１の入力端子と、ロー
カル　メモリ内での上記領域番号に対するセグメント　
テーブルを示すセグメントテーブル　ポインタ標識を受
け取るために前記セグメント　テーブルポインタに接続
された第２の入力端子とを有し、前記マツピング　ユニ
ットが仮想アドレスのセグメント番号フィールドを前記
セグメント　テーブル内での位置を示す索引として用い
、ページ番号フィールドを前記セグメントテーブル内の
インデックスされた位置により示されたページ　テーブ
ル　レジスタ内の位置を示すための索引として用いるこ
とにより物理アドレスを発生するために設けられるよう
にすると好適である。

こうすると実用的なマツピング　ユニットがつくられる
。

前記記述子がこの記述子によりインデックスされたセグ
メントへのアクセスが保護されているが否かを示すため
の保護フィールドを具えるようにすると好適である。

こうするとセグメント　ベースに基づいて保護が容易に
得られる。

セグメント　テーブル　ポインタ　レジスタがインデッ
クスされた領域にアクセスすることが保護されているか
否かを示すために保護標識を蓄えるための位置を具える
ようにすると好適である。

こうしＣもけグメント　ベースに基づいて保護”が容易
に得られる。

前記記述子がセットされている場合、セグメントをキャ
ッシュ　メモリにロードすることを禁止するためのノン
キャシャブル　ピットを具えるようにするど好適である
。

これはプロセス間で共用されているセグメントに何時も
更新されている唯一つのコピーを持たせる。記述子でビ
ットを用いることはその簡単な実現を可能にする。　〜 本発明データ処理装置の第６の好適な実施例はメモリ　
アクセス　コントローラをアドレス　バスによりＩ１０
ユニットに接続し、上記メモリアクセス　コントローラ
が受け取られた仮想アドレスをＩ１０ユニットのための
物理アドレスにマツピングする他のマツピング　ユニッ
トを具えることを特徴とする。

これはＩ１０動作に仮想アドレスを用いる可能性を与え
る。

図面につき本発明の詳細な説明する。

１１Ａ図は単一のメモリ　アクセス　コントローラ（Ｉ
Ｊ、后ＭＡＣと称する。）を用いる本発明に係るデータ
処理装置の第１の実施例のブロック図である。ＭＡＣｌ
はプロセッサ２とメモリ装置どの間に置かれる。メモリ
装置は本例ではキャッシュ　メモリ３と２個のメモリ　
モジュール６及び７とにより作られる。キャッシュ　メ
モリ３は直接ＭＡＣＩに接続する。これに対しメモリ　
モジュール６及び７はデータバス４とアドレスバス５と
を介してプロセッサ２及びＭＡＣＩに接続する。

これらのバス４及び５にはＩ１０モジュール８及び９も
接続する。ＭＡＣＩはメモリ装置へのプロＬツサ２の要
求を取り扱い、キャッシュ　メモリ３を完全に制御−リ
゛る。これは可成り直線的な解決法である。蓋し、■１
０モジュール８及び９へのＤＭＡ　（ダイレクト　メモ
リ　アクセス）要求は全て実アドレスを用いているから
である。これはハードウェアに対しては可成り直線的で
あるが、ソフトウェアはメモリにダイレクト　メモリ　
アクセスしな番プればならないブロックを、ＤＭＡユニ
ットが分散させられている実メモリを取り扱えない限り
、順次の実アドレスにフィツトさせるようにアレンジし
なければならない。

第１Ｂ図は単一のＭＡＣを用いるデータ処理装置の第２
の実施例のブロック図である。（同じ要素には同じ符号
を付しである。）この第２の実施例ではＩ１０モジュー
ルへの要求が仮想アドレスを用いている。これはソフト
ウェアにとって取扱がずっと容易になるが、Ｉ１０モジ
ュールがつながっているアドレス　バスとデータ　バス
がプロセッサとＭＡＣとの間のアドレス　バス１０及び
データ　バス１１になる。これはモジュール性を限られ
ているデータ処理装置にとって好ましい解決法である。

第１Ｃ図はいくつかのＭＡＣを用いる本発明データ処理
装置の第３の実施例のブロック図である。

この第３の実施例では各々がＭＡＣ（１Ａ、ＩＢ。

ＩＣ）と、プロセッサ（２Ａ、２Ｂ、　２ｃ）と、キャ
ッシュ　メモリ（３Ａ、３Ｂ、３Ｇ）とを具える３個の
ユニット（Ａ、Ｂ、Ｃ）が存在する。

そしてこれらの３個のユニットが各々データ処理装置の
データ　バス４と、アドレス　バス５とに接続されてい
る。この実施例は５，６個のＭＡＣ迄互にひどく乱しあ
うことなく働くことを許す。

この実施例は各々が自分のＭＡＣを伴なうプロセッサを
示しているが、これらのプロセッサは全く容易にＤＭＡ
特性を有する■／○ユニットでもあり得ることに注意す
る必要がある。

第１Ｄ図は２個のＭＡＣを用いる本発明の第４の実施例
のブロック図である。各ユニット（Ａ。

Ｂ）は局所メモリ（ローカル　メモリ）（１２Ａ。

１２Ｂ）を具えている。このような実施例は用途を区画
１゛る（パーティション）方法があれば使うことができ
る。これはデータ処理装置とソフト　ウェアの複雑さに
依存して多くの方法で行なうことができる。

いくつかの用途はスタチックにパーティションできる。

例えば、プロセッサにタスクが予め割り振られているプ
ロセス制御システムである。この場合、ローカル　メモ
リはコードのためと、特定のデータ、例えば、スタック
を処理するためとに使用できる。

勿論この実施例を用いてダイナミツ゛りに再割り振りさ
れる用途も処理できる。ＭＡＣはローカルメモリをペー
ジ　イン及びページ　アラ１−する能力を与える。ＭＡ
Ｃはどのページがどこにあるかをモニタし、ローカルと
してマークされているが、未だその特定のユニットのロ
ーカルメモリ内にあるとしてマークされていないページ
へのアクセスをプロセッサが要求する時割込む。

第１Ｅ図は１個の一プロセッサ２に２個のＭＡＣが付け
られている本発明データ処理装置の第５の実施例のブロ
ック図である。２個のＭＡＣ（１Ａ及びＩＢ）はデータ
　バス４とアドレス　バス５とに接続されている。各Ｍ
ＡＣは自分のキャッシュ　メモリ（３Ａ、３Ｂ）を有す
る。いくつかの特別な場合は１個のプロセッサに２個以
上のＭＡＣを取付ける必要がある。キャッシュ　ヒツト
率は十分高（（＞９０％）なければならず、デスクリプ
タ（記述子）キャッシュ　ヒツト率は９９．５％以上で
なければならないから普通はこうしてはならない。しか
し、これが十分でなかったり、割込みのために高速応答
を欲する場合は、複数個のＭＡＣを用いることができる
。ヒツト率はメモリ　アクセスが（例えばメモリ　モジ
ュールを具える〉主メモリではなく、キャッシュ　メモ
リからどの程瓜頻繁に満足されるかを示す。ヒツト率が
高い程、プロセッサは理想的な性能に近づく。

１個又は複数個のＭＡＣをデータ処理装置に取り付番）
る種々の方法を考察した後、今度は本発明に係るＭＡＣ
のセット　アップと動作を説明する。

第２図はＭＡＣをデータ処、理装置に組込む詳細なセッ
ト　アップを示したものである。ここでは４個の接続群
を区別する必要がある。ＭＡＣの第′Ｉの接続群はマイ
クロプロセッサ２とＭＡＣＩとの間のインタフェースを
可能にする。この第１の接続群はＭＡＣｌと、マイクロ
プロセッサ２と、キャッシュ　メモリ３と、アドレス　
バス　インタフェース３８とに接続されている第１のア
ドレスバス３２を具える。この第１のアドレスバス３２
はアクセスすべき記憶位置のアドレスの物理的アドレス
部を転送できるようにする。この第１の接続群はマイク
ロプロセッサのアドレス出力端子とＭＡＣのアドレス入
力端子との間を接続する第２のアドレス　バス３５も具
える。この第２のアドレスバスはマイクロプロセッサ２
により発生させられた仮想アドレス部をＭＡＣｌに送る
。この第２のアドレス　バスにはまたデコーダ３０も接
続されているが、このデコーダ３０は第２のアドレス　
バス３５にのっている仮想アドレスの存在をデ」−ドし
、チップ選択（Ｃ８）信号を発生する。このチップ選択
信号はＭＡＣ１のＣ８入力端子に加えられる。

第１の接続群はまたマイクロプロセッサ２とＭＡＣＩと
の間に接続される第１の接続ライン３９と第２の接続ラ
イン４０とを具える。第１の接続ライン３９は、例えば
、バス誤り信号（Ｂ　Ｅ　Ｒ、Ｒ＞　、停止信号（ＨＬ
　Ｔ　）又はデータ肯定応答出力信号（ＤＴＡＣＫ）を
運ぶが、これらの信号はＭＡＣにより発生させられる。

第２の接続ライン４０はマイクロプロセッサ２により発
生させられた、例えば、デーラストローブ信号（Ｄ　’
Ｓ　）又は読出し／書込み信号（Ｒ／　Ｗ　’）のよう
な制御信号を運ぶ。

第２の接続ライン４０はまたキャッシュ制御装置３１に
も接続する。これらの制御信号の機能はＭＡＣの機能動
作の説明と一緒に後【よど開示する。第１の接続群はま
たＭＡＣＩと、キャッシュ　メモリ３と、マイクロプロ
セッサ２とデータ　バス　インタフェース３７との間に
接続されたデータ　バス３３を具える。

第２の接続群は記憶要求がキャッシュ　メモリ３で満足
させられる時活躍する。この第２の接続群はＭＡＣＩの
キャッシュ　アドレス出力端子とキャッシュ　メモリ３
のアドレス入力端子との間に接続されたキャッシュ　ア
ドレス　バス３６を具える。このキャッシュ　アドレス
　バスは仮想アドレスを受【プ取った時ＭＡＣ１により
発生させられるキャッシュ　アドレスを運ぶ。ＭＡＣｌ
とキャッシュ制御装置３１との間に第３の接続ライン３
４を接続Ｊる。この第３の接続ライン３４を介して、例
えば、キャッシュ　イネーブル信号又はキャッシュ潜込
みイネーブル信号のようなＭＡＣｌで発生させられた制
御信号を受け取った時、キャッシュ　メモリ３に接続さ
れているキャッシュ制御ｌ装置３１がキャッシュ　メモ
リ３をして要求されたアクセスをできるようにする。

第３の接続群は記憶要求がキ１ｚツシュ　メモリで満た
されない時活躍する。この第３の接続群はＭＡＣの仮想
アドレスに対するアドレス出力端子とアドレス　バス　
インタフェース３８との間に接続されているアドレス　
バス４１を具える。このアドレス　バスは仮想アドレス
を受け取った時ＭＡＣにより発生させられた物理アドレ
スを運ぶ。この時物理アドレスはメモリ　モジュール内
の記憶位置をアドレスするのに使われる。このＭ３の接
続群はまたＭＡＣＩの制御出力端子とメモリ　モジュー
ルとの間に接続され、物理アドレスが発生した時マスク
　アドレス　ストローブ信号を運ＩＳ第４の接続ライン
４３を具える。メモリ　モジュールへのアクセスは第５
の接続ライン４４を介してＭＡＣ１ヘデータ肯定応答入
力信号（ＤＴＡＣＫ　ＩＮ）をアサートする時終了する
。このようなりＴＡＣＫＩＮ信号を受け取ると、ＭＡＣ
がＤＴＡＣＫＯＬＩＴ信号をアサートする。

第４の接続群はメモリ　モジュールから要求されたデー
タを渡すことに加えて活躍する。この時ＭＡＣは＝トヤ
ツシュ　メモリからのキャッシュスロットをメモリ　モ
ジュールからのデータ　ブロックで満たす。これは一連
の読出動作を必要としていた。第ａの接続ライン４２を
介してＭＡＣは物理アドレス　ラッチ　イネーブル信号
（ＬＡＧＬＲ）をキャッシュ　メモリに送り、ＭＡＣに
より発生させられた物理アドレスにより指示されたキャ
ッシュ　メモリ内のスロットをクリアし、その後でその
物理アドレスにメモリ　モジュールに由来するデータを
ロードする。

第３図は本発明に係るメモリ　アクセス　コントローラ
（ＭＡＣ）のアーキテクチャを示す。このＭＡＣは３個
の主要なサブシステム、即も、キャッシュ　コントロー
ラ５０と、トランスレイジョン（変換）ルック　アサイ
ド　バッファ５１とマイロコントローラ５２とである。

キャッシュ　コントローラ５０はキャッシュ　メモリと
コミュニケートするのに必要な全ての整合と制御論理を
与える。

トランスレイジョン　ルック　アサイド　バッファ５１
は第２のアドレス　バス３５により与えられ／ｊ仮想ア
ドレスをローカル又は主メモリでの物理対応物に変換す
る。これらの２個のサブシステムは特に全系のパー７フ
ーマンスを助ける。これらは書込み動作が次の読出し動
作と重なり合うことを許し、メモリ　マネジメントとキ
ャッシュ動作が次の跣出し動作と重なり合うのを許し、
メモリマネジメントとキャッシュ動作とが互に重なり合
うのを許す。マイクロコントローラはいくつかのタスク
を行うが、その中でもトランスレイジョンルック　アザ
イド　バッフ１を更新づるのが重要である。

キャッシュ　コントローラとトランスレイジョン　ルッ
ク　アザイド　バッファとはいずれも第２のアドレス　
バス３５に接続するが、この第２のアドレス　バス３５
はマイクロプロセッサにより発生させられた高次の仮想
アドレスを運ぶ。マイクロコントローラ５２はこの第２
のアドレス　バス３５と、キャッシュ　アドレス　バス
３６と、アドレスバス４１とに接続する。制御信号ＤＴ
ＡＣＫ及びＤＳは第５の接続ライン４４を介してマイク
ロコントローラに与えられる。

第４図に示した流れ図を用いてＭＡＣの動作を説明する
。ＭＡＣがマイクロプロセッサにより発生させられた仮
想アドレスを受け取った時（７０）、この仮想アドレス
は第２のアドレス　バス３５を介してキレッシュ　コン
トローラ５０とトランスレイジョン　ルック　アサイド
　バッファ５１とに並列に転送される。この仮想アドレ
スを受け取った時、ニド１νツシユ　コントローラ３は
このアドレスがキ１？ツシュ　メ［り内にあるか否かを
検査１°る（７１）それ故、与えられた仮想アドレスは
キャッシュコントローラの一部である内容をアドレスで
きるメモリ５３に入力される。（この内容をアドレスで
きるメモリの動作は、例えば、フランス国特許願第２４
１２１４０号に記載さている。）この内容をアドレスで
きるメモリ５３はキャッシュ　メモリに蓄わえられてい
る全てのデータの仮想アドレスを蓄わえる。このため仮
想アドレスを内容をアドレスできるメモリに入力するこ
とにより要求されたデータがキＶツシュ　メモリ内にあ
るか否かがチェックされる。要求されたデータがキ１１
ツシュメモリ内にあれば（７１Ｙ）、保護論理５５がそ
のデータへのアクセスが許されるか否かを検査する（７
２）。この検査はセットされたフラグ　ビット又は禁止
されたアドレス領域に基づいて行なえる。

アクセスが許されなければ（Ｎ）、バス誤り信号を発生
づる。他方アクセスが許される時は（Ｙ）、内容をアド
レスできるメモリ５３に接続されているランダム　アク
セス　メモリ（ＲＡＭ）５４が受け取った仮想アドレス
を完了し、キャッシュ　アドレスバス３Ｇを介してキャ
ッシュ　メモリをアドレッシングするアドレスを発生す
る（７４）。次に主１１ツシユ　コントローラ５０はＤ
ＴＡＣＫ出力信号を発生し、要求されたデータをキッシ
ュ　メモリからマイクロプロセッサに移す（７５）。キ
ャッシュ　メモリが要求されたデータを含まない場合は
＜７１Ｎ）、ｔ−ランスレージョン　ルック　７勺イド
　バッファ（ＴＬＢ）をイネーブルする（７６Ｙ）キャ
ッシュ　コントローラによる検査と同時に、Ｔ　’Ｌ　
Ｂはその内容をアドレスできるメモリ５６により要求さ
れたデータがローカルメモリ内に存在りるか否かを検査
する（７７）。要求されたデータが存在すれば（Ｙ）、
次にこの記憶位置にアクセスできるか否かを検査する（
７８）。できなければ〈Ｎ）、バス誤り信号を発生する
（７９）。アクセスが許されれば（Ｙ）、トランスレイ
ジョン　ルック　アサイド　バッファのページ　デスク
リプタ（記述子）ＲＡＭ５７が受け取−ったアドレスを
物理アドレスに変換する（８０）。イネーブル検査後（
７ＧＹ）、この物理アドレスを出ツノし、アドレスバス
４１を介してシステム　メモリに送り、要求されたデー
タにアクセスする（８１）。

他方、トランスレイジョン　ルック　アサイドバッファ
が受け取った仮想アドレスを含まない場合は（７７Ｎ）
、仮想−物理マツピングができず、アクセスを完了する
ためにこのマツプを得なければならない。これを行なう
ために、イネーブル検査（７６Ｙ）後、ＭＡＣのマイク
ロコントローラがその停止信号とバス誤り信号をアサ−
１−Ｌ、（８２）、プロセッサからシステム　バスの使
用権を得る。

次にＭＡＣのマイクロコントローラは受け取った仮想ア
ドレスを物理アドレスに変換しく８３）、この物理アド
レスをマイクロプロセッサから第２のアドレスバス４１
へのアクセス権を受け取った時この第２のアドレス　バ
ス４１に与える。次にマイクロコントローラはシステム
　メモリから必要なマツピング情報をフェッチしく８４
）、これをトランスレーション　ルック　アサイド　バ
ッフ１にロード゛する。入手したマツピング情報により
、マイクロコントローラはバスをマイクロプロセッサに
渡す。マイクロプロセッサはもう一度ＭＡＣからの前の
仮想アドレスを要求する（８５）。

再びトランスレーション　ルック　アサイドバッファに
より要求されたデータがあるか否か及び仮想−物理アド
レス変換が可能か否かを検査する（８６）。要求された
データが存在し、変換が可能ならば（８６Ｙ）、要求さ
れたデータをマイクロプロセッサに移す（８１）。しか
し、例えば、要求されたデータがディスク上にしかない
ため要求されたデータが存在しないとか、仮想−物理ア
ドレス変換が不可能であるということがある（８６Ｎ＞
。

この場合はマイクロコントローラによりマイクロプロセ
ッサに割込みをかけ（８８）、マイクロコントローラを
オペレーティングシステムズ　メモリマネジメント　ル
ーチンへ入れる。このルーチンは要求されたデータをデ
ィスクからマイクロプロセッサのＲＡＭに移しく８９）
　、必要とあらばデータ　ブロックをＲＡＭからディス
クに移してスペース（空間）を作る。

キャッシュ　メモリを設ける必要があるのは、プロセッ
サが本来的にメモリより高速であるために生ずる不整合
を除き、プロセッサを高速で動作ざゼるためである。し
かし、メモリの階層化を行なえば、プロセッサの待ち時
間を小さくし、プロセッサにその論理的最大性能を発揮
させることができる。マイクロプロセッサとＭＡＣとは
組んで下記の５層の階層化を支える。即ち、 １　レジスタ ２　キャッシュ　メモリ ３　ローカル　メモリ ４　主　メモリ ５　ディスク等の外部メモリ である。

次にこの階層化の種々のレベルを詳細に考察する。

１、ＭＡＣレジスタ ＭＡＣ上のレジスタは５個の目的のために使用される。

即ち、 １、マイクロプロセッサによりバードウ」、アシステム
構成のＭＡＣに情報を与えること、２、マイクロプロセ
ッサによりソフトウェア構成のＭＡＧに情報を与えるこ
と、 ３、マイクロプロセッサによりＭＡＣポインタ情報、例
えば、テーブル　ポインタ及びスタック　ポインタを与
えること、 ４、ＭＡＣによりプロセッサの状態を知らせること、 ５、メール　ボックスとすること である。成る機能ではＭＡＣはハードウェア化されたサ
ブルーチンとみなすことができる。成る（仮想的な）レ
ジスタに書込むことはＭＡＣにコマンドを実行仝せる。

監視ＩＩＩ能符号−を用いずにレジスタへのアクセスが
なされるとＭＡＣはバス誤り信号（ＢＥＲＲ）を出す。

チップ選択入力（Ｏ３＞が活性な時ＭＡＣ上のレジスタ
はマイクロプロセッサによりアクセスできる。次に第２
のアドレス　バス３５（第２図）を介して送られてくる
アドレス信号からレジスタアドレスをデコードする。Ｍ
ＡＧは種々のレジスタを具えるが、以下にそれらを挙げ
る。

ａ）構成レジスタ このレジスタはシステムのハードウェア構成を規定する
。本質的にこれは、例えば、キャッシュのサイズ十ペー
ジの長さのようなパラメータを記述する。

ａ−１）ページ　レジスタ　ＰＤＩ”（このレジスタは
、例えば、８ビツトを蓄わえる容量を有する。このレジ
スタの最初の５ビツトは主メモリに蓄わえられているペ
ージのページ　サイズを示すのに用いられる。残りのピ
ッ１〜の一つはローカルとマークされた主メモリのセグ
メント内にあるページを検査し、そのページが必要なロ
ーカル　メモリ内にあるか否かを見る。

ａ−２）セグメント　レジスタのサイズ（ＳＳＲ）。

このレジスタはＭＡＣリセットの時ゼロにリセットされ
るが、アドレスのセグメントを選択する部分を規定する
。ＳＳＲの内容はレグソフト番号の一部であるアドレス
　ビットの符号化された番号である。

ａ−３）キ１？ツシュ　レジスタのサイズ（ＳＣＲ）こ
のレジスタはキャッシュ　メモリ構成を特定化する。

ａ−４）キャッシュ　モード　レジスタ（ＣＭＲこのレ
ジスタはキャッシュ　メモリの存否を示すために用いら
れる。

ａ−５）アドレス　スペースｊ成レジスター←と旦美」
」− このレジスタは仮想アドレス　スペース（空間）を種々
の領域に分割するために使用される。

ａ−６）領域イネーブル　レジスタ（ＲＥＲ）このレジ
スタはどの領域が活性であるかを確定し、領域属性を規
定する。イネーブルピットがセットされていない領域に
アクセスが試みられた時はＢＥＲＲ信号を発生する。

ａ−７）領域規定レジス′り（ＲＤＲ）このレジスタは
仮想アドレス　スペースが分割されている領域の境界を
規定する。

ｂ）ポインタ　レジスタ このレジスタはポインタとＭＡＣが支える長さの情報と
を蓄ねえ、現在のセグメントテーブルの位置と長さを規
定する。

このレジスタは現在有効なセグメント　テーブルのアド
レスを蓄ねえる。それがロードされる時間属領域内のＭ
ＡＣでの全てのマツピングがリレットされる。即ち、キ
ャッシュメモリはその領域の全てのアドレスとその領域
内のＭＡＣでの全てのページ　ディスクリブタとが空に
なって現われ、アドレス　スペースが破壊される。

ｂ−２）セグメン１−　テーブル長レジスタ（ＳＴＬＲ
） このレジスタは現在有効なセグメント　テーブルの長さ
く即ち、セグメントの番号）を蓄わえる。

１）−３）ＭＡＣスタック　ポインタ　レジスタ（ＭＳ
ＰＲ） このレジスタはメモリ内のＭＡＣスタックの物理アドレ
スを蓄わえる。ポインタはこのスタックを含むページの
開始部を指さす。

Ｃ）プロセッサ識別レジスタ ローカル　メモリを具えるマルチ　プロセッサ　システ
ムではプロセッサがＭＡＣに対して自己を丞し、ＭＡＣ
がローカル　ページが必要なローカル　メモリ内にある
か否かを検査できるようにしなければならない。これは
プロセッサ識別レジスタにより行なわれる。

ｄ）変換レジスタ このレジスタへ書込むとＭＡＣが変換コマンドを実行Ｊ
る。

ｅ）割込みレジスタ このレジスタはＭＡＣがプロセッサに割込みをか（）ら
れるように割込みベクトルをセットするのに使用される
。このレジスタはまたプロセッサに割込みバックについ
ての情報を提供するＩＣめにも使用される。

２、キャッシュ　メモリ このメモリ要素はメモリ内にある一部のプログラムとデ
ータとを蓄える。これはＭＡＣにより完全に制御され、
ソフト　ウェアに対して透明である。キャッシュは小形
で高速なメモリであり、プロセッサがアクセスの９０％
は通常のシステム　メモリ　アクセス時間の代りにキャ
ッシュ　アクセス時間を見、バスの使用を８５％も減ら
Ｊ、、キャッシュ　メモリの原理はローカル又は主メモ
リの多くのワードは可成り短い時間間隔内に２度以上ア
クセスされるという事実に基づいている。ＭＡＣはブロ
セッ勺により読出された各ワードを自動的にキャッシュ
　メモリに蓄え、このプロセッサがそのワードを再び読
出そうと試みると、ＭＡＣが主メモリにアクセス、ぜず
にキャッシュ　メモリからそのワードを提供する。プロ
セッサが−ワードを書込む時はＭＡＣがポリシーに従っ
て書込みをインプリメントする。即ち、そのワードは４
−ヤシュ　メモリとメモリとの両方に書込まれる。セグ
メントがメーカルとマークされている場合はこれは主メ
モリではなくローカル　メモリに対して行なわれる。プ
ロセッサがバスを利用できない場合でもＭＡＣはプロセ
ッサを先に進め、次の「キャッシュミス」の前又は次の
書込みの前にバスが許可されてもプロセッサはバス　ア
クセス待ち時間が存在したことを意識する必要はない。

成る種の状態、即ら、２個のプロセッサが時間的にイン
タリーブされたメモリの共通なセグメントへのアクセス
を分けあっている時は、データをキャッシュすることは
望ましくない。この時はセグメントはノンギャッシュブ
ルとマークする。

多くのタイプのキャッシュをインプリメントすることが
考えられるが、３個の主要なタイプがあるので、これに
ついて簡単に論する。それらは下記の通りである。

ａ）タラノド　キャッシュ これは多くのミニ及びミツト　レンジのコンピュータで
使用される「普通Ｊのキャッシュである。各キャッシュ
される項目と関連して上位のアドレス　ビットを識別す
るタグがある。これらのタグ　ビットは探しているワー
ドの高次のアドレス　ビットと比較される。それらが一
致し、存在ビットがセットされれば「ヒツト」（ｂｉｔ
　）が記録される。

ｂ）アソシアティブ　キャッシュ 共に各キ１νツシュ　ワードに付けられた識別子を有す
る点でアソシアティブ　キャッシュはタラノド　キャッ
シュに類似する。しかしその識別子がアドレスの高次の
ビットを保持する内容をアドレスできるメモリ（ＣＡＭ
）である点で７ソシアテイブ　キャッシュはタラノド　
キャッシュと貸なる。

Ｃ〉セミ−アソシアティブ　キャッシュセミ−アソシア
ティブ　キャッシュはアンシアティブキャッシュの考え
に成る程度の現実性を持たせようとする試みである。基
本的にはセミ−アソシアティブ　キャッシュはアソシア
ティブ　キャッシュに一つの仮定を加えるものである。

この仮定は一組の記憶位置が存在し、この組が実際に合
理的に小さく、中間的なタイムグレイン上でいくつの点
の周りに集まっているというものである。

セミ　アソシアティブ　キャッシュではキャッシュ自体
をいくつかのサブ　キャッシュに分割する。そしてこの
数はセット　サイズと呼ばれる。

これらのサブ　キャッシュは下記の例で示すような高次
のアト１ノｌ　ビ１ント「上Ｉ／Ｉ宇搾Ａ名八−へさが
ｎのアドレス　ビットをとり、これを３個の区域に分割
する。

Ｌビット　ラベル　サブ　キャッシュを定義する高次の
アドレスビット Ｉビット　索引　これはサブ　キャッシュにアクセスす
るのに使われる （アルゴリズムは後に与え る）。

Ｂビット　オフセット　これはブロックサイズがワード
サイズよ大きい場 合にだＣノ使われる。ブロッ クサイズはキャッシュ　メ モリとメモリの間のデータ バスの幅である。これはプ ロセッサのデータ　バスよ りも広いことがあり得る。

換言ずればアドレスは次のようになる。

ラベル　フィールドは長さが２　ワードのサブ　アドレ
ス　スペースを規定りる。Ｓ迄はこれらのアドレス　ス
ペースのセット　サイズは同時にキャッシュ　メモリの
Ｓサブディビジョンにマツピングできる。これらのサブ
　アドレス　スペースの一つとザブ　キャッシュとの間
のマツピングは固定されたものではなく、ダイナミック
に変わるものであることに注意されたい。

３、ローカル　メモリ マルチ　プロセッサ　システムではローカルメモリは各
ブロレッナにイ］けることがｐ６る。ＭＡＣはコードの
動き及びこれらのローカル　メモリのデーの出し入れを
制口１１する機能を与える。この特徴はユーザ　ソフト
ウェアにとって透明である。

４、主メモリ これはシステムの全ての部分にアクセスできる。

要求時ベージング・された仮想メモリシステムは１個又
は複数個のＭＡＣでインプリメントできる。

ＭＡＣは各プロセッサに付けることができるからバスの
使用を少なくし、マルチ　プロセッサ　システムを実用
的なものにする。

ＭＡＣはＤＭＡユニットに実アドレス又は仮想アドレス
を使う機能を付与する。後者の場合は全ての仮想アドレ
スである全ての制御ユニットをＭＡＣに接続しなければ
ならない。

このようにしてＭＡＣは真の要求時ベージングされた仮
想メモリ　システムをビルトできるようにするために必
要なメモリ　アクセスと制御とを全て与える。

５、ディスク即ち外部メモリ メモリのこの部分は良いアクセス時間を必要とし、周知
の磁気ディスク又は光学式ディスクで与えられる。ディ
スクはシステムの背景メモリを構成する。

以上メモリのＩ！！ｉ層を説明したから、今度はＭＡＣ
の作り方を詳細に説明する。ＭＡＣが採用するキャッシ
ュ技術はセクタ　アソシアティブと呼ばれる。第５図に
示すように、主メモリは等しいサイズのセクタに分割さ
れ、キャッシュ　メモリはいくつかの、本例では３２個
のセクタのサイズのスロットに分けられる。このように
すると任意の主メモリ　セクタがこれらの３２個のスロ
ットの一つを占めることができる。しかし、各一つを自
分自身の主１フッシュ　スロットにフィツトさせるには
余りに多くの主メモリ　セクタが存在するから、ＭＡＣ
は３２位間の内容をアドレスできるメモリ（ＣＡＭ）１
０１を用いるマツピング手順を用いてキャッシュ　メモ
リ内のこれらのセクタを識別する。

特定のセクタがキャッシュ　メモリ内に存在するか否か
を検査する手順を一方では第５図により、」 他方では第６図の流れ図により説明する。仮想アドレス
１００を受け取ると（１１０）　、ＭＡＣはその仮想ア
ドレスをセクタ（ＳＣＴ）、ブロック（ＢＬＣ）及びオ
フセット（ＯＦＦＳ）フィールドに分ける（　１１１）
。

セクタは自然に大きいが、３２にバイトのキャッシュメ
モリを一時に一つのセクタを満たすことは全く実際的で
はない。そのためセクタは２．４゜８又は１６バイトの
ブロックに分割する。このブロックをアドレスするため
に、仮想アドレスはブロック　フィールドを含む。しか
し、セクタ内の各ブロンが必然的にキャッシュ内にある
訳ではないから、プレゼンス　ビットはアドレス　ブロ
ックがそこにあるか否かを云う必要がある。このプレげ
ンス　ビットはＣＡＭ　１０１に接続されているプレゼ
ンス　ビット　メモリ　１０２に蓄えられる。

次にＭＡＣはセクタ　フィールドがＣＡＭ　１０１の記
憶位置の一つに存在づるか否かを検査する（　１１２）
。セクタ　フィールドが存在すれば（Ｙ）キャッシュ　
ヒツトが生ずる（　１１３）。存在しなければミスが生
ずる（　１２０）。セクタ　フィールが存在する場合は
ＭＡＣはそのセクタ内の特定のブロックが存在するか否
かを検査する。この検査はプレゼンスビットに基づいて
行なわれる。これはセクタ内の各ブロックが必らずしも
キャッシュメモリ内にあるとは限らない１＝め必要であ
る。要求されたブロックが存在すれば（Ｙ）　、それを
キャッシュ　メモリから取り出す（１１５）。存在しな
ければ（Ｎ）、ブロックミスが生ずる（　１ｉｅ）。

ブロック　ミスが生じた場合はＭＡＣは主メモリにアク
セスしく　１１７）　、要求されたデータ　ブロックを
フェッチする。要求されたデータ　ブロックは主メモリ
からマイクロ　プロセッサ、更にはキャッシュ　メモリ
に移される（　ｉｉｇ）そのデータ　ブロックをキャッ
シュ　メモリに蓄えた後、ＭＡＣはプレゼンス　ビット
をプレゼンス　ビット　メモリ　１０２にセットする（
　１１９）。

セクタがキＩ７ツシユ　メモリ内にないためミスが生じ
たステップ（１２０）に戻ると、ＭＡＣは次に主メモリ
にアクセスしく　１２１）　、要求されたセクタをプロ
セッサとキャッシュ　メモリとに移す（１２２）。この
後でセクタ　アドレスをＣＡＭにロードする（　１２３
）。

ＭＡＣど共にセクタ　アソシアティブ　キャッシュ　メ
モリを用いる利点は、ブロック原理と共にセクタＤｉ’
　］！Ｉ！で検査するため、ＭＡＣが要求されたデータ
がキャッシュ　メモリ内に存在することを確認した後に
だけキャッシュ　メモリがアクセスされることである。

こうずればキャッシュにアクセスして要求されたデータ
が存在するか否かを検査する必要がなくなる。これはＭ
ＡＣにより行なわれるからアクセス時間が節約される。

セミ　アソシアティブ　キャッシュ　メモリを用いる場
合の要求されたワードがキャッシュ　メモリ内にあるか
否かを見るためにＭＡＣにより実行される基本アルゴリ
ズムを下に与える。

１、ＣＡＭに対して長さがＳで幅がＬのラベルフィール
ドを比較する。整合があれば先に央み、整合がなければ
、ミスを記録し、ステップ３に進む。

２、各サブ　キ１１ツシュが２×β個のプレゼンス　ビ
ット　メモリを伴ない、所望のブロックが存在するか否
か、即ち、各ブロックがプレゼンス　ビットを伴なうか
否かを見る。索引を用いてこのプレゼンス　ピッ１−　
メモリにアクセスする。プレゼンス　ビットがセラ１−
されれば要求されたデータが存在し、Ｂのオフヒツト　
ビットをそれにアクレスするのに使うことができる。プ
レゼンス　ビットがセットされなければ、メモリ　アク
セスを行い、そのデータを関連するＲＡＭビットをセッ
トするキャッシュにロードする。

３、このステップはラベル　フィールドにより指定され
たアドレス　スペースが割り当てられたサブ　キャッシ
ュを有しない場合にだけとられる。それ故サブ　キャッ
シュを割り当てる必要がある。最も古く割り当てられた
サブ　キャッシュが解放される。即ち、ラベルザブ　ス
ペースの割り当てをはずし、必要とされたラベルをサブ
　キャッシュに割り当てる。そのサブ　キャッシュのプ
レゼンス　ビットを全てゼロにリセットし、ステップ２
をとる。この場合サブ　キャッシュとアドレスの間で新
らしいマツピングを行なわな番ノればならない。注意す
べきことはステップ１の出力をステップ２の出力を有効
とするのに用いて、ステップ１と２を平行にとれること
である。この置き換えアルゴリズムは本質的にＦＩＦＯ
ｌｌｌｌｉになっていることに注意されたい。

シミュレーションはワーキングセットでＭＡＣのサイズ
を規定すれば、ＦＩＦＯとしてＲＵ置き換えアルゴリズ
ムとの間に実際上の性能の差異がないことを示している
。　“キャッシュ　メモリを制御できることに加えて、
ＭＡＣはまたメモリ　マネジソフト　ユニットとして働
き、大きな線形の仮想アドレス　スペースを与える。Ｍ
ＡＣによるマネージされる仮想メモリ　スペースを副分
割する３通りの方法がある。

即ち、 ａンセグメンテイション ｂ）ページング Ｇ）ページングを伴なうセグメンテイションである。

第１の方法（セグメンテイション）を第７図のａに示す
。この第１の方法は仮想アドレス　スペ−ス１００をメ
モリ内で連続しており且つページサイズの複数に割り当
てられているセグメントに分割する。こうするど仮想ア
ドレスはセグメント番号（ＳＮ）と、ページ番号（ＰＮ
）と、オフセット（ＯＦＦＳ）どから成る。セグメンテ
イションを用いる時、ＭＡＣには何時も最も最近にアク
セスされたページのデスクリプタを蓄えているレグソフ
ト　テーブル　ポインタ　レジスタを設りる。

これらのデスクリプタは就中セグメント　デープル　ポ
インタ（ＳＴＰ）　、ページ又はセグメントページ長及
び例えばその関連するサブディビジョンのような他の状
況情報、アクセス権並びに他の情報を含む。レグメン１
−　テーブル　ポインタレジスタはＣ８信号を受【ノ取
った時ＭＡＣによりロードする。このセグメント　テー
ブル　ポインタ　レジスタは受【ノ取られた仮想アドレ
スに対するデスクリプタがＭＡＣ内にない時使用される
。

この時レグメン１−　テーブル　ポインタＳＴＰは主メ
モリのセグメント　テーブル（ＳＴ）を示す。

主メモリ内の記憶位置にアクセスするために発生しなけ
ればならない物理アドレスは後記のようにして発生させ
られる。仮想アドレスのセグメント番号（ＳＮ）はセグ
メント　テーブル　ポインタ（ＳＴＰ）により支持され
たセグメント　テーブル（Ｓ　Ｔ　）内の位置を示づ゛
。その示されたセグメント　デープルの位置にはセグメ
ント番号（ＳＮ）とページ番号（ＰＮ）とが蓄えられて
おり、これらは各々物理アドレス１０５の一部を形成す
る。またレグメン１−　テーブル　ポインタ　レジスタ
に蓄えられているデスクリプタ内に存在するセグメント
長を仮想アドレスのオフセット（ＯＦＦｓ＞と比較し、
セグメント長がローカル　メモリの記憶容量を越えない
かどうか検査する。越えている場合は割込みを発生する
。他方セグメント長がローカルメモリとコンパチブルで
ある場合はオフセットをセグメントベース（ＳＮ＋ＰＮ
）に加え、これと共に物理アドレスを発生づ゛る。セグ
メンテイションの利点はセグメントに異なる長さを持た
せられることである。これは主メモリ又はディスクへの
アクセスを短くできることを含意する。蓋し、セグメン
ト長はロードずべきプログラム又はデータの長さに適応
させ得るからである。

ページングと呼ばれる第２の方法を第７図のｂに示Ｊ０
この方法で仮想アドレスの空間１００を各ページが、例
えば、１．２．４又は８にバイト長に構成されている固
定サイズのページに分割する。

仮想アドレス１００はページ番号（ＰＮ）とオフセット
（ＯＦ）Ｓ）とから成る。ページングを用いる時は物理
アドレスを形成するためにオフセットを検査することは
ない。蓋し、ページは固定長であるからである。ＭＡＣ
はページ　テーブル　ポインタ　レジスタを具えるが、
そこでは蓄えられているページ　デスクリプタ（ＰＴＰ
）を用いて主メモリのページ　テーブル（ＰＴ）を示す
。このページ　テーブルは仮想アドレスのページ番号（
ＰＮ）により示された蓄えられているページ番＠をペー
ジ　ベース（Ｐａ）に変換する変換テーブルのように見
える。この時物理アドレス１０５はページ　ベースにオ
フセット（ＯＦＦＳ）を加えることにより発生させられ
る。

第７図のｂにはまた第２レベルのページテーブル（ＳＰ
Ｔ）が示されている。これは仮想アドレスにより与えら
れたページ番号を２つの部分に分割できるようにするた
めに有用である。この時第１部はページ　テーブル（Ｐ
Ｔ）内の位置を示す。

この位置には第２レベルのページテーブルへの指示が蓄
えられている。仮想アドレスで与えられたページ番号の
第２部は第２レベルのページ　テーブル内の位置をアク
セスするのに使用される。このインプリメンテイシミン
は物理アドレスを形成づるのに大きなフレキシビリティ
を与える。

ページングの利点はページが固定長になっていることで
、これはページが除かれ他のページで置き換えれる時、
アクセスできるメモリ空間が再び完全に占められること
を含意する。

ページングを伴なうセグメンテイションと呼ばれるＭ３
の方法を第７図のＣに示す。この方法でも仮想アドレス
空間１００をセグメントに分割するが、第１の方法と異
なって、セグメントは連続で（よない。代りにページは
メモリ上に分散させ得る。

このようにこの方法は第１の方法の利点と第２の方法の
利点とを組合せたものである。記述子（デスクリプタ）
は主メモリのセグメント　デープル（Ｓ　Ｔ　）を示し
、他方仮想アドレスのセグメント番号（ＳＮ）がそのセ
グメント　テーブル内の位置を示Ｊ０この位置にはペー
ジ　デープル（Ｐ　Ｔ　’）に対づる標識があり、そこ
では仮想アドレスのページ番号（ＰＮ）により位置が示
されている。この場合物理アドレスはページ　テーブル
により与えられるようなページ　ベースにオフセットを
加えることにより発生させられる。

仮想アドレス空間が可成り大きく、このため取扱が困難
であるという問題が生じ得る。この問題は特に実行中の
プロセス内で変化がめられている時又は同じＭＡＣを用
いる２個のプロセッサが異なるプロセスを実行する詩才
ずる。この場合付加的手段が設けられていなければセグ
メント　テーブル　ポインタ　レジスタを更新すること
が必要となる。こうすればその現在の内容がなくなる。

例えば、プロセスの実行時に画像を表示することが必要
どなる。そのプロセスを実行するためにローカル　メモ
リ内に必要なコードとデータとを蓄える。セグメント　
テーブル　ポインタ　レジスタ内にロードされＣいる記
述子がその特定のプロセスのセグメント　テーブルを示
す。しかし、その画像を表示する必要はメモリの別の部
分にアクセスすることを必要とし、セグメント　テーブ
ルポインタ　レジスタ内に他の記述子をロードすること
が必要となる。これはプロヒスを更に実行する時その記
述子をそのプログラムのために再ロードする必要がある
ことを含意する。

この問題を解決するために、ＭＡＣはプロセッサの仮想
空間アドレスを４個の異なる領域に分割できる。これら
の４個の領域は仮想アドレス空間の下端からスタートし
て順次に定義される。各領域の上限は順次に特定化され
る。これは次の領域の下限を定義することでもある。こ
のように一つの領域の下限だけを特定化すれば、その上
限はＦＦＦＦＦＦＦＦとして与えられる。４個の領域は
全て等価である。

それらを分離するにもかかわらず、個々の領域の内容は
入力点を介して相互作用する。これは機能サブルーチン
のライブラリーを：！１容Ｊ−るために有用な特徴であ
る。事実、ライブラリー　サブルーチンとリンクざぜれ
ば小さなプログラムでも何倍もそのサイズを拡大できる
。

ＭＡＣは加え′られた仮想アドレスの最上位のビットか
ら領域番号を判定する。

加えで、４個の領域を指示するために、ＭＡＣに４個の
レジスタ対を設りる。各レジスタ対はセグメント　テー
ブル　ポインタ　レジスタ（ＳＴＰ、Ｒ）とセグメント
　テーブル長レジスタ（’５ＴＬＲ）とから成る。各領
域はまた関連するセグメント　テーブル又は第ルベルの
ページ　テーブル（第７図のＣ参照）を有する。セグメ
ント　テーブルは仮想アドレス空間のどの区域が現在の
プロセスにアクレスできるかを規定する。この現在の領
域の規定はＭＡＣ上のこれらのレジスタを再セットＪる
ことにより達成される。イネーブルビットがリセットさ
れている領域を見てバス誤り信号（ＢＥＲＲ）を発生ず
る。これはレジスタの艮ざをプログラミングする可能性
を与える。システム設計者は４個の領域の最大のもので
１個又は所望通りの数の部分を使うことができる。例え
ば、２個の領域から成るシステムは領域Ｏでは１２個の
部分を有し、領域１では２０個の部分を有する。

簡単なシステムは全ての機能コードによりアクセスでき
る１個の領域だけを有するものとして定義できる。斯く
して各セグメントに関連する保護ピッ］〜により保護が
行なわれる。このシステムは全ての領域定義レジスタに
ＦＦＦＦＦＦＦＦを書込み、これによりＲＯの上側境界
をＦＦＦＦＦＦ「Ｆと定め、ＲＯの下側境界をｏｏｏｏ
ｏｏｏ。

と定めることにより構成される。

別に何もする必要はない。このシステムはあたかもＯか
らＦＦＦＦＦＦＦＦ迄一様に伸びる１個の領域だけを有
するものとして使用できる。

使用者を他人から保護し且つそれ自体からも保護する有
用な動作システムをインプリメントする際に４個の領域
全てを使用する仕方の一例を第８図につぎ説明する。

システム　メモリ（ＳＭ）は４個の異なる区域、即ち、
動作システム区域（Ｏ８）、システム　ライブラリー区
域（ＳＬ）、プロセスＡのためのコードとデータのため
の区域（Ａ）及びプロセスＢのためのコードとデータの
ための区域（Ｂ）を具える。１個又は２個のマイクロプ
ロセッサにより実行されるプロセスΔ（ＰＲＯＡ＞とプ
ロセスＢ　（ＰＲＣＢ）とのために仮想アドレス空間を
４個の領域に分１ノる。

領域ＲＯは動作システムＯ８の特権部しか使用できない
が、特権を与えられた核の部分を含む。

このようにして、この領域内の全てのセグメントにはそ
れらにアクセスするためには監視者の許可が必要である
という指示がマークされる。動作システムのこの部分は
できるだけ小さくする必要がある。蓋し、メモリの全て
にアクセスを有するからである。

次の領域Ｒ１は監視者により使用される。これは動作シ
ステムの非特権機能を与える部分である。

それにもかかわらずこの符号は［トラステッドコードＪ
　（ｔｒｕｓｔｅｄ　ｃｏｄｅ）であり、ユーザプログ
ラムでは利用できない資源にアクセスできる。

ユーザ　コードを実行中はこの領域は普通ディスエーブ
ルされる。

しばしばシステム内には多くのプログラムにより使用さ
れる膨大なユーティリティがある。それらがアクセスづ
るデータが保護されている場合は、実行モードで全ての
ユーザがこれらのユーティリティを自動的に利用できな
いとする理由はない。

このためＲ２はシステム　ライブラリ（８ｍ）として用
いられ、全てのプロセスが利用でき、いつもイネーブル
されている。

最后の領域Ｒ３はユーザ領域である。この領域はプロセ
ス特有のコードとデータ（ＰＲＣＧ＋Ｄ）を蓄える。こ
の仮想アドレス空間を関連する物理アドレスへ変換する
マツピングはプロセス毎に異なる。この再マツピングは
ＭＡＣ内でレジスタを変えることにより行なわれる。

ＭＡＣはそれが支えられる仮想メモリ　システムの範囲
では全くフレキシブルである。いくつかのシステムは大
きなサイズのセグメント　テーブルとページ　テーブル
とを多数有し得る。このようなシステムではユーザ（タ
スク）領域のためのテーブルが仮想メモリ内にある。こ
の場合テーブルポインタのためのアドレス変換を行ない
、これらのテーブルにアクセスできるようにする必要が
ある。全てのテーブル　ポインタは変換テーブル自体が
主メモリにある領域に属する必要がある。

これはそうしないとテーブルにアクセスできず、アドレ
ス変換もできないため必要である。

それ故全てのテーブルが物理メモリ内にある所謂領域を
セグメント及びページ　テーブルが仮想メモリ内にある
タスク領域から区別することができる。

ＭＡＣがその斗ヤツシュ　メモリ又はその変換（トラン
スレイジョン）ルック　アザイド　バッファ内に仮想ア
ドレスを見出せない時、レジスタを用いて主メモリ記述
子テーブルをサーチする。

領域を用いる時は、ＭＡＣが第１に受け取られた仮想ア
ドレスに基づいて領域番号を判定し、次にその領域の関
連するセグメント　テーブルのセグメント　テーブル　
ポインタ　レジスタにアクセスする。ページド　セグメ
ント（第７図のＣ）の場合は領域のセグメン１−　テー
ブル長レジスタがセグメントのサイズを判定する。次に
、仮想アドレスからのセグメント　フィールド番号を索
引として用いて、ＭＡＣがセグメント　テーブルポイン
タ　レジスタにより参照されたセグメントテーブルにア
クセスする。アクセスされたセグメント記述子が関連す
るページ　テーブル　ポインタとページ長とを含む。次
にＭＡＣは仮想アドレスのページ番号フィールドを索引
として用い物理ページ　ベース　アドレスを見出す。こ
れは物理ページフレーム　アドレスを仮想アドレスのオ
フセット　フィールドとリンクさせることにより物理ア
ドレスを計算する。

前述したようにＭＡＣは領域に分割され、領域が可変長
レグソフトに分割され得るメモリを用いる。これらのセ
グメントは固定長ページに分割される。この分割はセグ
メント　ベースに従って保護を与えることができる。こ
の保護は下記の属性を有する。即ち、 １、必要な監視者の許可 ２、読出しの許可 ３、書込みの許可 ４、実行の許可 である。

これらの属性はＭＡＣのハードウェア、例えば、ゲート
又はフリップ　フロップによりダイナミックに認識され
、保護される。ユーザが許可を得ていないセグメントに
アクセスしようとすると、バス誤り信号（ＢＥＲＲ）が
発生ずる。

非常に精巧な保護スキームが必要でも、簡単なソフト　
ウェアを用いてｍ　ＷＡできるような性能の損失を伴な
わずにこれを達成できる。各セグメントは１個のソフト
ウェア保護ビットを伴なう。このソフトウェア保護ビッ
トがセットされている場合はセグメントを最初に実行す
る時ＢＥＲＲがアサートされる。このようにセグメント
記述子にドメイン　フィールドを加え、成るサブルーチ
ンは付加的アクセス許可検査を行なうアクセス　グー１
〜を通してのみ呼ばれる。代りにプロセスのセグメント
　テーブル内の項目を用いて合法的にアクヒスされる項
目に対しアドレス空間を制限することができる。

これらの保護属性の他に、ＭＡＣはメモリ階層を制御す
るのに用いられる３個の付加的属性を支える。これらの
属性は下記の通りである。即ち、ノン　キャッシャプル この属性は関連するセグメントが決してキャッシュされ
ないようにする。これはプロセス間で共用されているセ
グメントが何時も更新されているコピーを１部だけ有す
るようにＪる。

ローカル システムがローカル　メモリを有する場合はこの属性を
用いて関連するページをプロセッサにとってローカルな
メモリに入れ、バス　アクセスを節約する。

連　続 この属性はレツｈされている場合ページ　テーブルを伴
なわないセグメントを示す。このようなセグメントは全
体としてメモリにロードされ、再ロードされる。

ＭＡＣも領域レベルで保護されるようにり゛る。

第９図はページド（不連続）セグメントに対するセグメ
ント　テーブル内の３２ピツ１へヒグソフト記述子のフ
ォーマットの一例を示づ°。第１０図番よ連続しＩＣセ
グメントの記述子のフＡ−マットの一例を示す。

如何なる瞬時においてもいくつの領域が定義され、イネ
ーブルされているかに依存して４個の有効なセグメン１
〜　テーブルの一つが存在する。゛レグメンｌ−テーブ
ルは３個のフィールドから成る。

即ち、 ａ）ページ　テーブル　ポインタ このフィールドは現在のセグメントを定義しているペー
ジ　テーブルへのポインタを蓄える。

ページ　テーブルはメモリ内の長語境界上に整列させね
ばならない。

ｂ）ページ　テーブル長 このフィールドはページ内のセグメントの長さを蓄える
。

０）Ｌ？グメソフ保護 各プロセスにグランドされる許可に依存してセグメント
の各使用が異って保護される。このフィールドはセグメ
ントの状態を定義するビットを含む。

これらのフィールドは、例えば、過去の内容を有する９
個のビットを具える。

ビット１：このセグメントにアクセスＪ−るのに必要な
監視者許可（Ｓ） ビット２〜４：アクセス許可ビット。これらの３個のア
クセス許可ビットはセラ１〜 された場合アクセスモードを許１−０ これらのビットは下記の通りである。即ち、読出しアク
セス（ＲＡ） 書込みアクセス（ＷＡ） 実行アクセス（ＥΔ） である。

ビット５：有効（Ｖ）。このビットはセグメントが有効
か否かを示すのに用いられ る。

ビット６：ソフトウエア保ｆｆ１（ＳＰ）。このビット
がセットされるとｌ３１１連するセグメントがアクセス
される第１回目の 時にトラップが発生する。そのセグ メントへの以後のアクレスはトラッ プを発生させることも発生さけない こともある。従って、１〜ラップ取扱 いソフトウェアは第１回目の割込み 後このビットをリセットするが又は 多数トラップを取扱えるようにする 必要がある。このビットはセグメン トへの侵入に対するソフトウェア フィルタを提供する。

最后の３個のビットはセグメントをマツピングする仕方
を定める。これらは下記の通りである。

即ち、 ビット７：関連するセグメントがセマフォを具えるか又
は２個のプロセッサ若しく はＩ１０ユニットにより使用できる 場合はそめようにマークする必要が ある。

ごツト８：ローカル（Ｌ）。これはプロセッサに対して
ローカルな１個又は複数個 のメモリにそのセグメントが蓄えら れていることを示す。

ヒラ！・９：連続（Ｃ）。このビットはそのセグメント
がページ　テーブルを有さな いことを示す。これはセグメント オンリーであり、全体としてメモリ にマツピングする必要がある。

ＭＡＣはまたページ　テーブルのレベルでの保護を可能
にする。

第１１図はページ　テーブル　メモリ内の３２ピッ１−
　ページ記述子のフォーマットの一例を示す。

ページ　テーブルは２個のフィールドに分けられ、これ
が何時もハードウェアにより使用される。これらは下記
のものを含む。即ち、 １、ページの開始点の物理アドレスへのポインタ、２．
３個のページ活動記録ピット： 存在（Ｐ）；ページはメモリ内にある。

使用（Ｕ）二ページは使、用されている。蓋し、このビ
ットは最后にリセットさ れているからである。

汚れ（Ｄ）二ページページは書込まれている。

蓋し、このビットは最后にリセ ットされているからである。

３．６個のソフトウェア　ビット（ＳＷ）　、これらの
ビットは何等かの目的でソフトウェアにより使用−丈る
ことができる。

４、ローカル　メモリ識別（ＬＩ）、ＭＡ’Ｃは例えば
１６個迄のローカル　メモリを具えるシステムを支持す
る。セグメントがローカルとマークされると、これらの
ビットはどのローカル　メモリにそのページが存在する
かを示す。これはプロヒッサ識別レジスタの内容に対し
てチェックされる。ＢＥＲＲはローカルとマークされた
セグメントがそのプロセッサのローカル　メモリ内にな
い時発生させられる。

上述したシステム　テーブルの大概のものは必然的に何
時も物理メモリ内に有することなく仮想メモリ内に置く
ことが望ましい。

ＭＡＣは明らかにキャッシュの誤りをフィールディング
しつつ複数個のページ誤りを許ず。即ち、ＭＡＣが記述
子を必要とし、記述子自体が物理メモリ内に存在しない
と、ＢＥＲＲを発生し、記述子のアドレスとアクセス誤
りの原因とを与える。

このように常時物理メモリ内に存在する必要のあるテー
ブルだけが割込み取扱いルーチンとメモリマネジメント
ルーチンのテーブルである（即ち、セグメント　テーブ
ルとページ　テーブルへのポインタを含むテーブル）、
、注意すべきことはページ誤りは何の誤り状態も示さな
いことである。むしろそれは鋤ぎかけが必要なことを示
す。しかし、ページ誤りは誤りが生じたことを示ず。必
要な許可が得られていないセグメントへアクセスされた
か又は無効なセグメントへアクセスされたかである。

ＭＡＣは保護の程度が変わるシステムをインプリメント
する機構を与える。最も簡単な保護されたシステムはユ
ーザコードをＯＳコードから分離Ｊるだけである。

保護は基本的には必要と−４る資源へのプロセスアクセ
スを与えるだけで与えられる。これらの資源はメモリと
Ｉｌｏとを含む。Ｉｌｏへのアクセスは必要なＩ１０マ
ネジメント　ルーチンへのプロセス　アクレスを与える
ーことにより達成される。このアクセスは実行オンリー
とすることができ、これらのルーチンへ入ることは通常
の態様でハードウェアを介して制御するか又はアクせス
点としてソフトウェア「ゲートウェイ」を置くことによ
り制御できる。このゲートウェイは本質的には実行ｊ−
ンリーセグメントであり、これは入った時トラップを惹
き起すようにマークされる。このようにしてトラストさ
れたプログラムを用いて′Ｉ１０アクセスをづるか又は
呼出しプログラムのエキストラ入力点を与えることがで
きる。例えば、ファイルが開かれると、この技術はセグ
メントを呼出しプロセスの仮想アドレス空間へ加え、そ
こで各セグメントがｌ１０１１ｔ能を実行する。プロセ
スはこれらのルーチンへのアクセスを有するだけである
。

当然このプロセスはそのセグメント記述子をアクセスす
ることが禁じられている時だけ有効となる。これはプロ
セスに属するセグメント　テーブルを直接そのプロセス
へアクセスできるセラメン１〜に置かれないことにより
達成される。当然このセラメン］・は動作システム及び
ＭＡＣへアクセスできる。

コードとデータを許容することは同じページテーブルを
指すセグメント記述子を２個以上のプロセッサのセグメ
ント　テーブルに置くだけで達成できる。注意すべきこ
とはこれらのセグメントは目的が異なれば仮想アドレス
も異なることである。それでもメツセージ　パッシング
は動作システムに記述子を別のプロセスのアドレス空間
に「加える」ことをめることにより簡単且つ有効にイン
プリメントできる。

キャッシュ　コントローラ機能を用いるか又は用いない
でＭＡＣはＭＭＵ　（メモリ　マネジソフト　ユニツ１
〜）として使用できる。

簡単なシステムが欲しい肋はＭＡＣの可能性のサブ　セ
ットを使用することができる。下記のものは可能なシス
テム構成のいくつかの例である。

ａ、ｉ［ｉページド　システム これはプログラムとデータとを含む１個のセグメントを
伴なう１個だけの領域を有する。

ｂ、最小保護システム これはコードとデータとに対する２個のセラメン１〜を
右する１個の領域を有し、各セグメンＩ〜内ではページ
ングを行なわない。

Ｃ９最小保護スタック　ベース　システムこれは使用さ
れる各スタックにつきもう１個のセグメントを有する。

これは無制限な成長を制御しつつスタック空間を必要通
りに簡単に割当てるのに使用できる。

明らかに、もつと多数の例を作ることができる。

これは全てのｍ能が何時も使用されることが必要とは限
らないことを強調するためにだけ与えられたものである
。

以上で領域の概念と保護機能を紹介し、ＭＡＣのアーキ
テクチャの概観を説明した。以下にはＭＡＣの動作を詳
細に述べる。既に述べたように、ＭＡＣはキャッシュ　
コントローラと変換ルックアサイド　バッファとを具え
る（＠３図）。

キ１？ツシュ　コントローラはセミ　アソシアティブ　
キレッシュをマネージする。これは例えば３２個のキャ
ッシュのワーキング　セットを看する。

これらのサブ　キャッシュはアドレ蜘により規定される
だけでなく、アドレス空間によっても規定される。ＭＡ
Ｃは４個の領域により規定された４個のアドレス空間を
認識する。キャッシュ　コン１−ローラ内でのこれらの
領域間の区別は純粋に各別のアドレス空間に属するキャ
ッシュ項目を全体としての領域に対しては無効化するこ
とを許す。

システムのダイナミックなワーキング　セラ］・が好ま
しい場合はこれは、例えば、割込みサービスルーチンが
キャッジ１内にとどまり続け、他方プロセッサがブ［Ｊ
　レスを続け、更にはプロセスを変える。

リセット時にはキャッシュは空とマークされ、３２個の
ザブ　キＶツシュが全て４個の領域全てのために利用で
きる。一つの領域により使用状態にある全てのザブ　キ
ｔ？ツシュはその領域のセラメン１へ　テーブル　ポイ
ンタ　レジスタ（ＳＴＲ［＜′）がロードされている時
何時も自動的に空とマークされる。

ワードはセグメント記述子の基準を満足した場合にだけ
キャッシュに入ることができる。このようにして、ワー
ドが読出され、それがキレッシュ内に見出される時は、
プロセッサが必要な許可を有する場合に有効である。セ
グメント許可権の」ビーは関連１”るザブ　キャッシュ
と共に保たれる。

書込みが実行されるとこれはプロセッサが書込み許可を
有する場合にだけキャッシュ内に書込まれる。ＭＡＣの
Ｍ　Ｍ　Ｕ　ｔクション内の汚れビットとページ　テー
ブルは更新される。

摺込みが達成されたとき情報はメモリに書込まれる。サ
ブ　キ１！ツシュが既にこのデータに割当てられている
時だけ情報はキャッシュ　メモリにも書込まれる。書込
まれるべきデータの幅がキャッシュの幅と同、じである
場合は、関連するブロックのプレゼンス　ビットが有効
とマークされる。

書込みデータの幅がキャッシュのブロック幅と同じでな
い場合は、プレゼンス　ビットが変えられない。

書込み時にはＭＡＣはアドレスとデータをラッチにスト
ローブし、メモリ書込みサイクルをスター　Ｉ−′ｉｌ
る。そうする前に必要な記述子を有するが否かをチェッ
クする。有しなければメモリがらそれをフェッチする。

既にセットされていない場合は、ＭＡＣは汚れビットを
メモリ内のページ　テーブルとＭＡＣ上のページ記述子
キャッシュとの両方でセラ！・する。次にプロセッサに
ＤＴＡＣＫ伯号をプロセッサにアサートすることを進め
きせ、その間にメモリ転送を行なう。第１の書込みが完
了する前に別のメモリ転送（キャッシュ読出しミス又は
出込み）を要求しない限りプロセッサーは先へ進むこと
を訂される。

バイトで表わＵば、キャッシュは２にバイト、即ち、２
バイ１−の１にブロックから６４にバイト、即ち、１６
バイトの４にブロックへ変わる。

〜般には４ソードの１０２４ブロツク、即ち、１に×６
４のキャッシュであれば、プロセッサは少なくとも９５
％のメモリ　アクセスのキャッシュ　、アクセス時間を
見る。例えば、キャッシュ　ヒツト又はｊ１ｉ複書込み
が十分高速で生じ、プロセッサ内で如何なる持ち状態も
起さず、メモリ　アクセスが４個の待ち状態であるなら
ば１メモリ　アクセス当りの待ら状態の平均数は０．２
である。

変換ルック　アリ゛イド　バッファはメモリの３個のレ
ベル間でページング１ＩＩＩＩ１２１１を行なう。これ
らの３個のレベルは下記のものである。即ち、１、ディ
スク即らバックグラウンド　メモリ２、システム　メモ
リ（ＲＡＭ） ３、ローカル　メ′しり（ＲＡＭ） である。

マルチプロセッサ　システムでは、バス　トラフィック
を小さくするために、各又は少数のプロ［ツサ毎にロー
カル　メモリを取り付けるのが望ましい。そうずれば、
ＭＡＣはセグメントがローカル　メモリに属していると
マークされている場合プロセッサに信号を与えることが
できる。アクヒスされたページがローカル　メモリ内に
なければページ誤りトラップが発生する。ＭＡＣはシス
テム　メモリとバックグラウンド　メモリとの間のペー
ジングを制御できるだけでなく、ローカルメモリとシス
テム　メモリ又はバックグラウンドメモリとの間でもペ
ージングを制御できる。

ＭＡＣの変換ルック　アザイド　バッファ（ＴＬＢ）は
例えば３２個のページに対する記述子を蓄え、それらは
ＭＡＣの要求でロードされる。キャッシュの場合と同じ
ように、各ページはその論理アドレスによってのみ識別
される。

加えてＴＬＢは４個のレジスタ　トリブレットを蓄える
。これらのトリブレットは領域定義レジスタ（ＲＯＲ）
、セグメント　テーブル　ボインタ　ジスタ（Ｓ　Ｔ　
ｌ）　Ｒ）及びセグメント　テーブル長レジスタ（ＳＴ
ＬＲ）である。これらのトリブレットの各々はそれらの
人々の領域の現在のコンテキストを規定づる。

ページ記）１子は十分にアソシアティブなＭＡＣ上の記
述子キｔ・ツシュ内にある。各記述子は下記のフィール
ドから成る。

１．１９ピツトの物理アドレス ２．４個の許可ビット、即ち、必要とされる監視者許可
アクセス許可ビット 読出しアクセス（ＲＡ） 書込みアクセス（ＷＡ） 実行アクセス（ＥＡ） ３、ページ　マネジソフト　ビット、即ち、ノン　キャ
ッシャプル（ＮＣ＞ ローカル（Ｌ） ４、汚れどツＩ−（Ｄ）、即ち、そのページが既に書込
まれている。

ワードが読み打され、それがキャッシュ　メモリ内にな
い場合、ＴＬＢがアクセスされ、その物理アドレスを見
出す。関連丈るページ記述子がＴＬＢ内になりれば、Ｍ
ＡＣは領域５ＴＰＲを用いてそれを見出ず。これは５Ｔ
ＬＲレジスタで確立されている長さ゛と共に用いる。ペ
ージがメモリ内にない場合だけＢＥＲＲをアサ−１−す
ることによりページ誤りが発生する。

セグメント記述子をフェッチするプロセス時にＭＡＣは
セグメント番号が有効か否か、即ち、下側領域境界に対
してアドレス空間用のレジスタ内にセットされている長
さよりも短いか否かを検査する。またそのページ番号が
セグメント記迷子内の最大ページ番号よりも大きくない
か否かを検査する。これらの条件がいずれか満たされな
い場合は誤り警告を発生する。セグメントがローカルと
マークされ、この検査がイネーブルされると、ページ記
述子がそのページが要求中のプロセッサのローカル　メ
モリ内にあるか否かを検査する。

用いられたビットがメモリ内のページ記述子でセットさ
れていない場合は、ＭＡＣによりセットづる。

何等かの許された書込みがページに対してなされ、キャ
ッシュ内のページ記連子内の汚れビットがセットされて
いない場合は、これを記述子キャッシュとメモリ内の両
方でセットする。

要求されている許可ビットがセットされていないローカ
ル　メモリに対してアクセスがなされると、ＢＥＲＲが
セットされる。違反しているアドレスと理由はメモリ内
のＭＡＣスタックに苔えられる。

そこにないページにアクセスがなされた時も同じ手順に
従う。これは誤ったページが所望のページであるか又は
セグメント　テーブル若しくはページ　テーブルを含む
ページである場合に生ずる。

ＭＡＣと制御中のプロセッサとの間の通信の一部は主メ
モリ内のＭＡＣスタックを介して行なわれる。システム
内の各ＭＡＣはこのようなスタックを有し、成る数又は
バイト、例えば、何時もメモリー内にあるべき１ページ
の最初の５１２を占める。

ＭＡＣ上のＭＳＰＲレジスタはそのスタックを含むメモ
リ内のページ　フレームの物理アドレスを蓄える。この
スタックは次のように用０られる。

即ち、 動作時にＭＡＣが誤り又はページ誤りを検出した時その
誤りを起こしているアドレスを含む誤り報告と問題の記
述をＭＡＣによりスタックに蓄える。次にＭＡＣはＢＥ
ＲＲをプロセッサに送る。

５１２バイトのスタックを機能コード信号によりインデ
ックスされる８個のセクションに分割する。

索引０００はプロセッサのためのセクションを示し、残
りの７個のセクションはＩ１０装置のためのものである
。

プロセッサ　セクションはプロセッサにより試みられた
メモリ　アクセスでの誤り又はページ誤りの場合は誤っ
ているアドレスと誤り原因とを蓄えるの用いられる。こ
のセクションはまたアドレス変換コマンドで用いられる
仮想と実のアドレスを蓄える。

他の７つのセクションは各々８個のブロックに分割され
る。これらの（８バイト）ブロックＧよ各々誤リアドレ
スとｒｓ題の記述とから成る誤り報告を蓄える。これら
のブロックの各々に「書き込まれたｊビットはＭＡＣが
そのブロックに誤り報告を書込む時何時もセットされる
。このビットはブロックがプロセッサによりサービスさ
れるべき誤り報告を蓄えていることを示し、プロセッサ
がその誤りを処理した後初めてプロセッサによりリセッ
トされる。ＭＡＣは「書き込まれた」ビットがセットさ
れない時だけブロックに誤り報告を書き込む。

主メモリのプロセス用の物理アドレスを計算するために
記憶容置を拡張することはＭＡＣができるが、その場合
Ｉ１０１００ための仮想アドレスを用い、［仮想Ｊ１１
０を作り出す。この能力は特にページド仮想メモリにと
って重要である。ここでは論理的に連続したページが順
次の位置で生ずることはない。仮想Ｉ１０がないと、デ
ィスク動作は分散しているページにあるデータを読出し
たり書込んだりするのにソフトウェアでＩＩな計算を必
要とするであろう。しかし、コントローラはＤＭＡコン
トローラ（例えば、ディスク　コントローラ）に仮想メ
モリを用いることを許すことによりこの問題を解決する
。

Ｉ１０ユニツｌ〜はプロセッサ　メモリ基準より６むし
ろＩｌｏを実行中の機能符号ビットを示す。

この機能符号ヒツトがアドレスがＩ１０基準であること
を示す時は全ての保護検査が保留され、残りの機能符号
ビットがどの特定のＩ１０コントローラが含まれるかを
示す。コントローラはＩ１０ユニットによる不合法のア
クセスにより怠き起された誤りをすべて報告しなければ
ならないからこの指示は必要であり、残りの機能符号ビ
ットは故障ユニットを識別する。

プロセッサが理由を調べる前に複数個のＩ１０誤りが生
じ得るから、ＭＡＣ内に一つの誤りレジスタを設けるだ
けでは不十分である。代りに、１１０アドレスによりイ
ンデックスされた通信区域がＩ１０誤りメツセージを書
込むために分離される（装置Ｏによりインデックスされ
たメモリの部分がプロセッサのために確保される）。

誤りが生ずる時、コントローラは誤りメツセージを適当
な記憶区域に出込む。そこでは誤りメツセージ　フィー
ルドの上位のビットが有効な誤りメツセージが存在する
か否かを示す。フィールドはまた誤りが生じた記憶領域
及びアドレス並びに誤りメツセージ番号を示し、原因を
識別する。またＭＡＣはＢＥＲＲ信号の周辺装置への転
送を止める。

Ｉ１０コントローラがこのアボートを受け取ると、プロ
セッサに割込みをかけ、プロセッサが割込みサーごス　
ルーチンを実行し、故障を識別する。このルーチンはＩ
１０ユニット番号を判定し、これを索引として用いてメ
モリの通信区域内に入る。そこでルーチンは全ての有効
な誤りメツ１＝−ジをザーチし、それらを処理し、上位
の誤りビットをリセツ１〜する。

コントローラの重要な利点はシステム　バスへのロード
を軽くし、システム　バスを解放し、多くのプロセス′
す°を取り付は得るようにすることである。代表的な６
８０００　（モトローラ　マイクロプロセッサ６８００
０　）ベースのキャッシュ　メモリを有する仮想メモリ
　システムでは、平均して、メモリ　アクセスの８５％
が読出され、１５％が書込まれる。読出しアクセスの約
９０％がキャッシュメモリで満足されるから、システム
　バスのロードは軽い。

ノンキャッシュ　システムでは対照的に各メモリ基準毎
にプロセッサはバスにアクセスしなければならない。し
かし、ＭＡＣ及びキャッシュ　メモリを用いればこの数
字は著しく下がる。

このようにキュッシュ　システムを用いると、性能をあ
まり落すことなく少しのプロセッサを付加することがで
きる。また普通のメモリ　コン１〜〇−ラを用いたので
は占められているバスにアクレスしようとするとプロセ
ッサは待たねばならないが、コン］・ローラ　チップを
用いると、これは普通は起こらない。蓋し、書込み動作
がキャッシュ　メモリによりリゾルブされた読出し動作
とオーバーラツプするからである。

マルチプロセシングはソフトウェアとハードウェアに要
求を課す。ここではコントローラが主メモリのページ又
はセグメントにノンキャッジプルとマークさせることに
より自己を識別する。これはソフトウェアのセクション
へのアクセスが一時に一個のプロセッサに限られている
時に必要である。コントローラがこのようなページ又は
セグメントに遭遇すると、そのページ又はセグメントの
マツピング情報をその変換ルック　アサイド　バッファ
に置き、キャッシュに置くことは決してない。このよう
にして２個以上のプロセッサが一時にアクセスすること
が防がれる。

ＭＡＣは一時に一個のプロセッサへのコードのセクショ
ンのアクセスを限るのに使用されるセマフォ位置を獲得
するためにも同じような解決法を提供する。例えばプロ
セッサはその４：１１ツシユ内にセマフォを有する。別
のプロセッサが同じセマフォ上でセマフＡ作用を試みる
と、両方のプロセッサにより見られるセマフォ値は異な
ってくる。

最後にこれはソフトウェアの破壊にもつながり得る。Ｍ
ＡＣはこの問題をセマフォ自体にアンキャッシャプルと
マークすることにより解決する。

また、セグメント又はページにアンキャッシャプルとマ
ークする技術はＩ１０動作にも有用である。例えば、Ｕ
ＡＲＴ　（汎用非同期送受信機）からデータを読み出す
普通のキャッシュされたシステムでは、データはキャッ
シュ内と主メモリ内とでワインド　アップする。プロセ
ッサが順次の文字を読出ず試みをする時、ＵＡＲＴから
更新された文字を得るよりもむしろキャッシュから安定
したデータを得る。それ故状態をオートノマスに変え得
る装置−例えば、Ｉ１０装置及びコプロセッサ−のため
のデータ区域をノンキャッシャプルとマークすることが
必要である。

５個以上のプロセッサが設計で必要な場合は、ＭＡＣは
かなり小さいローカル　メモリを各プロセッサに付加す
るだけで強力なマルチ　プロセシング　スキームを与え
る。プロセッサがページにアクセスする時はいつも、コ
ントローラがローカル　メモリ内、特に要求しているプ
ロセッサのローカル　メモリ内にあるか否かを検査する
。そのページがローカル　メモリ内にあれば、幼げられ
ずにアクセスが行なわれる。しかし、そうでない場合は
、コントローラがバス誤り（ＢＥＲＲ）信号をプロセッ
サに送り、プロセッサがそのローカル　メモリに要求さ
れたデータをロードする。これはディスクからＲＡ　Ｍ
へデータをページングするのと類似しており、これはプ
ログラマには見えない状態で生ずる。

【図面の簡単な説明】

第１Ａ図は単一のメモリ　アクセス　コントローラ（Ｍ
ＡＣ）を用いる本発明に係るデータ処理装置の第１の実
施例のブロック図、 第１Ｂ図は単一のＭＡＣを用いる第２の実施例のブロッ
ク図、 第１Ｃ図は数個のＭＡＣを用いる第３の実施例のブロッ
ク図、 第１Ｄ図は２個のＭＡＣを用いる第４の実施例のブロッ
ク図、 第１Ｅ図は２個のＭＡＣを１個のプロセッサに取り付け
た第５の実施例のブロック図、第２図はＭＡＣをデータ
処理装置内にインプリメントするセットアツプの仕方の
詳細を示したブロック図、 第３図は本発明に係るメモリ　アクセス　コントローラ
のアーキテクチュアを示したブロック図、第４図はＭＡ
Ｃの動作を示す流れ図、 第５図は本発明に係るＭＡＣで用いられるセクタ　アソ
シアティブ　キャッシュ技術の説明図、第６図は特定の
セクタがキャッシュ　メモリ内に存在するか否かを検査
する手順を示す流れ図、第７図の（ａ　）は仮想メモリ
空間を副分割するためのセラメンティション法の説明図
、第７図の（ｂ）はページング法の説明図、第７図の（
Ｃ）はページングを伴なうセラメンティション法の説明
図、 第８図は有効な動作システムをインプリメントする上で
領域がどのように使用されるかを示す説明図、 第９図はページド（不連続）“セグメント用のセグメン
ト　テーブル内の３２ビット　セグメント記述子（デス
クリプタ）のフォーマットの一例を示す説明図、 第１０図は連続したセグメントの記述子のフォーマット
の一例を示す説明図、 第１１図はページ　テーブル　メモリ内の３２ビツトペ
ージ記述子のフォーマットの一例を示す説明図である。 １・・・ＭＡＣ（メモリ　アクセス　コントローラ）２
・・・プロセッサ　３・・・キャッシュ　メモリ４・・
・データ　バス ５・・・アドレス　バス ６．７・・・メモリ　モジュール ８．９・・・Ｉ１０モジュール １０・・・アドレス　バス １１・・・データ　バス １２・・・ローカル　メモリ ３０・・・デコーダ　３１・・・キャッシュ制御装置３
２・・・第１のアドレス　バス ３３・・・データ　バス ３４・・・第３の接続ライン ３５・・・第２のアドレス　バス ３Ｇ・・・キャッシュ　アドレス　バス３１・・・デー
タ　バス　インタフェース３８・・・アドレス　バス　
インタフェース３９・・・第１の接続ライン ４０・・・第２の接続ライン ４１・・・アドレス　バス ４２・・・第６の接続ライン ４３・・・第４の接続ライン ４４・・・第５の接続ライン ５０・・・キャッシュ　コントローラ ５１・・・トランスレイジョン　ルック　アサイドバッ
ファ ５２・・・マイクロ　コントローラ ５３・・・内容をアドレスできるメモリ！＋４・・・Ｒ
ＡＭ　５５・・・保護論理５６・・・内容をアドレスで
きるメモリ５１・・・ＲＡＭ　１００・・・仮想アドレ
ス１０１・・・３２位置の内容をアドレスできるメモリ
１０２・・・プレゼンス　ビット　メモリ１０５・・・
物理アドレス ト Ｃフ 一 −Ｏ。 ロー　Ｎｍ　ローＮ　閂 αＸαγ　χχα　α

Claims (1)

1. 【特許請求の範囲】 １、共通アドレス　バスに接続されたプロセッサと、少
   なくともキャッシュ　メモリ及び共通バスに接続された
   ローカル　メモリとを具備するメモリ階層と、共通バス
   とキャッシュアドレス　バスを介してキャッシュ　メモ
   リとに接続されたメモリ　アクセス　コントローラとを
   具え、このメモリ　アクセス　コントローラが 一データがキャッシュ　メモリ内に存在することを示す
   第１の標識を蓄えるための第１の記憶ユニットと、この
   第１の記憶ユニットに接続され且つ前記プロセッサによ
   り供給される仮想アドレスを受け取るためにこのプロセ
   ッサに接続された第１のアドレス入力端子を有し、仮想
   アドレスを受け取った時この仮想アドレスが第１の記憶
   ユニットに蓄えられている前記第１の標識の一つに対応
   するか否かを検査し、対応する時第１の検査結果信号を
   発生し、対応しない時第２の検査結果信号を発生する第
   １の検査ユニットとを具え、更にキャッシュ　メモリへ
   のアクセスを可能にする第１のイネ−プリング　ユニッ
   トが設けられ、この第１のイネ−ブリング　ユニットが
   第１の検査結果信号を受け取った時活性化されるキャッ
   シュ　コントローラと； −仮想アドレスを受け取るための第２のアドレス入力端
   子を有し、仮想アドレスを物理アドレス変換するために
   設けられ、データがローカル　メモリ内に存在すること
   を示す第２の標識を蓄えるための第２の記憶ユニットと
   、この第２の記憶ユニットと前記第２のアドレス入力端
   子とに接続され、仮想アドレスを受け取った時この仮想
   アドレスが第２の記憶ユニット内に蓄えられている前記
   第２の標識の一つに対応するか否かを検査し、対応して
   いる時第３の検査結果信号を発生し、対応しない時第４
   の検査結果信号を発生する第２の検査ユニットとを具え
   、第１の制御入力端子に供給される前記第２の検査結果
   信号により制御され、更にローカル　メモリへのアクセ
   スを可能にする第２のイネ−ブリング　ユニットが設け
   られ、この第２のイネ−ブリングユニットが第３の検査
   結果信号を受け取った時活性化される変換ユニットと を具えるデータ処理装置において、 キャッシュ　コントローラが第１のアドレス入力端子に
   より、変換ユニットが第２のアドレスユニットにより並
   列に、プロセッサの仮想アドレス出力端子に接続された
   アドレスバスに接続され、このアドレス　バスが仮想ア
   ドレスを同時にキャッシュ　コントローラと変換ユニッ
   トとに転送するために設けられたことを特徴とするデー
   タ処理装置。 ２、メモリ　アクセス　コントローラが前記第２の検査
   ユニットに接続され、第４の検査結果信号を受け取った
   時バス　アクセス信号を発生して共通バスへのアクセス
   を獲得するために設けられ、前記プロセッサへ接続され
   たバス　アクセス信号発生器を具備するマイクロ　コン
   トローラを具えることを特徴とする特許請求の範囲第１
   項記載のデータ処理装置。 ３、前記メモリ階層が更に主メモリを具え、マイクロ　
   コントローラがバス　アクセス信号を受け取った時プロ
   セッサにより発生させられたバス　アクセス権を受け取
   るための第２の制御入力端子を具え、更にアドレス　バ
   スに接続され、仮想アドレスを主メモリをアドレッシン
   グするためのマツプ　アドレスに変換するために設けら
   れたマツピング　ユニットを具え、またイネーブル信号
   を発生して主メモリにアクセスするための第３のイネ−
   ブリング手段を具えることを特徴とする特許請゛　求の
   範囲第２項記載のデータ処理装置。 ４、前記変換ユニットが第１のローディング手段を設け
   られ、前記イネーブル信号を受け取るだめの第３の制御
   入力端子を有し、上記イネーブル信号の制御の下に前記
   主メモリから取り出したデータを前記ローカル　メモリ
   にローｆし、第２の標識をデータがローカルメモリにロ
   ードされていることを示す前記第２の記憶ユニットにロ
   ードするために設けるようにしたことを特徴とする特許
   請求の範囲第３項記載のデータ処理装置。 ５、前記第１の検査ユニットと前記第１の記憶ユニット
   とをアドレス　バスに接続された内容をアドレスできる
   メモリにより形成するようにしたことを特徴とする特許
   請求の範囲前記各項のいずれかに記載のデータ処理装置
   。 ６、前記第２の検査ユニットと前記第２の記憶ユニット
   とをアドレス　バスに接続された内容をアドレスできる
   メモリにより形成するようにしたことを特徴とする特許
   請求の範囲前記各項のいずれかに記載のデータ処理装置
   。 １、前記メモリ階層が更に主メモリを具え、この主メモ
   リが第１の数のセクタに分割され、前記キャッシュ　メ
   モリが第２の数のセクタに分割され、前記仮想アドレス
   が上記キャッシュ　メモリ内のセクタのセクタ番号を示
   す第１のフィールドを具え、前記第１の検査ユニットが
   前記仮想アドレスから前記第１のフィールドを取り出し
   、前記第１のフィールドの内容について検査するために
   設けたことを特徴とする特許請求の範囲前記各項のいず
   れかに記載のデータ処理装置。 ８、主メモリとキャッシュ　メモリの前記セクタを夫々
   第３と第４の数のブロックに分割し、前記仮想アドレス
   が前記キャッシュ　メモリ内のブロックのブロック番号
   を示す第２のフィールドを具え、前記第１の記憶ユニッ
   トがキャッシュ　メモリ内にブロックが存在することを
   示すプレゼンス　ビットを蓄えるためのプレゼンス　ビ
   ット　メモリを具え、前記第１の検査ユニットが前記仮
   想アドレスから前記第２のフィールドを取り出し、上記
   プレゼンス　ビット　メモリ内で前記フィールド内に示
   されたブロック番号のプレゼンス　ビットがセットされ
   ている場合は制御することにより前記検査を行なうよう
   にしたことを特徴とする特許請求の範囲第７項記載のデ
   ータ処理装置。 ９、前記キャッシュ　コントローラに前記主メモリから
   のデータを前記キャッシュ　メモリにロードするための
   第２のローディング手段を設けた特許請求の範囲第８項
   記載のデータ処理装置において、前記第２のローディン
   グ手段が前記データをブロック毎に前記キャッシュ　メ
   モリにロードし、ロードされたブロックのプレゼンス　
   ビットを前記プレゼンスビット　メモリにセットするた
   めに設けられるようにしたことを特徴とするデータ処理
   装置。 １０、メモリ　アクセス　コントローラが前記アドレス
   　バスに接続され、仮想アドレスにより占められる仮想
   アドレス空間を成る数の異なる領域に分割し、領域１号
   を得られた各領域に与えるためのレジスタ手段を具え、
   このレジスタ手段が分４割さるべき領域の長さをプログ
   ラムできるようにするセット入力端子を有し、このレジ
   スタ手段が仮想アドレスのアドレス　ビットに基づいて
   前記分割を行なうようにしたことを特徴とする特許請求
   の範囲第１項ないし第６項のいずれかに記載のデータ処
   理装Ｎ。 １１、前記ローカル　メモリが可変数のセグメントに分
   割でき、セグメントの各々が固定長のページに分割でき
   、前記仮想アドレスがセグメントの番号を示すためのセ
   グメント番号フィールドと、このセグメント番号フィー
   ルドにより示されたセグメント内でのページの番号を示
   すためのページ番号フィールドとを具え、前記メモリ　
   アクセス　コントローラが更にローカル　メモリ内に存
   在するセグメントの記述子を蓄えるためのセグメント　
   テーブル　ポインタ　レジスタを具え、上記記述子の各
   々がローカル　メモリのセグメントテーブルを示すため
   のセグメント　テーブルポインタを具えることを特徴と
   する特許請求の範囲第１項ないし第６項のいずれかに記
   載のデータ処理装置。 １２、前記セグメントが可変長を有することを特徴とす
   る特許請求の範囲第１１項記載のデータ処理装置。 １３、各領域が少なくとも１個のセグメントを具えるこ
   とを特徴とする特許請求の範囲第１０項及び第１１項記
   載のデータ処理装置。 １４、前記レジスタ手段が各領域ごとに分割されたレジ
   スタ対を具え、このレジスタ対が現在のプロセスにアク
   セスできる仮想アドレス空ＩＪの区域についての暴準を
   蓄えるためのセグメント　テーブル　ポインタ　レジス
   タと、セグメントの長さを示ずためのセグメント長レジ
   スタとを具えるようにしたことを特徴とする特許請求の
   範囲第１３項記載のデータ処理装置。 １５、前記マツピング　ユニットが領域番号を受け取る
   ために前記レジスタ手段に接続された第１の入力端子と
   、ローカル　メモリ内での上記領域番号に対するセグメ
   ント　テーブルを示すセグメント　テーブル　ポインタ
   標識を受け取るために前記セグメント　テーブルポイン
   タに接続された第２の入力端子とを有し、前記マツピン
   グ　ユニットが仮想アドレスのセグメント番号フィール
   ドを前記セグメント　テーブル内での位置を示す索引と
   して用い、ページ番号フィールドを前記セグメント　テ
   ーブル内のインデックスされた位置により示されたペー
   ジ　テーブル　レジスタ内の位置を示すための索引とし
   て用いることにより物理アドレスを発生するために設け
   られるようにしたことを特徴とする特許請求の範囲第１
   ３項及び第１４項に記載のデータ処理装置。 １６、前記記述子がこの記述子によりインデックスされ
   たセグメントへのアクセスが保護されているか否かを示
   すための保護フィールドを具えるようにしたことを特徴
   とする特許請求の範囲第１１項、第１２項、第１３項、
   第１４項又は第１５項に記載のデータ処理装置。 １７、セグメント　テーブル　ポインタ　レジスタがイ
   ンデックスされた領域にアクセスすることが保護されて
   いるか否かを示すために保護標識を蓄えるための位置を
   具えるようにしたことを特徴とする特許請求の範囲第１
   ４項、第１５項又は第１６項に記載のデータ処理装置。 １８、前記記述子がセットされている場合、セグメント
   をキャッシュ　メモリにロードすることを禁止するため
   のノンキャッシャプル　ピットを具えるようにしたこと
   を特徴とする特許請求の範囲第１６項記載のデータ処理
   装置。 １９、前記記述子がセットされた場合セグメントをロー
   カル　メモリにロードすることを強制するローカル　ピ
   ッ１〜を具えることを特徴とする特許請求の範囲第１６
   項記載のデータ処理装置。 ２０、前記ページ　テーブルが前記ページが読み出され
   且つキャッシュ　メモリ及びローカルメモリ若しくはそ
   のいずれか一方に書き込まれたか又は読み出され若しく
   は書き込まれたかを示ずための汚れピットを具えること
   を特徴とする特許請求の範囲第１６項記載のデータ処理
   装置。 ２１、メモリ　アクセス　コントローラをアドレス　バ
   スによりＩ１０ユニットに接続し、上記メモリ　アクセ
   ス　コントローラが受け取られた仮想アドレスをＩ１０
   ユニットのための物理アドレスにマツピングする他のマ
   ツピング　ユニットを具えることを特徴とする特許請求
   の範囲前記各項のいずれかに記載のデータ処理装置。 ２２、前記メモリ　アクセス　コントローラがキャッシ
   ュ　コントローラと、変換ユニットと、マイクロ　コン
   トローラとを具えることを特徴とする特ｒ［Ｍ求の範囲
   前記各項のいずれか一項に記載のデータ処理−置で使用
   されるメモリ　アクセス　コントローラ。