JP2001516147A - 高電圧構成素子およびその製造方法 - Google Patents
高電圧構成素子およびその製造方法Info
- Publication number
- JP2001516147A JP2001516147A JP2000510168A JP2000510168A JP2001516147A JP 2001516147 A JP2001516147 A JP 2001516147A JP 2000510168 A JP2000510168 A JP 2000510168A JP 2000510168 A JP2000510168 A JP 2000510168A JP 2001516147 A JP2001516147 A JP 2001516147A
- Authority
- JP
- Japan
- Prior art keywords
- voltage component
- region
- type doping
- wafer
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Abandoned
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 7
- 238000001465 metallisation Methods 0.000 claims abstract description 23
- 239000004065 semiconductor Substances 0.000 claims abstract description 19
- 238000000034 method Methods 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 3
- 230000001681 protective effect Effects 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims 2
- 239000006223 plastic coating Substances 0.000 claims 1
- 235000012239 silicon dioxide Nutrition 0.000 claims 1
- 239000000377 silicon dioxide Substances 0.000 claims 1
- 235000012431 wafers Nutrition 0.000 description 20
- 238000009792 diffusion process Methods 0.000 description 9
- 238000002955 isolation Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000003321 amplification Effects 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 2
- 238000010304 firing Methods 0.000 description 2
- 241000283070 Equus zebra Species 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000005266 casting Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000007765 extrusion coating Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/87—Thyristor diodes, e.g. Shockley diodes, break-over diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Thyristors (AREA)
Abstract
(57)【要約】
本発明は、電圧が高い場合での電流の切換のために用いられる、高電圧構成素子とその製造方法に関している。この構成素子は、自身を支持している半導体ウエハ（１４）上に横方向に配設され直列に接続された部分構成素子（１０）を含んでおり、この部分構成素子は例えば第１のブリッジカソード（２２）とアノード金属化層（７）の間の所期の印加電圧から導通接続される。
Description
【０００１】 本発明は、高電圧構成素子ないし該高電圧構成素子の製造方法に関する。
【０００２】 発明の利点 請求項１の特徴部分に記載された本発明による高電圧構成素子は次のような利
点を有している。すなわちそれ自身を支持しているウエハを利用することに基づ
いて特別な支持プレートを必要としないために非常に簡素な構造を有している。
それによりコンパクトな省スペース的構造を実現している。またさらなる利点と
して、相応の厚さのウエハの利用によって電流分布も良好であり、特に高電圧構
成素子の耐電流性が高められる。なぜなら半導体材料の比較的大きな体積部分が
短時間の高い電流通流に寄与し得るからである。これは例えば自動車の点火シス
テムへの流用に必要とされるものである。請求項１３の特徴部分に記載された本
発明による高電圧構成素子の製造のための簡単な方法は次のような利点を有して
いる。すなわち特に支持プレートの利用が省かれ構成素子が絶縁性支持プレート
の面倒な取扱いなしで、エッチングやパッシベーションの後で直接、例えば押出
被覆や鋳造などによってパッキング可能なことである。
点を有している。すなわちそれ自身を支持しているウエハを利用することに基づ
いて特別な支持プレートを必要としないために非常に簡素な構造を有している。
それによりコンパクトな省スペース的構造を実現している。またさらなる利点と
して、相応の厚さのウエハの利用によって電流分布も良好であり、特に高電圧構
成素子の耐電流性が高められる。なぜなら半導体材料の比較的大きな体積部分が
短時間の高い電流通流に寄与し得るからである。これは例えば自動車の点火シス
テムへの流用に必要とされるものである。請求項１３の特徴部分に記載された本
発明による高電圧構成素子の製造のための簡単な方法は次のような利点を有して
いる。すなわち特に支持プレートの利用が省かれ構成素子が絶縁性支持プレート
の面倒な取扱いなしで、エッチングやパッシベーションの後で直接、例えば押出
被覆や鋳造などによってパッキング可能なことである。
【０００３】 本発明の別の有利な構成例及び改善例は従属請求項に記載されている。特に有
利には、高電圧構成素子が、分離拡散領域として形成されたｐ形ドーピング領域
の他に、扁平なｐ形ドーピングウエルを有している。それにより、さらなる領域
内で可変の空間的に同じように均質なＮＰＮ部分トランジスタのベース幅が実現
される。あるいはそのようなＮＰＮ部分トランジスタが、部分構成素子として表
されたサイリスタの一部である。特に有利には、所定の空間的に均質な短いベー
ス幅が設定され得る。これは構成素子としてのサイリスタのもとでは大きな電流
強化につながる。これは例えば自動車の点火コイルの点火電流の制御に使用する
場合に求められる。その他に、それ自体支持している厚めのウエハが利用される
にもかかわらず、比較的大きな下方導通抵抗が得られる。それによりサイリスタ
の点弧が信頼性のもとでアノード電流を過度に高めること無く行われる。この分
離拡散領域を設け、その他に扁平なｐ形ドーピングウエルを設ける当該方法は、
厚めのウエハを使用する場合に、より正確なベース幅の簡単な設定を可能にする
。このことは、単に扁平にウエハ内に侵入する拡散領域がその幾何学的伸張の中
で分離拡散領域よりも正確に設定される得ることで明らかである。
利には、高電圧構成素子が、分離拡散領域として形成されたｐ形ドーピング領域
の他に、扁平なｐ形ドーピングウエルを有している。それにより、さらなる領域
内で可変の空間的に同じように均質なＮＰＮ部分トランジスタのベース幅が実現
される。あるいはそのようなＮＰＮ部分トランジスタが、部分構成素子として表
されたサイリスタの一部である。特に有利には、所定の空間的に均質な短いベー
ス幅が設定され得る。これは構成素子としてのサイリスタのもとでは大きな電流
強化につながる。これは例えば自動車の点火コイルの点火電流の制御に使用する
場合に求められる。その他に、それ自体支持している厚めのウエハが利用される
にもかかわらず、比較的大きな下方導通抵抗が得られる。それによりサイリスタ
の点弧が信頼性のもとでアノード電流を過度に高めること無く行われる。この分
離拡散領域を設け、その他に扁平なｐ形ドーピングウエルを設ける当該方法は、
厚めのウエハを使用する場合に、より正確なベース幅の簡単な設定を可能にする
。このことは、単に扁平にウエハ内に侵入する拡散領域がその幾何学的伸張の中
で分離拡散領域よりも正確に設定される得ることで明らかである。
【０００４】 ｐ形ウエルは、分離拡散領域として形成されるｐ形領域と関連しているので、
コンパクトな構造の横方向の伸張が得られ、さらにその製造方法もより簡単にな
る。
コンパクトな構造の横方向の伸張が得られ、さらにその製造方法もより簡単にな
る。
【０００５】 ｐ形ウエルと電気的に接続される抵抗領域の設置は、電気的な抵抗のコントロ
ールされた温度経過を保証し、これは高電圧構成素子の点弧に対して重要である
。
ールされた温度経過を保証し、これは高電圧構成素子の点弧に対して重要である
。
【０００６】 図面 本発明の実施例は図面に示されており、以下の明細書で詳細に説明される。こ
の場合図１には本発明の第１実施例が示されており、図２には第２実施例が示さ
れており、図３には第３実施例が示されており、図４には第４実施例が示されて
いる。
の場合図１には本発明の第１実施例が示されており、図２には第２実施例が示さ
れており、図３には第３実施例が示されており、図４には第４実施例が示されて
いる。
【０００７】 実施例の説明 図１には本発明による高電圧構成素子が示されており、これは半導体ウエハ１
４内に配設されている。この高電圧構成素子は、直列に接続された複数の部分構
成素子１０を有している。図示の実施例ではこの部分構成素子１０はサイリスタ
である。ウエハ１４は、低濃度ｎ形ドーピングされた領域と、分離拡散領域とし
て形成されるｐ形ドーピング領域２とを有しており、これらは図１の断面図に示
されているように、半導体ウエハ１４を完全に貫通している。それによりこの半
導体ウエハ１４はｎ形ドーピングされた領域１に分割されている。ｐ形ドーピン
グ領域２もｎ形ドーピング領域１のように実質的に相互に並行に延在しており、
つまりこれらは図１の横断面において垂直方向に延在する並行した帯状部を形成
している。ｎ形ドーピング領域１内にはそれぞれ１つのｐ形ドーピングウエル２
０が埋込まれている。これは前記ｐ形領域２とは反対に半導体ウエハを完全には
貫通していない。このｐ形ウエル２０は、左方の境界１６から右方の境界１７ま
で延在しており、この場合これらの境界は断面に対して垂直に実質的にｎ形ドー
ピング領域１並びにｐ形領域２に対して並行に延在している。ｐ形ウエル２０に
はそれぞれ１つの高濃度ｎ形ドーピングされた帯状部４が埋込まれており、これ
も断面に対して垂直にその他の領域に対して並行に延在している。絶縁部２１に
よって下方支援された第１のブリッジカソード２２ないし第２のブリッジカソー
ド２３は、それぞれｐ形ウエル２０に隣接する、部分構成素子のｐ形ドーピング
領域２に接続する。同時にそれぞれｐ形ドーピングウエル内に埋込まれた高濃度
ｎ形ドーピング帯状部４が各ブリッジカソードによってコンタクトされる。縁部
ｐ形ドーピング領域１５は、アノード金属化層７を介してコンタクト可能である
。高電圧構成素子の表側の残りの表面（その上にはコンタクトが何も配設されて
いない）は、酸化層８によって絶縁のために覆われている。半導体ウエハ１４の
裏側もさらなる酸化層９によって覆われている。このウエハの表側から裏側まで
の厚さ１１は、２００μｍ〜５００μｍの範囲、有利には２００〜２５０μｍの
範囲で変化する。第１のブリッジカソード２２とアノード金属化層７に接続ワイ
ヤを備えた高電圧構成素子は、最終的にさらに保護材料ないしプラスチックによ
って囲繞される（接続ワイヤは図１には示されていない）。
４内に配設されている。この高電圧構成素子は、直列に接続された複数の部分構
成素子１０を有している。図示の実施例ではこの部分構成素子１０はサイリスタ
である。ウエハ１４は、低濃度ｎ形ドーピングされた領域と、分離拡散領域とし
て形成されるｐ形ドーピング領域２とを有しており、これらは図１の断面図に示
されているように、半導体ウエハ１４を完全に貫通している。それによりこの半
導体ウエハ１４はｎ形ドーピングされた領域１に分割されている。ｐ形ドーピン
グ領域２もｎ形ドーピング領域１のように実質的に相互に並行に延在しており、
つまりこれらは図１の横断面において垂直方向に延在する並行した帯状部を形成
している。ｎ形ドーピング領域１内にはそれぞれ１つのｐ形ドーピングウエル２
０が埋込まれている。これは前記ｐ形領域２とは反対に半導体ウエハを完全には
貫通していない。このｐ形ウエル２０は、左方の境界１６から右方の境界１７ま
で延在しており、この場合これらの境界は断面に対して垂直に実質的にｎ形ドー
ピング領域１並びにｐ形領域２に対して並行に延在している。ｐ形ウエル２０に
はそれぞれ１つの高濃度ｎ形ドーピングされた帯状部４が埋込まれており、これ
も断面に対して垂直にその他の領域に対して並行に延在している。絶縁部２１に
よって下方支援された第１のブリッジカソード２２ないし第２のブリッジカソー
ド２３は、それぞれｐ形ウエル２０に隣接する、部分構成素子のｐ形ドーピング
領域２に接続する。同時にそれぞれｐ形ドーピングウエル内に埋込まれた高濃度
ｎ形ドーピング帯状部４が各ブリッジカソードによってコンタクトされる。縁部
ｐ形ドーピング領域１５は、アノード金属化層７を介してコンタクト可能である
。高電圧構成素子の表側の残りの表面（その上にはコンタクトが何も配設されて
いない）は、酸化層８によって絶縁のために覆われている。半導体ウエハ１４の
裏側もさらなる酸化層９によって覆われている。このウエハの表側から裏側まで
の厚さ１１は、２００μｍ〜５００μｍの範囲、有利には２００〜２５０μｍの
範囲で変化する。第１のブリッジカソード２２とアノード金属化層７に接続ワイ
ヤを備えた高電圧構成素子は、最終的にさらに保護材料ないしプラスチックによ
って囲繞される（接続ワイヤは図１には示されていない）。
【０００８】 第１のブリッジカソード２２とアノード金属化層７の間に電圧が導通方向で印
加されると、まず高濃度ｎ形ドーピングされた帯状部４とｐ形ドーピングウエル
２０の間で０.６Ｖよりも小さい電位差が生じるまで遮断電流のみが流れる。こ の電位差は、ｐ形ウエル２０のいわゆる下方導通抵抗によって影響する。その際
高濃度ｎ形ドーピングされた帯状部４下方のｐ形ウエル２０の抵抗は、右方の境
界１７から左方の境界１６へ到達すべく遮断電流が通流されるべきものである。
印加された電圧が上昇した場合には、遮断電流も右方境界１７の周囲でｐ形ウエ
ル２０と高濃度ｎ形ドーピングされた帯状部４の間で電位差（例えば０.６Ｖ） が生じるまで増大する。これは高電圧構成素子のブレークダウンにつながる（サ
イリスタのオーバーヘッド点弧）。この下方導通抵抗も、高濃度ｎ形ドーピング
された帯状部４の下方のｐ形ウエル２０の層厚さ２４によって影響される。その
際小さい層厚さ２４は、ｐ形ウエル２０の比較的大きな下方導通抵抗を意味する
。層厚さ２４を十分に小さく選択した場合には、十分に大きな下方導通抵抗が設
定され得る。それにより極度に高い遮断電流のもとで初めてオーバーヘッド点弧
が行われるようなことはなくなる。それとは反対にｐ形ウエル２０が何も設けら
れていない場合には、従来技術からも周知のように、高濃度ｎ形ドーピングされ
た帯状部４が半導体ウエハの表側から裏側まで達するｐ形領域２に相応する領域
内に埋込まれる。そのためウエハの厚さが１００μｍよりも厚い場合には、下方
導通抵抗が小さくなり、サイリスタのオーバーヘッド点弧が正しく行われないか
もしくは非常に高いアノード電流のもとでしか行われなくなる。つまり従来技術
で周知の構想のもとでは、自身をも支持する厚い半導体ウエハの使用は不可能で
ある。図面に示されている実施例では、この欠点を解消すべく、扁平なｐ形ウエ
ル２０が半導体ウエハの表側から計算して大体２０〜４０μｍの厚さを有してい
る。個々のＮＰＮ部分トランジスタ（これは高濃度ｎ形ドーピング帯状部４とｐ
形ウエル２０とｎ形ドーピング領域１からなる）の電流増幅や、サイリスタの切
換特性並びに高電圧構成素子のスイッチング速度も、高濃度ｎ形ドーピング帯状
部４と、隣接するｎ形ドーピング領域１との間の間隔に大きく影響される。この
間隔はちょうどｐ形ウエル２０の層厚さ２４であり、前記ＮＰＮ部分トランジス
タのベース幅を示している。高電圧構成素子の高いスイッチング速度、特にサイ
リスタのオーバーヘッド点弧直後の大きな点弧電流に対して、ＮＰＮ部分トラン
ジスタの大きな電流増幅が必要となり、これは薄い層厚さ２４に伴う前記ＮＰＮ
部分トランジスタの小さなベース幅を介して得られる。さらに高濃度ｎ形ドーピ
ング帯状部４のドーピング濃度とｐ形ウエル２０のドーピング濃度の間のドーピ
ング濃度比も適切な手法で高めに選択されなければならない。図１に示されてい
る構造によればさらに、均質のベース幅が設定可能である。つまりこのベース幅
は、実質的に前記ＮＰＮ部分トランジスタのＮＰＮ接合部の種々異なる箇所にお
いて同じである。このことは右方境界１７におけるサイリスタの点弧の際に、ｐ
形ウエル２０の左方境界１６から右方境界１７までの全幅が電流増幅に対して直
接用いられていることを意味する。すなわちこのＮＰＮ部分トランジスタはその
空間的延在部（ないし伸張部）全域に亘って機能し得る。場所に依存しないこの
ＮＰＮ部分トランジスタのベース幅は、次のようなことに結び付く。すなわち所
要の耐電流性のもとで、サイリスタとして形成される部分構成素子１０をその横
方向の延在部において比較的小さな構成にすることが可能になる。特にｎ形ドー
ピング帯状部４の幅とｐ形ウエル２０の左方境界１６から右方境界１７までの延
在幅が低減可能である。この部分構成素子１０のサイリスタとしての構成の他に
も、本発明の構成によれば光トリガダイオード（すなわち光パルスによって点弧
可能なサイリスタ）の直列接続やトライアック構成素子に対しても使用可能であ
る。
加されると、まず高濃度ｎ形ドーピングされた帯状部４とｐ形ドーピングウエル
２０の間で０.６Ｖよりも小さい電位差が生じるまで遮断電流のみが流れる。こ の電位差は、ｐ形ウエル２０のいわゆる下方導通抵抗によって影響する。その際
高濃度ｎ形ドーピングされた帯状部４下方のｐ形ウエル２０の抵抗は、右方の境
界１７から左方の境界１６へ到達すべく遮断電流が通流されるべきものである。
印加された電圧が上昇した場合には、遮断電流も右方境界１７の周囲でｐ形ウエ
ル２０と高濃度ｎ形ドーピングされた帯状部４の間で電位差（例えば０.６Ｖ） が生じるまで増大する。これは高電圧構成素子のブレークダウンにつながる（サ
イリスタのオーバーヘッド点弧）。この下方導通抵抗も、高濃度ｎ形ドーピング
された帯状部４の下方のｐ形ウエル２０の層厚さ２４によって影響される。その
際小さい層厚さ２４は、ｐ形ウエル２０の比較的大きな下方導通抵抗を意味する
。層厚さ２４を十分に小さく選択した場合には、十分に大きな下方導通抵抗が設
定され得る。それにより極度に高い遮断電流のもとで初めてオーバーヘッド点弧
が行われるようなことはなくなる。それとは反対にｐ形ウエル２０が何も設けら
れていない場合には、従来技術からも周知のように、高濃度ｎ形ドーピングされ
た帯状部４が半導体ウエハの表側から裏側まで達するｐ形領域２に相応する領域
内に埋込まれる。そのためウエハの厚さが１００μｍよりも厚い場合には、下方
導通抵抗が小さくなり、サイリスタのオーバーヘッド点弧が正しく行われないか
もしくは非常に高いアノード電流のもとでしか行われなくなる。つまり従来技術
で周知の構想のもとでは、自身をも支持する厚い半導体ウエハの使用は不可能で
ある。図面に示されている実施例では、この欠点を解消すべく、扁平なｐ形ウエ
ル２０が半導体ウエハの表側から計算して大体２０〜４０μｍの厚さを有してい
る。個々のＮＰＮ部分トランジスタ（これは高濃度ｎ形ドーピング帯状部４とｐ
形ウエル２０とｎ形ドーピング領域１からなる）の電流増幅や、サイリスタの切
換特性並びに高電圧構成素子のスイッチング速度も、高濃度ｎ形ドーピング帯状
部４と、隣接するｎ形ドーピング領域１との間の間隔に大きく影響される。この
間隔はちょうどｐ形ウエル２０の層厚さ２４であり、前記ＮＰＮ部分トランジス
タのベース幅を示している。高電圧構成素子の高いスイッチング速度、特にサイ
リスタのオーバーヘッド点弧直後の大きな点弧電流に対して、ＮＰＮ部分トラン
ジスタの大きな電流増幅が必要となり、これは薄い層厚さ２４に伴う前記ＮＰＮ
部分トランジスタの小さなベース幅を介して得られる。さらに高濃度ｎ形ドーピ
ング帯状部４のドーピング濃度とｐ形ウエル２０のドーピング濃度の間のドーピ
ング濃度比も適切な手法で高めに選択されなければならない。図１に示されてい
る構造によればさらに、均質のベース幅が設定可能である。つまりこのベース幅
は、実質的に前記ＮＰＮ部分トランジスタのＮＰＮ接合部の種々異なる箇所にお
いて同じである。このことは右方境界１７におけるサイリスタの点弧の際に、ｐ
形ウエル２０の左方境界１６から右方境界１７までの全幅が電流増幅に対して直
接用いられていることを意味する。すなわちこのＮＰＮ部分トランジスタはその
空間的延在部（ないし伸張部）全域に亘って機能し得る。場所に依存しないこの
ＮＰＮ部分トランジスタのベース幅は、次のようなことに結び付く。すなわち所
要の耐電流性のもとで、サイリスタとして形成される部分構成素子１０をその横
方向の延在部において比較的小さな構成にすることが可能になる。特にｎ形ドー
ピング帯状部４の幅とｐ形ウエル２０の左方境界１６から右方境界１７までの延
在幅が低減可能である。この部分構成素子１０のサイリスタとしての構成の他に
も、本発明の構成によれば光トリガダイオード（すなわち光パルスによって点弧
可能なサイリスタ）の直列接続やトライアック構成素子に対しても使用可能であ
る。
【０００９】 図２には本発明の高電圧構成素子の第２実施例が示されている。この場合図１
と同じ部分には同じ符号が付されており、それらの説明の繰返しはここでは省く
。この高電圧構成素子は、図１による実施例に対して代替的なｐ形ウエル３を有
しており、これはｐ形ドーピング領域１２を介して隣接する部分構成素子のｐ形
領域２と接続されている。図１の実施例でカソード金属化層としてのブリッジカ
ソードの代わりに、当該実施例では第１のカソード金属化層５と、第２のカソー
ド金属化層６と、図２には示されていないがさらなる金属化層が用いられている
。これらには絶縁部２１によって下方支援されていない。なぜならばここではカ
ソード金属化層がｐ形ドーピング領域１２のためにｎ形ドーピング領域１と接続
される可能性がないからである。これらの作用に関しては実質的に前述の実施例
と類似している。但しここではさらにコンパクトな構造が得られる。なぜなら、
ｐ形ウエルをｐ形領域２から分離する低濃度ｎ形ドーピング領域がもはや設けら
れていないからである。
と同じ部分には同じ符号が付されており、それらの説明の繰返しはここでは省く
。この高電圧構成素子は、図１による実施例に対して代替的なｐ形ウエル３を有
しており、これはｐ形ドーピング領域１２を介して隣接する部分構成素子のｐ形
領域２と接続されている。図１の実施例でカソード金属化層としてのブリッジカ
ソードの代わりに、当該実施例では第１のカソード金属化層５と、第２のカソー
ド金属化層６と、図２には示されていないがさらなる金属化層が用いられている
。これらには絶縁部２１によって下方支援されていない。なぜならばここではカ
ソード金属化層がｐ形ドーピング領域１２のためにｎ形ドーピング領域１と接続
される可能性がないからである。これらの作用に関しては実質的に前述の実施例
と類似している。但しここではさらにコンパクトな構造が得られる。なぜなら、
ｐ形ウエルをｐ形領域２から分離する低濃度ｎ形ドーピング領域がもはや設けら
れていないからである。
【００１０】 図３にはｐ形ウエル３を備えた部分構成素子を有する高電圧構成素子が示され
ている。前記ｐ形ウエル３はゲート金属化層２２ａないし２３ａを備えている。
このゲート金属化層は、抵抗領域３４ないし３５を介して隣接するブリッジカソ
ード２２ないし２３と電気的に接続する。ゲート金属化層２２ａないし２３ａは
、図示の実施例では図示の断面に対して垂直方向で帯状に形成されており、同じ
ように帯状に形成されたブリッジカソードに対して並行している。この場合ゲー
ト金属化層は、扁平なｐ形ウエルとその右方境界１７の近傍でコンタクトしてい
る。ここでのブリッジカソードは、図１のブリッジカソードと次の点で異なって
いる。すなわち高濃度ｎ形ドーピング帯状部４とｐ形ウエル３の間のＰＮ接合部
がｐ形ドーピング領域１２の近傍でブリッジカソードによって短絡されていない
点で異なる。すなわち、絶縁部２１の代わりにここでは代替的な絶縁部３２が設
けられており、この一部が高濃度ｎ形ドーピング帯状部４上に配設されている。
ている。前記ｐ形ウエル３はゲート金属化層２２ａないし２３ａを備えている。
このゲート金属化層は、抵抗領域３４ないし３５を介して隣接するブリッジカソ
ード２２ないし２３と電気的に接続する。ゲート金属化層２２ａないし２３ａは
、図示の実施例では図示の断面に対して垂直方向で帯状に形成されており、同じ
ように帯状に形成されたブリッジカソードに対して並行している。この場合ゲー
ト金属化層は、扁平なｐ形ウエルとその右方境界１７の近傍でコンタクトしてい
る。ここでのブリッジカソードは、図１のブリッジカソードと次の点で異なって
いる。すなわち高濃度ｎ形ドーピング帯状部４とｐ形ウエル３の間のＰＮ接合部
がｐ形ドーピング領域１２の近傍でブリッジカソードによって短絡されていない
点で異なる。すなわち、絶縁部２１の代わりにここでは代替的な絶縁部３２が設
けられており、この一部が高濃度ｎ形ドーピング帯状部４上に配設されている。
【００１１】 絶縁部３２は、扁平なｐ形ウエルによって形成される下方導通抵抗とそれぞれに
対応するブリッジカソード２２，２３との間の間隔の設定に用いられる。抵抗領
域３４，３５は高電圧構成素子の切換条件の設定に付加的に用いられてもよい。
このことは、高電圧構成素子の切換特性に非常に小さな温度依存性を持たせたい
場合には特に有利となる。抵抗領域３４ないし３５は、それぞれそれぞれに対応
付けされたｐ形ウエルの下方導通抵抗と並列に接続されている。この抵抗領域の
温度依存性は例えばポリシリコンが用いられている場合には下方導通抵抗の温度
依存性に比べて小さくなるので、抵抗領域に対する抵抗値が小さく選択されてい
る場合には、抵抗領域と下方導通抵抗の並列接続の抵抗の温度依存性が（これは
切換条件に影響する）抵抗領域の温度係数によって定められ小さくなる。それに
より、部分構成素子の１つのオーバーヘッド点弧に必要な、第１のブリッジカソ
ード２２とアノード金属化層７の間に印加される電圧が、実質的に高電圧構成素
子の温度に依存しなくなる。さらなるより簡単な変化実施例においては、図３に
示されているようなブリッジカソードの代わりに、図２で説明したような簡単な
カソード金属化層が用いられる。すなわち代替的な絶縁部３２は省略される。こ
の場合は切換電圧の温度経過特性を抵抗領域の温度経過によって定まるようにす
るために、下方導通抵抗は図３に示されている実施例に比べて大きく選定される
。
対応するブリッジカソード２２，２３との間の間隔の設定に用いられる。抵抗領
域３４，３５は高電圧構成素子の切換条件の設定に付加的に用いられてもよい。
このことは、高電圧構成素子の切換特性に非常に小さな温度依存性を持たせたい
場合には特に有利となる。抵抗領域３４ないし３５は、それぞれそれぞれに対応
付けされたｐ形ウエルの下方導通抵抗と並列に接続されている。この抵抗領域の
温度依存性は例えばポリシリコンが用いられている場合には下方導通抵抗の温度
依存性に比べて小さくなるので、抵抗領域に対する抵抗値が小さく選択されてい
る場合には、抵抗領域と下方導通抵抗の並列接続の抵抗の温度依存性が（これは
切換条件に影響する）抵抗領域の温度係数によって定められ小さくなる。それに
より、部分構成素子の１つのオーバーヘッド点弧に必要な、第１のブリッジカソ
ード２２とアノード金属化層７の間に印加される電圧が、実質的に高電圧構成素
子の温度に依存しなくなる。さらなるより簡単な変化実施例においては、図３に
示されているようなブリッジカソードの代わりに、図２で説明したような簡単な
カソード金属化層が用いられる。すなわち代替的な絶縁部３２は省略される。こ
の場合は切換電圧の温度経過特性を抵抗領域の温度経過によって定まるようにす
るために、下方導通抵抗は図３に示されている実施例に比べて大きく選定される
。
【００１２】 図４には、図１に示されている実施例に類似した分離されたｐ形ウエル２０を
有する高電圧構成素子が示されており、これはさらに図３の説明において記述し
たような抵抗領域３４，３５を有している。図３による実施例とは異なってこの
図４による実施例では、下方導通抵抗と、対応する抵抗領域が直列に接続されて
いる。それ故にここでは抵抗領域の値が下方導通抵抗よりも大きく選択されなけ
ればならない。それにより抵抗領域はその小さな温度経過特性と共に降伏電圧の
温度経過特性を定める。選択的にゲート金属化層２２ａないし２３ａは、ｐ形ド
ーピング領域１２上に配設してもよい（図４にはこの代替的なゲート金属化層の
配置構成は示されてなく、ここでは領域１２がその符号を付されているだけであ
る）。その場合にはブリッジカソードがその断面に対して垂直方向の帯形状延在
部において１つ又は複数の孔部を備え、その中にブリッジカソードから絶縁され
たゲート金属化層が、単なる関連領域としてかまたは複数の部分領域からなるブ
リッジカソードの金属化層によって覆われた領域に分離されて配設される。前述
した実施例において形成された抵抗領域は有利には、ポリシリコンから形成され
、対応するゲート金属化層と隣接構成素子のブリッジカソードとの間に配設され
るか、または適切な手法でブリッジカソードと半導体ウエハの間にそれぞれ対応
するブリッジカソードと半導体ウエハから絶縁されて配置される。後者の配置構
成は、高電圧構成素子の耐高電圧性を保証するための有利な実施形態である。
有する高電圧構成素子が示されており、これはさらに図３の説明において記述し
たような抵抗領域３４，３５を有している。図３による実施例とは異なってこの
図４による実施例では、下方導通抵抗と、対応する抵抗領域が直列に接続されて
いる。それ故にここでは抵抗領域の値が下方導通抵抗よりも大きく選択されなけ
ればならない。それにより抵抗領域はその小さな温度経過特性と共に降伏電圧の
温度経過特性を定める。選択的にゲート金属化層２２ａないし２３ａは、ｐ形ド
ーピング領域１２上に配設してもよい（図４にはこの代替的なゲート金属化層の
配置構成は示されてなく、ここでは領域１２がその符号を付されているだけであ
る）。その場合にはブリッジカソードがその断面に対して垂直方向の帯形状延在
部において１つ又は複数の孔部を備え、その中にブリッジカソードから絶縁され
たゲート金属化層が、単なる関連領域としてかまたは複数の部分領域からなるブ
リッジカソードの金属化層によって覆われた領域に分離されて配設される。前述
した実施例において形成された抵抗領域は有利には、ポリシリコンから形成され
、対応するゲート金属化層と隣接構成素子のブリッジカソードとの間に配設され
るか、または適切な手法でブリッジカソードと半導体ウエハの間にそれぞれ対応
するブリッジカソードと半導体ウエハから絶縁されて配置される。後者の配置構
成は、高電圧構成素子の耐高電圧性を保証するための有利な実施形態である。
【００１３】 厚い半導体ウエハの適用に基づいて、本発明によるｐ形領域２の製造方法にお
いては、有利には例えば分離拡散方法が用いられる。この分離拡散方法は、以下
のステップからなる。半導体ウエハの両側においてｐ形領域２に対して設けられ
ている領域内でｐ形ドーピング原子を被着させ、さらなるステップにおいてこの
ドーピング原子を、ｐ形ドーピング領域と低濃度ｎ形ドーピング領域からなるゼ
ブラパターンに類似した半導体ウエハが得られるまで拡散する。さらなるステッ
プではｐ形ウエルと高濃度ｎ形ドーピングされた帯状部が設けられ、この場合特
に、ｐ形ウエル３がｐ形ドーピング領域１２を介してｐ形領域２と接続されるべ
き場合には、ｐ形ウエル２０が、既に設けられているｐ形領域２のもとで簡単な
手法で形成され得る。
いては、有利には例えば分離拡散方法が用いられる。この分離拡散方法は、以下
のステップからなる。半導体ウエハの両側においてｐ形領域２に対して設けられ
ている領域内でｐ形ドーピング原子を被着させ、さらなるステップにおいてこの
ドーピング原子を、ｐ形ドーピング領域と低濃度ｎ形ドーピング領域からなるゼ
ブラパターンに類似した半導体ウエハが得られるまで拡散する。さらなるステッ
プではｐ形ウエルと高濃度ｎ形ドーピングされた帯状部が設けられ、この場合特
に、ｐ形ウエル３がｐ形ドーピング領域１２を介してｐ形領域２と接続されるべ
き場合には、ｐ形ウエル２０が、既に設けられているｐ形領域２のもとで簡単な
手法で形成され得る。
【図面の簡単な説明】
【図１】 本発明の第１実施例を示した図である。
【図２】 本発明の第２実施例を示した図である。
【図３】 本発明の第３実施例を示した図である。
【図４】 本発明の第４実施例を示した図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ベルント ビレコーフェン ドイツ連邦共和国 クスターディンゲン ヘルダーリンシュトラーセ 19 (72)発明者 ディルク ホーハイゼル ドイツ連邦共和国 ロイトリンゲン ケプ ラーシュトラーセ 15 (72)発明者 ニン クー ドイツ連邦共和国 ロイトリンゲン ハン ゼンシュトラーセ １ Ｆターム(参考） 5F005 AA02 AA03 AC02 AE08 AF01 AH01 CA02 EA01 FA03 GA01 5F049 MA20 NA20 QA15 SS02
Claims (15)
- 【請求項１】 ｎ形ドーピングされた半導体ウエハ（１４）に少なくとも２
つの直列に接続された部分構成素子を有する高電圧構成素子において、 表側と裏側を有するウエハ（１４）自体が、支持構成部材であり、少なくとも
１つの部分構成素子（１０）が前記ウエハの表側から裏側へ延在しているｐ形ド
ーピング領域（２）を有していることを特徴とする、高電圧構成素子。 - 【請求項２】 少なくとも１つの部分構成素子がｐ形ドーピングウエル（２
０ないし３）を有している、請求項１記載の高電圧構成素子。 - 【請求項３】 前記ｐ形ドーピングウエル内へ高濃度ｎ形ドーピングされた
帯状部（４）が埋込まれている、請求項２記載の高電圧構成素子。 - 【請求項４】 前記ｐ形ドーピングウエル（３）は、ｐ形ドーピング領域（
１２）を介して、隣接する部分構成素子のｐ形ドーピング領域（２）と関連して
いる、請求項２又は３記載の高電圧構成素子。 - 【請求項５】 カソード金属化層（５）ないしブリッジカソード（２２）、
ｐ形ドーピングウエル（３ないし２０）、および隣接する部分構成素子のｐ形ド
ーピング領域（２）が共にコンタクトしている請求項２〜４いずれか１項記載の
高電圧構成素子。 - 【請求項６】 前記ｐ形ドーピングウエルは、カソード金属化層（５）、例
えばブリッジカソード（２２）と、抵抗領域（３４）を介して電気的にコンタク
トするゲート金属化層（２２ａ）を有している、請求項５記載の電圧構成素子。 - 【請求項７】 前記抵抗領域は、ポリシリコンからなっている、請求項６記
載の高電圧構成素子。 - 【請求項８】 前記構成素子は、アノード金属化層（７）を備えた縁部ｐ形
領域を有している、請求項１〜７いずれか１項記載の高電圧構成素子。 - 【請求項９】 前記ウエハの裏側は、二酸化珪素層（９）によって覆われて
いる、請求項１〜８いずれか１項記載の高電圧構成素子。 - 【請求項１０】 前記部分構成素子は、サイリスタか又は光パルスによって
点弧可能なサイリスタである、請求項１〜９いずれか１項記載の高電圧構成素子
。 - 【請求項１１】 前記構成素子は、保護材料、例えばプラスチック被覆材に
よって囲繞されている、請求項１〜１０いずれか１項記載の高電圧構成素子。 - 【請求項１２】 前記ドーピングが入換えられている、請求項１〜１１いず
れか１項記載の高電圧構成素子。 - 【請求項１３】 直列に接続された部分構成素子を備えた高電圧構成素子の
製造のための方法において、 低濃度ｎ形ドーピングされた半導体ウエハ（１４）内で均等な間隔で並列した
帯状のｐ形ドーピング領域（２）をウエハ内に埋込み、 前記ｐ形ドーピング領域はウエハの表側から裏側まで達しており、かつ当該ウ
エハを並列した低濃度ｎがたドーピング領域（１）に分割していることを特徴と
する方法。 - 【請求項１４】 前記半導体ウエハの両側を、帯状ｐ形ドーピング領域（２
）用に設けられた領域に亘ってｐ形ドーピング原子によって覆い、 さらなる後続ステップにおいて半導体ウエハの表側から裏側まで延在するｐ形
領域（２）が形成されるまで当該ドーピング原子を両側から拡散する、請求項１
３記載の方法。 - 【請求項１５】 前記ｎ形ドーピング領域（１）内にｐ形ウエル（２０ない
し３）を埋込む、請求項１３又は１４記載の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19735542.0 | 1997-08-16 | ||
| DE19735542A DE19735542A1 (de) | 1997-08-16 | 1997-08-16 | Hochspannungsbauelement und Verfahren zu seiner Herstellung |
| PCT/DE1998/000597 WO1999009597A1 (de) | 1997-08-16 | 1998-02-28 | Hochspannungsbauelement und verfahren zu seiner herstellung |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001516147A true JP2001516147A (ja) | 2001-09-25 |
Family
ID=7839162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000510168A Abandoned JP2001516147A (ja) | 1997-08-16 | 1998-02-28 | 高電圧構成素子およびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6617661B2 (ja) |
| EP (1) | EP1008182A1 (ja) |
| JP (1) | JP2001516147A (ja) |
| DE (1) | DE19735542A1 (ja) |
| WO (1) | WO1999009597A1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19958234C2 (de) * | 1999-12-03 | 2001-12-20 | Infineon Technologies Ag | Anordnung eines Gebietes zur elektrischen Isolation erster aktiver Zellen von zweiten aktiven Zellen |
| JP4146672B2 (ja) * | 2002-06-14 | 2008-09-10 | シャープ株式会社 | 静電気保護素子 |
| DE102004062183B3 (de) * | 2004-12-23 | 2006-06-08 | eupec Europäische Gesellschaft für Leistungshalbleiter mbH | Thyristoranordnung mit integriertem Schutzwiderstand und Verfahren zu deren Herstellung |
| DE102007029756A1 (de) * | 2007-06-27 | 2009-01-02 | X-Fab Semiconductor Foundries Ag | Halbleiterstruktur zur Herstellung eines Trägerwaferkontaktes in grabenisolierten SOI-Scheiben |
| WO2010106707A1 (ja) * | 2009-03-16 | 2010-09-23 | シャープ株式会社 | 半導体装置、その製造方法及び表示装置 |
| JP2011238771A (ja) * | 2010-05-11 | 2011-11-24 | Hitachi Ltd | 半導体装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CH584456A5 (ja) | 1975-04-24 | 1977-01-31 | Bbc Brown Boveri & Cie | |
| JPS54127687A (en) * | 1978-03-28 | 1979-10-03 | Mitsubishi Electric Corp | Planar-type reverse conducting thyristor |
| EP0035841A3 (en) | 1980-03-06 | 1982-05-26 | Westinghouse Brake And Signal Company Limited | A shorted-emitter thyristor device |
| US4520277A (en) * | 1982-05-10 | 1985-05-28 | Texas Instruments Incorporated | High gain thyristor switching circuit |
| US5241210A (en) * | 1987-02-26 | 1993-08-31 | Kabushiki Kaisha Toshiba | High breakdown voltage semiconductor device |
| DE4108611A1 (de) | 1990-12-22 | 1992-06-25 | Bosch Gmbh Robert | Hochspannungsbauelement |
| JPH07235660A (ja) * | 1992-09-30 | 1995-09-05 | Rohm Co Ltd | サイリスタの製造方法 |
| FR2699015B1 (fr) * | 1992-12-04 | 1995-02-24 | Sgs Thomson Microelectronics | Dispositif de protection contre des surtensions. |
| JP3781452B2 (ja) * | 1995-03-30 | 2006-05-31 | 株式会社東芝 | 誘電体分離半導体装置およびその製造方法 |
| FR2751789B1 (fr) * | 1996-07-26 | 1998-10-23 | Sgs Thomson Microelectronics | Composant monolithique associant un composant haute tension et des composants logiques |
-
1997
- 1997-08-16 DE DE19735542A patent/DE19735542A1/de not_active Ceased
-
1998
- 1998-02-28 JP JP2000510168A patent/JP2001516147A/ja not_active Abandoned
- 1998-02-28 WO PCT/DE1998/000597 patent/WO1999009597A1/de not_active Application Discontinuation
- 1998-02-28 EP EP98914831A patent/EP1008182A1/de not_active Withdrawn
- 1998-02-28 US US09/485,915 patent/US6617661B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP1008182A1 (de) | 2000-06-14 |
| WO1999009597A1 (de) | 1999-02-25 |
| US20020109193A1 (en) | 2002-08-15 |
| US6617661B2 (en) | 2003-09-09 |
| DE19735542A1 (de) | 1999-02-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2968222B2 (ja) | 半導体装置及びシリコンウエハの調製方法 | |
| US4779126A (en) | Optically triggered lateral thyristor with auxiliary region | |
| US4145703A (en) | High power MOS device and fabrication method therefor | |
| US4139935A (en) | Over voltage protective device and circuits for insulated gate transistors | |
| EP0865085A1 (en) | Insulated gate bipolar transistor with high dynamic ruggedness | |
| US3593068A (en) | Bus bar transistor and method of making same | |
| US3964092A (en) | Semiconductor devices with conductive layer structure | |
| US4231059A (en) | Technique for controlling emitter ballast resistance | |
| JP2001516147A (ja) | 高電圧構成素子およびその製造方法 | |
| JPH0216017B2 (ja) | ||
| JP2000164894A (ja) | 半導体構成素子並びに該半導体構成素子の製造方法 | |
| US4053922A (en) | Light triggered thyristor having controlled turn on delay | |
| JP2622521B2 (ja) | ゲート遮断サイリスタ及びその製造方法 | |
| US5998855A (en) | Bipolar power transistor with buried base and interdigitated geometry | |
| US6441446B1 (en) | Device with integrated bipolar and MOSFET transistors in an emitter switching configuration | |
| KR100244620B1 (ko) | 고전압 소자 | |
| US3736478A (en) | Radio frequency transistor employing high and low-conductivity base grids | |
| US6555849B1 (en) | Deactivatable thyristor | |
| JPH07201879A (ja) | トランジスタの降伏電圧制御用半導体回路装置 | |
| JP2729062B2 (ja) | 集積回路装置 | |
| JPS584468B2 (ja) | サイリスタ | |
| US6285056B1 (en) | Conductivity enhanced MOS-gated semiconductor devices | |
| KR100300674B1 (ko) | 리서프확산을가진반도체소자의경사농도에피텍셜기판 | |
| US6831328B2 (en) | Anode voltage sensor of a vertical power component and use for protecting against short circuits | |
| KR830002145Y1 (ko) | 게이트 제어 반도체 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050228 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20060414 |