JP2001512292A - チップ上の導電性エポキシ・フリップチップ - Google Patents

チップ上の導電性エポキシ・フリップチップ

Info

Publication number
JP2001512292A
JP2001512292A JP2000505650A JP2000505650A JP2001512292A JP 2001512292 A JP2001512292 A JP 2001512292A JP 2000505650 A JP2000505650 A JP 2000505650A JP 2000505650 A JP2000505650 A JP 2000505650A JP 2001512292 A JP2001512292 A JP 2001512292A
Authority
JP
Japan
Prior art keywords
flip chip
chip
flip
chips
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000505650A
Other languages
English (en)
Inventor
ヴィンダシアス，アルフォンス
ロビンソン，マーク・イー
シャーレンバーグ，ウィリアム・アール
Original Assignee
キュービック・メモリー・インコーポレーテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by キュービック・メモリー・インコーポレーテッド filed Critical キュービック・メモリー・インコーポレーテッド
Publication of JP2001512292A publication Critical patent/JP2001512292A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06551—Conductive connections on the side of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06575—Auxiliary carrier between devices, the carrier having no electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/162—Disposition
    • H01L2924/1627—Disposition stacked type assemblies, e.g. stacked multi-cavities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 第１のフリップチップ１５０と、前記第１のフリップチップの上方に直接接続された第２のフリップチップ１５２と、前記第２のフリップチップと前記第１のフリップチップとの間に配置されるとともに前記第１のフリップチップと前記第２のフリップチップとの間の電気接続を形成する導電性エポキシ手段１６０と、を有するチップ組立体のフリップチップ。他の実施の形態において、本発明は、複数のチップが他の上方のチップに垂直方向に相互連結され、電気的に相互連結されたチップの積み重ね体を形成する、複数の半導体チップと、前記チップの積み重ね体の上部のチップ１５２に直接接続されたフリップチップ１５０と、前記フリップチップ１５０と上方のチップ１５２との間に配置されるとともに前記フリップチップ１５０と上方チップ１５２との間に電気接続を形成する導電性エポキシ手段１６０と、を有するフリップチップ組立体を提供する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリモジュール及び他の複数のチップの電子組立体の製造に関し
、さらに詳細には、複数のダイまたはチップを相互に接続するためのフリップチ
ップ装置に関する。
【０００２】
【従来の技術】
パーソナルコンピュータの用途において、半導体メモリを追加することに関す
る要求がある。１つの例は、システムのメーカーが設置するメモリの量を最小限
にしてパーソナルコンピュータを搬送することである。それらの要求が必要にな
ったとき所有者がさらにメモリを追加する方法を提供している。これは、メーカ
ーが揮発性の半導体メモリの価格が悪い側にふれることを防止し、販売する装置
の価格を引き下げる。
【０００３】 この価格は、コンピュータのハードウエアの変更の技術分野において熟練して
いることが必ずしも必要とはされないユーザまたは他の個人によって最初の販売
の後において、設置される低コストの信頼性のあるモジュールについて巨大な市
場をつくる。
【０００４】 このマーケットの物理的な要求は、８８ピンパーソナルコンピュータメモリカ
ード国際協会（ＰＣＭＣＩＡ）のようなメモリ・モジュールと、（ＳＩＭＭとし
て知られている）種々のシングル・インライン型メモリモジュールのようなメモ
リモジュールと合致する。これらの装置は、プリント回路基板（ＰＣＢ）と、こ
のＰＣＢをコンピュータ・システムに容易に設置することができるように、ＰＣ
Ｂに接続された多数のディスクリート回路メモリチップとを有する。
【０００５】 現在の技術に関する１つの問題はコストである。なぜならば、ユーザは、それ
らのメモリの収納ニーズに対する最も低いコストの解決法を探している。通常、
現在の技術は、メモリモジュールの２つの製造方法を提供する。最も一般的な方
法は、第１に個々の半導体チップを個別にプラスチィック製のパッケージに詰め
、各チップを試験し、次に、このパッケージを複数のステップ処理を通じてＰＣ
Ｂに取り付ける。複数のステップ処理は、チップをリードフレームに取り付ける
ことと、ワイヤをフレームに取り付けることと、フレームを射出成形する工程と
、リードワイヤをすずめっきする工程と、成形成分をデフラッシング（ｄｅｆｌ
ａｓｈｉｎｇ）する工程と、リード線を曲げることと、パッケージを試験するこ
と等を含む。このような複数のステップ処理は、わずらわしくまた高価である。
【０００６】 メモリモジュールを製造する他の方法は、通常、「フリップチップ（ｆｌｉｐ
ｃｈｉｐ）」技術と称されるものがあり、これは、半田ボールを用いてチップ
面を基板の下面に半田づけするものである。フリップチップは、通常、複数チッ
プメモリ・モジュールをつくるために使用される。従来のフリップチップの１つ
または複数の欠点は、製造過程で用いられる材料の熱膨張／収縮特性が、チップ
の使用中にフリップチプを損傷することを防止するために緊密に合致しなければ
ならない。他の欠点は、フリップチップに関して標準的な目による検査ができな
いことである。なぜならば、フリップチップはチップ面を下面として基板に取り
付けられ、基板との接続部分をカバーするからである。
【０００７】
【課題を解決するための手段】
したがって、本発明の目的は、改良されたフリップチップ装置を提供すること
である。１つの好ましい実施の形態において、本発明は、第１のフリップチップ
と、前記第１のフリップチップの上方に直接接続された第２のフリップチップと
、前記第２のフリップチップと前記第１のフリップチップの上方との間に配置さ
れるとともに前記第１のフリップチップと前記第２のフリップチップとの間に電
気接続部を形成する導電性エポキシ手段と、を有するフリップチップ組立体を提
供する。
【０００８】 他の好ましい実施の形態において、本発明は、互いに上に垂直方向に相互連結
され、電気的に相互連結されるチップの積み重ね体を形成する複数の半導体チッ
プと、前記チップの積み重ね体の上のチップに直接接続されたフリップチップと
、前記フリップチップと前記上方のチップとの間に配置されるとともに前記フリ
ップチップと前記上方のチップとの間に電気接続部を形成する導電性エポキシ手
段と、を有するフリップチップ組立体を提供する。
【０００９】 さらに他の好ましい実施の形態において、本発明は、上に形成された複数の第
１のフリップチップを供えた半導体ウエハと、各々が前記複数の第１のフリップ
チップの各１つのチップに直接接続された複数の第２のフリップチップと、各第
１のフリップチップと第２のフリップチップ接続部分の間に配置されるとともに
前記各第１フリップチップと第２のフリップチップ接続部分との間に電気接続部
分を形成する伝導体エポキシ手段と、を有するフリップチップ組立体を提供する
。
【００１０】 さらに他の実施の形態において、本発明は、第１のフリップチップと第２のフ
リップチップとを含む複数のチップの組立体を形成する装置を提供する。第１及
び第２のフリップチップの各々は、他のフリップチップの他の領域に連結され、
他のフリップチップとの連結を容易にする内側結合パッドを含む。内側結合パッ
ドは、各チップを第１の絶縁層でカバーし、第１の絶縁層を内側結合パッド上で
開放することによって結合される。内側結合パッドに接触して第１の絶縁層上に
金属層が配置される。金属層上に第２の絶縁層が配置され、第２の絶縁層が開放
し金属層の選択部分を露出し外部接続点を形成する。前記第１及び第２のフリッ
プフロップと第２のフリップフロップの各々の外部接続点の間に配置され、第１
及び第２のフリップチップを電気的に相互連結するフリップチップ組立体を提供
する。
【００１１】
【発明の実施の形態】
以下、本発明の一実施の形態を図面を参照して詳細に説明する。その例は、添
付図面に示されている。本発明を好ましい実施の形態に関連して説明するが、本
発明をこれらの実施の形態に制限することを意図するものではないことを理解す
べきである。それに対して、本発明は、変形例、改造例及び等価物をカバーする
ことを意図しており、これらは添付した請求の範囲によって定義されるように本
発明の精神及び範囲内に含まれる。
【００１２】 クロス基準出願に説明したようにシリコンセグメントの垂直相互連結プロセス
（ＶＩＰ）の全体的な検証をまず説明する。ＶＩＰ処理は、シリコンセグメント
を垂直方向に相互に接続する方法及び装置を提供する。各セグメントは、半導体
ウエハ上に隣接する複数のダイを含む。セグメント上の複数のダイは、外部電気
接続点のエッジ結合パッドを提供するためにセグメントの４つの側面全体に延び
ている１つまたは複数の金属相互連結層を用いてセグメントに相互に接続される
。ダイが相互に接続された後、各セグメントは、セグメントの各々の内側に傾斜
した４つの縁部を提供するためにベベルカットを用いてウエハの後ろ側から切断
される。
【００１３】 セグメントがウエハから切断された後、セグメントは、個々のチップの積み重
ね体及びウエハ全体の積み重ねの双方から識別されるような、積み重ね体を形成
するために互いの上に配置される。積み重ね体の垂直方向に隣接するセグメント
は、積み重ね体の４つの側面に導電性のエポキシを適用することによって電気的
に相互に接続される。積み重ね体のセグメントの各々の内側に傾斜する縁部の壁
は、一旦セグメントが積み重なると、導電性エポキシがセグメントの各々の縁部
曲げパッド及び側方回路にアクセスすることができる凹所を提供する。電気的に
相互連結されるセグメントの積み重ね体は、電気回路の表面の下に取付けられ、
積み重ね体の上方セグメントの結合パッドと回路基板との間に導電性エポキシの
トレースを適用する。
【００１４】 図１を参照すると、垂直方向に相互連結するプロセスがメーカーによって加え
られる標準的なウエハ３０に関してさらに詳細に説明する。ウエハ３０に関する
矩形は、ウエハ３０の個々のダイの場所を示している。ウエハ３０は、インクド
ットでマークされている機能しないすなわち、欠陥のあるダイを含んでメーカか
ら到着する。本発明の好ましい実施の形態において、ウエハ３０は、シリコンか
らつくられる。しかしながら、ウエハ３０は、ガリウム砒素のような他の材料を
用いてつくることもできる。通常、ダイ３２は、例えば、メモリチップのような
個々のチップを供給するためにウエハ３０から切り取られる。しかしながら、本
発明によれば、ダイ３２は、ウエハ３０から個々に切り取られるのではない。そ
の代わり、図２に示すように、ウエハ３０上の複数の隣接するダイ３２がグルー
プ化されてセグメント３２と称される部分を形成する。
【００１５】 図２は、ウエハ３０上の２つのセグメント３６Ａ及び３６Ｂ（以降セグメント
３６と称する）の平面図であり、ここで各矩形は１つのダイ３２を表す。各セグ
メント３６は、垂直方向の境界線３８と水平方向の境界線４０によって定義され
、各セグメント３６は、ウエハ３０上の隣接するダイ３２の１つのグループを含
み、この結果は、特定の寸法及び形状を有するセグメント３６を生じる。好まし
い実施の形態において、図示するように、２つづつ並んだマトリクス状に配置さ
れた４つの隣接するダイ３２を含む。このようなセグメント３６は、ツーバイツ
ーセグメントと称される。
【００１６】 しかしながら、セグメント３６は、例えば、ツーバイワンセグメント、ツーバ
イフォアセグメント、またはフォーバイフォーセグメントのダイ３２のような隣
接するダイ３２のパターンまたは配列を含む。各セグメント３６は、セグメント
３６の４つの側面に縁部結合パッド４２を備えており、これは、外部接続用の電
気接点として使用される。同様に、ダイ３２の各々は、ダイ３２の内部回路と接
続する内側結合パッド４４を含む。個々のセグメント３６は、通常ストリートと
称される垂直方向の境界線３８と水平方向の境界線４０に沿ってウエハ４０を切
断することによってウエハ３０から分離される。ウエハ３０からセグメント３６
を切断する方法を以下に説明する。
【００１７】 ＶＩＰ処理において、セグメント３６の個々のダイ３２は、ダイの相互連結回
路の複数層を用いて相互に接続される。このダイ相互連結回路は、複数の金属ト
レースを有し、このトレースは、セグメント３２の表面でｘ及びｙ方向の双方を
向いている。金属トレースは、ｘ相互連結部４６と、ｙ接続部分４８と称され、
セグメント３６の縁部結合パッド４２からの電力及び信号を個々のダイ３２の選
択された内部結合パッド４４に送るように機能する。
【００１８】 ウエハ相互連結過程によって提供される金属相互連結部４６及び４８の２つの
層は、各セグメント３６にダイ３２を相互に接続するためにウエハ３０を横切る
経路ラインに可撓性を付加する。ダイ３２をセグメント３６に相互に接続し、セ
グメント３６を積み重ねることは、ウエハ３０から個々のチップを切断し、チッ
プを積み重ね、チップを回路基板に相互連結する従来の方法よりコストが低く、
さらに信頼性がある。
【００１９】 ウエハ３０の相互連結処理を終了した後、ウエハ３０上でセグメント処理が実
行される。再び図２を参照すると、セグメント３６の間で垂直方向及び水平方向
のストリート２８及び４０に沿ってウエハ３０を切断することによってウエハ３
０を個々のセグメント３６に分割する。セグメント３６がウエハ３０から切断さ
れた後、セグメントは積み重ねられた構造に配置される。その構造の大きさ全体
を低減するために、セグメント３６は、セグメントの後ろ側から材料を削り取る
ことによって薄くされる。材料を薄くする際に補助となるように、ウエハ３０の
全体は、セグメント３６をウエハ３０から切断する前に薄くされる。薄い手順は
、２５ミルの高さからほぼ８ないし１０ミルまでウエハ３０とセグメント３６の
高さを低減する。
【００２０】 従来、ウエハ１０は、回路を容易に見ることができ、ソーイング処理中に損傷
を与えないように回路が置かれる前側から切断される。しかしながら、本発明に
おいて、ウエハ３０は、ベベルカットを用いてストリート３８及び４０に沿って
ウエハ３０の後ろ側で切断される。図３Ａは、ベベルカットを用いてウエハから
切断された後、セグメントの後ろ側１００を示す。図示するように、ベベルカッ
トは、セグメント３６の４つの側全体に内側に傾斜する縁部壁１０２を備えたセ
グメント３６を提供する。
【００２１】 後ろ側１００からウエハ３０を切断するために、ノコギリを案内するためにウ
エハ３０の後ろ側にセグメントの境界を形成するストリート３８及び４０のパタ
ーンが設けられる。配線装置がウエハ３０の後ろ側１００に接触している間ウエ
ハ３の前側がカメラに面するように装置内に取り付けられる。ウエハ３０の前側
の影像は、モニタに表示され、オペレータは、ウエハ３０の後ろ側１００にパタ
ーンを描くようにセグメントの境界のパターンに沿って配線装置の下にウエハ３
０を移動させる。
【００２２】 その代わりに、また従来のフォトリソグラフィック処理を用いてセグメント境
界のパターンが後ろ側に設けられる。この処理の間、ウエハ３０の後ろ側１００
は、フォトレジストでコートされ、ウエハ３０の前側は、セグメントの境界のパ
ターンがノコギリを案内するためにウエハ３０の後ろ側１００の表面に整列され
、現像されるように回路がウエハ３０の後ろ側１００で見えるように赤外線で照
射される。
【００２３】 セグメント境界のパターンがウエハ３０の後ろ側１００に設けられた後、ウエ
ハ３０がノコギリを入れられた後、ソーイング中、セグメント３６を一緒に保持
するためにテープの層がウエハ３０の前に張り付けられる。ウエハ３０の前側が
テープを張られた後、ウエハ３０の後ろ側１００のセグメント境界に沿ってベベ
ルカットが実行される。本発明の好ましい実施の形態において、ベベルカットは
４５°の角度を備えたセグメント縁部壁１０２をつくる。セグメント３６を切断
した後、ウエハ３０の前側からテープが注意深く取り外され、セグメント３６は
、ソーイング処理及びテープから残留物を取り除くためにきれいにされる。
【００２４】 図３Ｂは、セグメントをウエハ３０から切断された後、セグメントが積み重ね
体に永久に組み立てられる前に、垂直方向に整列して配置された３つのセグメン
ト３６を示す。図示するように、各セグメント３６の前側１０４は、金属の相互
連結部４８及び４６及び縁部結合パッド４２を含む。セグメント３６が積み重ね
体に積み重ねられると、セグメント３６の縁部結合パッド３６は、積み重ね体の
垂直方向に隣接するセグメント３６の縁部結合パッド４２と電気的に接触する。
傾斜縁部壁１０２の目的は、１つのセグメント３６の縁部結合パッド４２と積み
重ね体のすぐ下のセグメント３６の縁部結合パッド４２との間の垂直方向の電気
接続部分のために適当な空隙を提供することである。
【００２５】 クリーニングの後、セグメント３６の後ろ側１００と傾斜縁部１０２は、窒化
物でスパッタリング処理によって絶縁される。窒化物によるスパッタリング処理
は、金属フィルムのスパッタリング処理と同様であり、金属の代わりに、窒化シ
リコンがセグメント３６の後ろ側１００にスパッタリング処理される。セグメン
ト３６のダイ３２のシリコン基板ベースにノイズ及び干渉信号が吸収されないよ
うに、窒化シリコン絶縁が必要である。
【００２６】 セグメント３６がウエハ３０と絶縁されたとき、セグメント３６の回路は、そ
の機能が試験される。ウエハ３０のダイ３２の一部が機能しないので、欠陥のあ
るダイは、ウエハ３０から切られず、従来技術の方法で排出される。欠陥のある
ダイは、機能ダイ３２から分離される。欠陥のあるダイは、セグメント３６の縁
部結合パッド４２と欠陥のあるダイの回路との間で接続される金属相互連結部４
６の上層を蒸発させるためにレーザを用いて分離される。また、欠陥のあるダイ
は、金属相互連結部４６の上層をを機械的に切削し、電気的に融合することによ
って分離してもよい。セグメント３６の縁部結合パッド４２と欠陥のあるダイの
回路との間で金属接続部分４６の上層が解放されると、欠陥のあるダイは、もは
やセグメント３６に電気的には接続されない。
【００２７】 欠陥のあるダイを分離する他に、各セグメント３６は、完成した積み重ね体と
干渉するデコード回路が各セグメント３６にアクセスするように独特につくられ
る。各セグメント３６は、複数のセグメント信号をレーザを用いて各セグメント
上で燃やすレベルプログラムと称される処理の間独特につくられる。
【００２８】 セグメント３６の各々が互いに独特につくられた後、セグメント３６がプログ
ラムされる。この開示の目的のために、プログラミングは、冗長な機能ダイ３２
が分離した欠陥のあるダイと置換するように回路を接続する処理を言う。これは
、最初に分離ダイを意図する適当な制御信号を交換ダイ３２に提供することによ
って行われる。プログラミングは必要である。なぜならば、セグメント３６が積
み重ねられ、作動すると、コンピュータ等は積み重ねられた分離したダイにアク
セスする。したがって、欠陥のあるダイを有するセグメント３６は、積み重ねら
れた欠陥のあるダイに接近しようとするとき、代わりに機能ダイ３２が接近する
ようにプログラムされる。セグメント３６の実際のプログラムは、以下に説明す
るように積み重ね体の製造中に起こる。
【００２９】 図４を参照すると、セグメント３６が積み重ねられ、エポキシと一緒にされる
積み重ね手順の間に積み重ね体１１２が組み立てられるセグメント糊付け固定具
１１０が示される。好ましい実施の形態において、積み重ね手順の間、６つの隣
接したセグメント３６を用いて積み重ね体１１２が組み立てられる。隣接するセ
グメント３６の各対の間にエポキシ１１４のフィルムを提供し、整列固定部材１
１６で前方側１０４を上にしてセグメント３６を配置することによって積み重ね
体１１２が組み立てられる。
【００３０】 整列固定部材１１６は、積み重ね体１１２を固定部材の固定壁に対して水平面
に積み重ね体１１２を圧縮し、３つの閉鎖セルのウレタンゴムスタンプ１１８，
１１９，１２０を用いて固定具のベースに対して垂直方向の平面に積み重ね体１
２を圧縮する。積み重ね体１１２は、積み重ね体１１２を固化するために固定部
材に残りながら、１２０°で硬化される。硬化サイクルは、１５分の安定化期間
、６０分の硬化時間、及び１０分の冷却時間を含む。本発明は、個々のダイ３２
を積み重ねる前の方法に対して改良を示す。なぜならば、本発明の積み重ね体１
１２を有するセグメント３６は、厚さを変化させ、いかなる順序でも積み重ねる
ことができる。
【００３１】 積み重ね体１１２が硬化した後、セグメント３６の各々の縁部結合パッド４２
（図３Ｂ参照）は、電気的に機能する積み重ね体１１２を提供するために積み重
ね体１１２に垂直方向に電気的に接続される。積み重ね体を垂直方向に接続する
従来の方法は、この部材と金属パッドを接続する工程と、部材に複数のバイアス
をかけ、バイアスに導電材料を挿入し、バイアスに導電性材料で満たし、積み重
ね体の部材の間に電気通路を形成する。
【００３２】 図５Ａ及び図５Ｂを参照すると、本発明によって積み重ね体１１２のセグメン
ト３６の間で垂直方向の電気通路を提供する方法が示される。図５Ａは、積み重
ね体が横に配置され、セグメント３６の後ろ側１００から積み重ね体１１２を示
す。図５Ｂは、積み重ね体が垂直方向に配置されるセグメント３６の前側から見
た積み重ね体１１２の図面を示す。積み重ね体１１２のセグメント３６の間に垂
直方向の電気経路を提供するために、銀で充填された導電性エポキシのトレース
１３０がセグメント３６の傾斜縁部壁１０２に沿って分配機構１３２によって分
配される。分配機構１３２は、ｘ方向及びｙ方向に移動可能であり、セグメント
３６の外部結合パッド４２と整列するように積み重ね体１１２をエポキシトレー
スに配置する。
【００３３】 エポキシトレース１３０は、あらかじめプログラムされた場所に積み重ね体１１
２の４つの縁部全体に適用され、エポキシトレース１３０は、結合パッド４２の
露出金属を垂直方向に接続するために流れる。セグメント３６の傾斜縁部壁１０
２は、エポキシトレース１３０によって外部結合パッド４２へのアクセスを容易
にする。本発明の傾斜縁部壁１０２とエポキシトレース１３０は、積み重ね体に
垂直方向の電気接続を提供するために金属層を用いる従来技術の方法に対して改
良を行う。
【００３４】 図５Ａ及び図５Ｂに示すように、エポキシトレース１３０は、あらかじめプロ
グラムすることによって積み重ね体１１２の異なる層に選択的に分配される。種
々のエポキシトレース１３０は、特定の分離された欠陥のあるダイの周りでの特
定の装置の回路通路、ルート回路を画定する。セグメント３６が積み重ね体１１
２を組み立てるために互いに積み重ねられるとき、セグメント３６のダイ３２の
各場所は、積み重ね体１１２の垂直方向のコラムを画定する。例えば、もし、積
み重ね体１１２の各セグメント３６が６つのダイ３２を含む場合には、スタック
１１２はダイ３２の６つの垂直方向の柱を含む。メモリ回路のような機能回路を
有するように、多数の機能ダイ３２が各セグメント３６の垂直方向の柱に必要と
される。好ましい実施の形態において、６つのセグメントを含む積み重ね体１１
２の回路は、積み重ね体の各コラムに４つの機能ダイ３２を提供するためにプロ
グラミング中に経路が形成される。更にＶＩＰ処理の詳細は、上述したＶＩＰ特
許に説明されており、その詳細は、参照によってここに組み込まれる。
【００３５】 ＤＣＰ処理の検証 「ダイレクト接続プロセス」（ＤＣＰ）を詳細に説明する「導電性エポキシフ
リップフロップ」と題された特許出願の全体の検証が行われる。 図６Ａ及び図６Ｂを参照すると、ＤＣＰ処理の半導体チップ１０が示されてい
る。図６Ａは、ＰＣＢ１２上に広げられ、ＰＣＢに取り付けられる前に、チップ
１０を破断した斜視図である。図６Ｂは、チップ１０の断面図であり、この図面
は、導電性エポキシ１４を用いてＰＣＢ１２に表面を下にして取り付けられた図
面である。チップ１０は、従来の方法で電力を供給し、データをチップ１０にや
りとりする内側結合パッド１６を含む。内側結合パッド１６は、低コストＰＣＢ
技術によって信頼性のある接触が行われるように十分に小さい寸法のチップ１０
に配置するので、内側結合パッド１６は、外部接続点に接続され、これは適当な
寸法及び空間でチップ１０に配置される。内側のボンドパッド１６は、金属層２
２を用いてチップ１０の他の領域に再び結合され、これは、外部接続点１８を形
成する。導電性エポキシ１４は、チップ１０をＰＣＢ１２に取付け電気的に接続
するためにチップ１０の外部接続点１８とＰＣＢ１２の端子２０との間に取り付
けられる。
【００３６】 図１を参照すると、本発明の接続点１８へ内側パッド１６を接続する過程は、
はじめに、メーカによって供給される標準ウエハによって説明される。例えば、
メモリチップ１０のような半導体素子は、ウエハ形態においては、「ダイ」と称
されるが、それらが一旦ウエハ３０から切り離されるとチップ１０と称される。
ウエハ３０の正方形は、ウエハ３０の個々のダイ３２の場所を示すものである。
ウエハ３０は、機能しないまたは欠陥のあるダイを含んでメーカから到着し、そ
れらはインクドット３４によってマークされる。通常、ウエハ３０は、シリコン
でつくられるが、１つの例としてガリウム砒素のような他の材料をも使用できる
。
【００３７】 図６Ａ， 図６Ｂを参照すると、チップ１０の内側結合パッド１６は、通常、
アルミニウムでカバーされる。外部接続点１８への内側結合パッドを結合する方
法の第１のステップは、この処理において望ましくない金／アルミニウム成分層
の形成を防止するために内側結合パッド１６からアルミニウムを除去することで
ある。このアルミニウムは、標準的なリソグラフ技術を用いて内側結合パッド１
６から除去できる。このウエハ３０は、フォトレジストは、内側結合パッド１６
から離れて形成され、アルミニウムは、従来の半導体処理技術を用いてエッチン
グされる。
【００３８】 この処理の次のステップは、材料上で液体スピン・オン材料を有する絶縁層で
ウエハ３０の全体をカバーすることである。好ましい実施の形態において、ウエ
ハ３０は、ポリイミド層２６でカバーされるが、スピン・オンガラスＳｉ Ｏ２
，Ｓｉ３Ｎ４， 等のようなたの材料も使用することができる。開口３６をつく
るために使用することができる多数の方法があるが、好ましい実施の形態におい
て、開口３６は、従来の半導体処理技術を用いてつくられる。
【００３９】 次に、金属層２２は、ウエハの表面に適用されるが、内側結合パッド１６から
外部接点１８に信号を戻すことができるようにパターン化される。金属相互連結
層の取付け、及びパターン化に関する多数の公知の方法が存在する。本発明の好
ましい実施の形態において、フォトレジスト（図示せず）がウエハに張り付けら
れ、金属層２２の意図した通路を形成する領域でレジストを除去するようにレジ
ストにパターンが形成される。フォトレジストが形成された後、金属層２２がチ
ップ１０に形成される。好ましい実施の形態において、金属層２２は、クロミウ
ムの２０００オングストロームの層と、チタン・タングステンの５００オングス
トローム層と、１２００オングストロームの金の層とを有する。
【００４０】 金属層２２をチップ１０に張り付けると、ウエハ３０上に残るフォトレジスト
を溶解することによって金属層２２に所望の通路が形成され、これは、望ましく
ない金属化を生じ、溶解されたフォトレジストから浮き上がる。これは「リフト
オフ」処理として知られる。 金属層２２がチップ１０にパターン化した後、ウエハ３０は、絶縁のために第
２のポリイミド層２８でカバーされる。第２の組の穴３８が第２のポリイミド層
２８で開口され、金属層２２によって形成された外部接触点１８を露出する。
【００４１】 図７を参照すると、外部接触点１８をチップ１０に配置することが、本発明の
第１の好ましい実施の形態によって示される。第１の好ましい実施の形態におい
て、外部接続点１８全体は、チップ１０の縁部２４から内側にチップ１０に配置
されている。チップ１０に含まれる内側パッド１６は、内側結合パッド１６は、
次の標準的な信号、アドレス（Ａ０−Ａ９），データ（Ｄ１−Ｄ４），行アドレ
スストローブ（ＲＡＳ），列アドレスストローブ（ＣＡＳ）， ライト・イネー
ブルＷＥ，リード・イネーブル（ＯＥ），電力（ＶＣＣ）、接地及び接地（ＶＳ
Ｓ）用の接続点として作用する。
【００４２】 図７に示されるように、金属層２２は、チップ１０の対応する外部接続点１８
に各内側結合パッド１６を接続するように作用する。外部接続点１８は、信頼性
のある低コストの接点が導電性エポキシ１４によって外部接続点１８とともにつ
くられるように、適当な寸法及び空間によって配置される（図６Ａ及び図６Ｂ）
によって外部接続点によってつくられる。
【００４３】 図６Ａ，図６Ｂ及び図１を参照すると、第１のポリイミド層２６、金属層２２
及び第２のポリイミド層２６は、ウエハ３０に張り付ける。ダイ３２は、ウエハ
３０から個々に切断される。早期の試験中に欠陥があると識別されたダイ３２は
、廃棄される。ダイ３２は、従来の半導体ウエハソーイング及びダイピッキング
装置を用いてウエハ３０から切り出される。ダイ３２が切り出された後、それら
は、メモリモジュールをつくるためにＰＣＢ１２に取り付けられる。
【００４４】 図８は、本発明の第１の好ましい実施の形態によるメモリモジュールをつく
るために使用されるＰＣＢ１２の側面図である。ＰＣＢ１２は、８つのチップ１
０を受ける位置Ｐ１ないしＰ８を含む（図６Ａ）。各チップ位置Ｐ１−Ｐ８は、
チップ１０の外部接続点１８の場所に対応する複数の端子２０を有する。チップ
１０の外部接続点１８をＰＣＢ１２の端子２０に接続するために、制御された量
の導電性エポキシ１４が市販されている自動化されたエポキシ分配装置４０を用
いて各端子２０に配分されている。
【００４５】 図６Ａ及び図６Ｂを参照すると、外部接続点１８に信頼性のある接続を行う前
に、外部接続点１８は、こわれやすいチップ１０の半導体面を損傷しないように
粗くはない。これは、チップ１０を研磨材料でカバーし、外部接触点１８の領域
で技術者の小さいペイントブラシをチップ１０に交互に接触したり接触しないよ
うにしたりすることによって達成される。
【００４６】 図６Ａ，図６Ｂ及び図８を参照すると、外部接続点１８を機械的に研磨した後
、チップ１０は、チップ１０をＰＣＢ１２の８つのチップ位置と整列させる固定
具（図示せず）に配置される。チップ１０が導電性エポキシ１４と接触すること
を保証するようにばね圧が固定具に加えられる。固定した後、組立体全体は、導
電性エポキシ１４を硬化するために１時間にわたって１２０°Ｃまで加熱される
。
【００４７】 図９を参照すると、ＰＣＢ１２に取り付けたチップ１０の断面図が示されてい
る。外部接続点１８と端子２０との間にある、導電性エポキシ１４に公知の寸法
の少数のガラス球４２を混合することによってチップ１０とＰＣＢ１２との間に
最小限の結合ラインの厚さが維持される。このガラス球４２は、チップ１０とＰ
ＣＢ１２との間に所定の距離（Ｄ）を維持するために必要である。さもなければ
、チップ１０は、ＰＣＢと接触し、チップ１０のシリコンとＰＣＢ１２の間の異
なる熱膨張率は、使用中にチップ１０に損傷を与えるおそれがある。
【００４８】 本発明の導電性エポキシの塗布は、チップ１０をＰＣＢ１２に取付け、チップ
１０をＰＣＢ１２に電気的に接続するステップを達成する。他の方法として、導
電性エポキシ１４は、接着剤と導電体の双方の機能を果たす。
【００４９】 処理中の次のステップは、チップ１０が導電性樹脂１４によってＰＣＢ１２に
取り付けられた後、上昇した大気環境で延長された時間にわたって電力及び入力
信号を加えることによってＰＣＢ１２をバーン・イン（すなわち、試験）するこ
とである。バーン・イン動作に続いて、ＰＣＢ１２は、その機能及びパラメータ
の特性を試験する電気試験を受けることである。１つまたは複数のチップ１０が
電気的に欠陥がある場合には、それらは、ＰＣＢ１２から機械的に除去される。
欠陥のあるチップ１０の下の端子２０は、クリーン・オフされ、新しい導電性エ
ポキシ１４が端子２０に配置され、新しいチップ１０が端子２０に配置される。
【００５０】 ＰＣＢ１２が試験された後、ＰＣＢ１２のチップ１０は、機械的化学的損傷か
らチップ１０を保護するコンフォーマル・コーティングでカバーされる。好まし
い実施の形態において、非導電性エポキシ（図示せず）は、シリコンの露出面積
がないように表面全体及び各チップ１０の周りに配分される。非導電性エポキシ
は、３時間にわたって６０℃で硬化される。最後のステップは、ＰＣＢ１２で小
さい電気試験を行い、ＰＣＢを搬送するために詰めることである。
【００５１】 図１０を参照すると、導電性エポキシ１４を用いてチップ１０をＰＣＢ１２に
取り付ける第２の好ましい実施の形態が示されている。チップ１０を表面を下に
して配置する代わりに、チップ１０は、ＰＣＢ１２に表面を上にして配置する。
第１の実施の形態において説明したように、まず、チップ１０は絶縁のためにポ
リイミド層２６によってカバーされる。ポリイミド層２６は、金属層２２を指示
し、この層はチップ１０の内側結合パッド１６を外側接続パッド１８に接続する
。第２のポリイミド層２８は、金属層２２をカバーし絶縁する。第２の組の開口
３８は、外部接続点１８上を第２のポリイミド層２８でつくられる。導電性エポ
キシ１４は、チップ１０の傾斜壁４４の下で、ＰＣＢ１２の端子２０の上の外部
接続点１８に配置されており、これらは外部接点１８の下に配置されている。
【００５２】 ＰＣＢ１２上に表面を上にして配置される他に、第２の好ましい実施の形態の
チップ１０は、チップ１０の外部接触点１８の位置に関して第１の実施の形態の
チップ１０とは異なる。
【００５３】 図１１を参照すると、チップ１０上の外部接続点１８の配置は、ＤＣＰ処理に
よって示される。この処理において、外部接続点１８は、チップ１０の縁部２４
に沿って配置される。第１の処理におけるように、金属２２の層は、各内側結合
パッド１６をチップ１０の対応する外部接続点１８に接続するように機能する。
チップ１０は、図３に示すチップ１０と同じ標準の結合パッド１６を含む、アド
レス（Ａ０−Ａ９），データ（Ｄ１−Ｄ４）、行アドレスストローブ（ＲＡＳ）
、列アドレスストローブ（ＣＡＳ）、ライトイネーブル（ＷＥ）、リードイネー
ブル（ＯＥ）、電力（ＶＣＣ）、接地及び接地（ＶＳＳ）。
【００５４】 外部接続点１８が２つのチップ１０の縁部に沿って図１１に示されているが、
外部接続点１８は、チップ１０を形成する縁部の数に配置される。外部接続点１
８は、内側結合パッド１６によって占められるチップ１０の同じ縁部を占める。
これは、内側結合パッド１６上に直接外部接続点１８に金属層２２を形成するこ
とによって達成される。
【００５５】 図１ないし図１０を参照すると、チップ１０の傾斜縁部壁４４は、傾斜切断面
を有するのこぎり歯（図示せず）を用いてウエハ３０からダイを切り出すことに
よってつくられる。前方からダイを切断する代わりに、ウエハ３０は後方から切
られる。この結果は、チップ１０の外縁でスタートし、チップ１０の４つの縁部
２４に沿ってチップ１０の中心に向かって後方に傾斜する傾斜縁部壁４４である
。
【００５６】 チップ１０がウエハ３０から切り出された後、傾斜縁部４４を含むチップ１０
の後ろ側全体をカバーするように窒化シリコンのような絶縁層がチップ１０の後
ろ側にスパッタリング処理される。このステップの目的は、チップ１０とＰＣＢ
１２との間に加えられる導電性エポキシ１４から半導体チップを電気的に絶縁す
ることである。絶縁層がない場合には、エポキシ層１４は、ＰＣＢ１２上の端子
２０とチップ１０のシリコンの双方に接触し、これはチップ１０を短絡する。
【００５７】 チップ１０の傾斜壁４４の１つの目的は、チップ１０の側面に沿って窒化シリ
コンのスパッタリングを容易にすることである。また、窒化シリコンは、傾斜縁
部壁４４がない場合でもチップ１０の側面に適用される。チップ１０の後ろ側が
絶縁された後、チップ１０はＰＣＢ１２に取り付けられる。
【００５８】 図１２は、本発明の第２の好ましい実施の形態によってメモリモジュールをつ
くるために用いられるＰＣＢ１２の側面図である。ＰＣＢ１２は、８つのチップ
１０を受けるＰ１ないしＰ８を含む。図示するように、Ｐ１ないしＰ８の端子２
０は、チップ１０がＰＣＢ１２に配置されるとき、チップ１０の外部接続点１８
の場所に対応して配置される。
【００５９】 チップ１０をＰＣＢ１２に取り付けるために、従来の表面量の接着剤４６っが
チップ１０を取る付けるべき場所の端子２０の間に分配される。このチップ１０
は、ＰＣＢ１２の位置Ｐ１−Ｐ８とチップ１０を整合する固定具（図示せず）に
配置され、チップ１０は、良好な接着結合を保証するために十分な力で接着剤に
配置される。
【００６０】 図１３を参照すると、ＰＣＢ１２に取り付けられるチップ１０の側面図が示さ
れている。ＰＣＢ処理の１つの側面によれば、チップ１０とＰＣＢ１２との間の
結合ラインの厚さは、適当な直径のガラス球４２を表面量接着剤４６に加えるこ
とによって制御される。図示するように、ガラス球４２は、チップ１０とＰＣＢ
１２との間の距離（Ｄ）を維持する。チップ１０が表面量の接着剤４６に接触し
て配置された後、表面量の接着剤４６は、６０℃で１０分間硬化される。
【００６１】 表面量接着剤４６が硬化した後、外部接着点１８の各々とＰＣＢ１２の端子２
０との間に導電性エポキシ１４が分配される。これは、従来のＸ／Ｙ液体分配機
構４０で達成される。導電性エポキシ１４は、６０分の間１２０℃で硬化される
。 まず、ＤＣＰ処理において、最後のステップは、ＰＣＢ１２のチップ１０全体
をコートして、ＰＣＢ１２を試験し、搬送のためにＰＣＢ１２を詰めることであ
る。この第２のＤＣＰ処理は、外部接触点１８と目で見ることができる端子２０
との間で各接続を可能にする利点を有する。
【００６２】 チップの実施の形態のフリップチップ ＶＩＰ及びＤＣＰ処理の全体を検証した。さらに、本発明によるチップ処理の
フリップチップの好ましい実施の形態の詳細な説明が提供される。 好ましい実施の形態において、本発明は、第１のフリップチップと、前記第１
のフリップチップの上方に直接接続された第２のフリップチップと、前記第２の
フリップチップと前記第１のフリップチップの上方との間に配置されるとともに
前記第１のフリップチップと前記第２のフリップチップとの間に電気接続部を形
成する導電性エポキシ手段と、を有するフリップチップ組立体が提供される。
【００６３】 他の好ましい実施の形態において、本発明は、互いに上に垂直方向に相互連結
され、電気的に相互連結されるチップの積み重ね体を形成する複数の半導体チッ
プと、前記チップの積み重ね体の上のチップに直接接続されたフリップチップと
、前記フリップチップと前記上方のチップとの間に配置されるとともに前記フリ
ップチップと前記上方のチップとの間に電気接続部を形成する導電性エポキシ手
段と、を有するフリップチップ組立体を提供する。
【００６４】 他の好ましい実施の形態において、上に形成された複数の第１のフリップチッ
プを供えた半導体ウエハと、各々が前記複数の第１のフリップチップの各１つの
チップに直接接続された複数の第２のフリップチップと、各第１のフリップチッ
プと第２のフリップチップ接続部分の間に配置されるとともに前記各第１フリッ
プチップと第２のフリップチップ接続部分との間に電気接続部分を形成する伝導
体エポキシ手段と、を有するフリップチップ組立体を提供する。
【００６５】 本発明の他の実施の形態において、リードフレームに取り付けられた第１のフ
リップチップであって、前記第１のフリップチップワイヤの上方部分が前記リー
ドフレームに結合される第１のフリップチップと、上方部分が前記第１のフリッ
プチップの上方部分に直接接続された第２のフリップチップと、各第２のフリッ
プチップの上方部分と第１のフリップチップの前記上方部分との間に配置される
とともに前記各第１フリップチップと第２のフリップチップ接続部分との間に電
気接続部を形成する伝導体エポキシ手段と、第２のフリップチップの底部部分の
上方に配置された下方部分を有する第３のチップとを有し、前記第３のチップは
、前記第２のチップと電気的に分離され、前記第３のチップがリードフレームに
ワイや接続されるフリップチップ組立体が提供される。
【００６６】 以下にさらに詳細に示すように、本発明は、（１）フリップチップの形態で１
つのダイを他のダイに結合する特徴と、（２）２つのフリップチップダイ構成及
び２組のワイヤボンドと３つのダイの組み合わせのワイヤボンドの上方に第３の
ダイを加える特徴と、（３）複数のダイ（例えば、Ｎ個のダイ）を積み重ねるこ
とができるように前述した垂直方向の統合処理（ＶＩＰ）とフリップチップ処理
（ＤＣＰ）を組み合わせることによって改良されたフリップ・チップをさらに改
良する特徴と、を含むいくつかの非常に望ましい特徴を提供する。
【００６７】 １つの好ましい実施の形態において、８つのダイのＶＩＰ積み重ね体があり、
９つの垂直方向の積み重ね体を提供するように本発明のチップ処理上のフリップ
チップによって１つのダイを追加して積み重ねることができる。他の実施の形態
において、８つのＶＩＰ積み重ね体をＶＩＰ処理を介して相互に連結することが
でき、説明したチップ処理のフリップチップを介してＶＩＰダイに追加のダイを
接続することができる。本発明によるチップ処理のフリップチップは、同じボー
ド面積に大きなダイ密度と、必要ならばワイヤ結合の数の低減を提供し、信頼性
を向上する。
【００６８】 図１４は、本発明によるチップ処理と組立体のフリップチップの第１の実施の
形態を示す。図１４において、本発明は、フリップチップに形態で１つのダイ１
５０を他のダイ１５２に結合する能力を提供する。図１４のチップのフリップチ
ップは、ダイ１５２と電気的に相互結合するためにフリップオーバーしたダイ１
５０を含む。図１４のダイ１５２は、ワイヤ結合１５６を介してリードフレーム
１５４に電気的に接続されている。ダイ１５０，１５２は、ガラス球１６２の周
りで導電性エポキシ１６０を介して互いに電気的に接続されている。ＤＣＰ処理
に関しては、ガラス球１６２は、ダイ１５０，１５２の間に所定の距離またはス
タンドオフを維持する。ダイ１５０，１５２の間の所定の距離を維持する他の適
当な手段は、可能である。
【００６９】 図１５は、チップ上のフリップチップの本発明の他の実施の形態を示す。図１
５において、チップ１５０は、チップ１５２に結合され、リードフレーム１５４
に取り付けられ、導電性エポキシ１６０を介して電警笛に相互に連結されている
。ダイ１５０，１５２は、ガラス球１６２によって所定の距離によって互いに分
離している。ワイヤ結合部１５２は、チップ組み合わせ体のフリップチップをリ
ードフレームに電気的に接続している。ダイ１５０は、ダイ１５２に上下を逆に
して取付けられ、ワイヤ結合部材１５６は、リードフレーム１５４に接続されて
いる。
【００７０】 図１６Ａ及び図１６Ｂは、図１５の各ダイ１５０，１５２の元のパッド１８０
，１９０を示し、これは、相互連結部１８２，１９２を介して新しい場所１８４
，１９４に元の場所１８０，１９０から配線される。下方ダイ及び上方ダイ１５
０のパッドの場所は、各パッドの場所１９４，１８４がＸ、Ｙ方向の寸法に一致
するように整列している。上述したように、ダイの上方部分１８６は、ダイ１５
４の上方部分１９６に接続され、本発明によるフリップチップ組立体にフリップ
チップを提供する。
【００７１】 図１５に示す導電性エポキシ１６０及びガラス球１６２は、下方ダイ１５２の
再配置されたパッド１９４とフリップチップ構成の上方ダイ１５０の再配置パッ
ド１８４との間の電気的な相互連結部を提供し、ダイ１５０，１５２の間にある
距離を維持する。 図１５において、他のダイ１７０は、チップの「サンドウイッチ」形状でフリ
ップチップの上方、特に、ダイ１５０の上方に配置されている本発明の他の側面
が示される。ダイ１７０の下方部分は、ダイ１５０の下方部分に配置される（ダ
イ１５０の上方部分は、図１６Ａ及び図１６Ｂに示すようにダイ１５２の上方部
分にひっくり返される）。その代わり、ダイ１７０は、ワイヤ結合部分１７２を
介して、リードフレーム１５４にワイヤ結合され、図１５に示すように同じ組立
体で３つのダイの組み合わせを可能にする。
【００７２】 図１７は、１つのダイ２０２が他のダイ２０４に配置されるチップ処理上での
改良されたフリップチップの能力を提供する。このダイ２０２は、図１４，図１
５、図１６Ａ及び１６Ｂに示すチップ構成上のフリップチップと同様の方法で導
電性エポキシ２０６を介してダイ２０４に電気的に相互連結される。ダイ２０２
，２０４の間の距離は、ガラス球２０８によって維持される。 図１７は、ＤＣＰまたはフリップチップの方法でダイ２０４に結合されたダイ
２０２を示す。本発明の他の側面によれば、ダイ２０４は、ＶＩＰ相互連結部２
１２を介してダイ２１０に電気的に相互連結される。ＶＩＰ相互連結部２１２は
、上述したＶＩＰ処理によって達成される。ダイ２０４の上面は、導電性エポキ
シ２０６を介してチップ処理においてフリップチップを介してダイ２０２に電気
的に相互連結されるように形成され、ダイ２０２と２０４との間の距離は、ガラ
ス球２０８を介して維持される。ダイ２０４は、上述したＶＩＰ処理を介してダ
イ２１０に電気的に相互連結されるように構成される。
【００７３】 同様に、ダイ２１０は、ＶＩＰ相互連結部２２２を介して基板２２０に電気的
に相互連結される。基板２２０は、半田ボール２２６を介してリードフレーム２
２４に電気的に相互連結される。ダイ２０４及び２１０は、ＶＩＰ処理によって
傾斜縁部壁２２８，２３０を有する。本発明によるチップ処理のフリップチップ
は、図１７に示すようにモジュールの積み重ね体用の垂直電気相互連結部を提供
し、ＤＣＰ処理がＶＩＰ処理と組み合わされ、その双方については上述した。
【００７４】 本発明はいくつかの望ましい特徴部分を有し、第１にこの特徴部分は、フリッ
プチップ形態において、１つのダイを他のダイに結合する能力と、第２にその上
方で３つのダイと２組のワイヤ結合部の組み合わせと、その上方のダイとワイヤ
ボンドのダイを加える能力と、第３に、Ｎ個のダイの積み重ね体を提供するため
に垂直相互連結処理と組み合わせられたチップ組み合わせにフリップチップをと
る能力である。図１７は、３つのダイを示すが、ダイの数はＮ個であってもよい
。例えば、複数のチップ積み重ね体は８つのＶＩＰダイを示すが、９つのダイま
たは積み重ね体を提供するようにフリップチップまたはＤＣＰ法により積み重ね
体の上側を下にして積み重ね体の上方に追加のダイまたはチップを追加すること
を含む。
【００７５】 本発明は、さらに多くのチップを同じボード領域に積み重ねるように高度な密
度を提供する。また本発明は、ダイが１つのダイから他のダイにフリップチップ
されるとき、必要とされるワイヤ結合の全体数が減少され、したがって信頼性を
向上する。例えば、１００個のピンを備えた２つの分離したチップが積み重ねら
れるとすると、１つのチップから１００本のワイヤを、他のチップから１００本
のワイヤ（全体で２００本のワイヤ）が必要となる。１つまたは複数のワイヤが
このような形状において不良の電気連結部分を生じる可能性がある。
【００７６】 本発明によれば、１つのダイと他のダイとのフリップチップ組立によって、１
００本のみのワイヤが結合される（２００本のワイヤの代わりに）。本発明は、
ＤＣＰ処理を介して１つのチップと他のチップとの間に直接接続を提供するが、
双方のチップは、一方がチップであり、また他方が基板であるのとは対称的に双
方のチップはシリコンチップである。
【００７７】 図１７は、本発明によるＤＣＰ及びＶＩＰ処理の組み合わせを示す。図１７に
おいて、積み重ね体の上のＤＣＰ処理との組み合わせにおける３つのＶＩＰ処理
がある。しかしながら、１つのＤＣＰ処理と組み合わせることができるＶＩＰ処
理の数に制限がないことを指摘しなければならない。例えば、１つの実施の形態
において、８つのＶＩＰプロセスと組み合わせることができる。
【００７８】 本発明の他の実施の形態において、チップの側面のフリップチップは、その上
に形成された複数のダイまたはフリップチップを有する半導体ウエハとともに用
いることができる。さらに詳細には、図１に示すような半導体ウエハ３０を本発
明によるチップ処理のフリップチッププロセスでフリップチップとともに使用で
きる。チップ処理のフリップチッププロセスは、図１６Ｂのダイ１５２とともに
示されたダイ１５２のようなフリップチップの方法で構成された図１のウエハ３
０のダイ３２の各々を有することによって達成することができる。
【００７９】 このようなウエハ構成において、図１６Ａに示すような個々のチップまたはダ
イ１５０を形成されたウエハ３０に形成された対応するフリップチップにフリッ
プチップで形成される。上に形成されたチップ組立体の個々のフリップチップは
、適当なカッティング技術によってウエハ３０から切り取られる。このチップ側
面のフリップチップは、図１に示す半導体ウエハとともに使用するとき、チップ
組立体に非常に大きな容積のフリップチップを製造する自動技術を可能にする。
【００８０】 図１８は、本発明の他の実施の形態を示し、この実施の形態によれば、８つの
ダイのＶＩＰ積み重ね体がＶＩＰプロセスを介して相互連結され、他のダイが上
述したチッププロセスでフリップチップを介してＶＩＰダイに接続される。図１
８において、８層のＶＩＰ／ＤＣＰ積み重ね体３００がある。８つの層の各層に
おいて、フリプチップ下方ダイ３０９は、上述したＶＩＰプロセスを介して垂直
相互連結部３１１を介して相互連結される。代わりにフリップチップ下方ダイ３
０９は、上述したチッププロセスでフリップチップを介して各下方ダイ３０９に
電警笛に接続されているフリップチップ上方ダイ３０８を有する。図１８に示さ
れるＶＩＰ／ＤＣＰ積み重ね体３００は、１つの好ましい実施の形態いおいて、
ＶＩＰ／ＤＣＰ積み重ね体３００に配列された１６個のダイを提供する。ＶＩＰ
／ＤＣＰ積み重ね体の他の構成も可能である。
【００８１】 本発明の特定の実施の形態を図面を参照して説明した。それらは、開示した形
態を制限するものではない。上述した観点に照らして種々の改造または変形をも
可能にするものである。この実施の形態は本発明の原理及びその実際の適用を最
もよく説明し、特定の使用のためにもっとも適するように種々の実施の形態と種
々の変形例を有する本発明を用いるために選択され説明したものである。
【図面の簡単な説明】
【図１】 図１は、多数のダイを含む従来のシリコン・ウエハを示す平面図である。
【図２】 各セグメントが２×２の配列を含む図１の２つのセグメントを示す図面である
。
【図３】 図３Ａは、セグメントがウエハから切断された後、４つの傾斜側壁を含むデグ
メントの後方を示す図面である。 図３Ｂは、ウエハから切断された後、３つのセグメントの前側と傾斜側壁を示
す図面である。
【図４】 セグメントを積み重ね、エポキシ化する、セグメント積み重ね取付手順を示す
図面である。
【図５】 図５Ａ及び図５Ｂは、積み重ねたセグメントの間に垂直方向の電気通路を提供
する方法を示す図面である。
【図６】 図６Ａは半導体チップを示す図面である。図６Ｂは、導電性エポキシを用いて
ＰＣＢの下面に取り付けられた半導体チップの断面図である。
【図７】 外部接続点の位置を示すチップの平面図である。
【図８】 メモリ・モジュールをつくるために使用されるＰＣＢの側面図である。
【図９】 チップとＰＣＢとの間の距離を維持するために導電性エポキシにガラス球４２
を含むことを示す断面図である。
【図１０】 導電性エポキシを用いてＰＣＢに表面を上にして取り付けられた半導体チップ
を示す図面である。
【図１１】 外部接続点の位置を示すチップの平面図である。
【図１２】 メモリモジュールをつくるために用いられるＰＣＢの側面図である。
【図１３】 チップをＰＣＢに取り付けるために用いられる表面取付接着剤にガラス球４２
を含めることを特徴とするを示す図面である。
【図１４】 本発明によるフリップチップの第１の実施の形態の図面である。
【図１５】 本発明によるフリップチップの第２の実施の形態の図面である。
【図１６】 図１６Ａ，図１６Ｂは、図１４に示す各ダイの再配置パッドの図面を示す。
【図１７】 本発明によるフリップチップの第３の実施の形態の図面である。
【図１８】 本発明によるフリップチップの第４の実施の形態の図面である。
【符号の説明】
１５０ 第１のフリップチップ １５２ 第２のフリップチップ １６０ 導電性エポキシ
【手続補正書】
【提出日】平成１２年１０月３１日（２０００．１０．３１）
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１８
【補正方法】変更
【補正内容】
【図１８】
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ) ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ， ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，Ｄ Ｋ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＧＭ，ＨＵ ，ＩＤ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ， ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，Ｍ Ｄ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ， ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，Ｖ Ｎ，ＹＵ，ＺＷ (72)発明者 ロビンソン，マーク・イー アメリカ合衆国カリフォルニア州95120, サン・ホセ，ヴァリー・クウェイル・サー クル 1235 (72)発明者 シャーレンバーグ，ウィリアム・アール アメリカ合衆国カリフォルニア州94024, ロス・アルトス・ヒルズ，ウィントン・ウ ェイ 12195

Claims (32)

    【特許請求の範囲】
  1. 【請求項１】 第１のフリップチップと、 前記第１のフリップチップの上方に直接接続された第２のフリップチップと、 前記第２のフリップチップと前記第１のフリップチップの上方との間に配置さ
    れるとともに前記第１のフリップチップと前記第２のフリップチップとの間に電
    気接続部を形成する導電性エポキシ手段と、 前記第１のフリップチップと前記第２のフリップチップとの間の所定の距離を
    維持する手段と、を有するフリップチップ組立体。
  2. 【請求項２】 互いに上に垂直方向に相互連結され、電気的に相互連結され
    るチップの積み重ね体を形成する複数の半導体チップと、 前記チップの積み重ね体の上のチップに直接接続されたフリップチップと、 前記フリップチップと前記上方のチップとの間に配置されるとともに前記フリ
    ップチップと前記上方のチップとの間に電気接続部を形成する導電性エポキシ手
    段と、 前記フリップチップと前記上方のフリップチップとの間の所定の距離を維持す
    る手段と、を有するフリップチップ組立体。
  3. 【請求項３】 上に形成された複数の第１のフリップチップを供えた半導体
    ウエハと、 各々が前記複数の第１のフリップチップの各１つのチップに直接接続された複
    数の第２のフリップチップと、 各第１のフリップチップと第２のフリップチップ接続部分の間に配置されると
    ともに前記各第１フリップチップと第２のフリップチップ接続部分との間に電気
    接続部分を形成する伝導体エポキシ手段と、 前記第１のフリップチップと前記第２のフリップチップとの間に所定の距離を
    維持する手段と、を有するフリップチップ組立体。
  4. 【請求項４】 リードフレームに取り付けられた第１のフリップチップであ
    って、前記第１のフリップチップワイヤの上方部分が前記リードフレームに結合
    される第１のフリップチップと、 上方部分が前記第１のフリップチップの上方部分に直接接続された第２のフリ
    ップチップと、 各第２のフリップチップの上方部分と第１のフリップチップの前記上方部分と
    の間に配置されるとともに前記各第１フリップチップと第２のフリップチップ接
    続部分との間に電気接続部分を形成する伝導体エポキシ手段と、 前記第１のフリップチップと前記第２のフリップチップとの間に所定の距離を
    維持する手段と、を有するフリップチップ組立体。
  5. 【請求項５】 前記第２のフリップチップの下方部分の上方に配置された下
    方部分を有する第３のチップを有し、前記第３のチップは、前記第２のチップ部
    分から電気的に分離しておりしており、前記第３のチップワイヤは前記リードフ
    レームに接続されている請求項４に記載のフリップチップ組立体。
  6. 【請求項６】 第１のフリップチップ及び第２フリップチップを有し、前記
    第１のフリップチップ及び第２のフリップチップの各々は、 複数の端子と、 複数の内側結合パッドと、 前記フリップチップをカバーする第１の絶縁層と、 前記内側結合パッドを露出する前記第１の絶縁層の複数の穴と、 前記内側結合パッドと接触する前記第１の絶縁層上に配置される少なくとも１
    つの金属層と、 前記金属層上に配置された少なくとも１つの第２の絶縁層と、 前記金属層の選択部分を露出して外部接続点を形成する前記第２の絶縁層の第
    ２の複数の穴と、 前記第１のフリップチップと前記第２のフリップチップの前記外部接続点の間
    に配置されるとともに前記第１のフリップチップと前記第２のフリップチップを
    電気的に接続する導電性エポキシ手段と、 前記第１のフリップチップと、前記第２のフリップチップとの間で所定の距離
    を維持する手段と、を有するフリップチップ組立体。
  7. 【請求項７】 前記第２のフリップチップは、前記外部接続点が互いに直接
    上に配置されるようにフリップチップの面を下にして配置される請求項６に記載
    のフリップチップ組立体。
  8. 【請求項８】 第１のフリップチップ及び第２フリップチップを有し、前
    記第１のフリップチップ及び第２のフリップチップの各々は、 複数の端子と、 複数の内側結合パッドと、 前記フリップチップをカバーする第１の絶縁層と、 前記内側結合パッドを露出する前記第１の絶縁層の複数の穴と、 前記内側結合パッドと接触する前記第１の絶縁層上に配置される少なくとも１
    つの金属層と、 前記金属層上に配置された少なくとも１つの第２の絶縁層と、 前記金属層の選択部分を露出して外部接続点を形成する前記第２の絶縁層の第
    ２の複数の穴であって、前記外部接続部分は前記フリップチップの内側に配置さ
    れている複数の穴と、 前記外部接続点が前記第１のチップの前記端子上に直接配置されるように第１
    のチップの表面を下にして配置される第２のフリップチップと、 前記第１のフリップチップと前記第２のフリップチップの前記外部接続点の間
    に配置されるとともに前記第１のフリップチップと前記第２のフリップチップを
    電気的に接続する導電性エポキシ手段と、 前記第１のフリップチップと、前記第２のフリップチップとの間で所定の距離
    を維持する手段と、を有するフリップチップ組立体。
  9. 【請求項９】 第１のフリップチップ及び第２フリップチップを有し、前記
    第１のフリップチップ及び第２のフリップチップの各々は、 複数の端子と、 複数の内側結合パッドと、 前記フリップチップをカバーする第１の絶縁層と、 前記内側結合パッドを露出する前記第１の絶縁層の複数の穴と、 前記内側結合パッドと接触する前記第１の絶縁層上に配置される複数の金属層
    と、 前記複数の金属層上の各々に配置された複数の第２の絶縁層と、 前記金属層の選択部分を露出して外部接続点を形成する前記第２の複数の穴と
    、 前記第１のフリップチップと前記第２のフリップチップの前記外部接続点の間
    に配置されるとともに前記第１のフリップチップと前記第２のフリップチップを
    電気的に接続する導電性エポキシ手段と、 前記第１のフリップチップと、前記第２のフリップチップとの間で所定の距離
    を維持する手段と、を有するフリップチップ組立体。
  10. 【請求項１０】 第１のフリップチップと、 前記第１のフリップチップの上方に直接接続された第２のフリップチップと、 前記第２のフリップチップと前記第１のフリップチップとの間に配置され、前
    記第１のフリップチップと前記第２のフリップチップとの間に電気接続を形成し
    、前記第１のフリップチップと前記第２のフリップチップとの間に所定の距離を
    維持する導電性エポキシ手段と、を有するフリップチップ組立体。
  11. 【請求項１１】 所定の距離を有するガラス球を含む請求項１０に記載の組
    立体。
  12. 【請求項１２】 複数の半導体チップと、 互いの上に前記複数のチップを垂直方向に相互連結し、電気的に相互連結され
    たチップの積み重ね体を形成する手段と、 前記チップの前記積み重ね体の上方のチップに直接接続されたフリップチップ
    と、 前記フリップチップと前記上方のフリップチップとの間に配置され、前記フリ
    ップチップと前記上方のフリップチップとの間に電気接続を形成し、前記フリッ
    プチップと前記上方のフリップチップとの間に所定の距離を維持する導電性エポ
    キシ手段と、を有するフリップチップ組立体。
  13. 【請求項１３】 所定の距離を維持するガラス球を有する請求項１２に記載
    の方法。
  14. 【請求項１４】 上に形成された複数の第１のフリップチップを備えた半導
    体ウエハと、 複数の第２のフリップチップと、 各々が前記複数の第１のフリップチップの各々に直接接続された複数の第２の
    フリップチップと、 各第１のフリップチップと第２のフリップチップ接続部分との間に配置され、
    前記各第１のフリップチップと前記第２のフリップチップ接続部分の間に電気接
    続を形成し、前記第１のフリップチップと前記第２のフリップチップとの間に所
    定の距離を維持する導電性エポキシ手段と、を有するフリップチップ組立体。
  15. 【請求項１５】 前記所定の距離を維持するガラス球を有する請求項１４に
    記載の組立体。
  16. 【請求項１６】 フリップチップの第１のグループと、 前記第１のグループのフリップチップの各々の上方に直接接続された第２のグ
    ループのフリップチップと、 前記第２のグループのフリップチップと前記第１のグループのフリップチップ
    との間に配置され、電気接続部を形成する導電性エポキシ手段と、 ベースプレートと、 前記第１のグループのフリップチップを前記ベースプレートに垂直方向に相互
    連結し、電気的に相互に連結されたチップの積み重ね体を形成する手段と、を有
    するフリップチップ組立体。
  17. 【請求項１７】 第１のフリップチップを準備する工程と、 前記第２のフリップチップを前記第１のフリップチップの上方に直接接続する
    工程と、 前記第２のフリップチップと前記第１のフリップチップの間に導電性エポキシ
    手段を配置して前記第１のフリップチップと前記第２のフリップチップとの間に
    電気接続を形成する工程と、を含む方法。
  18. 【請求項１８】 複数の半導体チップを準備する工程と、 互いに上方に複数のチップを垂直方向に相互連結して電気的に相互連結された
    チップの積み重ね体を形成する工程と、 前記チップの積み重ね体の上方のチップにフリップチップを直接接続する工程
    と、 前記フリップチップと前記上方チップの間に導電性エポキシ手段を配置して、
    前記フリップチップと前記上方チップとの間に電気接続を形成する工程と、を含
    む方法。
  19. 【請求項１９】 上に配置された複数の第１のフリップチップを備えた半導
    体ウエハを準備する工程と、 複数の第２のフリップチップを準備する工程と、 前記第２のフリップチップの各々を前記複数の第１のフリプチップの各々に接
    続する工程と、 前記各第１のフリップチップと前記第２のフリプチップ接続部との間に導電性
    エポキシ手段を配置して、前記各第１のフリップチップと第２のフリップチップ
    との間に電気接続を形成する工程と、を含む方法。
  20. 【請求項２０】 前記第１のフリップチップを前記リードフレームにワイヤ
    接続して第１のフリップチップをリードワイヤに取り付けることと、 第２のフリップチップを準備する工程と、 前記第２のフリップチップを前記第１のフリプチップの上方部分に直接接続す
    る工程と、 前記第２のフリップチップの前記上方部分と前記第１のフリップチップの前記
    上方部分との間に導電性エポキシ手段を配置して前記第１のフリップチップと前
    記第２のフリップチップとの間に電気接続を形成する工程と、を含む方法。
  21. 【請求項２１】 前記第２フリップチップの下方部分の上方に下方部分を有
    する第３のチップを配置し、前記第３のチップを電気的に前記第２のチップから
    分離し前記第３のチップを前記リードフレームにワイヤ接続する請求項２０に記
    載の方法。
  22. 【請求項２２】 各々が複数の端子及び複数の内側結合パッドを有する第１
    のフリップチップと第２のフリップチップを準備する工程と、 前記フリップチップを第１の絶縁層でカバーする工程と、 前記内側結合パッドを露出するように前記第１の絶縁層に第１の複数の穴を露
    出する工程と、 前記内側パッドに接触する前記第１の絶縁層上に少なくとも１つの金属層を配
    置する工程と、 前記金属層上に少なくとも１つの第２の絶縁層を配置する工程と、 前記金属層の選択部分を露出して外部接続点を形成するように前記第２の絶縁
    層に第２の複数の穴を露出する工程と、 前記第１のフリップチップと前記第２のフリップチップの前記外部接続部分の
    間に導電性エポキシ手段を配置して前記第１のフリップチップと前記第２のフリ
    ップチップを電気的に接続する工程と、を含む方法。
  23. 【請求項２３】 前記外部接続点を互いに上になるように前記第１のフリッ
    プチップに前記第２のフリップチップの面を下にして配置する工程を含む請求項
    ２２に記載の方法。
  24. 【請求項２４】 各々が複数の端子及び複数の内側結合パッドを含むように
    前記第１のフリップチップ及び前記第２のフリップチップを準備する工程と、 各フリップチップを第１の絶縁層でカバーし、 前記内側結合パッドを露出するように前記第１の絶縁層に第１の複数の穴を露
    出する工程と、 前記内側の結合パッドに接触して前記第１の絶縁層上に金属層を配置する工程
    と、 前記金属層上に第２の絶縁層を配置する工程と、 前記金属層の選択部分を露出して外部接続点を形成するように前記第２の絶縁
    層に第２の複数の穴を露出する工程であって、前記外部接続点は前記フリップチ
    ップの内側に配置される工程と、 前記外部点は前記第１のチップの前記端子上に直接配置するように前記第１の
    チップ面を下にして前記第２のフリップチップ面を配置する工程と、 前記第１のフリップチップと前記第２のフリップチップの外部接続点の間に導
    電性エポキシを配置し、それによって前記第１のフリップチップを前記第２のフ
    リップチップに電気的に配置する工程と、を含む方法。
  25. 【請求項２５】 各々が複数の端子及び複数の内側結合パッドを有する第１の
    フリップチップと第２のフリップチップを準備する工程と、 前記フリップチップを第１の絶縁層でカバーする工程と、 前記内側結合パッドを露出するように前記第１の絶縁層に第１の複数の穴を露
    出する工程と、 前記内側パッドに接触する前記第１の絶縁層上に複数の金属層を配置する工程
    と、 前記１つの金属層上に複数の第２の絶縁層を配置する工程と、 前記金属層の選択部分を露出して外部接続点を形成するように前記第２の絶縁
    層に第２の複数の穴を露出する工程と、 前記第１のフリップチップと前記第２のフリップチップの前記外部接続部分の
    間に導電性エポキシ手段を配置して前記第１のフリップチップと前記第２のフリ
    ップチップを電気的に接続する工程と、を含む方法。
  26. 【請求項２６】 第１のフリップチップを準備する工程と、 前記第１のフリップチップの上方に第２のフリップチップを直接接続する工程
    と、 前記第２のフリップチップと前記第１のフリップチップの前記上方部分との間
    に導電性エポキシ手段を配置して前記第１のフリップチップと前記第２のフリッ
    プチップとの間に電気接続を形成し、前記第１のフリップチップと前記第２のフ
    リップチップとの間に所定の距離を維持する工程と、を含む方法。
  27. 【請求項２７】 前記所定の距離はガラス球を用いることによって維持され
    る請求項２６に記載の方法。
  28. 【請求項２８】 複数の半導体チップを準備する工程と、 互いに上方に前記複数のチップを垂直方向に相互に連結して電気的に相互に連
    結されたチップの積み重ね体を形成する工程と、 前記フリップチップを前記チップの積み重ね体に直接接続する工程と、 前記フリップチップと前記上方チップの間に導電性エポキシ手段を配置して前
    記フリップチップと上方チップとの間に電気接続を形成し、前記フリップチップ
    と上方フリップチップとの間に所定の距離を維持する工程と、を含む方法。
  29. 【請求項２９】 前記所定の距離はガラス球を用いることによって維持される
    請求項２８に記載の方法。
  30. 【請求項３０】 上に形成された複数の第１の半導体ウエハを準備する工程と
    、 複数の第２のフリップチップを準備する工程と、 複数の第１のフリップチップのうちの１つに前記第２のフリップチップの１つ
    を直接接続する工程と、 前記各第１のフリップチップと第２のフリップチップ接続部の間に導電性エポ
    キシ手段を配置して前記各第１のフリップチップと第２のフリップチップ接続部
    との間に電気接続を形成し、前記第１のフリップチップと前記第２のフリップチ
    ップとの間に所定の距離を維持する工程と、を含む方法。
  31. 【請求項３１】 前記所定の距離は、ガラス球を用いることによって維持され
    る請求項３０に記載の方法。
  32. 【請求項３２】 第１のグループのフリップチップを準備する工程と、 第２のグループのフリップチップの各々を前記第１のグループのフリップチッ
    プの各々の上に直接接続する工程と、 前記各第２のグループのフリップチップと第１のグループのフリップチップ接
    続部の間に導電性エポキシ手段を配置して前記各第２のフリップチップと第１の
    フリップチップ接続部との間に電気接続を形成する工程と 前記第１のグループのフリップチップをベースプレートに垂直相互連結し、チ
    ップの垂直相互連結積み重ね体を形成する工程と、を含む方法。
JP2000505650A 1997-07-29 1998-07-29 チップ上の導電性エポキシ・フリップチップ Pending JP2001512292A (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US90216997A 1997-07-29 1997-07-29
US08/902,169 1997-08-22
US08/918,500 1997-08-22
US08/918,500 US6271598B1 (en) 1997-07-29 1997-08-22 Conductive epoxy flip-chip on chip
PCT/US1998/015659 WO1999007015A1 (en) 1997-07-29 1998-07-29 Conductive epoxy flip-chip on chip

Publications (1)

Publication Number Publication Date
JP2001512292A true JP2001512292A (ja) 2001-08-21

Family

ID=27129319

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000505650A Pending JP2001512292A (ja) 1997-07-29 1998-07-29 チップ上の導電性エポキシ・フリップチップ

Country Status (5)

Country Link
US (1) US6271598B1 (ja)
JP (1) JP2001512292A (ja)
KR (1) KR20010022384A (ja)
AU (1) AU8598798A (ja)
WO (1) WO1999007015A1 (ja)

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19818824B4 (de) * 1998-04-27 2008-07-31 Epcos Ag Elektronisches Bauelement und Verfahren zu dessen Herstellung
JP2000243900A (ja) * 1999-02-23 2000-09-08 Rohm Co Ltd 半導体チップおよびそれを用いた半導体装置、ならびに半導体チップの製造方法
JP2001196529A (ja) * 2000-01-17 2001-07-19 Mitsubishi Electric Corp 半導体装置及びその配線方法
JP2001352035A (ja) * 2000-06-07 2001-12-21 Sony Corp 多層半導体装置の組立治具及び多層半導体装置の製造方法
US7041533B1 (en) * 2000-06-08 2006-05-09 Micron Technology, Inc. Stereolithographic method for fabricating stabilizers for semiconductor devices
TW483129B (en) * 2000-10-05 2002-04-11 Amkor Technology Taiwan Linkou Package for image sensing device and its manufacturing process
KR100776130B1 (ko) * 2001-03-22 2007-11-16 매그나칩 반도체 유한회사 적층형 반도체 패키지
US6400007B1 (en) * 2001-04-16 2002-06-04 Kingpak Technology Inc. Stacked structure of semiconductor means and method for manufacturing the same
US6586825B1 (en) * 2001-04-26 2003-07-01 Lsi Logic Corporation Dual chip in package with a wire bonded die mounted to a substrate
US20030038356A1 (en) * 2001-08-24 2003-02-27 Derderian James M Semiconductor devices including stacking spacers thereon, assemblies including the semiconductor devices, and methods
DE10142120A1 (de) * 2001-08-30 2003-03-27 Infineon Technologies Ag Elektronisches Bauteil mit wenigstens zwei gestapelten Halbleiterchips sowie Verfahren zu seiner Herstellung
US7242082B2 (en) 2002-02-07 2007-07-10 Irvine Sensors Corp. Stackable layer containing ball grid array package
US6967411B2 (en) * 2002-02-07 2005-11-22 Irvine Sensors Corporation Stackable layers containing ball grid array packages
US6753613B2 (en) * 2002-03-13 2004-06-22 Intel Corporation Stacked dice standoffs
US6976236B1 (en) * 2002-04-05 2005-12-13 Procket Networks, Inc. Method for automatically routing connections between top side conductors and bottom side conductors of an integrated circuit package
KR20030083306A (ko) * 2002-04-20 2003-10-30 삼성전자주식회사 메모리 카드
USRE41914E1 (en) 2002-05-10 2010-11-09 Ponnusamy Palanisamy Thermal management in electronic displays
US6849935B2 (en) 2002-05-10 2005-02-01 Sarnoff Corporation Low-cost circuit board materials and processes for area array electrical interconnections over a large area between a device and the circuit board
US20040012094A1 (en) * 2002-07-18 2004-01-22 Harper Timothy V. Flip-chip integrated circuit package and method of assembly
US6659512B1 (en) * 2002-07-18 2003-12-09 Hewlett-Packard Development Company, L.P. Integrated circuit package employing flip-chip technology and method of assembly
US7335971B2 (en) 2003-03-31 2008-02-26 Robert Bosch Gmbh Method for protecting encapsulated sensor structures using stack packaging
JP4537702B2 (ja) 2003-12-26 2010-09-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7122906B2 (en) * 2004-01-29 2006-10-17 Micron Technology, Inc. Die-wafer package and method of fabricating same
US7245021B2 (en) * 2004-04-13 2007-07-17 Vertical Circuits, Inc. Micropede stacked die component assembly
US7215018B2 (en) 2004-04-13 2007-05-08 Vertical Circuits, Inc. Stacked die BGA or LGA component assembly
US7705432B2 (en) * 2004-04-13 2010-04-27 Vertical Circuits, Inc. Three dimensional six surface conformal die coating
US7443037B2 (en) * 2006-04-01 2008-10-28 Stats Chippac Ltd. Stacked integrated circuit package system with connection protection
US7535110B2 (en) * 2006-06-15 2009-05-19 Marvell World Trade Ltd. Stack die packages
US8208266B2 (en) 2007-05-29 2012-06-26 Avx Corporation Shaped integrated passives
US8723332B2 (en) 2007-06-11 2014-05-13 Invensas Corporation Electrically interconnected stacked die assemblies
TW200917391A (en) * 2007-06-20 2009-04-16 Vertical Circuits Inc Three-dimensional circuitry formed on integrated circuit device using two-dimensional fabrication
US7714426B1 (en) 2007-07-07 2010-05-11 Keith Gann Ball grid array package format layers and structure
WO2009035849A2 (en) 2007-09-10 2009-03-19 Vertical Circuits, Inc. Semiconductor die mount by conformal die coating
JP5763924B2 (ja) 2008-03-12 2015-08-12 インヴェンサス・コーポレーション ダイアセンブリを電気的に相互接続して取り付けられたサポート
US8829677B2 (en) 2010-10-14 2014-09-09 Invensas Corporation Semiconductor die having fine pitch electrical interconnects
US9153517B2 (en) 2008-05-20 2015-10-06 Invensas Corporation Electrical connector between die pad and z-interconnect for stacked die assemblies
US7863159B2 (en) * 2008-06-19 2011-01-04 Vertical Circuits, Inc. Semiconductor die separation method
US8127185B2 (en) * 2009-01-23 2012-02-28 Micron Technology, Inc. Memory devices and methods for managing error regions
KR101715426B1 (ko) * 2009-06-26 2017-03-10 인벤사스 코포레이션 지그재그 구조로 적층된 다이용 전기 인터커넥트
US9147583B2 (en) 2009-10-27 2015-09-29 Invensas Corporation Selective die electrical insulation by additive process
TWI544604B (zh) 2009-11-04 2016-08-01 英維瑟斯公司 具有降低應力電互連的堆疊晶粒總成
US8525334B2 (en) 2010-04-27 2013-09-03 International Rectifier Corporation Semiconductor on semiconductor substrate multi-chip-scale package
US8677617B2 (en) * 2010-04-28 2014-03-25 International Business Machines Corporation Printed circuit board edge connector
US9490195B1 (en) 2015-07-17 2016-11-08 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
US9825002B2 (en) 2015-07-17 2017-11-21 Invensas Corporation Flipped die stack
US9508691B1 (en) 2015-12-16 2016-11-29 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
US10566310B2 (en) 2016-04-11 2020-02-18 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects
US9595511B1 (en) 2016-05-12 2017-03-14 Invensas Corporation Microelectronic packages and assemblies with improved flyby signaling operation
US9728524B1 (en) 2016-06-30 2017-08-08 Invensas Corporation Enhanced density assembly having microelectronic packages mounted at substantial angle to board
US11456272B2 (en) * 2020-09-11 2022-09-27 Western Digital Technologies, Inc. Straight wirebonding of silicon dies

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3648131A (en) * 1969-11-07 1972-03-07 Ibm Hourglass-shaped conductive connection through semiconductor structures
US4074342A (en) * 1974-12-20 1978-02-14 International Business Machines Corporation Electrical package for lsi devices and assembly process therefor
US4954875A (en) * 1986-07-17 1990-09-04 Laser Dynamics, Inc. Semiconductor wafer array with electrically conductive compliant material
US5675180A (en) * 1994-06-23 1997-10-07 Cubic Memory, Inc. Vertical interconnect process for silicon segments
KR100349896B1 (ko) * 1994-12-28 2002-12-26 삼성에스디아이 주식회사 집적회로칩의실장구조체및그실장방법

Also Published As

Publication number Publication date
WO1999007015A1 (en) 1999-02-11
AU8598798A (en) 1999-02-22
US6271598B1 (en) 2001-08-07
KR20010022384A (ko) 2001-03-15

Similar Documents

Publication Publication Date Title
JP2001512292A (ja) チップ上の導電性エポキシ・フリップチップ
US6098278A (en) Method for forming conductive epoxy flip-chip on chip
US6188126B1 (en) Vertical interconnect process for silicon segments
US8008766B2 (en) Stacked semiconductor module
US6255726B1 (en) Vertical interconnect process for silicon segments with dielectric isolation
US7573136B2 (en) Semiconductor device assemblies and packages including multiple semiconductor device components
US6940158B2 (en) Assemblies having stacked semiconductor chips and methods of making same
US6249052B1 (en) Substrate on chip (SOC) multiple-chip module (MCM) with chip-size-package (CSP) ready configuration
US6906415B2 (en) Semiconductor device assemblies and packages including multiple semiconductor devices and methods
US6849945B2 (en) Multi-layered semiconductor device and method for producing the same
US7074696B1 (en) Semiconductor circuit module and method for fabricating semiconductor circuit modules
US5977629A (en) Condensed memory matrix
US20060125077A1 (en) Semiconductor device
US20020070446A1 (en) Semiconductor device and method for the production thereof
JP3247634B2 (ja) 半導体デバイス・パッケージ及び組み立て方法
JP2001516148A (ja) 誘電性絶縁を備えるシリコンセグメントを垂直に相互接続する方法
JP4034468B2 (ja) 半導体装置の製造方法
JP2001514449A (ja) 熱伝導性エポキシプリフォームによるシリコンセグメントの垂直相互接続方法
US7208758B2 (en) Dynamic integrated circuit clusters, modules including same and methods of fabricating
JP3339472B2 (ja) 半導体装置及びその製造方法
JP3766103B6 (ja) 標準化されたボンディング場所の方法と装置
JPH06181084A (ja) 電気接続用コネクタ
JPH09298274A (ja) 半導体チップの実装方法
JP2000507747A (ja) 標準化されたボンディング場所の方法と装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050609

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080729

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090106