JP2001508989A - 電流比較器 - Google Patents

Abstract

(57)【要約】 電流比較器は比較すべき入力電流を受信する第１（１）及び第２入力端子（２）を具えている。クロック周期の第１相（１ａ）の期間中には、入力電流が第１（Ｎ１，Ｓ７）及び第２電流メモリ回路（Ｎ２，Ｓ８）にて検出されると共に蓄積される。クロック周期の第２相（１ｂ）では、スイッチング回路（Ｓ１〜Ｓ４）が入力電流を反転すると共に、これらの入力電流を第１（Ｎ１，Ｓ７）及び第２電流メモリ回路（Ｎ２，Ｓ８）に蓄積された電流と一緒に再生ラッチ回路（Ｐ１，Ｐ２，Ｓ９，Ｓ１０）へと供給する。クロック周期の第３相の期間中には、比較器が比較結果を出力端子（３）に発生する。第４相の期間中には、スイッチ（Ｓ５，Ｓ６，Ｓ９，Ｓ１０，Ｓ１１）が作動して、比較器をその初期状態にリセットする。

Description

【発明の詳細な説明】 電流比較器 本発明は、第１及び第２入力電流受信用の第１及び第２入力端子と、クロック 周期の第１相の期間中に受信電流を検出すると共に蓄積し、且つ前記クロック周 期の第２の非オーバラッピング相の期間中に前記受信電流を再生する第１及び第 ２電流メモリと、ラッチ回路を形成する第１及び第２の交差結合トランジスタと 、前記蓄積した電流及び前記受信電流の反転バージョンを前記第２相の期間中に 前記ラッチ回路に供給する手段と、前記ラッチ回路の出力を前記クロック周期の 第３相の期間中に比較回路の出力端子に供給する手段とを具えている電流比較器 に関するものである。 斯種の電流比較器については、ＥＰ−Ａ−０７４４０３２（ＰＨＢ３３９５８ ）及びMark Bracy,William Redman-White,Judith Richardson及びJoh B Hughes 論文“「A Full Nyquist 15 MS/s 8-6 Differential Switched-Current A/D Con verter」IEEE Journal of Solid-State Circuits,Vol 31,No.7，第945〜951頁（ １９９６年７月）”に開示ざれている。このような従来の電流比較器に用いられ る入力回路とラッチ回路の折返し構成には多数のペナルティが課せられる。先ず 第１に、バイアス電流ドレインが４Ｊに局所基準電流発生器の電流をたしたもの となり、即ち入力段が必要とするバイアス電流が二倍になっている。第２として 、入力段がラッチと同数のトランジスタを有するため、複雑さがほぼ二倍である 。第３として、入力段がラッチと同じノイズを発生するため、３ｄＢのノイズペ ナルティがある。 本発明の目的は、上述したようなペナルティの１つ以上の影響を軽減する電流 比較器を提供することにある。 本発明は、第１及び第２入力電流受信用の第１及び第２入力端子と、クロック 周期の第１相の期間中に受信電流を検出すると共に蓄積し、且つ前記クロック周 期の第２の非オーバラッピング相の期間中に前記受信電流を再生する第１及び第 ２電流メモリと、ラッチ回路を形成する第１及び第２の交差結合トランジスタと 、 前記蓄積した電流及び前記受信電流の反転バージョンを前記第２相の期間中に前 記ラッチ回路に供給する手段と、前記ラッチ回路の出力を前記クロック周期の第 ３相の期間中に比較回路の出力端子に供給する手段とを具えている電流比較器に おいて、該比較器がさらに、前記第１相の期間中に前記第１及び第２トランジス タの交差結合を切り離し、且つ前記第１及び第２トランジスタを、各々が前記第 １及び第２メモリ回路のそれぞれ１つにバイアス電流を供給する個々のバイアス 電流源として接続する手段も具えるようにしたことを特徴とする。 本発明による電流比較器の利点は、ラッチのトランジスタを電流メモリ回路用 のバイアス電流源として用いることにより、従来の比較器の折返し構成をなくす と共に、入力電流を電流メモリ回路によりサンプリングするから、電流ドレイン が低減すると云うことにある。これにより構成部品の数が減ることにより入力回 路の複雑さ及びノイズの発生も低減する。 本発明の他の好適例は従属請求項に記載した通りのものである。 以下、本発明を図面を参照して実施例につき説明する。 図１は本発明による比較器の第１実施例の図式線図であり； 図２は本発明による比較器におけるスイッチを作動させるスイッチング波形を 示し； 図３は本発明による比較器の第２実施例の図式線図である。 図１に示すように、比較器は第１及び第２入力端子１と２を有している。第１ 入力端子１はスイッチＳ１を経てｐチャネル電界効果トランジスタＰ１及びｎチ ャネル電界効果トランジスタＮ１のドレイン電極の接続点に接続される。トラン ジスタＰ１のソース電極は給電レールＶ_ddに接続され、トランジスタＮ１のソー ス電極は給電レールＶ_ssに接続される。第２入力端子２はスイッチＳ２を経てｐ チャネル電界効果トランジスタＰ２及びｎチャネル電界効果トランジスタＮ２の ドレイン電極の接続点に接続される。トランジスタＰ２のソース電極は給電レー ルＶ_ddに接続され、トランジスタＮ２のソース電極は給電レールＶ_ssに接続され る。入力端子１はさらに、スイッチＳ３を経てトランジスタＰ２とＮ２の接続点 にも接続され、入力端子２はスイッチＳ４を経てトランジスタＰ１とＮ１の接続 点にも接続される。 トランジスタＰ１及びＰ２のゲート電極は、それぞれスイッチＳ５及びＳ６を 経てバイアス電圧レールＶ_eに接続される。スイッチＳ７はトランジスタＮ１の ゲート電極とドレイン電極との間に接続され、スイッチＳ８はトランジスタＮ２ のゲート電極とドレイン電極との間に接続される。 これまで述べたような回路は、スイッチＳ１，Ｓ２，Ｓ５，Ｓ６，Ｓ７及びＳ ８が閉じる場合に、入力端子１及び２における入力電流を検知し、且つ２つの電 流メモリ回路を形成する。トランジスタＰ１及びＰ２はバイアス電流源として作 用して、双方向電流をトランジスタＮ１及びＮ２により検出させることができる 。スイッチＳ７及びＳ８が開くと、トランジスタＮ１及びＮ２は、電流メモリ回 路にて既知のように、検出電流を維持する。従って、スイッチＳ１，Ｓ２，Ｓ５ 及びＳ６が閉じている第１相の期間中には、比較器は受け取った入力電流を検出 して、その電流を蓄積する。 トランジスタＰ１のゲート電極はスイッチＳ１０を経てトランジスタＰ２のド レイン電極に接続され、またトランジスタＰ２のゲート電極はスイッチＳ９を経 てトランジスタＰ１のドレイン電極に接続される。トランジスタＰ１及びＰ２の ゲート電極はスイッチＳ１１を経て結合される。トランジスタＰ１のゲート電極 はｐチャネル電界効果トランジスタＰ３のゲート電極に接続され、トランジスタ Ｐ２のゲート電極はｐチャネル電界効果トランジスタＰ４のゲート電極に接続さ れる。トランジスタＰ３及びＰ４のソース電極は給電レールＶ_ddに接続され、こ れらのトランジスタのドレイン電極はｎチャネル電界効果トランジスタＮ３及び Ｎ４のドレイン電極にそれぞれ接続される。トランジスタＮ３及びＮ４のソース 電極は給電レールＶ_ssに接続され、これらのトランジスタのゲート電極は互いに 接続されて、トランジスタＮ３のドレイン電極に接続される。トランジスタＰ４ 及びＮ４のドレイン電極の接続点は比較器の出力端子３に接続される。 第２相の期間中には、スイッチＳ１，Ｓ２，Ｓ５，Ｓ６，Ｓ７，Ｓ８及びＳ１ １が開いて、スイッチＳ２，Ｓ４，Ｓ９及びＳ１０が閉じる。この際、トランジ スタＰ１及びＰ２は交差結合され、これらのトランジスタには第１相の期間中に トランジスタＮ１及びＮ２に蓄えられた電流と、第１相の期間中に供給された入 力電流の反転バージョンとが供給される。入力電流の反転は、スイッチＳ１〜Ｓ ４によって形成されるスイッチング回路によって行われる。従って、トランジス タＰ１とＰ２は、第１相からの蓄積入力電流と、当面の第２相における入力電流 の反転バージョンとを受信する再生ラッチ回路を形成する。 ＥＰ−Ａ−０７４４０３２に開示されているように、蓄積入力電流と、この入 力電流の反転バージョンとをたした電流を用いることにより同相及びオフセット 電流を相殺することができる。図１に示した回路配置にて斯かる相殺が維持され るも、トランジスタＮ１及びＮ２が再生ラッチをバイアスするのと同じトランジ スタであるため、第２節にて述べたようなペナルティが除去されるか、又は少な くとも低減される。 図２はスイッチＳ１〜Ｓ１１を作動させるのに用いるクロックの波形を示す。 スイッチＳ１及びＳ２は、波形φ１が高レベルにある時に閉じ、スイッチＳ３及 びＳ４は波形φ２が高レベルにある時に閉じ、スイッチＳ５及びＳ６は波形φ６ が高レベルにある時に閉じ、スイッチＳ７及びＳ８は波形φ３が高レベルにある 時に閉じ、スイッチＳ９及びＳ１０は波形φ４が高レベルにある時に閉じ、スイ ッチＳ１１は波形φ５が高レベルにある時に閉じる。 図２に示したように、期間１ａ，１ｂ，２ａ及び２ｂは、ＥＰ−Ａ−０６０８ ９３６（ＰＨＢ３３８３０）に開示されているようなＳ２１電流メモリ回路を用 いる切替電流回路における１サンプリング期間を構成する。 前述した所から明らかなように、期間１ａは第１相に相当し、この期間中に入 力電流は、スイッチＳ５及びＳ６が閉じるためにトランジスタＰ１及びＰ２によ って発生されるバイアス電流と共にトランジスタＮ１及びＮ２にて検出されて、 蓄積される。期間ｂ１の期間中には、スイッチＳ７及びＳ８が開くので、メモリ トランジスタＮ１及びＮ２は第１期間１ａの期間中に検出されて、蓄積された電 流を発生する。同時に、スイッチＳ１及びＳ２が開いて、スイッチＳ３及びＳ４ が閉じて、入力電流の差を反転させる。また、スイッチＳ９及びＳ１０が閉じて 、スイッチＳ５及びＳ６が開くため、トランジスタＰ１及びＰ２は再生ラッチ回 路を形成する。比較器の回路動作の第３相に相当する期間２ａの期間中には比較 器の出力が有効となり、これは波形φ７によって作動させるスイッチング回路（ 図示せず）によって後続回路へクロックさせることができる。比較回路動作の第 ４ ４相に相当する期間２ｂの期間中には、スイッチＳ５，Ｓ６及びＳ１１が閉じ、 スイッチＳ９及びＳ１０が開いて、比較器をその初期状態にリセットさせて、次 の電流サンプルの入力を待機する。 本発明による比較器の使用が切替電流回路に限定されず、入力信号電流を第１ 及び第２相の間一定に保持し得るあらゆる所に使用することができることは当業 者に明らかである。図２に示した特定のスイッチング波形は、Ｓ２１電流メモリ セルでの使用を提案する例に過ぎないものである。 図３は本発明による比較器の第２実施例を示し、図１の実施例のものと共通の 素子には同じ参照符号を付しで示してある。図３に示した比較器についての次の 説明は２つの実施例の相違点に向けられたものである。図３に示すように、トラ ンジスタＮ１のゲート電極はスイッチＳ１３を経てトランジスタＮ２のドレイン 電極にも接続され、トランジスタＮ２のゲート電極もスイッチＳ１２を経てトラ ンジスタＮ１のドレイン電極にも接続されるようにする。スイッチＳ１２及びＳ １３は波形φ４が高レベルにある時、即ちスイッチＳ９及びＳ１０と同じ時間に 閉じる。この結果、再生ラッヂは第２相の期間中にトランジスタ対Ｎ１，Ｐ１と Ｎ２，Ｐ２によって形成され、従ってそれは単一トランジスタラッチの相互コン ダクタンスの２倍であり、比較器を高い周波数で作動させることができる。その ほかの図３に示した回路の動作は図１に示した回路の動作と同じである。 本発明は上述した例のみに限定されるものでなく、請求の範囲の記載を逸脱す ることなく、幾多の変更を加え得ることは当業者に明らかである。

───────────────────────────────────────────────────── 【要約の続き】

Claims (1)

1. 【特許請求の範囲】 1. 第１及び第２入力電流受信用の第１及び第２入力端子と、クロック周期の第 １相の期間中に受信電流を検出すると共に蓄積し、且つ前記クロック周期の第 ２の非オーバラッピング相の期間中に前記受信電流を再生する第１及び第２電 流メモリと、ラッチ回路を形成する第１及び第２の交差結合トランジスタと、 前記蓄積した電流及び前記受信電流の反転バージョンを前記第２相の期間中に 前記ラッチ回路に供給する手段と、前記ラッチ回路の出力を前記クロック周期 の第３相の期間中に比較回路の出力端子に供給する手段とを具えている電流比 較器において、該比較器がさらに、前記第１相の期間中に前記第１及び第２ト ランジスタの交差結合を切り離し、且つ前記第１及び第２トランジスタを、各 々が前記第１及び第２メモリ回路のそれぞれ１つにバイアス電流を供給する個 々のバイアス電流源として接続する手段も具えるようにしたことを特徴とする 電流比較器。 2. 前記交差結合を切り離す手段が、クロック信号の前記第１相にて開くべく制 御される第１スイッチング手段を具え、且つ前記第１及び第２トランジスタを バイアス電流源として接続ずる手段が、前記第１及び第２トランジスタの制御 電極をバイアス電位源に接続する第２スイッチング手段を具えるようにしたこ とを特徴とする請求の範囲１に記載の電流比較器。 3. 前記第１相の期間中に、比較すべき入力電流が前記比較器の入力端子に供給 され、これらの入力電流が前記第１及び第２メモリ回路により検出されると共 に蓄積され、前記第２相の期間中に、前記比較すべき入力電流が反転され、こ れらの反転電流が前記電流メモリ回路の出力と一緒に前記ラッチ回路に供給さ れ、前記第３相の期間中に、比較結果を前記比較器の出力端子に供給するのに 利用できるようにし、且つ第４相の期間中に、前記比較器が初期状態にリセッ トされるようにしたことを特徴とする請求の範囲１又は２に記載の電流比較器 。 4. 前記比較器を初期状態にリセットするリセット手段が、前記第１及び第２ト ランジスタの交差結合を切り離す手段及び前記第１及び第２トランジスタを一 緒に接続する短絡手段を具えるようにしたことを特徴とする請求の範囲１〜３ のいずれかに記載の電流比較器。