JP2001346131A - 表示装置 - Google Patents

表示装置

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JP2001346131A JP2000168068A JP2000168068A JP2001346131A JP 2001346131 A JP2001346131 A JP 2001346131A JP 2000168068 A JP2000168068 A JP 2000168068A JP 2000168068 A JP2000168068 A JP 2000168068A JP 2001346131 A JP2001346131 A JP 2001346131A
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Abstract

(57)【要約】 【課題】 テレシネ変換画像に対する表示品質の向上を
図った表示装置を提供する。 【解決手段】 入力された飛び越し走査の映像信号が１
秒当たり２４コマのフィルムソースをテレシネ変換して
得られたフィールド単位のテレシネ変換映像信号である
か否かを検出し、テレシネ変換映像信号であると判別さ
れた場合には、同一フィルムフレームのフィールドを用
いたフィールド間補間処理により入力された飛び越し走
査の映像信号を線順次走査の映像信号に変換し、その変
換後の線順次走査の映像信号を間引いてフィールド単位
でメモリに書き込み、メモリに書き込んだ線順次走査の
映像信号を２４Ｈｚのｎ倍（ｎは２以上の整数）のレー
トでメモリからｎ回繰り返して読み出し、メモリから読
み出した線順次走査の映像信号で表示パネルを駆動す
る。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は、入力映像信号が映
画フィルムから２−３プルダウン方式等の変換方式によ
り生成されたテレシネ変換映像信号を高画質で表示可能
にしたプラズマディスプレイパネル（ＰＤＰ）、無機又
は有機エレクトロルミネセンス（ＥＬ）パネル、液晶パ
ネル等のマトリックス方式の表示装置に関する。
【０００２】
【従来の技術】ＮＴＳＣ方式等の標準テレビジョン方式
の映像信号の中には、映画フィルムによる映像信号が含
まれることが多々ある。映画フィルムは、毎秒２４コマ
（フレーム）からなり、一方、標準テレビジョン方式の
映像信号は毎秒３０フレームからなり、１フレームが２
フィールドで構成される飛び越し走査の映像信号であ
る。毎秒のフレーム数が異なるので、映画フィルムの各
フレームを２−３プルダウン方式によりテレシネ変換し
て標準テレビジョン方式の映像信号を得ることが通常行
われる。
【０００３】２−３プルダウン方式では、映画フィルム
の第１コマから映像信号の第１フレームの第１及び第２
フィールド、第２コマから映像信号の第２フレームの第
１及び第２フィールド並びに第３フレームの第１フィー
ルド、第３コマから映像信号の第３フレームの第２フィ
ールド及び第４フレームの第１フィールドが作成され
る。以降のコマについて同様の変換によって連続したフ
ィルムの各コマから、２フィールド分、３フィールド
分、２フィールド分、３フィールド分、……のように映
像信号を作成することが行われる。
【０００４】このようにして映画フィルムの２フレーム
が標準テレビジョン方式の映像信号の５フレームに対応
し、映画フィルムのコマに対応して２フィールドの映像
信号と３フィールドの映像信号とが交互に繰り返す映像
信号に変換される。
【０００５】
【発明が解決しようとする課題】ところで、このように
テレシネ変換された飛び越し走査の映像信号による映像
をＰＤＰ等の表示装置で表示させる場合には、映像信号
の連続するフレーム中の例えば、上述の第３フレームは
映画フィルムの第２コマ及び第３コマの画像の組み合わ
せたものであるので、元の映画フィルムに比べて画質が
劣るという問題点があった。
【０００６】そこで、本発明の目的は、テレシネ変換画
像に対する表示品質の向上を図った表示装置を提供する
ことである。
【０００７】
【課題を解決するための手段】本発明の表示装置は、入
力された飛び越し走査の映像信号が１秒当たり２４コマ
のフィルムソースをテレシネ変換して得られたフィール
ド単位のテレシネ変換映像信号であるか否かを検出する
検出手段と、検出手段によって入力された飛び越し走査
の映像信号がテレシネ変換映像信号であると判別された
場合に、同一フィルムフレームのフィールドを用いたフ
ィールド間補間処理により入力された飛び越し走査の映
像信号を線順次走査の映像信号に変換する線順次走査変
換手段と、メモリと、線順次走査変換手段による変換後
の線順次走査の映像信号を間引いてフィールド単位でメ
モリに書き込み、メモリに書き込んだ線順次走査の映像
信号を２４Ｈｚのｎ倍（ｎは２以上の整数）のレートで
メモリからｎ回繰り返して読み出すメモリ制御手段と、
メモリから読み出された線順次走査の映像信号で表示パ
ネルを駆動する表示パネル駆動手段と、を備えたことを
特徴としている。
【０００８】
【発明の実施の形態】以下、本発明の実施例を図面を参
照しつつ詳細に説明する。図１は本発明による表示装置
を示している。この表示装置においては、ＮＴＳＣ形式
の入力映像信号がＡ／Ｄ変換器１１及び駆動制御回路１
２に供給される。Ａ／Ｄ変換器１１は駆動制御回路１２
から供給されるクロック信号に応じて、アナログの入力
映像信号をサンプリングしてこれを１画素毎に例えば８
ビットの画素データ(入力画素データ)に変換する。Ａ／
Ｄ変換器１１の出力には２−３周期検出回路１３及び順
次走査変換回路１４が接続されている。
【０００９】２−３周期検出回路１３はＡ／Ｄ変換器１
１から供給された映像信号が１コマ当たり２フィールド
分の信号部分と３フィールド分の信号部分とのいずれで
あるか否かを判定する。例えば、映像信号の連続するフ
レーム間の画素毎の差分の絶対値を１フィールド期間積
算し、その積算値を所定の閾値と比較する。積算値が所
定の閾値以上のとき動画フィールドと判定し、積算値が
所定の閾値より小のとき静止画フィールドと判定する。
動画フィールドとは連続するフレーム間でフィールド画
像が異なる場合であり、静止画フィールドとは連続する
フレーム間でフィールドが一致する場合である。２−３
プルダウン方式でテレシネ変換された映像信号の場合に
は静止画フィールドが５フィールド毎に発生するので、
静止画フィールドが検出された場合にはそのフィールド
が３フィールド分の信号部分の最後フィールドとなる。
２−３周期検出回路１３による検出信号は順次走査変換
回路１４に供給される。
【００１０】順次走査変換回路１４は２−３周期検出回
路１３の検出信号に応じて映像信号を線順次走査の映像
信号に変換する。２フィールド分の信号部分ではその２
フィールド分の映像信号を一旦各々保存して交互に出力
する。３フィールド分の信号部分では最初の２フィール
ド分の映像信号を一旦各々保存して交互に出力する。す
なわち、２−３周期検出回路１３において静止画フィー
ルドが検出された場合にはその静止画フィールドは無視
される。
【００１１】順次走査変換回路１４の出力には切換スイ
ッチ１５が接続されている。切換スイッチ１５は順次走
査変換回路１４の出力信号を介してメモリ１６，１７の
いずれか一方に供給する。切換スイッチ１５はメモリ１
６，１７の書き込み入力に接続されているが、メモリ１
６，１７の読み出し出力には切換スイッチ１８が接続さ
れている。切換スイッチ１８はメモリ１６，１７のいず
れか一方から読み出された映像信号を中継出力する。メ
モリ１６，１７各々は所定の容量を有し、その書き込み
及び読み出しはメモリ制御回路１９によって制御され
る。
【００１２】アドレスドライバ２０は、駆動制御回路１
２から供給されたタイミング信号に応じて、メモリ１
６，１７から読み出された映像信号の１行分の変換画素
データビット各々の論理レベルに対応した電圧を有する
ｍ個の画素データパルスを発生し、これらをＰＤＰ２３
の列電極Ｄ1〜Ｄmに夫々印加する。ＰＤＰ２３は、アド
レス電極としての上記列電極Ｄ1〜Ｄmと、これら列電極
と直交して配列されている行電極Ｘ1〜Ｘn及び行電極Ｙ
1〜Ｙnを備えている。ＰＤＰ２３では、これら行電極Ｘ
及び行電極Ｙの一対にて１行分に対応した行電極を形成
している。すなわち、ＰＤＰ２３における第１行目の行
電極対は行電極Ｘ1及びＹ1であり、第ｎ行目の行電極対
は行電極Ｘn及びＹnである。上記行電極対及び列電極は
放電空間に対して誘電体層で被覆されており、各行電極
対と列電極との交点にて１画素に対応した放電セルが形
成される構造となっている。
【００１３】第１サスティンドライバ２１及び第２サス
ティンドライバ２２各々は、駆動制御回路１２から供給
されたタイミング信号に応じて駆動パルスを発生し、こ
れらをＰＤＰ２３の行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに印加
する。駆動制御回路１２は、上記入力映像信号中の水平
及び垂直同期信号に同期して、Ａ／Ｄ変換器１１に対す
るクロック信号、スイッチ１５，１８各々の切換信号及
びメモリ制御回路１９によるメモリ１６，１７に対する
書込及び読出のためのタイミング信号を発生する。更
に、駆動制御回路１２は、かかる水平及び垂直同期信号
に同期して、アドレスドライバ２０、第１サスティンド
ライバ２１及び第２サスティンドライバ２２各々を駆動
制御すべき各種タイミング信号を発生する。
【００１４】かかる構成の表示装置においては、入力映
像信号が２−３プルダウン方式でテレシネ変換された映
像信号であるとすると、その映像信号は図２(a)に示す
フィルムのコマＡ，Ｂ，Ｃ，Ｄ，……に対して図２(b)
に示す如きフィールド列となる。すなわち、コマＡに対
しては第１フレームの第１フィールドＡ１及び第２フィ
ールドＡ２となり、コマＢに対しては第２フレームの第
１フィールドＢ１及び第２フィールドＢ２並びに第３フ
レームの第１フィールドＢ１となる。コマＣに対しては
第３フレームの第２フィールドＣ１及び第４フレームの
第１フィールドＣ２となり、コマＤに対しては第４フレ
ームの第２フィールドＤ１並びに第５フレームの第１フ
ィールドＤ２及び第２フィールドＤ１となる。各コマの
長さは１／２４秒に対して各フィールドの長さは１／６
０秒である。
【００１５】順次走査変換回路１４はテレシネ変換され
た映像信号を線順次走査の映像信号に変換するので、図
２(b)の第１フレームの第１フィールドＡ１及び第２フ
ィールドＡ２からライン毎に信号を交互に得て図２(c)
に示すように１画面分の映像信号ＶＡを生成する。同様
に、第２フレームの第１フィールドＢ１及び第２フィー
ルドＢ２からライン毎に信号を交互に得て１画面分の映
像信号ＶＢを生成する。第３フレームの第２フィールド
Ｃ１及び第４フレームの第１フィールドＣ２からライン
毎に信号を交互に得て１画面分の映像信号ＶＣを生成す
る。第４フレームの第２フィールドＤ１並びに第５フレ
ームの第１フィールドＤ２からライン毎に信号を交互に
得て１画面分の映像信号ＶＤを生成する。この映像信号
ＶＡ，ＶＢ，ＶＣ，ＶＤ各々の長さは１／３０秒であ
る。
【００１６】メモリ制御回路１９は順次走査変換回路１
４の出力映像信号をメモリ１６とメモリ１７とに切換ス
イッチ１５を介して交互に書き込ませる。また、この書
き込みは映像信号を間引いて２４Ｈｚで書き込まれる。
図２(d)に示すようにメモリ１６に映像信号ＶＡが間引
き書き込まれるとすると、次に、図２(ｅ)に示すように
メモリ１７には映像信号ＶＢが間引き書き込まれる。そ
して、メモリ１６に映像信号ＶＣが間引き書き込まれ、
次に、メモリ１７には映像信号ＶＤが間引き書き込まれ
る。
【００１７】このようにメモリ１６，１７に間引き書き
込まれた映像信号ＶＡ，ＶＢ，ＶＣ，ＶＤはメモリ制御
回路１９の制御によって読み出される。この読み出しは
４８Ｈｚでメモリ１６，１７各々で２回繰り返し行われ
る。すなわち、図２(f)に示すようにメモリ１６から映
像信号ＶＡが２回読み出され、次に図２(g)に示すよう
にメモリ１７から映像信号ＶＢが２回読み出される。同
様に、メモリ１６から映像信号ＶＣが２回読み出され、
次にメモリ１７から映像信号ＶＤが２回読み出される。
【００１８】メモリ１６，１７各々から読み出された映
像信号（画素データ）は切換スイッチ１８を介してアド
レスドライバ２０に順次供給される。その映像信号の１
行分の画素データビット各々の論理レベルに対応した電
圧を有するｍ個の画素データパルスが順次生成され、こ
れらをＰＤＰ２３の列電極Ｄ1〜Ｄmに各々印加される。
また、第１サスティンドライバ２１及び第２サスティン
ドライバ１２各々からの駆動パルスが発生され、ＰＤＰ
２３の行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに印加される。よっ
て、ＰＤＰ２３にはメモリ１６，１７各々から読み出さ
れた映像信号に応じた画像が表示される。
【００１９】上記したようにメモリ１６から読み出され
た映像信号ＶＡに対しては、図２(h)に示すように映像
信号ＶＡによる画像が２回連続して１／４８秒ずつ表示
される。メモリ１６又は１７から映像信号ＶＢ，ＶＣ，
ＶＤに対しても各映像信号による画像が２回連続して１
／４８秒ずつ表示される。すなわち、図２(a)の映画フ
ィルムのコマと同様に１／２４秒で１画面となる表示が
行われる。
【００２０】なお、メモリ１６，１７に間引き書き込ま
れた映像信号ＶＡ，ＶＢ，ＶＣ，ＶＤ各々の読み出しを
ｎ×２４Ｈｚでｎ回繰り返しても良い。ｎは２以上の整
数である。例えば、７２Ｈｚで３回繰り返し読み出しの
場合には、図２(i)に示すようにメモリ１６から映像信
号ＶＡが３回読み出され、次に図２(j)に示すようにメ
モリ１７から映像信号ＶＢが３回読み出される。同様
に、メモリ１６から映像信号ＶＣが３回読み出され、次
にメモリ１７から映像信号ＶＤが３回読み出される。メ
モリ１６から読み出された映像信号ＶＡに対しては、図
２(k)に示すように映像信号ＶＡによる画像が３回連続
して１／７２秒ずつ表示される。メモリ１６又は１７か
ら映像信号ＶＢ，ＶＣ，ＶＤに対しても各映像信号によ
る画像が３回連続して１／７２秒ずつ表示される。すな
わち、図２(a)の映画フィルムのコマと同様に１／２４
秒で１画面となる表示が行われる。
【００２１】図３は、本発明の他の実施例としてＰＤＰ
を用いた表示装置の概略構成を示す図である。図３にお
いて、Ａ／Ｄ変換器１は、駆動制御回路２から供給され
るクロック信号に応じて、アナログの入力映像信号をサ
ンプリングしてこれを１画素毎に例えば８ビットの画素
データ(入力画素データ)ＰＤに変換し、これをデータ変
換回路３０に供給する。
【００２２】駆動制御回路２は、上記入力映像信号中の
水平及び垂直同期信号に同期して、上記Ａ／Ｄ変換器１
に対するクロック信号、及びメモリ４に対する書込・読
出信号を発生する。更に、駆動制御回路２は、かかる水
平及び垂直同期信号に同期して、アドレスドライバ６、
第１サスティンドライバ７及び第２サスティンドライバ
８各々を駆動制御すべき各種タイミング信号を発生す
る。
【００２３】データ変換回路３０は、かかる８ビットの
画素データＰＤを、８ビットの変換画素データ(表示画
素データ)ＨＤに変換し、これをメモリ４に供給する。
尚、かかるデータ変換回路３０の変換動作については、
後述する。メモリ４は、駆動制御回路２から供給されて
くる書込信号に従って上記変換画素データＨＤを順次書
き込む。かかる書込動作により１画面（ｎ行、ｍ列）分
の書き込みが終了すると、メモリ４は、この１画面分の
変換画素データＨＤ11-nmを、各ビット桁毎に分割して
読み出し、これを１行分毎に順次アドレスドライバ６に
供給する。
【００２４】アドレスドライバ６は、駆動制御回路２か
ら供給されたタイミング信号に応じて、かかるメモリ４
から読み出された１行分の変換画素データビット各々の
論理レベルに対応した電圧を有するｍ個の画素データパ
ルスを発生し、これらをＰＤＰ１０の列電極Ｄ1〜Ｄmに
夫々印加する。ＰＤＰ１０は、アドレス電極としての上
記列電極Ｄ1〜Ｄmと、これら列電極と直交して配列され
ている行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnを備えてい
る。ＰＤＰ２３では、これら行電極Ｘ及び行電極Ｙの一
対にて１行分に対応した行電極を形成している。すなわ
ち、ＰＤＰ１０における第１行目の行電極対は行電極Ｘ
1及びＹ1であり、第ｎ行目の行電極対は行電極Ｘn及び
Ｙnである。上記行電極対及び列電極は放電空間に対し
て誘電体層で被覆されており、各行電極対と列電極との
交点にて１画素に対応した放電セルが形成される構造と
なっている。
【００２５】第１サスティンドライバ７及び第２サステ
ィンドライバ８各々は、駆動制御回路２から供給された
タイミング信号に応じて、以下に説明するが如き各種駆
動パルスを発生し、これらをＰＤＰ１０の行電極Ｘ1〜
Ｘn及びＹ1〜Ｙnに印加する。図４は、上記アドレスド
ライバ６、第１サスティンドライバ７及び第２サスティ
ンドライバ８各々がＰＤＰ１０の列電極Ｄ1〜Ｄm、行電
極Ｘ1〜Ｘn及びＹ1〜Ｙnに印加する各種駆動パルスの印
加タイミングを示す図である。
【００２６】図４に示される例では、１フィールドの表
示期間を８個のサブフィールドＳＦ１〜ＳＦ８に分割し
てＰＤＰ１０に対する駆動を行う。各サブフィールド内
では、ＰＤＰ１０の各放電セルに対して画素データの書
き込みを行って発光セル及び非発光セルの設定を行う画
素データ書込行程Ｗｃと、上記発光セルのみを各サブフ
ィールドの重み付けに対応した期間(回数)だけ発光維持
させる維持発光行程Ｉｃとを実施する。又、先頭のサブ
フィールドＳＦ１のみで、ＰＤＰ１０の全放電セルを初
期化せしめる一斉リセット行程Ｒｃを実行し、最後尾の
サブフィールドＳＦ８のみで、消去行程Ｅを実行する。
【００２７】先ず、上記一斉リセット行程Ｒｃでは、第
１サスティンドライバ７及び第２サスティンドライバ８
が、ＰＤＰ１０の行電極Ｘ1〜Ｘn及びＹ1〜Ｙn各々に対
して図３に示されるが如きリセットパルスＲＰx及びＲ
ＰYを同時に印加する。これらリセットパルスＲＰx及び
ＲＰYの印加に応じて、ＰＤＰ１０中の全ての放電セル
がリセット放電して、各放電セル内には一様に所定の壁
電荷が形成される。これにより、全放電セルは上記発光
セルに設定される。
【００２８】次に、図４の画素データ書込行程Ｗｃで
は、アドレスドライバ６が、各行毎の画素データパルス
群ＤＰ１1〜n、ＤＰ２1〜n、ＤＰ３1〜n、・・・・、ＤＰ８
1〜nを図３に示されるように、順次列電極Ｄ1〜Ｄmに印
加して行く。つまり、アドレスドライバ６は、サブフィ
ールドＳＦ１内では、上記変換画素データＨＤ11-nm各
々の第１ビット目に基づいて生成した第１行〜第ｎ行各
々に対応した画素データパルス群ＤＰ１1〜nを、図４に
示されるが如く１行分毎に順次列電極Ｄ1〜Ｄmに印加し
て行く。又、サブフィールドＳＦ２内では、上記変換画
素データＨＤ11-n m各々の第２ビット目に基づいて生成
した画素データパルス群ＤＰ２1〜nを、図４に示される
が如く１行分毎に順次列電極Ｄ1〜Ｄmに印加して行くの
である。この際、アドレスドライバ６は、変換画素デー
タのビット論理が例えば論理レベル"１"である場合に限
り高電圧の画素データパルスを発生して列電極Ｄに印加
する。かかる各画素データパルス群ＤＰの印加タイミン
グと同一タイミングにて、第２サスティンドライバ８
は、図４に示されるが如き走査パルスＳＰを発生してこ
れを行電極Ｙ1〜Ｙnへと順次印加して行く。ここで、上
記走査パルスＳＰが印加された"行"と、高電圧の画素デ
ータパルスが印加された"列"との交差部の放電セルにの
み放電（選択消去放電）が生じ、その放電セル内に残存
していた壁電荷が選択的に消去される。かかる選択消去
放電により、上記一斉リセット行程Ｒｃにて発光セルの
状態に初期化された放電セルは、非発光セルに推移す
る。尚、上記高電圧の画素データパルスが印加されなか
った"列"に形成されている放電セルには放電が生起され
ず、上記一斉リセット行程Ｒｃにて初期化された状態、
つまり発光セルの状態を維持する。
【００２９】すなわち、画素データ書込行程Ｗｃの実行
によれば、後述する維持発光行程において発光状態が維
持される発光セルと、消灯状態のままの非発光セルとが
画素データに応じて択一的に設定され、いわゆる画素デ
ータの書き込みが為されるのである。又、図４に示され
る維持発光行程Ｉｃでは、第１サスティンドライバ７及
び第２サスティンドライバ８が、行電極Ｘ1〜Ｘn及びＹ
1〜Ｙnに対して図４に示されるように交互に維持パルス
ＩＰX及びＩＰYを印加する。この際、上記画素データ書
込行程Ｗｃによって壁電荷が残留したままとなっている
放電セル、すなわち発光セルは、かかる維持パルスＩＰ
X及びＩＰYが交互に印加されている期間中、放電発光を
繰り返しその発光状態を維持する。その発光維持期間
(回数)は、各サブフィールドの重み付けに対応して設定
されている。
【００３０】図５は、各サブフィールド毎の発光維持期
間(回数)が記述されている発光駆動フォーマットを示す
図である。なお、図５の駆動モード(Ａ)は、例えば偶数
フィールド(又は偶数フレーム)、駆動モード(Ｂ)は、奇
数フィールド(又は奇数フレーム)での発光駆動時に用い
る。 すなわち、偶数フィールドの表示期間中において
は、各サブフィールドＳＦ１〜８毎の維持発光行程Ｉｃ
での発光期間は、駆動モード(Ａ)に示されるように、 ＳＦ１：３ ＳＦ２：１１ ＳＦ３：２０ ＳＦ４：３０ ＳＦ５：４０ ＳＦ６：５１ ＳＦ７：６３ ＳＦ８：３７ に設定されており、奇数フィールドの表示期間中におい
ては、各サブフィールドＳＦ１〜８毎の維持発光行程Ｉ
ｃでの発光期間は、駆動モード(Ｂ)に示されるように、 ＳＦ１：１ ＳＦ２：６ ＳＦ３：１６ ＳＦ４：２４ ＳＦ５：３５ ＳＦ６：４６ ＳＦ７：５７ ＳＦ８：７０ に設定されている。
【００３１】この際、サブフィールドＳＦ１〜ＳＦ８各
々での発光期間比は、非線形（すなわち、逆ガンマ比
率、Ｙ＝Ｘ2、2）であり、これにより入力画素データＰ
Ｄの非線形特性（ガンマ特性）を補正するようにしてい
る。すなわち、各維持発光行程Ｉｃでは、その直前に実
行された画素データ書込行程Ｗｃにて発光セルに設定さ
れた放電セルのみが、偶数フィールドの表示期間中は駆
動モード(Ａ)、奇数フィールドの表示期間中は駆動モー
ド(Ｂ)に示される発光期間に亘り発光するのである。
【００３２】又、図４に示される消去行程Ｅでは、アド
レスドライバ６が、消去パルスＡＰを発生してこれを列
電極Ｄ1-mの各々に印加する。更に、第２サスティンド
ライバ８が、かかる消去パルスＡＰの印加タイミングと
同時に消去パルスＥＰを発生してこれを行電極Ｙ1〜Ｙn
各々に印加する。これら消去パルスＡＰ及びＥＰの同時
印加により、ＰＤＰ１０における全放電セル内において
消去放電が生起され、全ての放電セル内に残存している
壁電荷が消滅する。
【００３３】すなわち、かかる消去行程Ｅの実行によ
り、ＰＤＰ１０における全ての放電セルが非発光セルと
なるのである。図６は、図３に示されるデータ変換回路
３０の内部構成を示す図である。図６に示されるよう
に、データ変換回路３０は、２−３周期検出回路１３、
順次走査変換回路１４、切換スイッチ１５，１８、メモ
リ１６，１７、メモリ制御回路１９、第１データ変換回
路３２、多階調化処理回路３３及び第２データ変換回路
３４で構成される。２−３周期検出回路１３、順次走査
変換回路１４、切換スイッチ１５，１８、メモリ１６，
１７及びメモリ制御回路１９は図１に示したものと同一
である。
【００３４】図６における第１データ変換回路３２は、
切換スイッチ１８から供給された映像信号、すなわち８
ビット（０〜２５５）の画素データＰＤ’を、８ビット
（０〜１２８）の変換画素データＨＤpに変換して多階
調化処理回路３３に供給する。図７は、かかる第１デー
タ変換回路３２の内部構成を示す図である。図７におい
て、データ変換回路３２１は、画素データＰＤ’を図８
に示されるが如き変換特性に基づいて８ビット（０〜１
２８）の変換画素データＡに変換してこれをセレクタ３
２２に供給する。データ変換回路３２３は、上記画素デ
ータＰＤ’を図９に示されるが如き変換特性に基づいて
８ビット（０〜１２８）の変換画素データＢに変換して
これをセレクタ３２２に供給する。セレクタ３２２は、
これら変換画素データＡ及びＢの内から、変換特性選択
信号の論理レベルに応じた方を択一的に選択し、これを
変換画素データＨＤpとして出力する。かかる変換特性
選択信号は、図３に示した駆動制御回路２から供給され
るもので、入力画素データＤの垂直同期タイミングに応
じて論理レベル"１"から"０"、又は"０"から"１"へと推
移する信号である。ここで、図８の変換特性と図５の駆
動モード（Ｂ）、図９の変換特性と図５の駆動モード
（Ａ）は、対となっている。つまり、セレクタ３２２
は、図５の駆動モード（Ａ）が設定されるフィールド
（偶数フィールド）では、変換画素データＢを選択し、
図５の駆動モード（Ｂ）が設定されるフィールド（奇数
フィールド）では、変換画素データＡを選択し、これを
変換画素データＨＤPとして出力するのである。尚、上
記変換特性は、入力画素データのビット数 、後述する
多階調化による圧縮ビット数及び表示階調数に応じて設
定される。このように、後述する多階調化処理回路３３
の前段に第１データ変換回路３２を設けて、表示階調
数、多階調化による圧縮ビット数に合わせた変換を施
し、これにより画素データＰＤ’を上位ビット群（多階
調化画素データに対応）と下位ビット群（切り捨てられ
るデータ：誤差データ）をビット境界で切り分け、この
信号に基づいて多階調化処理を行うようになっている。
これにより、多階調化処理による輝度飽和の発生及び表
示階調がビット境界にない場合に生じる表示特性の平坦
部の発生（すなわち、階調歪みの発生）を防止する。
【００３５】かかる図７に示される構成により、第１デ
ータ変換回路３２は、切換スイッチ１８から供給された
８ビット（０〜２５５）の画素データＰＤ’を、１フィ
ールド(フレーム)毎にその変換特性(図８、図９)を切り
換えつつ８ビット（０〜１２８）の変換画素データＨＤ
pに変換して多階調化処理回路３３に供給する。図１０
は、かかる多階調処理回路３３の内部構成を示す図であ
る。
【００３６】図１０に示されるが如く、多階調化処理回
路３３は、誤差拡散処理回路３３０及びディザ処理回路
３５０から構成される。先ず、誤差拡散処理回路３３０
におけるデータ分離回路３３１は、上記第１データ変換
回路３２から供給された８ビットの変換画素データＨＤ
P中の下位２ビット分を誤差データ、上位６ビット分を
表示データとして分離する。加算器３３２は、かかる誤
差データとしての変換画素データＨＤP中の下位２ビッ
ト分と、遅延回路３３４からの遅延出力と、係数乗算器
３３５の乗算出力とを加算して得た加算値を遅延回路３
３６に供給する。遅延回路３３６は、加算器３３２から
供給された加算値を、画素データのクロック周期と同一
の時間を有する遅延時間Ｄだけ遅らせ、これを遅延加算
信号ＡＤ1として上記係数乗算器３３５及び遅延回路３
３７に夫々供給する。係数乗算器３３５は、上記遅延加
算信号ＡＤ1に所定係数値Ｋ1(例えば、"7/16")を乗算し
て得られた乗算結果を上記加算器３３２に供給する。遅
延回路３３７は、上記遅延加算信号ＡＤ1を更に(１水平
走査期間−上記遅延時間Ｄ×４）なる時間だけ遅延させ
たものを遅延加算信号ＡＤ2として遅延回路３３８に供
給する。遅延回路３３８は、かかる遅延加算信号ＡＤ2
を更に上記遅延時間Ｄだけ遅延させたものを遅延加算信
号ＡＤ3として係数乗算器３３９に供給する。又、遅延
回路３３８は、かかる遅延加算信号ＡＤ2を更に上記遅
延時間Ｄ×２なる時間分だけ遅延させたものを遅延加算
信号ＡＤ4として係数乗算器３４０に供給する。更に、
遅延回路３３８は、かかる遅延加算信号ＡＤ2を上記遅
延時間Ｄ×３なる時間分だけ遅延させたものを遅延加算
信号ＡＤ5として係数乗算器３４１に供給する。係数乗
算器３３９は、上記遅延加算信号ＡＤ3に所定係数値Ｋ2
(例えば、"3/16")を乗算して得られた乗算結果を加算器
３４２に供給する。係数乗算器３４０は、上記遅延加算
信号ＡＤ4に所定係数値Ｋ3(例えば、"5/16")を乗算して
得られた乗算結果を加算器３４２に供給する。係数乗算
器３４１は、上記遅延加算信号ＡＤ5に所定係数値Ｋ
4(例えば、"1/16")を乗算して得られた乗算結果を加算
器３４２に供給する。加算器３４２は、上記係数乗算器
３３９、３４０及び３４１各々から供給された乗算結果
を加算して得られた加算信号を上記遅延回路３３４に供
給する。遅延回路３３４は、かかる加算信号を上記遅延
時間Ｄなる時間分だけ遅延させて上記加算器３３２に供
給する。加算器３３２は、上記誤差データ(変換画素デ
ータＨＤP中の下位２ビット分)と、遅延回路３３４から
の遅延出力と、係数乗算器３３５の乗算出力とを加算
し、この際、桁上げがない場合には論理レベル"０"、桁
上げがある場合には論理レベル"1"のキャリアウト信号
ＣOを発生して加算器３３３に供給する。加算器３３３
は、上記表示データ(変換画素データＨＤP中の上位６ビ
ット分)に、上記キャリアウト信号ＣOを加算したものを
６ビットの誤差拡散処理画素データＥＤとして出力す
る。
【００３７】以下に、かかる構成からなる誤差拡散処理
回路３３０の動作について説明する。例えば、図１１に
示されるが如きＰＤＰ１０の画素Ｇ(j,k)に対応した誤
差拡散処理画素データＥＤを求める場合、先ず、かかる
画素Ｇ(j,k)の左横の画素Ｇ(j,k-1)、左斜め上の画素Ｇ
(j-1,k-1)、真上の画素Ｇ(j-1,k)、及び右斜め上の画素
Ｇ(j-1,k+1)各々に対応した各誤差データ、すなわち、 画素Ｇ(j,k-1)に対応した誤差データ：遅延加算信号Ａ
Ｄ1 画素Ｇ(j-1,k+1)に対応した誤差データ：遅延加算信号
ＡＤ3 画素Ｇ(j-1,k)に対応した誤差データ：遅延加算信号Ａ
Ｄ4 画素Ｇ(j-1,k-1)に対応した誤差データ：遅延加算信号
ＡＤ5 各々を、上述した如き所定の係数値Ｋ1〜Ｋ4をもって重
み付け加算する。次に、この加算結果に、変換画素デー
タＨＤPの下位２ビット分、すなわち画素Ｇ(j,k)に対応
した誤差データを加算し、この際得られた１ビット分の
キャリアウト信号ＣOを変換画素データＨＤP中の上位６
ビット分、すなわち画素Ｇ(j,k)に対応した表示データ
に加算したものを誤差拡散処理画素データＥＤとする。
【００３８】誤差拡散処理回路３３０は、かかる構成に
より、変換画素データＨＤP中の上位６ビット分を表示
データ、残りの下位２ビット分を誤差データとして捉
え、周辺画素｛Ｇ(j,k-1)、Ｇ(j-1,k+1)、Ｇ(j-1,k)、
Ｇ(j-1,k-1)｝各々での誤差データを重み付け加算した
ものを、上記表示データに反映させるようにしている。
この動作により、原画素｛Ｇ(j,k)｝における下位２ビ
ット分の輝度が上記周辺画素により擬似的に表現され、
それ故に８ビットよりも少ないビット数、すなわち６ビ
ット分の表示データにて、上記８ビット分の画素データ
と同等の輝度階調表現が可能になるのである。
【００３９】なお、この誤差拡散の係数値が各画素に対
して一定に加算されていると、誤差拡散パターンによる
ノイズが視覚的に確認される場合があり画質を損なって
しまう。そこで、後述するディザ係数の場合と同様に４
つの画素各々に割り当てるべき誤差拡散の係数Ｋ1〜Ｋ4
を１フィールド毎に変更するようにしても良い。ディザ
処理回路３５０は、かかる誤差拡散処理回路３３０から
供給された誤差拡散処理画素データＥＤにディザ処理を
施すことにより、６ビットの誤差拡散処理画素データＥ
Ｄと同等な輝度階調レベルを維持しつつもビット数を更
に４ビットに減らした多階調化処理画素データＤSを生
成する。尚、かかるディザ処理では、隣接する複数個の
画素により１つの中間表示レベルを表現するものであ
る。例えば、８ビットの画素データの内の上位６ビット
の画素データを用いて８ビット相当の階調表示を行う場
合、左右、上下に互いに隣接する４つの画素を１組と
し、この１組の各画素に対応した画素データ各々に、互
いに異なる係数値からなる４つのディザ係数ａ〜ｄを夫
々割り当てて加算する。かかるディザ処理によれば、４
画素で４つの異なる中間表示レベルの組み合わせが発生
することになる。よって、例え画素データのビット数が
６ビットであっても、表現出来る輝度階調レベルは４
倍、すなわち、８ビット相当の中間調表示が可能となる
のである。
【００４０】しかしながら、ディザ係数ａ〜ｄなるディ
ザパターンが各画素に対して一定に加算されていると、
このディザパターンによるノイズが視覚的に確認される
場合があり画質を損なってしまう。そこで、ディザ処理
回路３５０においては、４つの画素各々に割り当てるべ
き上記ディザ係数ａ〜ｄを１フィールド毎に変更するよ
うにしている。
【００４１】図１２は、かかるディザ処理回路３５０の
内部構成を示す図である。図１２において、ディザ係数
発生回路３５２は、互いに隣接する４つの画素毎に４つ
のディザ係数ａ、ｂ、ｃ、ｄを発生してこれらを順次加
算器３５１に供給する。例えば、図１３に示されるよう
に、第ｊ行に対応した画素Ｇ(j,k)及び画素Ｇ(j,k+1)、
第(ｊ＋１)行に対応した画素Ｇ(j+1,k)及び画素Ｇ(j+1,
k+1)なる４つの画素各々に対応した４つのディザ係数
ａ、ｂ、ｃ、ｄを発生する。この際、ディザ係数発生回
路３５２は、これら４つの画素各々に割り当てるべき上
記ディザ係数ａ〜ｄを図１３に示されるように１フィー
ルド毎に変更して行く。
【００４２】すなわち、最初の第１フィールドにおいて
は、 画素Ｇ(j,k) ：ディザ係数ａ 画素Ｇ(j,k+1) ：ディザ係数ｂ 画素Ｇ(j+1,k) ：ディザ係数ｃ 画素Ｇ(j+1,k+1)：ディザ係数ｄ 次の第２フィールドにおいては、 画素Ｇ(j,k) ：ディザ係数ｂ 画素Ｇ(j,k+1) ：ディザ係数ａ 画素Ｇ(j+1,k) ：ディザ係数ｄ 画素Ｇ(j+1,k+1)：ディザ係数ｃ 次の第３フィールドにおいては、 画素Ｇ(j,k) ：ディザ係数ｄ 画素Ｇ(j,k+1) ：ディザ係数ｃ 画素Ｇ(j+1,k) ：ディザ係数ｂ 画素Ｇ(j+1,k+1)：ディザ係数ａ そして、第４フィールドにおいては、 画素Ｇ(j,k) ：ディザ係数ｃ 画素Ｇ(j,k+1) ：ディザ係数ｄ 画素Ｇ(j+1,k) ：ディザ係数ａ 画素Ｇ(j+1,k+1)：ディザ係数ｂ の如き割り当てにてディザ係数ａ〜ｄを循環して繰り返
し発生し、これを加算器３５１に供給する。ディザ係数
発生回路３５２は、上述した如き第１フィールド〜第４
フィールドの動作を繰り返し実行する。すなわち、かか
る第４フィールドでのディザ係数発生動作が終了した
ら、再び、上記第１フィールドの動作に戻って、前述し
た動作を繰り返すのである。加算器３５１は、上記誤差
拡散処理回路３３０から供給されてくる上記画素Ｇ(j,
k)、画素Ｇ(j,k+1)、画素Ｇ(j+1,k)、及び画素Ｇ(j+1,k
+1)各々に対応した誤差拡散処理画素データＥＤ各々
に、上述の如く各フィールド毎に割り当てられたディザ
係数ａ〜ｄを夫々加算し、この際得られたディザ加算画
素データを上位ビット抽出回路３５３に供給する。
【００４３】例えば、図１３に示される第１フィールド
においては、画素Ｇ(j,k)に対応した誤差拡散処理画素
データＥＤ＋ディザ係数ａ、画素Ｇ(j,k+1)に対応した
誤差拡散処理画素データＥＤ＋ディザ係数ｂ、画素Ｇ(j
+1,k)に対応した誤差拡散処理画素データＥＤ＋ディザ
係数ｃ、画素Ｇ(j+1,k+1)に対応した誤差拡散処理画素
データＥＤ＋ディザ係数ｄの各々をディザ加算画素デー
タとして上位ビット抽出回路３５３に順次供給して行く
のである。上位ビット抽出回路３５３は、かかるディザ
加算画素データの上位４ビット分までを抽出し、これを
多階調化画素データＤSとして出力する。
【００４４】このように、図１２に示されるディザ処理
回路３５０は、４つの画素各々に対応させて割り当てる
べき上記ディザ係数ａ〜ｄを１フィールド毎に変更して
行くことにより、ディザパターンによる視覚的ノイズを
低減させつつも視覚的に多階調化した４ビット(０〜７)
の多階調化画素データＤSを求め、これを第２データ変
換回路３４に供給するのである。
【００４５】第２データ変換回路３４は、かかる多階調
化画素データＤSを図１４に示されるが如き変換テーブ
ルに従って図５のサブフィールドＳＦ１〜ＳＦ８各々に
対応した第１〜第８ビットからなる変換画素データ(表
示画素データ)ＨＤに変換する。尚、図１４において、
変換画素データＨＤにおける第１〜第８ビットの内の論
理レベル"１"のビットは、そのビットに対応したサブフ
ィールドＳＦでの画素データ書込行程Ｗｃにおいて選択
消去放電を実施させることを示すものである(黒丸にて
示す)。
【００４６】かかる変換画素データＨＤは、図３に示さ
れるように、メモリ４を介してアドレスドライバ６に供
給される。この際、変換画素データＨＤの形態は、図１
４に示されるが如き９パターンの内のいずれか１つとな
る。アドレスドライバ６は、上記変換画素データＨＤ中
の第１〜第８ビット各々をサブフィールドＳＦ１〜８各
々に割り当て、そのビット論理が論理レベル"１"である
場合に限り、該当するサブフィールドでの画素データ書
込行程Ｗｃにおいて高電圧の画素データパルスを発生
し、これをＰＤＰ１０の列電極Ｄに印加する。これによ
り、上記選択消去放電が生起されるのである。よって、
各放電セルは、図１４の黒丸に示されるサブフィールド
において上記選択消去放電が為されるまでの間、発光セ
ルとなり、その間に存在する連続したサブフィールド各
々での維持発光行程Ｉｃにおいて、図５に示されるが如
き発光期間比にて発光を行う。
【００４７】これにより、偶数フィールド(フレーム)表
示期間中は、図１４の発光輝度(Ａ)に示されるように、
｛0：3：14：34：64：104：155：218：255｝なる９階調
の発光駆動が為され、奇数フィールド(フレーム)表示期
間中は、図１４の発光輝度(Ｂ)に示されるように、
｛0：1：7：23：47：82：128：185：255｝なる９階調の
発光駆動が為されるのである。
【００４８】図１５(a)〜(j)はかかる図３の表示装置に
おけるフィルムのコマＡ，Ｂ，Ｃ，Ｄ，……に対する表
示動作を示している。図１５(a)〜(g)は図２(a)〜(g)に
示したものと同一である。すなわち、図１５(a)に示し
たフィルムのコマＡ，Ｂ，Ｃ，Ｄ，……に対して２−３
テレシネ変換された飛び越し走査の映像信号は図１５
(b)に示す如きフィールド列Ａ１，Ａ２，Ｂ１，……Ｄ
１，Ｄ２，……となる。このフィールド列は順次走査変
換回路１４によって図１５(c)に示す線順次走査の映像
信号ＶＡ，ＶＢ，ＶＣ，ＶＤ，……が得られる。映像信
号ＶＡ，ＶＢ，ＶＣ，ＶＤ，……各々は順次間引かれた
後、図１５(d)及び(e)に示すようにメモリ１６，１７に
交互に書き込まれる。メモリ１６，１７に間引き書き込
まれた映像信号ＶＡ，ＶＢ，ＶＣ，ＶＤ，……はメモリ
制御回路１９の制御によって読み出される。この読み出
しは４８Ｈｚでメモリ１６，１７各々で２回繰り返し行
われ、メモリ１６からの読み出しでは図１５(f)に示す
ように映像信号ＶＡ，ＶＡ，ＶＣ，ＶＣ，……が得ら
れ、メモリ１７からの読み出しでは図１５(g)に示すよ
うに映像信号ＶＢ，ＶＢ，ＶＤ，ＶＤ，……が得られ
る。
【００４９】切換スイッチ１８から出力される映像信
号、すなわち画素データＰＤ’は図１５(h)に示すよう
にＶＡ，ＶＡ，ＶＢ，ＶＢ，ＶＣ，ＶＣ，ＶＤ，ＶＤ，
……である。第１データ変換回路３２では図８の変換特
性による駆動モード（Ａ）が設定されるフィールド（偶
数フィールド）ＶＡ’，ＶＢ’，ＶＤ’，ＶＤ’，……
と、図９の変換特性による駆動モード（Ｂ）が設定され
るフィールド（奇数フィールド）ＶＡ”，ＶＢ”，Ｖ
Ｃ”，ＶＤ”，……とが交互になって図１５(i)に示す
ように変換画素データＨＤPとして出力される。
【００５０】よって、ＰＤＰ１０における表示において
は図１５(j)に示すように１／４８秒の駆動モード
（Ａ）による第１発光駆動シーケンスと１／４８秒の駆
動モード（Ｂ）による第２発光駆動シーケンスとがフィ
ールド毎に交互に行われ、図１５(a)の映画フィルムの
コマと同様に１／２４秒で１画面となる表示が行われ
る。なお、かかる実施例においては、２倍のフレームレ
ート再生で２つの異なる発光駆動シーケンスを設定して
いるが、ｎ倍（例えば、３倍）のフレームレート再生で
ｎ個（例えば、３個）の異なる発光駆動シーケンスを設
定することも可能である。
【００５１】
【発明の効果】以上の如く、本発明によれば、映画フィ
ルムのコマと同様に１／２４秒で１画面となる表示が行
われるので、テレシネ変換画像に対する表示品質の向上
を図ることができる。
【図面の簡単な説明】
【図１】本発明による表示装置の構成を示すブロック図
である。
【図２】図１の表示装置の各部の動作を示す図である。
【図３】本発明の他の実施例として表示装置の構成を示
すブロック図である。
【図４】ＰＤＰ１０に印加される各種駆動パルスの印加
タイミングの一例を示す図である。
【図５】本発明の駆動方法に基づく発光駆動フォーマッ
トを示す図である。
【図６】データ変換回路３０の内部構成を示す図であ
る。
【図７】第１データ変換回路３２の内部構成を示す図で
ある。
【図８】第１データ変換回路３２における第１の変換特
性を示す図である。
【図９】第１データ変換回路３２における第２の変換特
性を示す図である。
【図１０】多階調処理回路３３の内部構成を示す図であ
る。
【図１１】誤差拡散処理回路３３０の動作を説明する為
の図である。
【図１２】ディザ処理回路３５０の内部構成を示す図で
ある。
【図１３】ディザ処理回路３５０の動作を説明する為の
図である。
【図１４】図５に示される発光駆動フォーマットに基づ
いて実施される発光駆動の全パターン、及びこの発光駆
動を実施する際に第２データ変換回路３４で用いられる
変換テーブルの一例を示す図である。
【図１５】図３の表示装置の各部の動作を示す図であ
る。
【符号の説明】
２，１２ 駆動制御回路 ６，２０ アドレスドライバ ７，２１ 第１サスティンドライバ ８，２２ 第２サスティンドライバ １０，２３ ＰＤＰ １３ ２−３周期検出回路 １４ 順次走査変換回路 ３０ データ変換回路 ３２ 第１データ変換回路 ３３ 多階調化処理回路 ３４ 第２データ変換回路 330 誤差拡散処理回路 350 ディザ処理回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｎ 7/01 Ｇ０９Ｇ 3/28 Ｚ (72)発明者 本田 広史 山梨県中巨摩郡田富町西花輪2680番地 パ イオニア株式会社内 Ｆターム(参考） 2H093 NA43 NC13 NC16 ND01 5C006 AA22 AB05 AC02 AF03 AF23 BF02 FA08 5C058 AA06 AA11 AA12 BB01 BB04 BB13 BB15 BB16 BB17 BB25 5C063 AC10 BA04 BA10 CA05 CA09 CA23 CA34 5C080 AA05 BB05 CC03 DD30 EE32 FF12 JJ02 JJ04 JJ05 KK43

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 入力された飛び越し走査の映像信号が１
    秒当たり２４コマのフィルムソースをテレシネ変換して
    得られたフィールド単位のテレシネ変換映像信号である
    か否かを検出する検出手段と、 前記検出手段によって前記入力された飛び越し走査の映
    像信号がテレシネ変換映像信号であると判別された場合
    に、同一フィルムフレームのフィールドを用いたフィー
    ルド間補間処理により前記入力された飛び越し走査の映
    像信号を線順次走査の映像信号に変換する線順次走査変
    換手段と、 メモリと、 前記線順次走査変換手段による変換後の線順次走査の映
    像信号を間引いてフィールド単位で前記メモリに書き込
    み、前記メモリに書き込んだ線順次走査の映像信号を２
    ４Ｈｚのｎ倍（ｎは２以上の整数）のレートで前記メモ
    リからｎ回繰り返して読み出すメモリ制御手段と、 前記メモリから読み出された線順次走査の映像信号で表
    示パネルを駆動する表示パネル駆動手段と、を備えたこ
    とを特徴とする表示装置。
  2. 【請求項２】 前記表示パネル駆動手段は、１フィール
    ドの表示期間を複数のサブフィールドに分割し前記サブ
    フィールドの各々において、画素セルを前記メモリから
    読み出された線順次走査の映像信号に応じて発光セル又
    は非発光セルの一方の状態に設定し、前記発光セルのみ
    を前記複数のサブフィールド各々の重み付けに対応した
    回数だけ発光させる発光駆動シーケンスを設定し、 前記ｎ回繰り返し読み出された１フィールド分の線順次
    走査の映像信号に対する前記発光駆動シーケンス各々
    は、前記複数のサブフィールド各々における前記発光回
    数の比が互いに異なるｎ回の発光駆動シーケンスからな
    ることを特徴とする請求項１記載の表示装置。
  3. 【請求項３】 前記表示パネルは、プラズマディスプレ
    イパネルであることを特徴とする請求項１記載の表示装
    置。
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