JP2001343924A - デジタル駆動装置およびこれを用いた画像表示装置 - Google Patents

デジタル駆動装置およびこれを用いた画像表示装置

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Abstract

(57)【要約】 【課題】 画像表示装置に備えられる光変調素子などの
光射出素子を、容易に所定の状態に設定することのでき
る技術を提供する。 【解決手段】 デジタル駆動装置は、マトリクス状に配
列された複数のメモリセルを含むメモリセルアレイを備
える。メモリセルは、供給されたデータを記憶するとと
もにデータに応じた出力を保持可能な記憶部と、記憶部
にデータを転送可能な転送素子と、を備える。また、メ
モリセルは、転送素子の動作を制御するためのアドレス
信号を転送素子に供給するためのアドレス端子と、転送
素子と接続され、データを転送素子を経て記憶部に供給
するためのデータ端子と、記憶部に記憶されたデータを
出力するための出力端子と、を備える。メモリセルは、
さらに、記憶部に記憶されたデータに関わらず、記憶部
の出力を所定の状態に設定するためのリセット信号を、
記憶部に供給するためのリセット端子を備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、画像表示装置に
関し、特に、光射出装置を駆動するためのデジタル駆動
装置に関する。
【０００２】
【従来の技術】画像表示装置においては、種々の方式で
マルチカラーの画像が表現される。第１の方式は、プロ
ジェクタなどに用いられる３板方式である。この方式で
は、例えば、赤，緑，青の３つの色光に対応する３つの
液晶パネルが用いられ、３つの液晶パネルによって生成
された３つの色画像を合成することによりマルチカラー
の画像を表現する。第２の方式は、直視型の画像表示装
置に用いられるカラーフィルタ方式である。この方式で
は、例えば、射出する色の異なる３つの光変調素子（液
晶セル）によって１つの画素が構成される１つの液晶パ
ネルが用いられ、空間的な混色によりマルチカラーの画
像を表現する。第３の方式は、カラーシーケンシャル方
式である。この方式では、例えば、１つの液晶パネルに
３つの色光を順次照射し、液晶パネルによって生成され
る各色画像を順次表示して、人間の眼の時間的な混色に
よりマルチカラーの画像を表現する。
【０００３】上記のような画像表示装置は、通常、液晶
パネルなどの光変調装置と、光変調装置を駆動するデジ
タル駆動装置と、を備えている。デジタル駆動装置は、
光変調装置に含まれる複数の光変調素子をそれぞれ駆動
するための複数のメモリセルを含むメモリセルアレイを
備えている。
【０００４】ところで、画像表示装置では、画像の書き
換えの際などに、各光変調素子を、オフ状態（光を射出
しない状態）などの所定の状態に、強制的に設定したい
場合がある。特に、上記のカラーシーケンシャル方式を
採用する画像表示装置では、デジタル駆動装置は、光変
調装置に順次照射される各色光に適した各色画像データ
を用いて、光変調装置を駆動する必要がある。このた
め、デジタル駆動装置は、光変調装置に各色光が照射さ
れる前に、各光変調素子を一旦オフ状態に設定する必要
がある。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
デジタル駆動装置を用いる場合には、光変調素子をオフ
状態に設定するのは、比較的困難であるという問題があ
った。これは、従来では、１画面の色画像を表示するた
めに、２つのサブフレーム期間を用いなければならず、
比較的時間が掛かるためである。すなわち、従来では、
第１のサブフレーム期間において、各光変調素子を選択
的にオン状態（光を射出する状態）とし、２番目のサブ
フレーム期間において、各光変調素子を必ずオフ状態と
している。具体的には、デジタル駆動装置の各メモリセ
ルには、第１のサブフレーム期間において、色画像デー
タが書き込まれ、第２のサブフレーム期間において、各
光変調素子をオフ状態とするための所定のデータが再度
書き込まれる。
【０００６】なお、上記の問題は、カラーシーケンシャ
ル方式を採用した画像表示装置に限らず、他の方式を採
用する画像表示装置にも共通する問題である。
【０００７】この発明は、従来技術における上述の課題
を解決するためになされたものであり、画像表示装置に
備えられる光変調素子などの光射出素子を、容易に所定
の状態に設定することのできる技術を提供することを目
的とする。
【０００８】
【課題を解決するための手段およびその作用・効果】上
述の課題の少なくとも一部を解決するため、本発明の第
１の装置は、デジタル駆動装置であって、マトリクス状
に配列された複数のメモリセルを含むメモリセルアレイ
を備え、前記メモリセルは、供給されたデータを記憶す
るとともに、前記データに応じた出力を保持可能な記憶
部と、前記記憶部に、前記データを転送可能な転送素子
と、前記転送素子の動作を制御するためのアドレス信号
を、前記転送素子に供給するためのアドレス端子と、前
記転送素子と接続され、前記データを、前記転送素子を
経て前記記憶部に供給するためのデータ端子と、前記記
憶部に記憶された前記データを出力するための出力端子
と、前記記憶部に記憶された前記データに関わらず、前
記記憶部の出力を所定の状態に設定するためのリセット
信号を、前記記憶部に供給するためのリセット端子と、
を備えることを特徴とする。
【０００９】このデジタル駆動装置では、各メモリセル
は、リセット端子を備えている。これにより、記憶部に
記憶されたデータに関わらず、記憶部の出力を、容易に
所定の状態に設定することが可能となる。そして、この
デジタル駆動装置を、光射出装置を備える画像表示装置
に適用すれば、光射出素子を、容易に所定の状態に設定
することが可能となる。
【００１０】上記の装置において、前記記憶部は、イン
バータと、２入力ＮＡＮＤゲートまたは２入力ＮＯＲゲ
ートと、を備えており、前記インバータの入力端子に
は、前記２入力ＮＡＮＤゲートまたは前記２入力ＮＯＲ
ゲートの出力端子が接続されており、前記２入力ＮＡＮ
Ｄゲートまたは前記２入力ＮＯＲゲートの一方の入力端
子には、前記インバータの出力端子が接続されており、
他方の入力端子には、前記リセット端子が接続されてい
ることが好ましい。
【００１１】このようにすれば、記憶部を比較的簡単に
構成することができる。
【００１２】上記の装置において、前記メモリセルは、
さらに、前記記憶部からの出力電圧を変換するためのバ
ッファ回路を備えることが好ましい。
【００１３】こうすれば、各メモリセルは、任意の電圧
レベルで出力することができるとともに、記憶部自体の
消費電力を低減させることができる。そして、このデジ
タル駆動装置を、光射出装置を備える画像表示装置に適
用すれば、任意の電圧レベルで動作する光射出素子を駆
動することが可能となる。
【００１４】上記の装置において、前記メモリセルアレ
イは、さらに、複数の第１の信号線であって、各第１の
信号線が、行方向に沿って配列された１組のメモリセル
群に含まれる１組のアドレス端子群を並列に接続する、
前記複数の第１の信号線と、複数の第２の信号線であっ
て、各第２の信号線が、列方向に沿って配列された１組
のメモリセル群に含まれる１組のデータ端子群を並列に
接続する、前記複数の第２の信号線と、複数の第３の信
号線であって、各第３の信号線が、前記行方向に沿って
配列された前記１組のメモリセル群に含まれる１組のリ
セット端子群を並列に接続する、前記複数の第３の信号
線と、を備え、前記デジタル駆動装置は、さらに、前記
複数の第１の信号線を介して、前記行方向に沿って配列
された各組のメモリセル群に、前記アドレス信号を順次
供給するための第１のドライバ回路と、前記複数の第２
の信号線を介して、前記列方向に沿って配列された各組
のメモリセル群に、前記データ信号を一斉に供給するた
めの第２のドライバ回路と、前記複数の第３の信号線を
介して、前記行方向に沿って配列された各組のメモリセ
ル群に、前記リセット信号を順次供給するための第３の
ドライバ回路と、を備えることが好ましい。
【００１５】こうすれば、行方向に沿って配列された各
組のメモリセル群の出力状態を、順次所定の状態に設定
することができる。
【００１６】上記の装置において、前記第３のドライバ
回路は、前記第１のドライバ回路が特定の組のメモリセ
ル群に対して前記アドレス信号を供給した後の所定のタ
イミングで、前記特定の組のメモリセル群に対して前記
リセット信号を供給可能であることが好ましい。
【００１７】こうすれば、記憶部にデータが書き込まれ
た後の所定のタイミングで、記憶部の出力を所定の状態
に設定することができる。そして、このデジタル駆動装
置を、光射出装置を備える画像表示装置に適用すれば、
各光射出素子を所定のタイミングで所定の状態に設定す
ることができる。
【００１８】上記の装置において、前記所定のタイミン
グは、変更可能であることが好ましい。
【００１９】こうすれば、記憶部にデータが書き込まれ
た後の所望のタイミングで、記憶部の出力を所定の状態
に設定することができる。そして、このデジタル駆動装
置を、光射出装置を備える画像表示装置に適用すれば、
各光射出素子を所望のタイミングで所定の状態に設定す
ることができ、この結果、光射出装置における光の射出
時間を調整することができる。
【００２０】上記の装置において、さらに、１フレーム
期間内に、前記第１のドライバ回路および前記第３のド
ライバ回路に、前記アドレス信号および前記リセット信
号を出力させるための制御回路を備えることが好まし
い。
【００２１】こうすれば、同一のフレーム期間内に、ア
ドレス信号とリセット信号とを各メモリセルに供給する
ことができるので、１フレーム期間内にデータを書き換
えることができる。そして、このデジタル駆動装置を、
光射出装置を備える画像表示装置に適用すれば、１フレ
ーム期間毎に異なる画像を表示することが可能となる。
【００２２】本発明の第２の装置は、画像表示装置であ
って、上記のいずれかに記載のデジタル駆動装置と、前
記デジタル駆動装置に含まれる前記複数のメモリセルか
らの出力に応じて、光を射出する複数の光射出素子を含
む光射出装置と、を備えることを特徴とする。
【００２３】この画像表示装置では、本発明の第１の装
置であるデジタル駆動装置が用いられているので、光射
出素子を、容易に所定の状態に設定することが可能とな
る。
【００２４】上記の装置において、さらに、前記光射出
装置からの光を投写するためのレンズを備えるようにし
てもよい。
【００２５】こうすれば、プロジェクタを構成すること
ができる。
【００２６】上記の装置において、前記複数の光射出素
子のそれぞれは、外部から与えられた光を変調して射出
するようにしてもよい。
【００２７】本発明の第３の装置は、デジタル記憶ユニ
ットであって、光変調素子の状態を示すデータを保持す
るための記憶部と、前記記憶部に前記データを転送可能
なアクティブ素子と、前記アクティブ素子を介して、前
記データを前記記憶部に供給するためのデータ端子と、
前記アクティブ素子を制御するためのアドレス信号を、
前記アクティブ素子に供給するためのアドレス端子と、
前記記憶部をリセットするためのリセット信号を、前記
記憶部に供給するためのリセット端子と、を備えること
を特徴とする。
【００２８】このデジタル記憶ユニットは、リセット端
子を備えている。これにより、記憶部に保持されたデー
タに関わらず、記憶部をリセットすることが可能とな
る。したがって、光変調素子を、容易に所定の状態に設
定することが可能となる。
【００２９】上記の装置において、前記記憶部は、リセ
ット機能付きのＳＲＡＭ回路であってもよい。
【００３０】上記の装置において、前記ＳＲＡＭ回路
は、一方の入力端子に前記リセット信号が入力される２
入力ＮＡＮＤゲートまたは２入力ＮＯＲゲートと、イン
バータと、を備えており、前記２入力ＮＡＮＤゲートま
たは前記２入力ＮＯＲゲートと、前記インバータとは、
ループ接続されていることが好ましい。
【００３１】このようにすれば、記憶部を比較的簡単に
構成することができる。
【００３２】さらに、上記の装置において、前記記憶部
の出力電圧を変換して前記光変調素子に伝達するための
バッファ回路を備えることが好ましい。
【００３３】こうすれば、各デジタル記憶ユニットは、
任意の電圧レベルで動作する光変調素子を駆動すること
が可能となる。
【００３４】本発明の第４の装置は、デジタル記憶装置
であって、２次元に配置された上記のいずれかに記載の
複数のデジタル記憶ユニットと、複数の第１の信号線で
あって、各第１の信号線は、第１の方向に並んだ１組の
デジタル記憶ユニット群に含まれる１組のアドレス端子
群を並列に接続し、各第１の信号線には、前記アドレス
信号が供給される、前記複数の第１の信号線と、複数の
第２の信号線であって、各第２の信号線は、前記第１の
方向に直交する第２の方向に並んだ１組のデジタル記憶
ユニット群に含まれる１組のデータ端子群を並列に接続
し、各第２の信号線には、前記データ信号が供給され
る、前記複数の第２の信号線と、複数の第３の信号線で
あって、各第３の信号線は、前記第１の方向に並んだ１
組のデジタル記憶ユニット群に含まれる１組のリセット
端子群を並列に接続し、各第３の信号線には、前記リセ
ット信号が供給される、前記複数の第３の信号線と、を
備えることを特徴とする。
【００３５】このデジタル記憶装置では、複数のデジタ
ル記憶ユニットが２次元に配置されているので、画像デ
ータなどの２次元のデータを記憶することができる。
【００３６】本発明の第５の装置は、デジタル駆動装置
であって、上記のデジタル記憶装置と、前記複数の第１
の信号線に前記アドレス信号を供給するための第１のド
ライバ回路と、前記複数の第２の信号線に前記データ信
号を供給するための第２のドライバ回路と、前記複数の
第３の信号線に前記リセット信号を供給するための第３
のドライバ回路と、を備えることを特徴とする。
【００３７】上記の装置において、前記第３のドライバ
回路は、前記第１のドライバ回路が特定の組のデジタル
記憶ユニット群に対して前記アドレス信号を供給した後
の所定のタイミングで、前記特定の組のデジタル記憶ユ
ニット群に対して前記リセット信号を供給可能であるこ
とが好ましい。
【００３８】こうすれば、記憶部にデータが書き込まれ
た後の所定のタイミングで、記憶部をリセットすること
ができるので、各光変調素子を所定のタイミングで所定
の状態に設定することが可能となる。
【００３９】上記の装置において、前記第１のドライバ
回路は、シフトレジスタ回路とＡＮＤ論理回路とを備え
るようにしてもよい。
【００４０】こうすれば、時間的な分解能の比較的高い
アドレス信号を出力することができる。
【００４１】また、上記の装置において、前記第３のド
ライバ回路は、シフトレジスタ回路とＡＮＤ論理回路と
を備えるようにしてもよい。
【００４２】こうすれば、時間的な分解能の比較的高い
リセット信号を出力することができる。
【００４３】上記の装置において、前記第２のドライバ
回路は、シフトレジスタ回路とアナログスイッチ回路と
を備え、前記アナログスイッチ回路には、前記データ信
号を出力するタイミングを制御するためのイネーブル信
号が供給されるようにしてもよい。
【００４４】こうすれば、複数の第２の信号線に、デー
タ信号を与えるタイミングを精度良く決定することがで
きる。
【００４５】上記の装置において、前記第２のドライバ
回路は、複数の部分ドライバ回路を備え、前記複数の部
分ドライバ回路のそれぞれは、前記複数のデジタル記憶
ユニットのうちの少なくとも一部に、前記データ信号を
供給するようにしてもよい。
【００４６】こうすれば、各デジタル記憶ユニットに、
データ信号を比較的速く供給することができる。
【００４７】上記の装置において、前記第１のドライバ
回路および前記第３のドライバ回路に、同一のフレーム
期間内に前記アドレス信号および前記リセット信号を出
力させるための制御回路を備えるようにしてもよい。
【００４８】こうすれば、同一のフレーム期間内に、ア
ドレス信号とリセット信号とを各デジタル記憶ユニット
に供給することができるので、１フレーム期間内にデー
タを書き換えることができる。そして、各光変調素子
は、１フレーム期間毎に異なる画像を表示することが可
能となる。
【００４９】本発明の第６の装置は、画像表示装置であ
って、上記のいずれかに記載のデジタル駆動装置と、前
記デジタル駆動装置に含まれる前記複数のデジタル記憶
ユニットのそれぞれによって駆動される前記光変調素子
と、を備えることを特徴とする。
【００５０】この画像表示装置では、本発明の第５の装
置であるデジタル駆動装置が用いられているので、光変
調素子を、容易に所定の状態に設定することが可能とな
る。
【００５１】さらに、上記の装置において、前記光変調
素子からの光を投写するレンズを備えるようにしてもよ
い。
【００５２】こうすれば、プロジェクタを構成すること
ができる。
【００５３】本発明の方法は、上記のデジタル駆動装置
の制御方法であって、前記第３のドライバ回路に、前記
第１のドライバ回路が特定の組のデジタル記憶ユニット
群に対して前記アドレス信号を供給した後の所定のタイ
ミングで、前記特定の組のデジタル記憶ユニット群に対
して前記リセット信号を供給させる工程を含むことを特
徴とする。
【００５４】こうすれば、記憶部にデータが書き込まれ
た後の所定のタイミングで、記憶部をリセットすること
ができるので、各光変調素子を所定のタイミングで所定
の状態に設定することが可能となる。
【００５５】上記の方法において、前記アドレス信号と
前記リセット信号とは、同一のフレーム期間内に供給さ
れることが好ましい。
【００５６】こうすれば、同一のフレーム期間内に、ア
ドレス信号とリセット信号とを各デジタル記憶ユニット
に供給することができるので、１フレーム期間内にデー
タを書き換えることができる。そして、各光変調素子
は、１フレーム期間毎に異なる画像を表示することが可
能となる。
【００５７】
【発明の実施の形態】次に、本発明の実施の形態を実施
例に基づいて以下の順序で説明する。 Ａ．第１実施例： Ａ−１．画像表示装置： Ａ−２．画像形成部： Ａ−３．デジタル駆動装置： Ａ−４．変形例： Ｂ．第２実施例： Ｂ−１．変形例：
【００５８】Ａ．第１実施例： Ａ−１．画像表示装置：図１は、本発明の第１実施例に
おける画像表示装置５０を示す説明図である。この画像
表示装置５０は、プロジェクタであり、光源装置５１
と、回転色フィルタ５２と、モータ５３と、画像形成部
（画像表示ユニット）５４と、制御回路（画像制御回
路）５５と、投写レンズ５６と、を備えている。
【００５９】光源装置５１は、白色光を射出する。回転
色フィルタ５２は、略円形形状を有しており、３つの領
域に区分されている。３つの領域には、赤，緑，青の３
つの色光をそれぞれ選択して透過するフィルタが設けら
れている。回転色フィルタ５２は、モータ５３によって
駆動されて回転し、光源装置５１から射出された白色光
のうち、赤，緑，青の３つの色光を順次抽出して射出す
る。
【００６０】画像形成部５４は、導光板１とスイッチン
グ部３２とで構成される光変調装置３５と、デジタル駆
動装置３３と、を備えている。回転色フィルタ５２から
射出された各色光Ｌは、導光板１に順次入射する。スイ
ッチング部３２は、デジタル駆動装置３３によって駆動
され、導光板１に入射した各色光Ｌを順次変調（スイッ
チング）する。なお、画像形成部５４は、各色光Ｌを画
素毎に、図中上方に向けて射出することができる。画素
毎に射出された各色光は、各色の画像を表す色画像光Ｌ
ａを形成する。
【００６１】制御回路５５は、回転色フィルタ５２と画
像形成部５４との動作を制御する。制御回路５５は、モ
ータ制御信号φｍをモータ５３に供給する。また、制御
回路５５は、色画像データ信号φｄとアドレス信号（走
査信号）φａとリセット信号φｒとを画像形成部５４に
供給する。ここで、色画像データ信号φｄは、各色光に
適した各色画像を表す信号である。アドレス信号φａ
は、デジタル駆動装置３３が色画像データ信号φｄを内
部のメモリに記憶するための信号である。リセット信号
φｒは、デジタル駆動装置３３が内部のメモリに記憶さ
れたデータをリセットするための信号である。
【００６２】上記の４つの信号φｍ，φｄ，φａ，φｒ
は、互いに同期している。これにより、画像形成部５４
は、回転色フィルタ５２から特定の色光が供給されると
きに、その特定の色光に適した色画像データ信号φｄを
用いて、色画像光Ｌａを生成することができる。
【００６３】なお、本実施例におけるデジタル駆動装置
３３と制御回路５５とが、本発明におけるデジタル駆動
装置に相当する。
【００６４】投写レンズ５６は、画像形成部５４から射
出された各色画像光Ｌａを順次スクリーンＳＣに投写す
る。そして、スクリーンＳＣ上で、各色画像が時間的に
混色されることにより、マルチカラーの画像が表現され
る。
【００６５】上記のように、本実施例の画像表示装置５
０は、カラーシーケンシャル方式でマルチカラーの画像
を表現している。カラーシーケンシャル方式では、通
常、１つの光変調素子が１つの画素を構成しており、各
画素がマルチカラーを表現することができる。したがっ
て、前述のカラーフィルタ方式の場合と比べて、解像度
の高い画像を得ることができるという利点があるととも
に、３板方式やカラーフィルタ方式の場合と比べ、画像
表示装置を小型化することができるという利点もある。
また、カラーシーケンシャル方式では、色画像を更新す
る際に、色画像がインタレースあるいはノンインタレー
スで部分的に更新されることがないので、フリッカの発
生が少なく、質の高い画像を表示することができるとい
う利点もある。
【００６６】Ａ−２．画像形成部：図２は、図１の画像
形成部５４を拡大して示す説明図である。なお、本実施
例では、光変調装置３５は、デジタル駆動装置３３上に
積層されており、画像形成部５４は１チップ化されてい
る。具体的には、デジタル駆動装置３３上に、スイッチ
ング部３２が積層されており、さらに導光板１が積層さ
れている。なお、デジタル駆動装置３３は、半導体基板
２０上に作製された画像メモリ装置（半導体メモリ装
置）である。
【００６７】画像形成部５４は、マトリクス状に配列さ
れた複数の画素形成部３０を含んでいる。図２では、１
つの画素を形成する１つの画素形成部３０が描かれてい
る。なお、後述するように、図２（Ａ），（Ｂ）は、そ
れぞれ、画素形成部３０のオン状態とオフ状態とを示し
ている。
【００６８】各画素形成部３０は、光変調素子（光スイ
ッチング素子）１０とメモリセル（デジタル記憶ユニッ
ト）２１とを含んでいる。そして、各光変調素子１０
は、導光板１とスイッチング部３２とを含んでいる。
【００６９】導光板１は、透光性の板材である。導光板
１は、単体では、各色光Ｌを全反射して伝達可能な導光
路（光ガイド）として機能する。具体的には、各色光Ｌ
は、導光板１の下面１ａで全反射する角度で、導光板１
に入射する。そして、各色光Ｌは、下面１ａおよび上面
１ｂで繰り返し全反射されつつ、導光板１内を損失なく
伝搬する。このため、導光板１は、単体では、各色光Ｌ
を、２つの全反射面１ａ，１ｂの間に閉じ込めることが
できる。
【００７０】ところで、導光板１の全反射面１ａ，１ｂ
近傍では、色光Ｌが、導光板１から僅かな距離だけ一旦
漏出し、再び導光板１の内部に戻っている。このよう
に、全反射面１ａ，１ｂから漏出する光は、エバネセン
ト波と呼ばれる。エバネセント波は、光の波長程度の距
離だけ全反射面から漏出する。したがって、全反射面に
対して、光の波長程度またはそれ以下の距離だけ離れた
位置に、他の光学部材を接近させることにより、エバネ
セント波を抽出することができる。本実施例の光変調素
子１０は、エバネセント波を利用して光をスイッチング
するエバネセント光スイッチング素子（ＥＳＤ）であ
る。具体的には、各光変調素子１０は、導光板１の下面
１ａにスイッチング部３２の上面を接近させたり離した
りすることにより、導光板１内を伝搬する色光を比較的
高速で変調（スイッチング）することができる。
【００７１】スイッチング部３２は、反射プリズム（マ
イクロプリズム）４と、反射プリズム４を支持するサポ
ート構造５と、アクチュエータ部６と、を含んでいる。
【００７２】反射プリズム４は、Ｖ字型の断面形状を有
する透光性部材であり、導光板１の下面１ａに略平行な
抽出面（接触面）４ａを有している。図２（Ａ）に示す
ように、抽出面４ａを全反射面１ａに接近させると、反
射プリズム４は、エバネセント波を抽出することができ
る。反射プリズム４は、抽出したエバネセント波を、反
射プリズム４とサポート構造５との界面において反射す
る。反射された光Ｌａは、導光板１の下面１ａに対して
ほぼ垂直な方向に射出される。
【００７３】アクチュエータ部６は、反射プリズム４を
支持するサポート構造５を、静電駆動する。アクチュエ
ータ部６は、サポート構造５が機械的に連結された上電
極７と、上電極７と対峙する下電極８と、を備えてい
る。上電極７のアンカープレート９と、下電極８とは、
半導体基板２０の最上面２０ａに積層されている。上電
極７は、アンカープレート９から上方に伸びた支柱９ａ
によって支持されており、これにより、上電極７と下電
極８との間に空間が形成されている。上電極７は、弾性
部材としての機能を部分的に備えている。
【００７４】上電極７の電位は、支柱９ａおよびアンカ
ープレート９を介して、接地電位に設定されている。下
電極８の電位は、メモリセル２１によって設定される。
すなわち、下電極８の電位は、メモリセル２１の出力に
応じて変化する。上電極７は、２つの電極７，８間に働
く静電力によって上下に移動する。
【００７５】下電極８の電位が上電極７の電位とほぼ同
じに設定される場合には、図２（Ａ）に示すように、上
電極７は、下電極８から離れた位置に配置される。この
とき、反射プリズム４の抽出面４ａは、導光板１の下面
１ａに接触した状態となる。そして、色光Ｌは、反射プ
リズム４によって、図中上方に向けて射出される。すな
わち、下電極８の電位がほぼ接地電位に設定される場合
には、画素形成部３０に含まれる光変調素子１０は、光
を射出するオン状態となる。
【００７６】一方、下電極８の電位が上電極７の電位に
対して比較的高く設定される場合には、図２（Ｂ）に示
すように、上電極７は、下方に撓み、下電極８に近い位
置に配置される。このとき、反射プリズム４の抽出面４
ａは、導光板１の下面１ａから離れた状態となる。そし
て、色光Ｌは、導光板１の下面１ａで全反射されて、導
光板１内を伝搬する。すなわち、下電極８の電位が高電
位に設定される場合には、画素形成部３０に含まれる光
変調素子１０は、光を射出しないオフ状態となる。
【００７７】メモリセル２１は、図１の制御回路５５か
ら供給される色画像データ信号φｄに従って、アクチュ
エータ部６を構成する下電極８の電位を設定することに
より、光変調素子１０のオン／オフ動作を制御する。
【００７８】上記のように、画素形成部３０は、メモリ
セル２１によって制御可能な光変調素子１０を含んでお
り、光変調素子１０は、メモリセル２１の出力状態に応
じて、色光Ｌを図中上方に向けて射出することができ
る。画像形成部５４は、各画素形成部３０から射出され
る画素毎の光を用いて、色光Ｌに応じた色画像光Ｌａを
形成する。
【００７９】なお、本実施例では、光変調素子１０とし
てＥＳＤが用いられている。ＥＳＤは、サブミクロンオ
ーダの距離の移動で、光をスイッチングするので、比較
的応答速度が速い。また、ＥＳＤは、スイッチングの際
に、光をほぼ完全にオン／オフすることができる。した
がって、本実施例の画像表示装置５０は、多階調で高コ
ントラストの画像を表示することができる。
【００８０】Ａ−３．デジタル駆動装置：図３は、図１
のデジタル駆動装置３３の内部構成を示すブロック図で
ある。デジタル駆動装置３３は、半導体基板２０（図
２）に形成されており、メモリセルアレイ（デジタル記
憶装置）３１と、行ラインドライバ４５と、列ラインド
ライバ４２と、行ラインリセットドライバ４９と、を備
えている。なお、ドライバ４５，４２，４９には、それ
ぞれ、図１の制御回路５５から信号φａ，φｄ，φｒが
供給されているとともに、クロック信号ＣＬＹ（＃ＣＬ
Ｙ），ＣＬ（＃ＣＬ），ＣＬＲ（＃ＣＬＲ）が供給され
ている。
【００８１】なお、明細書中、符号の先頭に「＃」が付
された信号は、図中、符号の上部にバーが付された信号
に対応しており、これらの信号は、「＃」やバーが付さ
れていない信号に対して、論理レベルが反転した信号で
あることを意味している。
【００８２】メモリセルアレイ３１は、２次元のマトリ
クス状（アレイ状）に配列された複数のメモリセル２１
（図２）を含んでおり、１画面分の色画像データを記憶
可能である。各メモリセル２１は、一対のデータ端子２
９ｄ１，２９ｄ２と、アドレス端子２９ａと、リセット
端子２９ｐと、図示しない出力端子と、を有している。
なお、各メモリセル２１の出力端子は、図２に示すよう
に、各画素形成部３０の下電極８に接続されている。
【００８３】また、メモリセルアレイ３１は、行ライン
ドライバ（第１のドライバ回路）４５と接続された複数
のアドレス線（第１の信号線）４４と、列ラインドライ
バ（第２のドライバ回路）４２と接続された複数の一対
のデータ線（第２の信号線）４１ａ，４１ｂと、行ライ
ンリセットドライバ（第３のドライバ回路）４９と接続
された複数のリセット線（第３の信号線）４８と、を含
んでいる。各アドレス線４４は、行方向（第１の方向）
に沿って配列された１組のメモリセル群に含まれる１組
のアドレス端子群２９ａを並列に接続する。各一対のデ
ータ線４１ａ，４１ｂは、列方向（第１の方向に直交す
る第２の方向）に沿って配列された１組のメモリセル群
に含まれる１組の一対のデータ端子群２９ｄ１，２９ｄ
２を並列に接続する。各リセット線４８は、行方向（第
１の方向）に沿って配列された１組のメモリセル群に含
まれる１組のリセット端子群２９ｐを並列に接続する。
【００８４】行ラインドライバ４５は、各アドレス線４
４を介して、行方向に沿って配列された各組のメモリセ
ル群に対し、図中上から下に向かって順次、アドレス信
号（走査信号）Ｙを供給する。図４は、図３の行ライン
ドライバ４５の内部構成の一例を示すブロック図であ
る。行ラインドライバ４５は、３つのインバータで構成
されるレジスタを複数含むシフトレジスタ回路４５ａ
と、複数のＡＮＤゲートを含むＡＮＤ論理回路４５ｂ
と、を備えている。シフトレジスタ回路４５ａは、シリ
アル−パラレル変換機能を有しており、１番目のレジス
タに与えられるパルス状のアドレス信号φａは、クロッ
ク信号ＣＬＹ，＃ＣＬＹに従って、２番目以降のレジス
タに順次転送されるとともに、各レジスタから出力され
る。ＡＮＤ論理回路４５ｂの各ＡＮＤゲートは、隣接す
る２つのレジスタから供給されたデータの論理積を、ア
ドレス信号Ｙとして出力する。これにより、ＡＮＤ論理
回路４５ｂは、時間的な分解能の比較的高いアドレス信
号Ｙ、換言すれば、クロック信号ＣＬＹ，＃ＣＬＹによ
りアドレス信号φａがシフトされる短い時間（クロック
信号ＣＬＹ，＃ＣＬＹの１／２周期）だけＨレベルとな
るアドレス信号Ｙを、出力することができる。なお、本
実施例の行ラインドライバ４５では、各ＡＮＤゲート
に、イネーブル信号ＧＥが供給されるので、アドレス信
号Ｙの出力をマスクすることができる。
【００８５】列ラインドライバ４２は、各一対のデータ
線４１ａ，４１ｂを介して、列方向に沿って配列された
各組のメモリセル群に対し、一斉に、一対のデータ信号
Ｄ，＃Ｄを供給する。図５は、図３の列ラインドライバ
４２の内部構成の一例を示すブロック図である。列ライ
ンドライバ４２は、６つのインバータで構成されるレジ
スタを複数含むシフトレジスタ回路４２ａと、複数のス
イッチ対を含むアナログスイッチ回路４２ｂと、を備え
ている。シフトレジスタ回路４２ａは、シリアル−パラ
レル変換機能を有しており、１番目のレジスタに与えら
れた色画像データ信号φｄは、２番目以降のレジスタに
順次転送されるとともに、各レジスタから出力される。
アナログスイッチ回路４２ｂの各スイッチ対は、そのゲ
ートに供給されるイネーブル信号ＷＥに従って、一対の
データ信号Ｄ，＃Ｄの出力タイミングを制御する。この
信号ＷＥにより、一対のデータ線４１ａ，４１ｂに一対
のデータ信号Ｄ，＃Ｄを与えるタイミングを精度良く決
定することができる。
【００８６】図６は、図５の列ラインドライバ４２の動
作を示すタイミングチャートである。図示するように、
６つのインバータで構成される各レジスタ（図５）は、
クロック信号ＣＬの立ち下がりエッジで順次データを転
送している。そして、各レジスタの出力Ｑ，＃Ｑは、イ
ネーブル信号ＷＥがＨレベルとなったときに、データ信
号Ｄ，＃Ｄとして、データ線４１ａ，４１ｂに供給され
る。
【００８７】なお、イネーブル信号ＷＥがＨレベルとな
るとき、データ信号Ｄ，＃Ｄを供給するべき一行のメモ
リセル群にＨレベルのアドレス信号Ｙが供給される。こ
れにより、各メモリセル２１は、クロストークなどが発
生しない状態で、データを記憶することができる。
【００８８】行ラインリセットドライバ４９は、各リセ
ット線４８を介して、行方向に沿って配列された各組の
メモリセル群に対し、図中上から下に向かって順次、リ
セット信号Ｒを供給する。図７は、図３の行ラインリセ
ットドライバ４９の内部構成の一例を示すブロック図で
ある。行ラインリセットドライバ４９は、３つのインバ
ータで構成されるレジスタを複数含むシフトレジスタ回
路４９ａと、複数のＡＮＤゲートを含むＡＮＤ論理回路
４９ｂと、を備えている。なお、シフトレジスタ回路４
９ａとＡＮＤ論理回路４９ｂとは、図４の各回路４５
ａ，４５ａとほぼ同じである。ＡＮＤ論理回路４９ｂ
は、時間的な分解能の比較的高いリセット信号Ｒ、換言
すれば、クロック信号ＣＬＲ，＃ＣＬＲによりリセット
信号φｒがシフトされる短い時間（クロック信号ＣＬ
Ｒ，＃ＣＬＲの１／２周期）だけＨレベルとなるリセッ
ト信号Ｒを、出力する。
【００８９】各メモリセル２１は、３つのドライバ４
５，４２，４９から供給される信号Ｙ，Ｄ，＃Ｄ，Ｒに
従って、各光変調素子１０（図２）の動作を制御する。
【００９０】図８は、図３の各メモリセル２１の内部構
成の一例を示すブロック図である。メモリセル２１は、
記憶部２３と、記憶部２３にデータを転送するための２
つの転送素子（以下、スイッチング素子とも呼ぶ）２８
ａ，２８ｂと、を備えている。
【００９１】記憶部２３は、インバータ２４と、負論理
の２入力ＮＯＲゲート２５とを備えており、インバータ
２４とＮＯＲゲート２５とは、ループ接続されている。
具体的には、インバータ２４の入力端子には、ＮＯＲゲ
ート２５の出力端子が接続されている。また、ＮＯＲゲ
ート２５の一方の入力端子には、インバータ２４の出力
端子が接続されており、他方の入力端子には、リセット
端子２９ｐが接続されている。このように、メモリセル
２１は、２つの転送素子と、ループ接続された２つのイ
ンバータとを備える、いわゆるＳＲＡＭ回路である。こ
うすれば、記憶部２３を、比較的簡単に構成することが
できる。
【００９２】２つのスイッチング素子２８ａ，２８ｂ
は、ＣＭＯＳで構成されたトランジスタ（アクティブ素
子）であり、アドレス端子２９ａから供給されるアドレ
ス信号Ｙによって、その開閉動作が制御される。第１の
スイッチング素子２８ａは、第１のデータ端子２９ｄ１
とインバータ２４の出力端子とに接続されている。第２
のスイッチング素子２８ｂは、第２のデータ端子２９ｄ
２とインバータ２４の入力端子とに接続されている。
【００９３】記憶部２３にデータを記憶させるときに
は、アドレス端子２９ａから供給されるＨレベルのアド
レス信号Ｙによってスイッチング素子２８ａ，２８ｂが
閉じられ、データ端子２９ｄ１，２９ｄ２を介して供給
されるデータ信号Ｄ，＃Ｄを用いて、記憶部２３にデー
タが書き込まれる。そして、スイッチング素子２８ａ，
２８ｂが開くと、記憶部２３によってデータが保持され
る。
【００９４】ＮＯＲゲート２５の出力端子は、メモリセ
ル２１の出力端子２９ｏと接続されている。このため、
ＮＯＲゲート２５の出力信号Ｙｏｕｔは、出力端子２９
ｏを介して、光変調素子１０に供給される。すなわち、
光変調素子１０の動作は、記憶部２３に記憶されたデー
タによって制御される。
【００９５】記憶部２３によってデータが記憶されてい
るときに、リセット端子２９ｐにＨレベルのリセット信
号Ｒが供給されると、記憶部２３はリセットされる。こ
のとき、記憶部２３の出力は、記憶するデータに関わら
ず、所定の状態に設定される。そして、記憶部２３がリ
セットされた場合には、光変調素子１０もリセットされ
て、所定の状態に設定される。
【００９６】なお、図８のメモリセル２１では、記憶部
２３にＨレベルのリセット信号Ｒが供給されると、出力
端子２９ｏからは、Ｌレベル（低電位）の出力信号Ｙｏ
ｕｔが出力される。したがって、この場合には、光変調
素子１０は、図２（Ａ）に示すオン状態に設定されるは
ずである。しかしながら、以下では、簡単のため、記憶
部２３がリセットされると、光変調素子１０はオフ状態
に設定されると仮定して説明する。
【００９７】図９は、図３のデジタル駆動装置３３の動
作を示すタイミングチャートである。カラーシーケンシ
ャル方式を採用する画像表示装置５０において、マルチ
カラーの画像をスクリーンＳＣ上に表示する場合には、
前述のように、画像形成部５４に供給される各色光Ｌ毎
にメモリセルアレイ３１に記憶される各色画像データを
書き換える必要がある。すなわち、１つの色光が、画像
形成部５４に供給される期間に、その色光に適した色画
像データをメモリセルアレイ３１に書き込むとともに、
書き込まれた色画像データを消去する必要がある。メモ
リセルアレイ３１に書き込まれた色画像データが消去さ
れたときには、換言すれば、各メモリセル２１の記憶部
２３がリセットされたときには、画像形成部５４の各光
変調素子１０は、上記の仮定の通り、光を射出しないオ
フ状態に設定される。
【００９８】時刻ｔ１では、第１のフレーム期間の開始
を意味するアドレス信号φａが、制御回路５５から行ラ
インドライバ４５に供給される。なお、第１のフレーム
期間では、回転色フィルタ５２（図１）は、制御回路５
５からモータ５３に供給されるモータ制御信号φｍに従
って、第１の色光を画像形成部５４に供給する。行ライ
ンドライバ４５は、アドレス信号φａに従って、アドレ
ス信号Ｙを複数のアドレス線４４を介して順番に各行の
メモリセル群に供給する。例えば、時刻ｔ２では、アド
レス信号Ｙ０が、第１番目のアドレス線４４を介して、
第１行目のメモリセル群に供給される。そして、アドレ
ス信号Ｙが供給された各行のメモリセル群は、各一対の
データ線４１ａ，４１ｂを介して供給されるデータ信号
Ｄ，＃Ｄをラッチする。各メモリセル２１は、記憶した
データに応じて、出力信号Ｙｏｕｔを出力し、各光変調
素子１０は、信号ＹｏｕｔがＨレベルとなった場合に、
オン状態に設定される。
【００９９】時刻ｔ１から所定時間Ｔｗ経過後の時刻ｔ
３では、リセット信号φｒが、制御回路５５から行ライ
ンリセットドライバ４９に供給される。そして、行ライ
ンリセットドライバ４９は、リセット信号φｒに従っ
て、リセット信号Ｒを複数のリセット線４８を介して順
番に各行のメモリセル群に供給する。すなわち、行ライ
ンリセットドライバ４９は、行ラインドライバ４５が各
行のメモリセル群に対してアドレス信号Ｙを供給した後
の所定のタイミングで、各行のメモリセル群に対してリ
セット信号Ｒを供給することができる。例えば、時刻ｔ
２から所定時間Ｔｗ経過後の時刻ｔ４では、リセット信
号Ｒ０が、第１番目のリセット線４８を介して、第１行
目のメモリセル群に供給される。そして、リセット信号
Ｒが供給された各行のメモリセル群は、強制的にリセッ
トされる。このとき、各メモリセル２１は、Ｌレベルの
出力信号Ｙｏｕｔを出力し、各光変調素子１０は、オフ
状態に設定される。
【０１００】時刻ｔ５から始まる第２のフレーム期間に
おいても同様であり、この期間では、回転色フィルタ５
２は、第２の色光を画像形成部５４に供給する。
【０１０１】このように、本実施例のデジタル駆動装置
３３は、１フレーム期間Ｔｆ内に、色画像データを書き
換えることが可能である。すなわち、デジタル駆動装置
３３は、制御回路５５から供給されるアドレス信号φａ
およびリセット信号φｒに従って、１フレーム期間Ｔｆ
内に、行ラインドライバ４５および行ラインリセットド
ライバ４９に、アドレス信号Ｙおよびリセット信号Ｒを
出力させることができる。そして、１フレーム期間Ｔｆ
内に、アドレス信号Ｙとリセット信号Ｒとが各メモリセ
ル２１に与えられるので、１フレーム期間Ｔｆ内に、そ
の色光に適した色画像データをメモリセルアレイ３１に
書き込むとともに、書き込まれた色画像データを消去す
ることができる。これにより、画像形成部５４は、各フ
レーム期間において、供給される色光Ｌに適した色画像
光Ｌａを射出することができ、この結果、各フレーム期
間毎に異なる色画像をスクリーンＳＣ上に表示すること
ができる。
【０１０２】図１０は、従来のデジタル駆動装置の動作
を示すタイミングチャートである。従来のデジタル駆動
装置では、各メモリセルは、リセット端子を備えておら
ず、リセット機能を有していない。このため、前述のよ
うに、１画面の色画像を表すための１フレーム期間は、
２つのサブフレーム期間を含んでいる。すなわち、第１
のサブフレーム期間では、アドレス信号Ｙが複数のアド
レス線を介して順番に各行のメモリセル群に供給され
る。そして、アドレス信号Ｙが供給された各行のメモリ
セル群は、データ信号をラッチする。各メモリセル２１
は、記憶したデータに応じて、出力信号Ｙｏｕｔを出力
し、各光変調素子は、信号ＹｏｕｔがＨレベルの場合
に、オン状態に設定される。第２のサブフレーム期間で
は、再びアドレス信号Ｙが複数のアドレス線を介して順
番に各行のメモリセル群に供給される。そして、アドレ
ス信号Ｙが供給された各行のメモリセル群は、供給され
るリセット状態に相当するデータを記憶する。このと
き、各メモリセルは、リセット状態に相当するＬレベル
の出力信号Ｙｏｕｔを出力し、各光変調素子はオフ状態
に設定される。
【０１０３】図９，図１０を比較して分かるように、本
実施例の画像形成部５４では、１画面の色画像を表示す
るために、従来のように、アドレス信号Ｙの走査を複数
回繰り返す必要がない。すなわち、本実施例の画像形成
部５４においては、アドレス信号Ｙの走査を１回行う毎
に１画面の色画像を表示することが可能となっている。
これは、本実施例のメモリセル２１では、従来のよう
に、各メモリセルに、アドレス信号を再度供給すること
によって、リセット状態に相当するデータを供給しなく
ても、記憶部２３を強制的にリセットすることができる
ためである。このように、本実施例のデジタル駆動装置
３３は、色画像データを比較的高速に書き換えることが
できるので、１フレーム期間Ｔｆを短くすることができ
る。これにより、色画像表示の時間的な分解能を比較的
高くすることができ、この結果、より多階調の画像を表
示することが可能となる。
【０１０４】また、従来のデジタル駆動装置では、光変
調素子のオン期間は、１サブフレーム期間Ｔｓｆと同じ
時間に決定されてしまう。しかしながら、本実施例のデ
ジタル駆動装置３３においては、所定時間Ｔｗを１フレ
ーム期間Ｔｆ内の適当な時間に変更することにより、行
ラインリセットドライバ４９は、行ラインドライバ４５
が各行のメモリセル群に対してアドレス信号Ｙを供給し
た後の所望のタイミングで、各行のメモリセル群に対し
てリセット信号Ｒを供給することができる。このように
すれば、光変調素子の光の射出時間Ｔｗを調整すること
ができ、この結果、色画像の明るさを調整することが可
能となる。例えば、所定時間Ｔｗを比較的長く設定すれ
ば、画像形成部５４における光の利用効率を向上させる
ことができ、この結果、より明るい画像を表示すること
ができる。
【０１０５】さらに、図９では、第１および第２のフレ
ーム期間の双方において、リセット信号Ｒは、アドレス
信号Ｙが出力された後の所定時間Ｔｗ経過後に出力され
ているが、所定時間Ｔｗは、フレーム期間毎に変更して
もよい。例えば、回転色フィルタ５２から射出される３
つの色光のうち、特定の色光が用いられるフレーム期間
において、所定時間Ｔｗを比較的長く設定するようにし
てもよい。こうすれば、画像表示装置５０は、色画像毎
に明るさを調整することができ、この結果、画像のカラ
ーバランスを容易に調整することが可能となる。
【０１０６】Ａ−４．変形例：図１１は、メモリセル２
１（図８）の第１の変形例を示すブロック図である。図
１１に示すメモリセル２１Ａは、図８とほぼ同じである
が、記憶部２３Ａは、ループ接続されたインバータ２４
と２入力ＮＡＮＤゲート２５Ａとを備えている。そし
て、インバータ２４の出力端子が、メモリセル２１Ａの
出力端子２９ｏと接続されている。また、このメモリセ
ル２１Ａでは、リセット端子２９ｐはＮＡＮＤゲート２
５Ａの入力端子と接続されているので、Ｌレベルのリセ
ット信号＃Ｒが供給されるときに、記憶部２３Ａがリセ
ットされる。なお、記憶部２３Ａがリセットされたとき
には、Ｌレベルの出力信号Ｙｏｕｔが出力される。
【０１０７】図１２は、メモリセル２１（図８）の第２
の変形例を示すブロック図である。図１２に示すメモリ
セル２１Ｂは、図１１とほぼ同じであり、記憶部２３Ｂ
は、ループ接続されたインバータ２４と２入力ＮＡＮＤ
ゲート２５Ｂとを備えている。ただし、記憶部２３Ｂ内
のインバータ２４の出力端子は、電圧変換用のバッファ
回路２７を介して、メモリセル２１Ｂの出力端子２９ｏ
と接続されている。このように、バッファ回路２７を用
いれば、各メモリセル２１Ｂは、任意の電圧レベルで出
力することができるとともに、記憶部２３Ｂ自体の消費
電力を低減させることができる。これにより、任意の電
圧レベルで駆動する光変調素子１０を駆動することが可
能となる。なお、記憶部２３ＢがＬレベルのリセット信
号＃Ｒによってリセットされたときには、Ｌレベルの出
力信号Ｙｏｕｔが出力される。
【０１０８】図１３は、メモリセル２１（図８）の第３
の変形例を示すブロック図である。図１３に示すメモリ
セル２１Ｃは、図１１とほぼ同じであるが、記憶部２３
Ｃは、ループ接続されたインバータ２４と２入力ＮＯＲ
ゲート２５Ｃとを備えている。また、このメモリセル２
１Ｃでは、リセット端子２９ｐはＮＯＲゲート２５Ｃの
入力端子と接続されているので、Ｈレベルのリセット信
号Ｒが供給されるときに、記憶部２３Ｃがリセットされ
る。なお、記憶部２３Ｃがリセットされたときには、Ｈ
レベルの出力信号Ｙｏｕｔが出力される。したがって、
このメモリセル２１Ｃは、Ｈレベルの出力信号Ｙｏｕｔ
が供給される場合にオフ状態に設定される図２の光変調
素子１０に適している。
【０１０９】図１４は、メモリセル２１（図８）の第４
の変形例を示すブロック図である。図１４に示すメモリ
セル２１Ｄは、図８とほぼ同じであるが、記憶部２３Ｄ
は、ループ接続されたインバータ２４と負論理の２入力
ＮＡＮＤゲート２５Ｄとを備えている。また、このメモ
リセル２１Ｄでは、リセット端子２９ｐはＮＡＮＤゲー
ト２５Ｄの入力端子と接続されているので、Ｌレベルの
リセット信号Ｒが供給されるときに、記憶部２３Ｄがリ
セットされる。なお、記憶部２３Ｄがリセットされたと
きには、Ｈレベルの出力信号Ｙｏｕｔが出力される。し
たがって、このメモリセル２１Ｄも、Ｈレベルの出力信
号Ｙｏｕｔが供給される場合にオフ状態に設定される図
２の光変調素子１０に適している。
【０１１０】図１５は、デジタル駆動装置３３（図３）
の変形例を示すブロック図である。図１５に示すデジタ
ル駆動装置３３Ａは、図３とほぼ同じであるが、列ライ
ンドライバは、２つの部分列ラインドライバ４２Ａ，４
２Ｂを備えている。なお、２つの部分列ラインドライバ
４２Ａ，４２Ｂは、図３の列ラインドライバ４２が２つ
に分離されたものに相当する。そして、各部分列ライン
ドライバ４２Ａ，４２Ｂには、色画像データ信号φｄ
１，φｄ２がそれぞれ与えられ、各部分列ラインドライ
バ４２Ａ，４２Ｂは、メモリセルアレイ３１に含まれる
複数のメモリセルのうちの半分に、データ信号Ｄ，＃Ｄ
を供給する。こうすれば、各部分列ラインドライバ４２
Ａ，４２Ｂが、シリアル−パラレル変換するデータ量を
減少させることができるので、各メモリセル２１に、デ
ータ信号Ｄ，＃Ｄを比較的速く供給することができる。
【０１１１】なお、図１５では、２つの部分列ドライバ
が用いられているが、３つ以上の複数の部分列ドライバ
を用いるようにしてもよい。一般には、複数の部分ドラ
イバ回路のそれぞれは、複数のメモリセルのうちの少な
くとも一部に、データ信号を供給可能であればよい。な
お、複数の部分列ドライバを備えるデジタル駆動装置
は、解像度の比較的高い画像表示装置に適している。
【０１１２】以上説明したように、本実施例の画像表示
装置５０は、デジタル駆動装置３３，３３Ａと、光変調
装置３５と、を備えており、デジタル駆動装置３３，３
３Ａは、マトリクス状に配列された複数のメモリセル２
１，２１Ａ〜２１Ｄを含むメモリセルアレイ３１を備え
ている。そして、各メモリセル２１，２１Ａ〜２１Ｄ
は、リセット端子２９ｐを備えている。これにより、記
憶部２３，２３Ａ〜２３Ｄに記憶されたデータに関わら
ず、記憶部２３，２３Ａ〜２３Ｄの出力を、容易に所定
の状態に設定することができ、この結果、光変調素子１
０を容易に所定の状態に設定することが可能となる。
【０１１３】なお、本明細書では、リセット信号やリセ
ット端子などのように「リセット」という文言が用いら
れているが、セット信号やセット端子などのように「セ
ット」という文言が用いられる場合もある。すなわち、
本明細書における「リセット」は、「セット」と同義で
ある。
【０１１４】Ｂ．第２実施例：図１６は、第２実施例に
おけるデジタル駆動装置３３’の内部構成を示すブロッ
ク図である。本実施例のデジタル駆動装置３３’は、第
１実施例のデジタル駆動装置３３（図３）とほぼ同じで
あるが、メモリセルアレイ３１’に含まれるメモリセル
２１’は、データ端子２９ｄ１を１つのみ有している。
具体的には、第１実施例では、列ラインドライバ４２
は、一対のデータ線４１ａ，４１ｂを介して、一対のデ
ータ信号Ｄ，＃Ｄを出力しており、各メモリセル２１
は、一対のデータ信号Ｄ，＃Ｄをラッチしている。これ
に対し、本実施例では、列ラインドライバ４２’は、１
本のデータ線４１を介して、１つのデータ信号Ｄを出力
しており、各メモリセル２１’は、１つのデータ信号Ｄ
をラッチしている。
【０１１５】図１７に、図１６の各メモリセル２１’の
内部構成の一例を示すブロック図である。このメモリセ
ル２１’は、図８とほぼ同じであるが、スイッチング素
子２８ａを１つのみ備えており、スイッチング素子２８
ａと接続されたデータ端子２９ｄ１には、データ信号Ｄ
が供給されている。
【０１１６】このようなメモリセル２１’を用いても、
第１実施例のメモリセル２１と同様に、記憶部２３に記
憶されたデータに関わらず、記憶部２３の出力を、容易
に所定の状態に設定することが可能なメモリセルを構成
することができる。
【０１１７】Ｂ−１．変形例：図１８，図１９，図２
０，図２１は、メモリセル２１’（図１７）の第１ない
し第４の変形例を示すブロック図である。図１８〜図２
１に示すメモリセル２１Ａ’，２１Ｂ’，２１Ｃ’，２
１Ｄ’は、それぞれ図１１〜図１４に示すメモリセル２
１Ａ，２１Ｂ，２１Ｃ，２１Ｄとほぼ同じであるが、い
ずれもスイッチング素子２８ａを１つのみ備えており、
スイッチング素子２８ａと接続されたデータ端子２９ｄ
１には、データ信号Ｄが供給されている。
【０１１８】図２２は、デジタル駆動装置３３’（図１
６）の変形例を示すブロック図である。図２２に示すデ
ジタル駆動装置３３Ａ’は、図１６とほぼ同じである
が、列ラインドライバは、２つの部分列ラインドライバ
４２Ａ’，４２Ｂ’を備えている。こうすれば、図１５
に示すデジタル駆動装置３３Ａと同様に、各部分列ライ
ンドライバ４２Ａ’，４２Ｂ’が、シリアル−パラレル
変換するデータ量を減少させることができるので、各メ
モリセル２１’に、データ信号Ｄを比較的速く供給する
ことができる。
【０１１９】なお、本発明は上記の実施例や実施形態に
限られるものではなく、その要旨を逸脱しない範囲にお
いて種々の態様において実施することが可能であり、例
えば次のような変形も可能である。
【０１２０】（１）上記実施例では、回転色フィルタ５
２は、赤，緑，青の３つの色光を順次抽出して射出して
いるが、これに代えて、中間色などの異なる色光を順次
抽出して射出するようにしてもよい。また、光源装置５
１と回転色フィルタ５２との組み合わせに代えて、赤，
緑，青の３つの単色光を個別に射出する光源装置（例え
ば、ＬＥＤ）を用いるようにしてもよい。
【０１２１】（２）上記実施例では、光変調素子１０の
上電極７を共通の接地電位に設定し、下電極８に与える
電位を変化させているが、上電極７と下電極８とに与え
る電位の関係を逆転させてもよい。ただし、光変調素子
１０を２次元マトリクス状に配列する場合には、すべて
の光変調素子１０の上電極７の電位が共通の電位となる
ように、上電極７を接地することが好ましい。
【０１２２】（３）上記実施例では、アクチュエータ部
６は、２つの電極（上電極および下電極）を備えている
が、さらに、２つの電極間で動く中間電極を備えるよう
にしてもよい。この場合には、２つの電極を極性の異な
る電位に設定し、メモリセルの出力を中間電極に与え、
反射プリズム４が中間電極に連動するようにすればよ
い。こうすれば、メモリセルの出力電圧が比較的低い場
合にも、中間電極を移動させることができるという利点
がある。
【０１２３】また、２つの電極を用いて静電駆動するア
クチュエータ部６に代えて、ピエゾ素子を含むアクチュ
エータ部を用いるようにしてもよい。
【０１２４】（４）上記実施例では、光変調装置３５
は、各光変調素子１０としてエバネセント光スイッチン
グ素子（ＥＳＤ）を用いているが、液晶やＤＭＤ（デジ
タルマイクロミラーデバイス：ＴＩ社の商標）などの他
の光変調素子を用いるようにしてもよい。また、外部か
ら与えられた光を変調（スイッチング）して射出する光
変調素子に代えて、有機ＥＬ（Electroluminescence）
素子などの自発発光素子を用いるようにしてもよい。
【０１２５】一般には、画像表示装置は、デジタル駆動
装置に含まれる複数のメモリセルの出力に応じて、光を
射出する複数の光射出素子を含む光射出装置を備えてい
ればよい。
【０１２６】（５）上記実施例では、図９に示すよう
に、１フレーム期間を用いて１画面の画像が表示されて
いるが、複数のサブフレーム期間を用いて１画面の画像
を表示する場合にも、本発明を適用することが可能であ
る。こうすれば、１画面の画像の表示時間を比較的長く
することができるという利点がある。
【０１２７】（６）上記実施例では、記憶部として、リ
セット機能付きのＳＲＡＭ回路を用いているが、これに
代えて、リセット機能付きのサンプルホールド回路を用
いるようにしてもよい。
【０１２８】（７）上記実施例では、画像表示装置５０
として、スクリーンＳＣ上に画像を表示するプロジェク
タを例に説明しているが、画像表示装置は、直視型の表
示装置であってもよい。
【０１２９】（８）上記実施例では、カラーシーケンシ
ャル方式を採用する画像表示装置５０について説明した
が、他の方式を採用する画像表示装置に本発明を適用す
るようにしてもよい。
【図面の簡単な説明】
【図１】本発明の第１実施例における画像表示装置５０
を示す説明図である。
【図２】図１の画像形成部５４を拡大して示す説明図で
ある。
【図３】図１のデジタル駆動装置３３の内部構成を示す
ブロック図である。
【図４】図３の行ラインドライバ４５の内部構成の一例
を示すブロック図である。
【図５】図３の列ラインドライバ４２の内部構成の一例
を示すブロック図である。
【図６】図５の列ラインドライバ４２の動作を示すタイ
ミングチャートである。
【図７】図３の行ラインリセットドライバ４９の内部構
成の一例を示すブロック図である。
【図８】図３の各メモリセル２１の内部構成の一例を示
すブロック図である。
【図９】図３のデジタル駆動装置３３の動作を示すタイ
ミングチャートである。
【図１０】従来のデジタル駆動装置の動作を示すタイミ
ングチャートである。
【図１１】メモリセル２１（図８）の第１の変形例を示
すブロック図である。
【図１２】メモリセル２１（図８）の第２の変形例を示
すブロック図である。
【図１３】メモリセル２１（図８）の第３の変形例を示
すブロック図である。
【図１４】メモリセル２１（図８）の第４の変形例を示
すブロック図である。
【図１５】デジタル駆動装置３３（図３）の変形例を示
すブロック図である。
【図１６】第２実施例におけるデジタル駆動装置３３’
の内部構成を示すブロック図である。
【図１７】図１６の各メモリセル２１’の内部構成の一
例を示すブロック図である。
【図１８】メモリセル２１’（図１７）の第１の変形例
を示すブロック図である。
【図１９】メモリセル２１’（図１７）の第２の変形例
を示すブロック図である。
【図２０】メモリセル２１’（図１７）の第３の変形例
を示すブロック図である。
【図２１】メモリセル２１’（図１７）の第４の変形例
を示すブロック図である。
【図２２】デジタル駆動装置３３’（図１６）の変形例
を示すブロック図である。
【符号の説明】
１…導光板 １ａ…下面（全反射面） １ｂ…上面（全反射面） ４…反射プリズム ４ａ…抽出面 ５…サポート構造 ６…アクチュエータ部 ７…上電極 ８…下電極 ９…アンカープレート ９ａ…支柱 １０…光変調素子（光スイッチング素子） ２０…半導体基板 ２０ａ…最上面 ２１，２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ…メモリセル ２１’，２１Ａ’，２１Ｂ’，２１Ｃ’，２１Ｄ’…メ
モリセル ２３，２３Ａ，２３Ｂ，２３Ｃ，２３Ｄ…記憶部 ２４…インバータ ２５…負論理のＮＯＲゲート ２５Ａ…ＮＡＮＤゲート ２５Ｂ…ＮＡＮＤゲート ２５Ｃ…ＮＯＲゲート ２５Ｄ…負論理のＮＡＮＤゲート ２７…バッファ回路 ２８ａ，２８ｂ…スイッチング素子 ２９ａ…アドレス端子 ２９ｄ１，２９ｄ２…データ端子 ２９ｐ…リセット端子 ２９ｏ…出力端子 ３０…画素形成部 ３１，３１’…メモリセルアレイ ３２…スイッチング部 ３３，３３Ａ，３３’，３３Ａ’…デジタル駆動装置 ３５…光変調装置 ４１…データ線 ４１ａ，４１ｂ…一対のデータ線 ４２…列ラインドライバ ４２Ａ，４２Ｂ…部分列ラインドライバ ４２Ａ’，４２Ｂ’…部分列ラインドライバ ４２ａ…シフトレジスタ回路 ４２ｂ…アナログスイッチ回路 ４４…アドレス線 ４５…行ラインドライバ ４５ａ…シフトレジスタ回路 ４５ｂ…ＡＮＤ論理回路 ４８…リセット線 ４９…行ラインリセットドライバ ４９ａ…シフトレジスタ回路 ４９ｂ…ＡＮＤ論理回路 ５０…画像表示装置（プロジェクタ） ５１…光源装置 ５２…回転色フィルタ ５３…モータ ５４…画像形成部 ５５…制御回路 ５６…投写レンズ ＳＣ…スクリーン Ｌ…色光 Ｌａ…色画像光 ＣＬ，ＣＬＲ，ＣＬＹ…クロック信号 Ｙ…アドレス信号 Ｄ…データ信号 Ｒ…リセット信号 Ｙｏｕｔ…出力信号 φａ…アドレス信号 φｄ…色画像データ信号 φｍ…モータ制御信号 φｒ…リセット信号
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/413 Ｇ１１Ｃ 11/34 Ｊ 11/41 Ｋ 11/40 Ｂ (72)発明者 米窪 政敏 長野県諏訪市大和三丁目３番５号 セイコ ーエプソン株式会社内 Ｆターム(参考） 2H041 AA11 AB13 AB40 AC06 AZ05 5B015 HH01 JJ00 KA13 KB48 KB50 KB52 KB84 NN03 5C006 AA21 BB16 BC06 BF03 BF26 EA03 EC11 5C080 AA10 BB05 CC03 DD01 DD06 EE30 FF11 FF12 JJ02 JJ03 JJ04 JJ06

Claims (26)

    【特許請求の範囲】
  1. 【請求項１】 デジタル駆動装置であって、 マトリクス状に配列された複数のメモリセルを含むメモ
    リセルアレイを備え、 前記メモリセルは、 供給されたデータを記憶するとともに、前記データに応
    じた出力を保持可能な記憶部と、 前記記憶部に、前記データを転送可能な転送素子と、 前記転送素子の動作を制御するためのアドレス信号を、
    前記転送素子に供給するためのアドレス端子と、 前記転送素子と接続され、前記データを、前記転送素子
    を経て前記記憶部に供給するためのデータ端子と、 前記記憶部に記憶された前記データを出力するための出
    力端子と、 前記記憶部に記憶された前記データに関わらず、前記記
    憶部の出力を所定の状態に設定するためのリセット信号
    を、前記記憶部に供給するためのリセット端子と、を備
    えることを特徴とするデジタル駆動装置。
  2. 【請求項２】 請求項１記載のデジタル駆動装置であっ
    て、 前記記憶部は、 インバータと、 ２入力ＮＡＮＤゲートまたは２入力ＮＯＲゲートと、を
    備えており、 前記インバータの入力端子には、前記２入力ＮＡＮＤゲ
    ートまたは前記２入力ＮＯＲゲートの出力端子が接続さ
    れており、 前記２入力ＮＡＮＤゲートまたは前記２入力ＮＯＲゲー
    トの一方の入力端子には、前記インバータの出力端子が
    接続されており、他方の入力端子には、前記リセット端
    子が接続されている、デジタル駆動装置。
  3. 【請求項３】 請求項２記載のデジタル駆動装置であっ
    て、 前記メモリセルは、さらに、 前記記憶部からの出力電圧を変換するためのバッファ回
    路を備える、デジタル駆動装置。
  4. 【請求項４】 請求項２記載のデジタル駆動装置であっ
    て、 前記メモリセルアレイは、さらに、 複数の第１の信号線であって、各第１の信号線が、行方
    向に沿って配列された１組のメモリセル群に含まれる１
    組のアドレス端子群を並列に接続する、前記複数の第１
    の信号線と、 複数の第２の信号線であって、各第２の信号線が、列方
    向に沿って配列された１組のメモリセル群に含まれる１
    組のデータ端子群を並列に接続する、前記複数の第２の
    信号線と、 複数の第３の信号線であって、各第３の信号線が、前記
    行方向に沿って配列された前記１組のメモリセル群に含
    まれる１組のリセット端子群を並列に接続する、前記複
    数の第３の信号線と、を備え、 前記デジタル駆動装置は、さらに、 前記複数の第１の信号線を介して、前記行方向に沿って
    配列された各組のメモリセル群に、前記アドレス信号を
    順次供給するための第１のドライバ回路と、 前記複数の第２の信号線を介して、前記列方向に沿って
    配列された各組のメモリセル群に、前記データ信号を一
    斉に供給するための第２のドライバ回路と、 前記複数の第３の信号線を介して、前記行方向に沿って
    配列された各組のメモリセル群に、前記リセット信号を
    順次供給するための第３のドライバ回路と、を備える、
    デジタル駆動装置。
  5. 【請求項５】 請求項４記載のデジタル駆動装置であっ
    て、 前記第３のドライバ回路は、前記第１のドライバ回路が
    特定の組のメモリセル群に対して前記アドレス信号を供
    給した後の所定のタイミングで、前記特定の組のメモリ
    セル群に対して前記リセット信号を供給可能である、デ
    ジタル駆動装置。
  6. 【請求項６】 請求項５記載のデジタル駆動装置であっ
    て、 前記所定のタイミングは、変更可能である、デジタル駆
    動装置。
  7. 【請求項７】 請求項５記載のデジタル駆動装置であっ
    て、さらに、 １フレーム期間内に、前記第１のドライバ回路および前
    記第３のドライバ回路に、前記アドレス信号および前記
    リセット信号を出力させるための制御回路を備える、デ
    ジタル駆動装置。
  8. 【請求項８】 画像表示装置であって、 請求項１記載のデジタル駆動装置と、 前記デジタル駆動装置に含まれる前記複数のメモリセル
    からの出力に応じて、光を射出する複数の光射出素子を
    含む光射出装置と、を備えることを特徴とする画像表示
    装置。
  9. 【請求項９】 請求項８記載の画像表示装置であって、
    さらに、 前記光射出装置からの光を投写するためのレンズを備え
    る、画像表示装置。
  10. 【請求項１０】 請求項８記載の画像表示装置であっ
    て、 前記複数の光射出素子のそれぞれは、外部から与えられ
    た光を変調して射出する、画像表示装置。
  11. 【請求項１１】 デジタル記憶ユニットであって、 光変調素子の状態を示すデータを保持するための記憶部
    と、 前記記憶部に前記データを転送可能なアクティブ素子
    と、 前記アクティブ素子を介して、前記データを前記記憶部
    に供給するためのデータ端子と、 前記アクティブ素子を制御するためのアドレス信号を、
    前記アクティブ素子に供給するためのアドレス端子と、 前記記憶部をリセットするためのリセット信号を、前記
    記憶部に供給するためのリセット端子と、を備えること
    を特徴とするデジタル記憶ユニット。
  12. 【請求項１２】 請求項１１記載のデジタル記憶ユニッ
    トであって、 前記記憶部は、リセット機能付きのＳＲＡＭ回路であ
    る、デジタル記憶ユニット。
  13. 【請求項１３】 請求項１２記載のデジタル記憶ユニッ
    トであって、 前記ＳＲＡＭ回路は、 一方の入力端子に前記リセット信号が入力される２入力
    ＮＡＮＤゲートまたは２入力ＮＯＲゲートと、 インバータと、を備えており、 前記２入力ＮＡＮＤゲートまたは前記２入力ＮＯＲゲー
    トと、前記インバータとは、ループ接続されている、デ
    ジタル記憶ユニット。
  14. 【請求項１４】 請求項１１記載のデジタル記憶ユニッ
    トであって、さらに、 前記記憶部の出力電圧を変換して前記光変調素子に伝達
    するためのバッファ回路を備える、デジタル記憶ユニッ
    ト。
  15. 【請求項１５】 デジタル記憶装置であって、 ２次元に配置された請求項１１記載の複数のデジタル記
    憶ユニットと、 複数の第１の信号線であって、各第１の信号線は、第１
    の方向に並んだ１組のデジタル記憶ユニット群に含まれ
    る１組のアドレス端子群を並列に接続し、各第１の信号
    線には、前記アドレス信号が供給される、前記複数の第
    １の信号線と、 複数の第２の信号線であって、各第２の信号線は、前記
    第１の方向に直交する第２の方向に並んだ１組のデジタ
    ル記憶ユニット群に含まれる１組のデータ端子群を並列
    に接続し、各第２の信号線には、前記データ信号が供給
    される、前記複数の第２の信号線と、 複数の第３の信号線であって、各第３の信号線は、前記
    第１の方向に並んだ１組のデジタル記憶ユニット群に含
    まれる１組のリセット端子群を並列に接続し、各第３の
    信号線には、前記リセット信号が供給される、前記複数
    の第３の信号線と、を備えることを特徴とするデジタル
    記憶装置。
  16. 【請求項１６】 デジタル駆動装置であって、 請求項１５記載のデジタル記憶装置と、 前記複数の第１の信号線に前記アドレス信号を供給する
    ための第１のドライバ回路と、 前記複数の第２の信号線に前記データ信号を供給するた
    めの第２のドライバ回路と、 前記複数の第３の信号線に前記リセット信号を供給する
    ための第３のドライバ回路と、を備えることを特徴とす
    るデジタル駆動装置。
  17. 【請求項１７】 請求項１６記載のデジタル駆動装置で
    あって、 前記第３のドライバ回路は、前記第１のドライバ回路が
    特定の組のデジタル記憶ユニット群に対して前記アドレ
    ス信号を供給した後の所定のタイミングで、前記特定の
    組のデジタル記憶ユニット群に対して前記リセット信号
    を供給可能である、デジタル駆動装置。
  18. 【請求項１８】 請求項１６記載のデジタル駆動装置で
    あって、 前記第１のドライバ回路は、 シフトレジスタ回路とＡＮＤ論理回路とを備える、デジ
    タル駆動装置。
  19. 【請求項１９】 請求項１６記載のデジタル駆動装置で
    あって、 前記第３のドライバ回路は、 シフトレジスタ回路とＡＮＤ論理回路とを備える、デジ
    タル駆動装置。
  20. 【請求項２０】 請求項１６記載のデジタル駆動装置で
    あって、 前記第２のドライバ回路は、 シフトレジスタ回路とアナログスイッチ回路とを備え、 前記アナログスイッチ回路には、前記データ信号を出力
    するタイミングを制御するためのイネーブル信号が供給
    される、デジタル駆動装置。
  21. 【請求項２１】 請求項１６記載のデジタル駆動装置で
    あって、 前記第２のドライバ回路は、複数の部分ドライバ回路を
    備え、 前記複数の部分ドライバ回路のそれぞれは、前記複数の
    デジタル記憶ユニットのうちの少なくとも一部に、前記
    データ信号を供給する、デジタル駆動装置。
  22. 【請求項２２】 請求項１７記載のデジタル駆動装置で
    あって、さらに、 前記第１のドライバ回路および前記第３のドライバ回路
    に、同一のフレーム期間内に前記アドレス信号および前
    記リセット信号を出力させるための制御回路を備える、
    デジタル駆動装置。
  23. 【請求項２３】 画像表示装置であって、 請求項１６記載のデジタル駆動装置と、 前記デジタル駆動装置に含まれる前記複数のデジタル記
    憶ユニットのそれぞれによって駆動される前記光変調素
    子と、を備えることを特徴とする画像表示装置。
  24. 【請求項２４】 請求項２３記載の画像表示装置であっ
    て、さらに、 前記光変調素子からの光を投写するレンズを備える、画
    像表示装置。
  25. 【請求項２５】 請求項１６記載のデジタル駆動装置の
    制御方法であって、 前記第３のドライバ回路に、前記第１のドライバ回路が
    特定の組のデジタル記憶ユニット群に対して前記アドレ
    ス信号を供給した後の所定のタイミングで、前記特定の
    組のデジタル記憶ユニット群に対して前記リセット信号
    を供給させる工程を含むことを特徴とするデジタル駆動
    装置の制御方法。
  26. 【請求項２６】 請求項２５記載の制御方法であって、 前記アドレス信号と前記リセット信号とは、同一のフレ
    ーム期間内に供給される、デジタル駆動装置の制御方
    法。
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