JP2004538505A - 画素のアレイを有しデータの記憶が可能な表示装置 - Google Patents
画素のアレイを有しデータの記憶が可能な表示装置 Download PDFInfo
- Publication number
- JP2004538505A JP2004538505A JP2003516043A JP2003516043A JP2004538505A JP 2004538505 A JP2004538505 A JP 2004538505A JP 2003516043 A JP2003516043 A JP 2003516043A JP 2003516043 A JP2003516043 A JP 2003516043A JP 2004538505 A JP2004538505 A JP 2004538505A
- Authority
- JP
- Japan
- Prior art keywords
- pixel
- memory
- memory cell
- circuit
- electronic device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
- G09G2300/0809—Several active elements per pixel in active matrix panels
- G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3648—Control of matrices with row and column drivers using an active matrix
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal Display Device Control (AREA)
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Ultra Sonic Daignosis Equipment (AREA)
- Apparatus For Radiation Diagnosis (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Thin Film Transistor (AREA)
Abstract
ディスプレイのような画素化された装置（１０）は、各画素をアドレス指定し、これによって各画素（１２）に信号データを供給し又は各画素から信号データを読み出すための画素行列アドレスライン（１８，２０）を有する。メモリセル（２２）のアレイは基板上に備えられ画素駆動回路（１６）が散在し、上記信号データとは独立で、データが各メモリセルに書き込まれることを可能にし、及びデータが各セル（２２）から読み出されることを可能にするメモリアドレス回路（２４，２６，２８，３０）が備えられる。従って、各メモリセル（２２）は画素データとは独立にアドレス可能である。従って、メモリセルは画素回路の部分を形成しておらず、これによってメモリが柔軟に使用されることが可能である。例えば、メモリは装置の画素の駆動又はアドレス指定に直接的には対応しない用途で使用することができる。
Description
【技術分野】
【０００１】
本発明は画素化された装置（例えば液晶ディスプレイ）に関する。特に、本発明は、メモリ機能が画素構造に組み込まれた装置に関する。
【背景技術】
【０００２】
大面積電子装置の構造にメモリ記憶素子を集積することが提案されている。メモリセルの導入が装置基板のサイズ又は複雑さの増加を必ずしも必要とはしないことも認識されている。例えば、液晶表示装置は、一般的に、行導体及び列導体の交差部分に表示素子を有する。各表示素子は画素電極を有し、この画素電極は、液晶材料の一部分に印加される信号を変調する。画素電極上の信号は駆動トランジスタ及び（任意で）保持コンデンサによって制御され、画素電極は駆動トランジスタ／コンデンサよりかなり大きい面積を占める。画素電極が電子部品の上に存在することができる場合、画素電極のサイズを変えずに、駆動トランジスタに隣接する追加の部品を導入することが可能である。
【０００３】
アクティブマトリックス液晶ディスプレイのアクティブプレートに対して種々の異なる構造が提案されており、そこでは、メモリ素子が表示画素に対応している。各々の場合において、メモリ素子の目的は画素データを記憶することであり、従って画素は、印加された信号データから駆動するのと同様に、組み込まれたメモリ素子から駆動することができる。
【０００４】
この可能性の主な利点は、電力消費の削減が達成できるということである。特に、従来のディスプレイに関する１つの問題は、液晶駆動電圧を反転する（一般的には各フレームごとに）必要から生じる。６０Ｈｚのフレームレートの結果として、極性を交番させることは３０Ｈｚの信号を生じさせ、これはフリッカを引き起こす。このフリッカを緩和するために、隣接する画素の行の画素駆動信号の極性を反転することが知られている。しかし、このやり方は、消費電力が高いという結果になる。
【０００５】
ＥＰ０７９７１８２では、各画素に対応付けられるメモリ素子が、画素データが変化しないときに各画素にデータを再書き込みする必要性を避けることによって、消費電力の削減を可能にするために使用される。ＵＳ５９５２９９１でも、各画素に対応付けられるメモリ素子が消費電力の削減を可能にするために使用される。この画素は２つのモード（信号データが画素に印加されるモード、及びメモリデータが画素に印加されるモード）で駆動することができる。
【０００６】
ＵＳ６１４０９８３では、サブ画像を記憶することができる多くのメモリセルを各画素に備えており、このため、全ての画素を再書き込みすることなく且つサブ画像の間にメモリセルに書き込みすることなく、ディスプレイからビデオシーケンスを出力することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
これらの方法はディスプレイの性能の別の面で特別な利点を提供する一方で、各場合における特別の画素／メモリセルのレイアウトによって、メモリ機能の潜在的な利点が制限される。
【課題を解決するための手段】
【０００８】
本発明によれば、基板上に備えられ、行列状に配され、画素駆動回路を有する画素のアレイ、各画素をアドレス指定し、これによって信号データを各画素に供給し又は信号データを各画素から読み出すための複数の画素行列アドレスライン、及び基板上に備えられ上記画素駆動回路が散在するメモリセルのアレイを有する電子装置であって、上記信号データとは独立で、データが各メモリセルに書き込まれることを可能にし、データが各メモリセルから読み出されることを可能にするメモリアドレス回路が備えられた電子装置が備えられる。
【０００９】
本発明はメモリセルに対し画素回路が散在している。しかしながら、各メモリセルは画素データとは独立してアドレス可能である。従って、メモリセルは、画素に直に電気的に接続されておらず、必ずしも対応付けられる必要はない。従って、メモリセルは画素回路の一部を形成せず、これによって、メモリを柔軟に使用することが可能となる。例えば、メモリを、装置の画素の駆動又はアドレス指定とは直接関係しない目的にも使用することができる。
【００１０】
好ましくは、メモリセルを形成するために、画素の回路並びに行アドレスライン及び列アドレスラインを形成するために使用されるプロセスステップと同じステップが使用される。
【００１１】
１つの例では、上記メモリアドレス回路は、各メモリセルをアドレス指定するための複数の行及び列メモリアドレスラインを有する。この場合、メモリセルは完全に独立したアドレスラインが備えられる。この代わりに、メモリセルは専用のメモリ行アドレスラインと協働して画素列アドレスラインを使用することもできる。従って、列アドレスラインを画素とメモリセルとの間で共有してもよい。メモリセルは、行及び列ラインの独自の組み合わせによってやはり特定可能である。この場合、共有された列導体上の信号は、画素アドレス信号とメモリアドレス信号とを区別するために、タイムインターリーブされる。
【００１２】
あるいは、メモリセルは、専用のメモリ列アドレスライン、及びメモリセルの行をアドレス指定するために使用できる画素行アドレスラインが備えられる。
【００１３】
各メモリセルはトランジスタ及びコンデンサを有することができ、上記トランジスタは、上記コンデンサが供給ラインから充電されることを可能とし、さもなければ上記コンデンサを供給ラインから分離する。これは、典型的なダイナミックメモリ素子を提供する。メモリ素子の内容のリフレッシュは、電子装置の画素の通常の周期的動作に組み込まれる。
【００１４】
この装置は液晶ディスプレイを有することができ、各画素は液晶材料の一部と一緒にアドレス指定トランジスタ及び保持コンデンサを有する。
【００１５】
メモリセルを画素に等しい数とすることができ、このため、１つのメモリセルは各画素の近くに備えられる。あるいは、メモリセルの数が画素の数の整数倍であるようにそのメモリセルを（位置に関して）各画素に対応付けてもよい。
【００１６】
本発明の例は添付図面を基準にして詳細に記載される。
【発明を実施するための最良の形態】
【００１７】
図１は、本発明の電子装置１０を示す。この装置は、共通の基板に備えられ行列に配された画素１２のアレイを有する。各画素に対応付けられる電子装置１６は非常に小さい領域しか占めないが、各画素１２は、有効な画素領域１４を有する。例えば、領域１４は画素電極によって規定され、画素電子装置１６は、画素電極を必要な電圧に駆動するための電子素子を有する。各行の画素は共通の行アドレスライン１８を共有し、各列の画素は共通の列アドレスライン２０を共有する。行ライン及び列ライン１８、２０は、各画素に信号データを供給することを可能にし、各画素上の信号データを読み出すことも可能にする。行ドライバ回路１９及び列アドレス回路２１は、行ライン及び列ライン上の信号を制御する。
【００１８】
各画素の領域１４内に、一つ以上のメモリセル２２が備えられる。図１に示される例では、各画素の領域１４内に、４つのメモリセル２２が備えられる。本発明によれば、メモリアドレス回路２４、２６は、各画素に対応付けられる信号データとは独立で、各メモリセルにデータを書き込むことができ、及び各メモリセルからデータを読み出すことができるように備えられる。
【００１９】
図１に示すように、メモリアドレス回路は、行アドレス回路２４及び列アドレス回路２６を有する。各メモリセル２２は、行メモリアドレスライン及び列メモリアドレスライン２８、３０の独自のペアに対応付けられている。メモリセル２２は、画素の回路１６の一部を形成しておらず、画素の回路１６に直に接続されていない。その代わりに、メモリセル２２からのデータが画素に供給されるものである場合、画素の行ドライバ回路及び列ドライバ回路とメモリセルの行ドライバ回路及び列ドライバ回路との間で、コミュニケーションが必要とされる。
【００２０】
図１の例では、メモリセル２２は個別のメモリアドレス回路２４、２６に対応付けられている。更に、メモリセル２２に対して、個別の行アドレスライン及び列アドレスライン２８、３０が備えられている。しかし、画素の行アドレスライン又は列アドレスラインが、画素回路１６とメモリセル２２との間で共有されることが同様に可能である。
【００２１】
図２の例では、画素回路１６及び２つのメモリセル２２が、各画素の領域１４内に備えられる。メモリセル２２は、画素アレイの列導体２０に対応付けられるが、専用の行導体２８が備えられる。各メモリセル２２はやはり行導体及び列導体の独自の組合せに対応付けられるが、必要とされる導体の総数は削減される。列アドレスライン２０に信号を供給し又は列アドレスライン２０から信号を読み出すとき、メモリセル２２に対応付けられる信号は、画素回路１６に対応付けられる信号から、時間的に分離されなければならない。図２において、画素の行アドレス回路は、結合型行ドライバ４０を形成するメモリセルの行アドレス回路に結合されている。同様に、画素の列アドレス回路はメモリセルの列アドレス回路に結合され結合型列ドライバ４２が提供される。
【００２２】
図１又は図２の画素化された装置は、種々の形式をとることができる。基本的に、画素回路１６に使用される同様のデバイスからメモリセルが製造できる場合、画素のアレイが配される如何なる装置も、本発明の利益を得ることができる。
【００２３】
例えば、画素回路は、画像センサ画素を有することができる。各画素の広い領域１４はフォトダイオードセンサの受光領域を有効的に有し、一方、回路１６は、電荷がフォトダイオードに供給され及びフォトダイオードから取り除かれることを可能にするスイッチング装置を有する。あるいは、装置は液晶ディスプレイを有することもできる。本発明を適用することができる他の広領域画素化装置も存在するが、液晶ディスプレイの例を詳細に記載する。
【００２４】
図３はアクティブプレート５０を有する液晶ディスプレイを示す。このアクティブプレート５０は、スイッチングトランジスタに対応付けられた画素電極のアレイ５２が備えられた基板５１を有する。画素電極に供給される信号は、基板上に備えられる行ドライバ回路５４で制御される。液晶材料の層５５は、アクティブプレート５０上に備えられる。他の基板５６は、液晶材料の層の上に存在している。他の基板５６は、一方の面に、カラーフィルタ５７及び液晶材料に対し共通電極６４を規定するプレートの配列を備えることができる（図４で更に説明する）。基板５６の反対側には、偏光板５８も備えられる。
【００２５】
図４は、（図２に示すように）各画素に２つのメモリセルが存在するときの液晶表示装置の１つの画素の領域内に位置する素子を示す。
【００２６】
各画素領域は、画素回路１６及び２つのメモリセル２２を有する。画素回路１６は、列導体２０と共通電極６４との間に直列に配された薄膜トランジスタ６０及び液晶セル６２を有する。トランジスタ６０は、行導体１８上に供給される信号によって、オン／オフが切り替えられる。従って、行導体１８は、対応付けられる行の画素の各トランジスタ６０のゲートに接続される。各画素は付加的に保持コンデンサ６６を有しており、この例では別のコンデンサ電極６８に接続されている。あるいは、当業者にあきらかなように、保持コンデンサを前の行導体に接続することが可能である。コンデンサは、トランジスタ６０がオフになった後でも信号が液晶セル６２に維持されるような駆動電圧を保持する。
【００２７】
液晶セル６２を要求された階調レベルを得るための所望の電圧で駆動するために、行導体１８上の行アドレスパルスに同期して適切な信号が列導体１８上に供給される。この行アドレスパルスは薄膜トランジスタ６０をオンにし、これによって列導体２０が液晶セル６２を所望の電圧に充電し保持コンデンサ６６も同じ電圧に充電することが可能となる。行アドレスパルスの終わりに、トランジスタ６０はオフになる。保持コンデンサ６６は、セル６２に電圧を維持し、液晶セル容量の電圧依存によって生じる画素容量のパーセンテージ変化を減らし液晶漏れの影響も減らす。
【００２８】
画素領域の各メモリセル２２は異なる行導体２８に対応付けられるが、列導体２０は共有される。従って、各メモリセルは行アドレスラインと列アドレスラインとの独自の組合せに対応付けられ、従って、画素回路１６と独立にアドレス指定されることができる。
【００２９】
各メモリセル２２は、薄膜トランジスタ７０及び保持コンデンサ７２を有する。薄膜トランジスタ７０は対応付けられた行導体２８によってオン／オフが切り替えられ、これによって、列導体２０上の信号が保持コンデンサ７２を充電（又は放電）することが可能になる。各メモリセルの保持コンデンサは共通電極７３に接続され、これは画素回路の共通電極６４と同じ電極とすることができる。
【００３０】
メモリセルは画素回路１６の素子と同様の素子から製造されることが分かる。これによって、構造内の層が異なる回路との間で共有され、このためメモリセルの導入による製造プロセスへの付加的な複雑さが最小限ですむ。特に、画素回路及びメモリセルを形成するために同じプロセスステップが使用される。追加の処理ステップを導入しないことが可能であるが、幾つかの状況では、プロセスに追加のステップを導入することは必要である。例えば、メモリセル回路のレイアウトを単純化するために金属の特別層を加えることができる。
【００３１】
液晶表示装置の場合、本発明は反射ディスプレイに対し特別の利点を有する。このような装置では、画素の近くの追加の回路の存在は、その回路が反射画素電極の下に存在するので、ディスプレイの光学的特性に影響を及ぼさない。
【００３２】
図５は、図４に示される回路を形成するために使用される層の一つの可能な配置を概略的に示す。この構造は共通基板上に被着され、上面に平坦化層を備えることができる。パターニングされた半導体（多結晶シリコン）層は、図５に示される領域８０を規定する基板上に被着される。
【００３３】
次に、半導体トランジスタ６０、７０のチャネルを形成するポリシリコンの領域を除くポリシリコンの領域にドーパントを注入するために、半導体層８０は追加のドーピングステップにより処理される。これによってｎ−ドープ半導体領域が提供される。この半導体領域は回路内に電極を形成するために使用されるべき十分な伝導率を有する。
【００３４】
ゲート誘電体層は、パターニングされ且つ部分的にドープされた半導体層上に存在し、ゲート誘電体上に、行電極１８、２８及びコンデンサ上部プレート６８、７３が共通の金属層として被着される。トランジスタ６０、７０は、行導体１８、２８がドープされていない半導体パターンを横切るポイントに規定される。このようにして、トップゲートトランジスタ構造が（ドープされていないチャネルを有した状態で）規定される。より高い伝導率のドープされた半導体領域は、下部コンデンサ電極を形成する。
【００３５】
従って、画素コンデンサ６６は、１つのコンデンサ電極を規定する共通電極６８とコンデンサの対向電極を規定するドープされた半導体層８０との間のゲート誘電体層によって規定される。各メモリセルコンデンサ７２は、メモリセル２２のトランジスタ７０のドープされた半導体層８０と共通電極７３との間のゲート誘電体層によって規定される。複数層の誘電体を使ってもよく、このため、ゲート誘電体層及びコンデンサ誘電体層に対して異なる誘電体の厚さを規定することができる。
【００３６】
列導体２０はこの構造の上に存在し、バイアス８２を通じて各トランジスタのソース又はドレインに接触する。画素電極６１はこの構造に（平坦化絶縁膜の上に）重なり、バイア８４を通じてトランジスタ６０に接触する。このように図５に示される配列は、図４の回路レイアウトを提供する。
【００３７】
半導体層にコンデンサ電極を形成するために選択ドーピングを施す代わりに、下にあるシリコンを反転するのに十分なＤＣ電圧を画素の上部金属電極に供給してもよく、これによって下にあるシリコンが電気を通す。
【００３８】
独立したメモリセルを備えることによって、間接的にしかリンクされてないので、メモリセル及び画素のレイアウトに大きな自由度がある。特定の画素に対応付けられるメモリセルをその画素内に置く必要はない。
【００３９】
画素データを記憶するためにメモリセルが画素に対応付けられる既存の提案は、メモリセルに記憶されたデジタルデータと画素のアナログ信号データとの間の変換を可能にする変換回路を必要とする。これは、画素のアレイ内に組み込まれる変換回路を必要とする。本発明によって提供される、メモリセル及び画素への独立したアクセスは、データ変換回路をディスプレイの画素内に組み込む必要性を回避する。その代わりに、必要とされる任意の変換回路をアクティブマトリックスディスプレイの列アドレス回路（即ち、メモリアドレス回路／画素アドレス回路）内に含めることができ、従って、ディスプレイのアクティブマトリックス内（又はその下）のメモリセルに利用可能な領域が増加する。
【００４０】
メモリ構造を、ディスプレイに示されるビデオ情報を保持するための単純なフレーム記憶装置として使用することができる。しかし、本発明の回路のメモリセルを、任意の特定の表示画素に対応付けらるビデオ情報を保持する以外の機能に使用することができる。このようにして、ディスプレイの機能性を増やすためにメモリセルを種々の方法で使用することができる。例えば、メモリは、画素情報に関係のない情報（例えば、ディスプレイ上に追加情報として見ることができるＡＳＣＩＩキャラクタのような情報のページ）を記憶するためにも使用できる。あるいは、メモリ装置は、表示されるべき情報に全く無関係な情報（例えば、ディスプレイの動作に関する情報、又はディスプレイを組み込んだ装置の他の部分に関する情報）を記憶するために使用することができる。
【００４１】
メモリセルを形成するために使用できる多くの技術がある。基本的に、通常の結晶シリコントランジスタの代わりに薄膜トランジスタが使用されるが、ＭＯＳメモリを形成するために使用される通常の技術を適用することができる。メモリセルは、制御方法により２つの安定状態の間で切り替えることができる強誘電性又は他の材料を使用して形成することさえできる。幾つかの型式のメモリ素子の使用は、メモリ回路（例えばスタティックＲＡＭタイプのメモリセルの場合の電源）を動作するために使用されるべき追加の電極を必要とするかもしれない。
【００４２】
このメモリセルは通常のＳＲＡＭ、ＤＲＡＭ又はＥＥＰＲＯＭメモリと同様に読み書き機能を提供するが、メモリは、ディスプレイ内へのデータの永久記憶装置を提供するためにリードオンリーメモリ（ＲＯＭ）として動作することもできる。
【００４３】
ディスプレイ内の画素を動作する方法及びメモリセルを動作する方法は、当業者には周知であり、詳細には記載していない。もちろん、行アドレスライン又は列アドレスラインがメモリセルと画素回路との間で共有される場合、メモリセルへのデータの読み出し又は書き込みは表示画素のアドレシングで時間的にインターリーブされる必要がある。
【００４４】
上の例では、各画素回路は、２つ又は４つのメモリセルに対応付けられている。実際には、各画素領域内で利用可能なスペースの量に依存して、各画素に対応付けられる更に多くのメモリセルを設けることができる。
【００４５】
特定の例は、画素回路とメモリセル回路とに共有される層を示し、このため、画素及びセルが基板に渡って同一面上に効率よく存在する。画素回路及びメモリセル回路を基板に渡って異なる面上に備えることも可能である。これは製造の複雑さを増加させるけれども、本発明の範囲内に存在すると考えられる。
【００４６】
種々の修正は当業者に明らかである。
【図面の簡単な説明】
【００４７】
【図１】本発明による電子装置を示す。
【図２】本発明による電子装置の第２の例を示す。
【図３】本発明が適用される液晶ディスプレイを示す。
【図４】画素が液晶表示画素を有する図２の装置の１つの画素領域の画素及びメモリセル回路を示す。
【図５】図４の画素及びメモリセルレイアウトをより詳細に示す。
【０００１】
本発明は画素化された装置（例えば液晶ディスプレイ）に関する。特に、本発明は、メモリ機能が画素構造に組み込まれた装置に関する。
【背景技術】
【０００２】
大面積電子装置の構造にメモリ記憶素子を集積することが提案されている。メモリセルの導入が装置基板のサイズ又は複雑さの増加を必ずしも必要とはしないことも認識されている。例えば、液晶表示装置は、一般的に、行導体及び列導体の交差部分に表示素子を有する。各表示素子は画素電極を有し、この画素電極は、液晶材料の一部分に印加される信号を変調する。画素電極上の信号は駆動トランジスタ及び（任意で）保持コンデンサによって制御され、画素電極は駆動トランジスタ／コンデンサよりかなり大きい面積を占める。画素電極が電子部品の上に存在することができる場合、画素電極のサイズを変えずに、駆動トランジスタに隣接する追加の部品を導入することが可能である。
【０００３】
アクティブマトリックス液晶ディスプレイのアクティブプレートに対して種々の異なる構造が提案されており、そこでは、メモリ素子が表示画素に対応している。各々の場合において、メモリ素子の目的は画素データを記憶することであり、従って画素は、印加された信号データから駆動するのと同様に、組み込まれたメモリ素子から駆動することができる。
【０００４】
この可能性の主な利点は、電力消費の削減が達成できるということである。特に、従来のディスプレイに関する１つの問題は、液晶駆動電圧を反転する（一般的には各フレームごとに）必要から生じる。６０Ｈｚのフレームレートの結果として、極性を交番させることは３０Ｈｚの信号を生じさせ、これはフリッカを引き起こす。このフリッカを緩和するために、隣接する画素の行の画素駆動信号の極性を反転することが知られている。しかし、このやり方は、消費電力が高いという結果になる。
【０００５】
ＥＰ０７９７１８２では、各画素に対応付けられるメモリ素子が、画素データが変化しないときに各画素にデータを再書き込みする必要性を避けることによって、消費電力の削減を可能にするために使用される。ＵＳ５９５２９９１でも、各画素に対応付けられるメモリ素子が消費電力の削減を可能にするために使用される。この画素は２つのモード（信号データが画素に印加されるモード、及びメモリデータが画素に印加されるモード）で駆動することができる。
【０００６】
ＵＳ６１４０９８３では、サブ画像を記憶することができる多くのメモリセルを各画素に備えており、このため、全ての画素を再書き込みすることなく且つサブ画像の間にメモリセルに書き込みすることなく、ディスプレイからビデオシーケンスを出力することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
これらの方法はディスプレイの性能の別の面で特別な利点を提供する一方で、各場合における特別の画素／メモリセルのレイアウトによって、メモリ機能の潜在的な利点が制限される。
【課題を解決するための手段】
【０００８】
本発明によれば、基板上に備えられ、行列状に配され、画素駆動回路を有する画素のアレイ、各画素をアドレス指定し、これによって信号データを各画素に供給し又は信号データを各画素から読み出すための複数の画素行列アドレスライン、及び基板上に備えられ上記画素駆動回路が散在するメモリセルのアレイを有する電子装置であって、上記信号データとは独立で、データが各メモリセルに書き込まれることを可能にし、データが各メモリセルから読み出されることを可能にするメモリアドレス回路が備えられた電子装置が備えられる。
【０００９】
本発明はメモリセルに対し画素回路が散在している。しかしながら、各メモリセルは画素データとは独立してアドレス可能である。従って、メモリセルは、画素に直に電気的に接続されておらず、必ずしも対応付けられる必要はない。従って、メモリセルは画素回路の一部を形成せず、これによって、メモリを柔軟に使用することが可能となる。例えば、メモリを、装置の画素の駆動又はアドレス指定とは直接関係しない目的にも使用することができる。
【００１０】
好ましくは、メモリセルを形成するために、画素の回路並びに行アドレスライン及び列アドレスラインを形成するために使用されるプロセスステップと同じステップが使用される。
【００１１】
１つの例では、上記メモリアドレス回路は、各メモリセルをアドレス指定するための複数の行及び列メモリアドレスラインを有する。この場合、メモリセルは完全に独立したアドレスラインが備えられる。この代わりに、メモリセルは専用のメモリ行アドレスラインと協働して画素列アドレスラインを使用することもできる。従って、列アドレスラインを画素とメモリセルとの間で共有してもよい。メモリセルは、行及び列ラインの独自の組み合わせによってやはり特定可能である。この場合、共有された列導体上の信号は、画素アドレス信号とメモリアドレス信号とを区別するために、タイムインターリーブされる。
【００１２】
あるいは、メモリセルは、専用のメモリ列アドレスライン、及びメモリセルの行をアドレス指定するために使用できる画素行アドレスラインが備えられる。
【００１３】
各メモリセルはトランジスタ及びコンデンサを有することができ、上記トランジスタは、上記コンデンサが供給ラインから充電されることを可能とし、さもなければ上記コンデンサを供給ラインから分離する。これは、典型的なダイナミックメモリ素子を提供する。メモリ素子の内容のリフレッシュは、電子装置の画素の通常の周期的動作に組み込まれる。
【００１４】
この装置は液晶ディスプレイを有することができ、各画素は液晶材料の一部と一緒にアドレス指定トランジスタ及び保持コンデンサを有する。
【００１５】
メモリセルを画素に等しい数とすることができ、このため、１つのメモリセルは各画素の近くに備えられる。あるいは、メモリセルの数が画素の数の整数倍であるようにそのメモリセルを（位置に関して）各画素に対応付けてもよい。
【００１６】
本発明の例は添付図面を基準にして詳細に記載される。
【発明を実施するための最良の形態】
【００１７】
図１は、本発明の電子装置１０を示す。この装置は、共通の基板に備えられ行列に配された画素１２のアレイを有する。各画素に対応付けられる電子装置１６は非常に小さい領域しか占めないが、各画素１２は、有効な画素領域１４を有する。例えば、領域１４は画素電極によって規定され、画素電子装置１６は、画素電極を必要な電圧に駆動するための電子素子を有する。各行の画素は共通の行アドレスライン１８を共有し、各列の画素は共通の列アドレスライン２０を共有する。行ライン及び列ライン１８、２０は、各画素に信号データを供給することを可能にし、各画素上の信号データを読み出すことも可能にする。行ドライバ回路１９及び列アドレス回路２１は、行ライン及び列ライン上の信号を制御する。
【００１８】
各画素の領域１４内に、一つ以上のメモリセル２２が備えられる。図１に示される例では、各画素の領域１４内に、４つのメモリセル２２が備えられる。本発明によれば、メモリアドレス回路２４、２６は、各画素に対応付けられる信号データとは独立で、各メモリセルにデータを書き込むことができ、及び各メモリセルからデータを読み出すことができるように備えられる。
【００１９】
図１に示すように、メモリアドレス回路は、行アドレス回路２４及び列アドレス回路２６を有する。各メモリセル２２は、行メモリアドレスライン及び列メモリアドレスライン２８、３０の独自のペアに対応付けられている。メモリセル２２は、画素の回路１６の一部を形成しておらず、画素の回路１６に直に接続されていない。その代わりに、メモリセル２２からのデータが画素に供給されるものである場合、画素の行ドライバ回路及び列ドライバ回路とメモリセルの行ドライバ回路及び列ドライバ回路との間で、コミュニケーションが必要とされる。
【００２０】
図１の例では、メモリセル２２は個別のメモリアドレス回路２４、２６に対応付けられている。更に、メモリセル２２に対して、個別の行アドレスライン及び列アドレスライン２８、３０が備えられている。しかし、画素の行アドレスライン又は列アドレスラインが、画素回路１６とメモリセル２２との間で共有されることが同様に可能である。
【００２１】
図２の例では、画素回路１６及び２つのメモリセル２２が、各画素の領域１４内に備えられる。メモリセル２２は、画素アレイの列導体２０に対応付けられるが、専用の行導体２８が備えられる。各メモリセル２２はやはり行導体及び列導体の独自の組合せに対応付けられるが、必要とされる導体の総数は削減される。列アドレスライン２０に信号を供給し又は列アドレスライン２０から信号を読み出すとき、メモリセル２２に対応付けられる信号は、画素回路１６に対応付けられる信号から、時間的に分離されなければならない。図２において、画素の行アドレス回路は、結合型行ドライバ４０を形成するメモリセルの行アドレス回路に結合されている。同様に、画素の列アドレス回路はメモリセルの列アドレス回路に結合され結合型列ドライバ４２が提供される。
【００２２】
図１又は図２の画素化された装置は、種々の形式をとることができる。基本的に、画素回路１６に使用される同様のデバイスからメモリセルが製造できる場合、画素のアレイが配される如何なる装置も、本発明の利益を得ることができる。
【００２３】
例えば、画素回路は、画像センサ画素を有することができる。各画素の広い領域１４はフォトダイオードセンサの受光領域を有効的に有し、一方、回路１６は、電荷がフォトダイオードに供給され及びフォトダイオードから取り除かれることを可能にするスイッチング装置を有する。あるいは、装置は液晶ディスプレイを有することもできる。本発明を適用することができる他の広領域画素化装置も存在するが、液晶ディスプレイの例を詳細に記載する。
【００２４】
図３はアクティブプレート５０を有する液晶ディスプレイを示す。このアクティブプレート５０は、スイッチングトランジスタに対応付けられた画素電極のアレイ５２が備えられた基板５１を有する。画素電極に供給される信号は、基板上に備えられる行ドライバ回路５４で制御される。液晶材料の層５５は、アクティブプレート５０上に備えられる。他の基板５６は、液晶材料の層の上に存在している。他の基板５６は、一方の面に、カラーフィルタ５７及び液晶材料に対し共通電極６４を規定するプレートの配列を備えることができる（図４で更に説明する）。基板５６の反対側には、偏光板５８も備えられる。
【００２５】
図４は、（図２に示すように）各画素に２つのメモリセルが存在するときの液晶表示装置の１つの画素の領域内に位置する素子を示す。
【００２６】
各画素領域は、画素回路１６及び２つのメモリセル２２を有する。画素回路１６は、列導体２０と共通電極６４との間に直列に配された薄膜トランジスタ６０及び液晶セル６２を有する。トランジスタ６０は、行導体１８上に供給される信号によって、オン／オフが切り替えられる。従って、行導体１８は、対応付けられる行の画素の各トランジスタ６０のゲートに接続される。各画素は付加的に保持コンデンサ６６を有しており、この例では別のコンデンサ電極６８に接続されている。あるいは、当業者にあきらかなように、保持コンデンサを前の行導体に接続することが可能である。コンデンサは、トランジスタ６０がオフになった後でも信号が液晶セル６２に維持されるような駆動電圧を保持する。
【００２７】
液晶セル６２を要求された階調レベルを得るための所望の電圧で駆動するために、行導体１８上の行アドレスパルスに同期して適切な信号が列導体１８上に供給される。この行アドレスパルスは薄膜トランジスタ６０をオンにし、これによって列導体２０が液晶セル６２を所望の電圧に充電し保持コンデンサ６６も同じ電圧に充電することが可能となる。行アドレスパルスの終わりに、トランジスタ６０はオフになる。保持コンデンサ６６は、セル６２に電圧を維持し、液晶セル容量の電圧依存によって生じる画素容量のパーセンテージ変化を減らし液晶漏れの影響も減らす。
【００２８】
画素領域の各メモリセル２２は異なる行導体２８に対応付けられるが、列導体２０は共有される。従って、各メモリセルは行アドレスラインと列アドレスラインとの独自の組合せに対応付けられ、従って、画素回路１６と独立にアドレス指定されることができる。
【００２９】
各メモリセル２２は、薄膜トランジスタ７０及び保持コンデンサ７２を有する。薄膜トランジスタ７０は対応付けられた行導体２８によってオン／オフが切り替えられ、これによって、列導体２０上の信号が保持コンデンサ７２を充電（又は放電）することが可能になる。各メモリセルの保持コンデンサは共通電極７３に接続され、これは画素回路の共通電極６４と同じ電極とすることができる。
【００３０】
メモリセルは画素回路１６の素子と同様の素子から製造されることが分かる。これによって、構造内の層が異なる回路との間で共有され、このためメモリセルの導入による製造プロセスへの付加的な複雑さが最小限ですむ。特に、画素回路及びメモリセルを形成するために同じプロセスステップが使用される。追加の処理ステップを導入しないことが可能であるが、幾つかの状況では、プロセスに追加のステップを導入することは必要である。例えば、メモリセル回路のレイアウトを単純化するために金属の特別層を加えることができる。
【００３１】
液晶表示装置の場合、本発明は反射ディスプレイに対し特別の利点を有する。このような装置では、画素の近くの追加の回路の存在は、その回路が反射画素電極の下に存在するので、ディスプレイの光学的特性に影響を及ぼさない。
【００３２】
図５は、図４に示される回路を形成するために使用される層の一つの可能な配置を概略的に示す。この構造は共通基板上に被着され、上面に平坦化層を備えることができる。パターニングされた半導体（多結晶シリコン）層は、図５に示される領域８０を規定する基板上に被着される。
【００３３】
次に、半導体トランジスタ６０、７０のチャネルを形成するポリシリコンの領域を除くポリシリコンの領域にドーパントを注入するために、半導体層８０は追加のドーピングステップにより処理される。これによってｎ−ドープ半導体領域が提供される。この半導体領域は回路内に電極を形成するために使用されるべき十分な伝導率を有する。
【００３４】
ゲート誘電体層は、パターニングされ且つ部分的にドープされた半導体層上に存在し、ゲート誘電体上に、行電極１８、２８及びコンデンサ上部プレート６８、７３が共通の金属層として被着される。トランジスタ６０、７０は、行導体１８、２８がドープされていない半導体パターンを横切るポイントに規定される。このようにして、トップゲートトランジスタ構造が（ドープされていないチャネルを有した状態で）規定される。より高い伝導率のドープされた半導体領域は、下部コンデンサ電極を形成する。
【００３５】
従って、画素コンデンサ６６は、１つのコンデンサ電極を規定する共通電極６８とコンデンサの対向電極を規定するドープされた半導体層８０との間のゲート誘電体層によって規定される。各メモリセルコンデンサ７２は、メモリセル２２のトランジスタ７０のドープされた半導体層８０と共通電極７３との間のゲート誘電体層によって規定される。複数層の誘電体を使ってもよく、このため、ゲート誘電体層及びコンデンサ誘電体層に対して異なる誘電体の厚さを規定することができる。
【００３６】
列導体２０はこの構造の上に存在し、バイアス８２を通じて各トランジスタのソース又はドレインに接触する。画素電極６１はこの構造に（平坦化絶縁膜の上に）重なり、バイア８４を通じてトランジスタ６０に接触する。このように図５に示される配列は、図４の回路レイアウトを提供する。
【００３７】
半導体層にコンデンサ電極を形成するために選択ドーピングを施す代わりに、下にあるシリコンを反転するのに十分なＤＣ電圧を画素の上部金属電極に供給してもよく、これによって下にあるシリコンが電気を通す。
【００３８】
独立したメモリセルを備えることによって、間接的にしかリンクされてないので、メモリセル及び画素のレイアウトに大きな自由度がある。特定の画素に対応付けられるメモリセルをその画素内に置く必要はない。
【００３９】
画素データを記憶するためにメモリセルが画素に対応付けられる既存の提案は、メモリセルに記憶されたデジタルデータと画素のアナログ信号データとの間の変換を可能にする変換回路を必要とする。これは、画素のアレイ内に組み込まれる変換回路を必要とする。本発明によって提供される、メモリセル及び画素への独立したアクセスは、データ変換回路をディスプレイの画素内に組み込む必要性を回避する。その代わりに、必要とされる任意の変換回路をアクティブマトリックスディスプレイの列アドレス回路（即ち、メモリアドレス回路／画素アドレス回路）内に含めることができ、従って、ディスプレイのアクティブマトリックス内（又はその下）のメモリセルに利用可能な領域が増加する。
【００４０】
メモリ構造を、ディスプレイに示されるビデオ情報を保持するための単純なフレーム記憶装置として使用することができる。しかし、本発明の回路のメモリセルを、任意の特定の表示画素に対応付けらるビデオ情報を保持する以外の機能に使用することができる。このようにして、ディスプレイの機能性を増やすためにメモリセルを種々の方法で使用することができる。例えば、メモリは、画素情報に関係のない情報（例えば、ディスプレイ上に追加情報として見ることができるＡＳＣＩＩキャラクタのような情報のページ）を記憶するためにも使用できる。あるいは、メモリ装置は、表示されるべき情報に全く無関係な情報（例えば、ディスプレイの動作に関する情報、又はディスプレイを組み込んだ装置の他の部分に関する情報）を記憶するために使用することができる。
【００４１】
メモリセルを形成するために使用できる多くの技術がある。基本的に、通常の結晶シリコントランジスタの代わりに薄膜トランジスタが使用されるが、ＭＯＳメモリを形成するために使用される通常の技術を適用することができる。メモリセルは、制御方法により２つの安定状態の間で切り替えることができる強誘電性又は他の材料を使用して形成することさえできる。幾つかの型式のメモリ素子の使用は、メモリ回路（例えばスタティックＲＡＭタイプのメモリセルの場合の電源）を動作するために使用されるべき追加の電極を必要とするかもしれない。
【００４２】
このメモリセルは通常のＳＲＡＭ、ＤＲＡＭ又はＥＥＰＲＯＭメモリと同様に読み書き機能を提供するが、メモリは、ディスプレイ内へのデータの永久記憶装置を提供するためにリードオンリーメモリ（ＲＯＭ）として動作することもできる。
【００４３】
ディスプレイ内の画素を動作する方法及びメモリセルを動作する方法は、当業者には周知であり、詳細には記載していない。もちろん、行アドレスライン又は列アドレスラインがメモリセルと画素回路との間で共有される場合、メモリセルへのデータの読み出し又は書き込みは表示画素のアドレシングで時間的にインターリーブされる必要がある。
【００４４】
上の例では、各画素回路は、２つ又は４つのメモリセルに対応付けられている。実際には、各画素領域内で利用可能なスペースの量に依存して、各画素に対応付けられる更に多くのメモリセルを設けることができる。
【００４５】
特定の例は、画素回路とメモリセル回路とに共有される層を示し、このため、画素及びセルが基板に渡って同一面上に効率よく存在する。画素回路及びメモリセル回路を基板に渡って異なる面上に備えることも可能である。これは製造の複雑さを増加させるけれども、本発明の範囲内に存在すると考えられる。
【００４６】
種々の修正は当業者に明らかである。
【図面の簡単な説明】
【００４７】
【図１】本発明による電子装置を示す。
【図２】本発明による電子装置の第２の例を示す。
【図３】本発明が適用される液晶ディスプレイを示す。
【図４】画素が液晶表示画素を有する図２の装置の１つの画素領域の画素及びメモリセル回路を示す。
【図５】図４の画素及びメモリセルレイアウトをより詳細に示す。
Claims (9)
- 基板上に備えられ、行列状に配され、画素駆動回路を有する画素のアレイ、
各画素をアドレス指定し、これによって信号データを各画素に供給し又は信号データを各画素から読み出すための複数の画素行列アドレスライン、及び
基板上に備えられ前記画素駆動回路が散在するメモリセルのアレイを有する電子装置であって、
前記信号データとは独立で、データが各メモリセルに書き込まれることを可能にし、データが各メモリセルから読み出されることを可能にするメモリアドレス回路が備えられた電子装置。 - 前記メモリアドレス回路は、各メモリセルをアドレス指定するための複数の行及び列メモリアドレスラインを有する請求項１の電子装置。
- 前記メモリアドレス回路は複数のメモリ行アドレスラインを有し、各メモリセルが、対応付けられたメモリ行アドレスラインと前記画素列アドレスラインの一つとを用いてアドレス指定される請求項１の電子装置。
- 前記メモリアドレス回路は複数のメモリ列アドレスラインを有し、各メモリセルが、対応付けられたメモリ列アドレスラインと前記画素行アドレスラインの１つとを用いてアドレス指定される請求項１の電子装置。
- 各メモリセルはトランジスタ及びコンデンサを有し、前記トランジスタは、前記コンデンサが共通供給部から充電されることを可能とし、さもなければ前記コンデンサを前記共通供給部から分離する請求項１乃至４のうちのいずれか１項に記載の装置。
- 液晶表示装置を有する請求項１乃至５のうちのいずれか１項に記載の電子装置であって、各画素はアドレス指定トランジスタ及び保持コンデンサを有し、前記アドレス指定トランジスタは、前記コンデンサが共通供給部から充電されることを可能とし、さもなければ前記コンデンサを前記共通供給部から分離する電子装置。
- 画素と等しい数のメモリセルを有する請求項１乃至６のうちのいずれか１項に記載の電子装置。
- 前記画素の数の２以上の整数倍のメモリセルを有する請求項１乃至７のうちのいずれか１項に記載の電子装置。
- 前記メモリアドレス回路は、信号データフォーマットとメモリセルデータフォーマットとの間で変換するための変換回路を有する請求項１乃至８のうちのいずれか１項に記載の電子装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GBGB0118183.3A GB0118183D0 (en) | 2001-07-26 | 2001-07-26 | Device comprising of an array of pixels |
| PCT/IB2002/002899 WO2003010746A1 (en) | 2001-07-26 | 2002-07-25 | Device comprising an array of pixels allowing storage of data |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004538505A true JP2004538505A (ja) | 2004-12-24 |
| JP4644758B2 JP4644758B2 (ja) | 2011-03-02 |
Family
ID=9919197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003516043A Expired - Fee Related JP4644758B2 (ja) | 2001-07-26 | 2002-07-25 | 画素のアレイを有しデータの記憶が可能な表示装置 |
Country Status (10)
| Country | Link |
|---|---|
| US (1) | US6937248B2 (ja) |
| EP (1) | EP1417672B1 (ja) |
| JP (1) | JP4644758B2 (ja) |
| KR (1) | KR20040028621A (ja) |
| CN (1) | CN1320517C (ja) |
| AT (1) | ATE302460T1 (ja) |
| DE (1) | DE60205636T2 (ja) |
| GB (1) | GB0118183D0 (ja) |
| TW (1) | TWI277039B (ja) |
| WO (1) | WO2003010746A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009210844A (ja) * | 2008-03-05 | 2009-09-17 | Toppoly Optoelectronics Corp | 液晶表示装置 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB0206093D0 (en) * | 2002-03-15 | 2002-04-24 | Koninkl Philips Electronics Nv | Display driver and driving method |
| GB0213420D0 (en) * | 2002-06-12 | 2002-07-24 | Koninkl Philips Electronics Nv | In-Pixel memory for display devices |
| US7112815B2 (en) * | 2004-02-25 | 2006-09-26 | Micron Technology, Inc. | Multi-layer memory arrays |
| US20080001934A1 (en) * | 2006-06-28 | 2008-01-03 | David Anthony Wyatt | Apparatus and method for self-refresh in a display device |
| TW200841310A (en) * | 2007-04-10 | 2008-10-16 | Univ Nat Chiao Tung | Pixel driving circuit, and its driving method and application |
| JP5264348B2 (ja) * | 2008-07-29 | 2013-08-14 | キヤノン株式会社 | 画像処理装置及びその制御方法、コンピュータプログラム及び記憶媒体 |
| JP5272860B2 (ja) * | 2009-04-08 | 2013-08-28 | ソニー株式会社 | 固体撮像素子およびカメラシステム |
| KR101870892B1 (ko) | 2012-01-18 | 2018-06-26 | 삼성전자 주식회사 | 터치 스크린 장치 |
| US9734775B2 (en) * | 2014-02-13 | 2017-08-15 | Lenovo (Singapore) Pte. Ltd. | Display power saving utilizing non volatile memory |
| CN108961147B (zh) * | 2018-06-11 | 2022-12-13 | 北京集创北方科技股份有限公司 | 一种数据处理方法和装置 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6247696A (ja) * | 1985-08-28 | 1987-03-02 | 株式会社日立製作所 | 液晶表示装置 |
| JPH04291393A (ja) * | 1991-03-20 | 1992-10-15 | Fujitsu Ltd | 液晶表示装置及びその制御方法 |
| JPH0772511A (ja) * | 1993-06-28 | 1995-03-17 | Sharp Corp | 画像表示装置 |
| JPH11295700A (ja) * | 1998-04-15 | 1999-10-29 | Seiko Epson Corp | 反射型液晶装置及び反射型プロジェクタ |
| JP2001296516A (ja) * | 2000-04-11 | 2001-10-26 | Seiko Epson Corp | 液晶表示装置、デジタルカメラおよびデジタルカメラ搭載複合機器 |
| JP2001343924A (ja) * | 2000-03-27 | 2001-12-14 | Seiko Epson Corp | デジタル駆動装置およびこれを用いた画像表示装置 |
| JP2002189455A (ja) * | 2000-12-20 | 2002-07-05 | Seiko Epson Corp | 電気光学装置の駆動回路及び駆動方法 |
| JP2002333865A (ja) * | 2001-05-08 | 2002-11-22 | Sanyo Electric Co Ltd | 表示装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4688896A (en) * | 1985-03-04 | 1987-08-25 | General Electric Company | Information conversion device with auxiliary address lines for enhancing manufacturing yield |
| JPH07120143B2 (ja) * | 1986-06-04 | 1995-12-20 | キヤノン株式会社 | 表示パネルの情報読出し法及び表示パネルの情報読出し装置 |
| US5945972A (en) * | 1995-11-30 | 1999-08-31 | Kabushiki Kaisha Toshiba | Display device |
| EP0797182A1 (en) * | 1996-03-19 | 1997-09-24 | Hitachi, Ltd. | Active matrix LCD with data holding circuit in each pixel |
| US5952991A (en) * | 1996-11-14 | 1999-09-14 | Kabushiki Kaisha Toshiba | Liquid crystal display |
| JP3533074B2 (ja) * | 1997-10-20 | 2004-05-31 | 日本電気株式会社 | Ｖｒａｍ機能内蔵のｌｅｄパネル |
| US6140983A (en) * | 1998-05-15 | 2000-10-31 | Inviso, Inc. | Display system having multiple memory elements per pixel with improved layout design |
| WO2000014713A1 (en) * | 1998-09-04 | 2000-03-16 | Fed Corporation | Field sequential reflective liquid crystal display without external frame buffer |
| JP2002056668A (ja) * | 2000-08-11 | 2002-02-22 | Thine Electronics Inc | 表示記憶機能付きマトリックス型画像表示装置の駆動回路装置 |
| US6817531B2 (en) * | 2001-03-07 | 2004-11-16 | Hewlett-Packard Development Company, L.P. | Apparatus and methods for marking content of memory storage devices |
-
2001
- 2001-07-26 GB GBGB0118183.3A patent/GB0118183D0/en not_active Ceased
-
2002
- 2002-07-18 US US10/198,502 patent/US6937248B2/en not_active Expired - Lifetime
- 2002-07-25 DE DE60205636T patent/DE60205636T2/de not_active Expired - Lifetime
- 2002-07-25 WO PCT/IB2002/002899 patent/WO2003010746A1/en active IP Right Grant
- 2002-07-25 CN CNB028030281A patent/CN1320517C/zh not_active Expired - Lifetime
- 2002-07-25 TW TW091116570A patent/TWI277039B/zh not_active IP Right Cessation
- 2002-07-25 JP JP2003516043A patent/JP4644758B2/ja not_active Expired - Fee Related
- 2002-07-25 AT AT02751471T patent/ATE302460T1/de not_active IP Right Cessation
- 2002-07-25 EP EP02751471A patent/EP1417672B1/en not_active Expired - Lifetime
- 2002-07-25 KR KR10-2003-7004095A patent/KR20040028621A/ko not_active Application Discontinuation
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6247696A (ja) * | 1985-08-28 | 1987-03-02 | 株式会社日立製作所 | 液晶表示装置 |
| JPH04291393A (ja) * | 1991-03-20 | 1992-10-15 | Fujitsu Ltd | 液晶表示装置及びその制御方法 |
| JPH0772511A (ja) * | 1993-06-28 | 1995-03-17 | Sharp Corp | 画像表示装置 |
| JPH11295700A (ja) * | 1998-04-15 | 1999-10-29 | Seiko Epson Corp | 反射型液晶装置及び反射型プロジェクタ |
| JP2001343924A (ja) * | 2000-03-27 | 2001-12-14 | Seiko Epson Corp | デジタル駆動装置およびこれを用いた画像表示装置 |
| JP2001296516A (ja) * | 2000-04-11 | 2001-10-26 | Seiko Epson Corp | 液晶表示装置、デジタルカメラおよびデジタルカメラ搭載複合機器 |
| JP2002189455A (ja) * | 2000-12-20 | 2002-07-05 | Seiko Epson Corp | 電気光学装置の駆動回路及び駆動方法 |
| JP2002333865A (ja) * | 2001-05-08 | 2002-11-22 | Sanyo Electric Co Ltd | 表示装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009210844A (ja) * | 2008-03-05 | 2009-09-17 | Toppoly Optoelectronics Corp | 液晶表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1417672A1 (en) | 2004-05-12 |
| CN1476596A (zh) | 2004-02-18 |
| JP4644758B2 (ja) | 2011-03-02 |
| DE60205636D1 (de) | 2005-09-22 |
| DE60205636T2 (de) | 2006-06-08 |
| CN1320517C (zh) | 2007-06-06 |
| US6937248B2 (en) | 2005-08-30 |
| KR20040028621A (ko) | 2004-04-03 |
| ATE302460T1 (de) | 2005-09-15 |
| WO2003010746A1 (en) | 2003-02-06 |
| EP1417672B1 (en) | 2005-08-17 |
| GB0118183D0 (en) | 2001-09-19 |
| US20030020684A1 (en) | 2003-01-30 |
| TWI277039B (en) | 2007-03-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7542024B2 (en) | Electrophoresis display device and electronic equipments using the same | |
| KR101455356B1 (ko) | 메모리 소자 및 표시장치 | |
| KR101037554B1 (ko) | 액티브 매트릭스 디스플레이 장치 및 그의 구동 방법 | |
| US20040027315A1 (en) | Display including a plurality of display panels | |
| JP2002229532A (ja) | 液晶表示装置及び液晶表示装置の駆動方法 | |
| JP2002357850A (ja) | アクティブマトリクスデバイスおよびディスプレイ | |
| KR101013522B1 (ko) | 액정 셀을 충전하기 위한 구동 회로 및 방법 | |
| JP2002533768A5 (ja) | ||
| JP4644758B2 (ja) | 画素のアレイを有しデータの記憶が可能な表示装置 | |
| EP1516307B1 (en) | Mram in-pixel memory for display devices | |
| KR100406454B1 (ko) | 표시 장치 및 그 구동 방법 | |
| US8860646B2 (en) | Liquid crystal display device | |
| JP3982992B2 (ja) | アクティブマトリクス型表示装置 | |
| EP1147453A1 (en) | Spacers for cells having spaced opposed substrates | |
| US20060181495A1 (en) | Active matrix array device | |
| JP4619522B2 (ja) | 液晶表示装置 | |
| US7245296B2 (en) | Active matrix display device | |
| US6812909B1 (en) | Active semiconductor backplanes | |
| US20080094380A1 (en) | Electronic Device With Multiple Array Devices | |
| JP2005521191A (ja) | 表示装置用画素内メモリ | |
| JPH08146384A (ja) | アクティブマトリックス型液晶表示素子 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050722 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080916 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081215 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20081215 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090303 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090603 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100309 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100609 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100629 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20100729 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100729 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101021 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101109 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131217 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4644758 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131217 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |