JP2001313565A - エラー校正方法及びこれを用いたａ／ｄ変換回路 - Google Patents

Abstract

(57)【要約】 【課題】 各ステージにおけるゲインエラーを低ノイ
ズ、低消費電力及び小回路規模で校正することが可能な
エラー校正方法及びこれを用いたＡ／Ｄ変換回路を実現
する。 【解決手段】 パイプラインＡ／Ｄ変換器のエラー校正
方法において、ゲインエラー検出動作時にパイプライン
Ａ／Ｄ変換器を構成する各ステージのＤ／Ａ変換器の入
力値を２種類の値でそれぞれ固定し、２種類の値の時に
それぞれステージの一のＡ／Ｄ変換器の閾値における入
力値を測定する動作を繰り返し、測定値の差分の累積値
に基づき各ステージを構成するＤ／Ａ変換器の基準電圧
を調整して差分を収束させておき、変換動作時に累積値
を保持する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パイプラインＡ／
Ｄ変換器に関し、特にパイプラインＡ／Ｄ変換器の各ス
テージにおけるゲインエラーを低ノイズ、低消費電力及
び小回路規模で校正することが可能なエラー校正方法及
びこれを用いたＡ／Ｄ変換回路に関する。

【０００２】

【従来の技術】従来のパイプラインＡ／Ｄ変換器は入力
信号を１ビット等の低分解能のＡ／Ｄ変換器で量子化す
ると共に入力信号から量子化した分のアナログ値を減算
して適宜増幅して後段に出力するパイプラインステージ
を複数個直列に接続することによりＡ／Ｄ変換器を構成
するものである。

【０００３】図１０はこのような従来のパイプラインＡ
／Ｄ変換器の一例を示す構成ブロック図である。図１０
において１はゲイン１倍の増幅器、２，６及び１０は１
ビットＡ／Ｄ変換器、３及び７はゲイン２倍の増幅器、
４及び８はアナログ加算器、５及び９は１ビットＤ／Ａ
変換器、１００はアナログ入力信号、１０１ａ，１０１
ｂ及び１０１ｃは各ステージにおけるディジタル出力信
号、１０２及び１０３は後段のステージ供給されるアナ
ログ信号及びディジタル信号である。

【０００４】また、１及び２はステージ５０ａを、３〜
６はステージ５０ｂを、７〜１０はステージ５０ｃをそ
れぞれ構成している。

【０００５】アナログ入力信号１００は増幅器１に入力
され、増幅器１の出力は１ビットＡ／Ｄ変換器２の非反
転入力端子及び増幅器３の入力端子に接続される。１ビ
ットＡ／Ｄ変換器２の出力はディジタル出力１０１ａを
出力すると共に１ビットＤ／Ａ変換器５の入力端子に接
続される。

【０００６】増幅器３の出力はアナログ加算器４の一方
の入力端子に接続され、１ビットＤ／Ａ変換器５の出力
はアナログ加算器４の他方の入力端子に接続される。

【０００７】アナログ加算器４の出力は１ビットＡ／Ｄ
変換器６の非反転入力端子及び増幅器７の入力端子に接
続される。１ビットＡ／Ｄ変換器６の出力はディジタル
出力１０１ｂを出力すると共に１ビットＤ／Ａ変換器９
の入力端子に接続される。

【０００８】増幅器７の出力はアナログ加算器８の一方
の入力端子に接続され、１ビットＤ／Ａ変換器９の出力
はアナログ加算器８の他方の入力端子に接続される。

【０００９】また、アナログ加算器８の出力は１ビット
Ａ／Ｄ変換器１０の非反転入力端子接続されると共にア
ナログ信号１０２として後段のステージに出力される。
１ビットＡ／Ｄ変換器１０の出力はディジタル出力１０
１ｃを出力すると共にディジタル信号１０３として後段
のステージに出力される。

【００１０】さらに、１ビットＡ／Ｄ変換器２，６及び
１０の反転入力端子はそれぞれ接地され、１ビットＤ／
Ａ変換器５及び９には基準電圧”＋Ｖｒｅｆ”と”−Ｖ
ｒｅｆ”とが共に印加される。

【００１１】ここで、図１０に示す従来例の動作を簡単
に説明する。アナログ入力信号１００は１段目のステー
ジの１ビットＡ／Ｄ変換器２でディジタル信号１０１ａ
に変換されＭＳＢとなる。

【００１２】一方、アナログ入力信号１００は増幅器３
で２倍に増幅され、１ビットＤ／Ａ変換器５の出力と加
算される。１ビットＤ／Ａ変換器は入力されるディジタ
ル信号が”１”の場合には”−Ｖｒｅｆ”を出力し、デ
ィジタル信号が”０”の場合には”＋Ｖｒｅｆ”を出力
する。

【００１３】例えば、アナログ入力信号１００が”０Ｖ
（接地電位）”よりも大きく、１ビットＡ／Ｄ変換器２
の出力が”１”の場合には、アナログ加算器４はアナロ
グ入力信号１００の２倍に”−Ｖｒｅｆ”を加算する。

【００１４】そして、後段の１ビットＡ／Ｄ変換器６は
このアナログ加算器４の出力をＡ／Ｄ変換してディジタ
ル信号１０１ｂとして出力する。

【００１５】このように各ステージで１ビットＡ／Ｄ変
換器による量子化と、量子化した分のアナログ値を減算
して適宜増幅して後段に出力して行き、各ステージのデ
ィジタル信号を取り出すことによりステージ分の分解能
のディジタル信号を得ることができる。

【００１６】図１１及び図１２は１７段のステージで構
成されたパイプラインＡ／Ｄ変換器の１１段目に着目し
てエラー校正方法を説明する説明図である。図１１にお
いて１１は１１段目のステージ、１２は１２段目から１
７段目のステージ群であり、１０２ａ及び１０３ａは前
段（１０段目）からのアナログ信号及びディジタル信
号、１０２ｂ及び１０３ｂはステージ１１から出力され
るアナログ信号及びディジタル信号である。

【００１７】前段（１０段目）からのアナログ信号１０
２ａはステージ１１に入力され、ディジタル信号１０３
ａは出力コード”Ｄ”として出力すると共にステージ１
１に入力される。

【００１８】ステージ１１のアナログ信号１０２ｂはス
テージ群１２に入力され、ステージ１１のディジタル信
号１０３ｂは出力コード”Ｘ”の最上位ビットとして出
力すると共にステージ群１２に入力される。また、ステ
ージ群１２の各ディジタル信号は出力コード”Ｘ”の下
位６ビットとして出力される。

【００１９】図１１は理想的な動作を示すもので図１０
中の増幅器３等のゲインが正しく２倍であるとした場合
を示している。このため、アナログ信号１０２ａ及び１
０２ｂを”Ｖｉｎ”及び”Ｖｏｕｔ”とした場合には図
１１（Ａ）に示すような特性曲線となる。

【００２０】例えば、”Ｖｉｎ＝−Ｖｒｅｆ”の場合に
は前段の１ビットＡ／Ｄ変換器の出力コードは”Ｄ＝
０”であるのでステージ１１の１ビットＤ／Ａ変換器の
出力は”＋Ｖｒｅｆ”になり、ステージ１１のアナログ
信号１０２ｂは、 となる。

【００２１】また、例えば、”Ｖｉｎ”が”０Ｖ”近傍
で前段の１ビットＡ／Ｄ変換器の出力コードが”Ｄ＝
０”の場合にはステージ１１のアナログ信号１０２ｂ
は、 となる。

【００２２】また、例えば、”Ｖｉｎ”が”０Ｖ”近傍
で前段の１ビットＡ／Ｄ変換器の出力コードが”Ｄ＝
１”の場合にはステージ１１のアナログ信号１０２ｂ
は、 となる。

【００２３】さらに、例えば、”Ｖｉｎ＝＋Ｖｒｅｆ”
の場合には前段の１ビットＡ／Ｄ変換器の出力コード
は”Ｄ＝１”であるのでステージ１１の１ビットＤ／Ａ
変換器の出力は”−Ｖｒｅｆ”になり、ステージ１１の
アナログ信号１０２ｂは、 となる。

【００２４】この時、ステージ１１のアナログ信号１０
２ｂは”−Ｖｒｅｆ〜＋Ｖｒｅｆ”の間で変化、言い換
えれば、後段のフルスケールで変化するので、図１１
中”ＰＴ０１”に示す点ではステージ１１の出力コード
は”１”、１２段目〜１７段目のステージの出力コード
はフルスケールである”１１１１１１”を示す。

【００２５】また、前段である１０段目のステージの出
力コードは”Ｄ＝０”であるので、これらのコードをそ
のまま並べれば、図１１中”ＰＴ０１”に示す点では”
０１１１１１１１”となる。

【００２６】一方、図１１中”ＰＴ０２”に示す点では
ステージ１１の出力コードは”０”、１２段目〜１７段
目のステージの出力コードは”００００００”となる。

【００２７】また、前段である１０段目のステージの出
力コードは”Ｄ＝１”であるので、これらのコードをそ
のまま並べれば、図１１中”ＰＴ０２”に示す点では”
１０００００００”となる。

【００２８】このように、増幅器のゲインにエラーがな
い場合には図１１（Ｂ）に示すように出力コードは単調
に変化してコード欠けや単調性が崩れることは生じな
い。

【００２９】これに対して、図１２は増幅器にゲインエ
ラーがある場合を示しており、図１２において１１及び
１２は図１１と同一符号を付してあり１３は補正回路で
ある。また、１０２ｃ及び１０３ｃは前段（１０段目）
からのアナログ信号及びディジタル信号、１０２ｄ及び
１０３ｄはステージ１１から出力されるアナログ信号及
びディジタル信号である。

【００３０】前段（１０段目）からのアナログ信号１０
２ｃはステージ１１に入力され、ディジタル信号１０３
ｃは出力コード”Ｄ”として出力すると共にステージ１
１に入力される。

【００３１】ステージ１１のアナログ信号１０２ｄはス
テージ群１２に入力され、ステージ１１のディジタル信
号１０３ｄは出力コード”Ｘ”の最上位ビットとして出
力すると共にステージ群１２に入力される。また、ステ
ージ群１２の各ディジタル信号は出力コード”Ｘ”の下
位６ビットとして出力される。

【００３２】さらに、出力コード”Ｄ”及び”Ｘ”は補
正回路１３に接続され、補正用コード”Ｓ１（１１）”
及び”Ｓ２（１１）”が入力され、補正後のコードは”
Ｙ”として出力される。

【００３３】増幅器のゲインが正しく２倍ではないと、
図１２（Ａ）に示すようにステージ１１のアナログ信号
１０２ｄは”−Ｖｒｅｆ〜＋Ｖｒｅｆ”の間で変化せ
ず、図１２中”Ｓ１”及び”Ｓ２”の値までしか変化し
ない。

【００３４】この場合、図１２中”ＰＴ１１”に示す点
では、前段である１０段目のステージ及びステージ１１
の出力コードはそれぞれ”０”及び”１”になるが１２
段目〜１７段目のステージの出力コードはフルスケール
ではない出力コード、例えば、”１１１０１１”とな
る。

【００３５】一方、図１２中”ＰＴ１２”に示す点で
は、前段である１０段目のステージ及びステージ１１の
出力コードはそれぞれ”１”及び”０”になるが１２段
目〜１７段目のステージの出力コードは”０００００
０”にはならず、例えば、”００００１０”となる。

【００３６】この状況で、これらのコードをそのまま並
べれば、図１２中”ＰＴ１１”及び”ＰＴ１２”に示す
点では”０１１１１０１１”及び”１０００００１０”
となり、コード欠けが生じる。

【００３７】すなわち、図１２（Ｂ）に示すように”０
１１１１１００”〜”１００００００１”までの６個の
コードが欠落して、”０１１１１０１１”から”１００
０００１０”と出力コードが一挙に変化する。

【００３８】このため、アナログ入力とディジタル出力
との間の特性の単調性が崩れて線形性エラーが発生して
しまう。

【００３９】従って、従来では以下に説明する方法によ
りこのようなコード欠けを補正している。補正回路１３
には１０段目のステージの出力コード”Ｄ”と１１段目
と１２段目〜１７段目の出力コードである”Ｘ”が入力
され、また、補正用のコード”Ｓ１（１１）”及び”Ｓ
２（１１）”が入力される。

【００４０】この補正用のコード”Ｓ１（１１）”及
び”Ｓ２（１１）”は図１２中”ＰＴ１１”及び”ＰＴ
１２”の点における１１段目〜１７段目の出力コードを
予め測定してメモリ等（図示せず。）に記憶したもので
ある。すなわち、前述の例を用いれば補正用のコード”
Ｓ１（１１）”及び”Ｓ２（１１）”は”１１１１０１
１”及び”０００００１０”となる。

【００４１】ここで、補正回路１３の動作を説明する。
補正回路１３は、”Ｄ＝０”の場合にはそのままのコー
ドを１０段目〜１７段目のコードとして出力し、”Ｄ＝
１”の場合には”Ｘ＋Ｓ１（１１）−Ｓ２（１１）”を
演算して１０段目〜１７段目のコードとして出力する。

【００４２】図１２中”ＰＴ１２”に示す点では、”Ｄ
＝０”であるので出力コードはそのままのコードであ
り”０１１１１０１１”となる。一方、図１２中”ＰＴ
１２”に示す点では、”Ｄ＝１”、”Ｘ＝０００００１
０”であるので、 Ｘ＋Ｓ１（１１）−Ｓ２（１１） ＝０００００１０＋１１１１０１１−０００００１０ ＝１１１１０１１ （５） となり、これを１０段目〜１７段目のコードとして出力
するので出力コードは”０１１１１０１１”となる。

【００４３】すなわち、補正回路１３で出力コードを補
正することにより、例えば、図１２中”ＰＴ１１”及
び”ＰＴ１２”に示す点のコードが”０１１１１０１
１”と等しくなり図１２（Ｃ）に示すようにコード欠け
を解消することができる。

【００４４】また、図１３はさらに補正回路を追加して
前段である１０段目のステージの補正を行う場合を示す
説明図である。図１３において１１，１２，１３，１０
２ｃ，１０２ｄ，１０３ｃ及び１０３ｄは図１２と同一
符号を付してあり、１４は１０段目のステージ、１５は
第２の補正回路、１０２ｅ及び１０３ｅは前段（９段
目）からのアナログ信号及びディジタル信号である。

【００４５】接続関係については図１２に示す従来例と
ほぼ同様であり、異なる点はアナログ信号１０２ｅ及び
ディジタル信号１０３ｅが入力されたステージ１４の出
力コードが補正回路１５に接続され、補正回路１３の出
力もまた補正回路１５に接続される点である。

【００４６】また、補正回路１５には１０段目〜１７段
目の出力コードを予め測定してメモリ等（図示せず。）
に記憶された”Ｓ１（１０）”及び”Ｓ２（１０）”が
ステージ１４のコードに基づき前述と同様の補正演算を
行う。このような構成にすることにより動作を多段で行
わせることが可能になる。

【００４７】

【発明が解決しようとする課題】しかし、図１２及び図
１３に示す従来例では各段の補正用のコードを記憶させ
るためのメモリが必要であり、補正回路における多ビッ
トの加算処理が必要になる。また、この加算処理はＡ／
Ｄ変換動作中に同じ速度で動作させる必要性があった。

【００４８】このため、図１２及び図１３に示す従来例
ではディジタル回路の回路規模が大きくなりチップサイ
ズが大きくなり、コストアップにつながってしまうと言
った問題点があった。

【００４９】また、Ａ／Ｄ変換動作中に同じ速度で動作
させるためにディジタルノイズが増大し、消費電力も増
加すると言った問題点があった。従って本発明が解決し
ようとする課題は、各ステージにおけるゲインエラーを
低ノイズ、低消費電力及び小回路規模で校正することが
可能なエラー校正方法及びこれを用いたＡ／Ｄ変換回路
を実現することにある。

【００５０】

【課題を解決するための手段】このような課題を達成す
るために、本発明のうち請求項１記載の発明は、パイプ
ラインＡ／Ｄ変換器のエラー校正方法において、ゲイン
エラー検出動作時に前記パイプラインＡ／Ｄ変換器を構
成する各ステージのＤ／Ａ変換器の入力値を２種類の値
でそれぞれ固定し、前記２種類の値の時にそれぞれ前記
ステージの一のＡ／Ｄ変換器の閾値における入力値を測
定する動作を繰り返し、前記測定値の差分の累積値に基
づき各ステージを構成するＤ／Ａ変換器の基準電圧を調
整して前記差分を収束させておき、変換動作時に前記累
積値を保持することにより、従来例のような各段の補正
用のコードを記憶させるためのメモリが不要になるため
回路規模が小さくなり、校正手段はＡ／Ｄ変換動作中に
同じ速度で動作させる必要性がないのでディジタルノイ
ズが減少し、消費電力も減少する。

【００５１】請求項２記載の発明は、請求項１記載の発
明であるエラー校正方法において、前記ゲインエラー検
出動作と前記変換動作とを交互に行うことにより、より
精度の高いゲインエラーの校正をすることができる。

【００５２】請求項３記載の発明は、パイプラインＡ／
Ｄ変換回路において、ゲインエラー検出動作時に前記パ
イプラインＡ／Ｄ変換器を構成する各ステージのＤ／Ａ
変換器の入力値を２種類の値でそれぞれ固定し、前記２
種類の値の時にそれぞれ前記ステージの一のＡ／Ｄ変換
器の閾値における入力値を測定する動作を繰り返し、前
記測定値の差分の累積値に基づき各ステージを構成する
Ｄ／Ａ変換器の基準電圧を調整して前記差分を収束させ
ておき、変換動作時に前記累積値を保持する校正手段を
備えたことにより、従来例のような各段の補正用のコー
ドを記憶させるためのメモリが不要になるため回路規模
が小さくなり、校正手段はＡ／Ｄ変換動作中に同じ速度
で動作させる必要性がないのでディジタルノイズが減少
し、消費電力も減少する。

【００５３】請求項４記載の発明は、請求項３記載の発
明であるＡ／Ｄ変換回路において、前記校正手段が、前
記パイプラインＡ／Ｄ変換器を構成するステージの一の
Ａ／Ｄ変換器の出力を制御信号としてアップカウント若
しくはダウンカウントを行うアップダウンカウンタ回路
と、このアップダウンカウンタ回路の前記２種類の値の
時のカウント値をそれぞれ記憶する２つのレジスタ回路
と、これらのカウント値の差分を順次累算する演算回路
と、前記アップダウンカウンタ回路の出力に基づきアナ
ログ信号を出力する第１のＤ／Ａ変換器と、校正値検出
動作時に前記第１のＤ／Ａ変換器の出力、変換動作時に
アナログ入力信号を選択して前記パイプラインＡ／Ｄ変
換器に供給するマルチプレクサ回路と、前記演算回路の
出力に基づき前記パイプラインＡ／Ｄ変換器を構成する
ステージのＤ／Ａ変換器に基準電圧を供給する第２のＤ
／Ａ変換器とを備えたことにより、従来例のような各段
の補正用のコードを記憶させるためのメモリが不要にな
るため回路規模が小さくなり、校正手段はＡ／Ｄ変換動
作中に同じ速度で動作させる必要性がないのでディジタ
ルノイズが減少し、消費電力も減少する。

【００５４】請求項５記載の発明は、請求項３及び請求
項４記載の発明であるＡ／Ｄ変換回路において、前記校
正値検出動作と前記変換動作とを交互に行うことによ
り、より精度の高いゲインエラーの校正をすることがで
きる。

【００５５】請求項６記載の発明は、請求項３乃至請求
項５記載の発明であるＡ／Ｄ変換回路において、前記パ
イプラインＡ／Ｄ変換器を差動入力としたことにより、
差動信号をＡ／Ｄ変換することができる。

【００５６】請求項７記載の発明は、請求項４記載の発
明であるＡ／Ｄ変換回路において、前記パイプラインＡ
／Ｄ変換器を構成するステージの一のＡ／Ｄ変換器の出
力が一方の状態の時に、前記アップダウンカウンタ回路
のカウント値をレジスタ回路に格納することにより、誤
差を低減することができる。

【００５７】

【発明の実施の形態】以下本発明を図面を用いて詳細に
説明する。図１は本発明に係るＡ／Ｄ変換器のゲインエ
ラーを校正するＡ／Ｄ変換回路の一例を示す構成ブロッ
ク図である。

【００５８】図１において１６及び２０はマルチプレク
サ回路、１７は１．５ビットＡ／Ｄ変換器、１８はゲイ
ン１倍の増幅器、１９はアナログ減算器、２１は１．５
ビットＤ／Ａ変換器、２２はゲイン２倍の増幅器、２３
及び２５は１．５ビットＤ／Ａ変換器２１等に基準電圧
を供給するＤ／Ａ変換器、２４は前記基準電圧を分圧す
る分圧抵抗、２６はアップダウンカウンタ回路、２７は
校正用の入力を印加するＤ／Ａ変換器、２８，２９及び
３２はレジスタ回路、３０はディジタル減算器、３１は
累算器、１０４はアナログ入力信号である。また、２６
〜３２は校正手段を構成している。

【００５９】また、他段のパイプラインステージも同一
構成であるので符号は付さず、入力側から順に”ステー
ジ＃４”、”ステージ＃３”、”ステージ＃２”及び”
ステージ＃１”と呼び、各々のステージの出力電圧であ
る残差出力をそれぞれ”Ｖｒ４”，”Ｖｒ３”，”Ｖｒ
２”及び”Ｖｒ１”と呼ぶ。

【００６０】アナログ入力信号１０４はマルチプレクサ
回路１６の一方の入力端子に接続され、マルチプレクサ
回路１６の出力端子は１．５ビットＡ／Ｄ変換器１７の
アナログ入力端子及び増幅器１８の入力端子にそれぞれ
接続される。また、増幅器１８の出力はアナログ減算器
１９の加算入力端子に接続される。

【００６１】１．５ビットＡ／Ｄ変換器１７の出力は当
該ステージのディジタル信号として出力されると共にマ
ルチプレクサ回路２０の一方の入力端子に接続され、マ
ルチプレクサ回路２０の他方の入力端子には固定デー
タ”ＴＤ４”が印加される。

【００６２】マルチプレクサ回路２０の出力は１．５ビ
ットＤ／Ａ変換器２１に接続され、１．５ビットＤ／Ａ
変換器２１の出力はアナログ減算器１９の減算入力端子
に接続される。アナログ減算器１９の出力は増幅器２２
に接続され、増幅器２２の出力は残差出力”Ｖｒ４”と
して後段の”ステージ＃３”に供給される。

【００６３】また、基準電圧発生用のＤ／Ａ変換器２３
及び２５の出力は分圧抵抗２４の両端にそれぞれ印加さ
れ、分圧抵抗２４で生じた分圧電圧が各ステージの１．
５ビットＤ／Ａ変換器の基準電圧として供給される。

【００６４】一方、”ステージ＃２”のＡ／Ｄ変換器の
出力はアップダウンカウンタ回路２６のアップダウン制
御端子に接続され、アップダウンカウンタ回路２６の出
力はＤ／Ａ変換器２７の入力端子、レジスタ回路２８及
び２９の入力端子にそれぞれ接続される。

【００６５】レジスタ回路２８及び２９の出力はディジ
タル減算器３０の加算入力端子及び減算入力端子にそれ
ぞれ接続され、ディジタル減算器３０の出力は累算器３
１の一方の入力端子に接続される。

【００６６】累算器３１の出力はレジスタ回路３２に接
続され、レジスタ回路３２の出力は累算器３１の他方の
入力端子に接続されると共にＤ／Ａ変換器２５の入力端
子に接続される。

【００６７】ここで、図１に示す実施例の動作を説明す
る。先ず、図２は”ステージ＃４”等のパイプラインス
テージを構成する１．５ビットＡ／Ｄ変換器１７の入出
力を示す表である。入力信号を”Ｖｉｎ”、入力信号の
フルスケールを”ＦＳ”とすれば、”−ＦＳ≦Ｖｉｎ＜
−ＦＳ／８”の場合には２ビットのコード”００（＝
０）”を、”−ＦＳ／８≦Ｖｉｎ＜＋ＦＳ／８”の場合
には２ビットのコード”０１（＝１）”を、”＋ＦＳ／
８≦Ｖｉｎ＜＋ＦＳ”の場合には２ビットのコード”１
０（＝２）”をそれぞれ出力する。

【００６８】一方、図３は１．５ビットＤ／Ａ変換器２
１の入出力を示す表である。２ビットの入力コードが”
００（＝０）”の場合には”−ＦＳ／４”の電圧を出力
し、２ビットの入力コードが”０１（＝１）”の場合に
は”０”の電圧を出力し、２ビットの入力コードが”１
０（＝２）”の場合には”＋ＦＳ／４”の電圧を出力す
る。

【００６９】また、図４は図１における残差出力”Ｖｒ
４”及び”Ｖｒ３”の特性の一例を示す特性曲線図であ
る。図４において（Ａ）は残差出力”Ｖｒ４”、（Ｂ）
は理想状態の残差出力”Ｖｒ３”、（Ｃ）はゲインにエ
ラーがある場合の残差出力”Ｖｒ３”をそれぞれ示して
いる。

【００７０】図４（Ｂ）に示すような理想状態では残差
出力”Ｖｒ３”が１．５ビットＡ／Ｄ変換器の閾値”±
ＦＳ／８”を横切る時の入力電圧の間隔は等しく線形性
エラーが発生していない。

【００７１】一方、図４（Ｃ）に示すようにゲインにエ
ラーがある場合には図４中”ＡＲ０１”に示すように
１．５ビットＡ／Ｄ変換器の閾値”±ＦＳ／８”を横切
る間隔が狭くなり線形性エラーが発生する。この線形性
エラーの度合いが大きいと前述のようにコード欠けや単
調性の乱れが発生する。

【００７２】そして、図５は図３に示すような入出力特
性を示す１．５ビットＤ／Ａ変換器の入力を固定にした
場合の入力電圧と残差出力”Ｖｒ３”との関係を示す特
性曲線図である。

【００７３】図５中（Ａ）中の、例えば、”（１，
１）”の表現は”ステージ＃４”を構成する１．５ビッ
トＤ／Ａ変換器の入力の値が”ＴＤ４＝０１（＝１）”
に固定され、”ステージ＃３”を構成する１．５ビット
Ｄ／Ａ変換器の入力の値が”ＴＤ３＝０１（＝１）”に
固定されていることを示す。

【００７４】このような条件では、図３に示す表から明
らかなように”ステージ＃４”及び”ステージ＃３”を
構成する１．５ビットＤ／Ａ変換器の出力はそれぞれ”
０Ｖ”になる。

【００７５】このため、入力信号は”ステージ＃４”及
び”ステージ＃３”で各々２倍（４倍）に増幅されるこ
となり、図５中”ＣＨ０１”に示すように原点を通過し
て傾きが４倍の直線になる。

【００７６】同様に、”ステージ＃４”及び”ステージ
＃３”を構成する１．５ビットＤ／Ａ変換器の入力の値
に対して図３に示す表の”００”〜”１０”を適合する
ことにより、図５（Ａ）に示すような複数の直線に示さ
れるような特性曲線になる。

【００７７】また、図５（Ｂ）は”（１，２）”と”
（２，０）”の直線を拡大したものであり、図５（Ｂ）
中”ＣＨ０２”に示す直線と”ＣＨ０３”に示す直線は
ゲインにエラーが存在せず理想的な状態にあれば、同一
特性の直線になるが、ゲインにエラーが存在する場合に
はそのエラーにより２本の直線に分かれてしまう。

【００７８】図５（Ｂ）中”ＣＨ０２”及び”ＣＨ０
３”に示す直線の差を入力換算”ΔＶ”とし、”ＨＧＥ
ｋ”をｋ段目のホールドモードゲインエラー、”ＲＧＥ
ｋ”をｋ段目の残差増幅ゲインエラー、”ＤＡＣＴＬ
ｋ”をｋ段目の１．５ビットＤ／Ａ変換器の基準電圧の
操作量、”ＤＡＲ”を基準電圧、アナログ入力信号１０
４を”Ｖｉｎ”とした場合を考える。

【００７９】１．５ビットＤ／Ａ変換器を固定値”
（１，２）”とした場合、図５中”ＣＨ０３”に示す直
線”ＲＥＳ１２”の式は、 RES12＝{Vin×(１＋HGE1)×２×(１＋RGE1)×(１＋HGE2) −DAR×(１＋DACTL2)}×２×(１＋RGE2) ＝４×Vin×(１＋HGE1)×(１＋RGE1)×(１＋HGE2) ×(１＋RGE2) −２×DAR×(１＋DACTL2)×(１＋RGE2) （６） となる。

【００８０】一方、１．５ビットＤ／Ａ変換器を固定
値”（２，０）”とした場合、図５中”ＣＨ０２”に示
す直線”ＲＥＳ２０”の式は、 RES20＝[{Vin×(1＋HGE1)−DAR×(１＋DACTL1)} ×２×(１＋RGE1)×(１＋HGE2)+DAR×(１＋DACTL2)] ×２×(１＋RGE2) ＝４×Vin×(１＋HGE1)×(１＋RGE1)×(１＋HGE2) ×(１＋RGE2) −２×DAR×(１＋RGE2)×{２×(１＋DACTL1) ×(１＋RGE1)×(１＋HGE2) −(１＋DACTL2)} （７） となる。

【００８１】そして、例えば、それぞれの直線が”０”
になる入力値をそれぞれ”Ｖｉｎ１２”及び”Ｖｉｎ２
０”とすれば、 Vin12＝{DAR×(１＋DACTL2)} ／{２×(１＋HGE1)×(１＋REG1)×(１＋HGE2)} （８） となり、 Vin20＝{DAR×[２×(１＋DACTL1)×(１＋REG1) ×(１＋HGE2)−(１＋DACTL2)]} ／{２×(１＋HGE1)×(１＋REG1)×(１＋HGE2)} ＝{DAR×(１＋２×DACTL1＋２×REG1＋２×HGE2 −DACTL2)} ／{２×(１＋HGE1)×(１＋REG1)×(１＋HGE2)} （９） となる。

【００８２】式（８）及び式（９）の差”ΔＶ”は、 ΔＶ＝Vin20−Vin12 ＝DAR×(１＋２×DACTL1＋２×RGE1 ＋２×HGE2−DACTL2−１−DACTL2) ／{２×(１＋HGE1)×(１＋REG1)×(１＋HGE2)} ＝DAR×{RGE1＋HGE2−(DACTL2−DACTL1)} ／{(１＋HGE1)×(１＋REG1)×(１＋HGE2)} （１０） となる。

【００８３】式（１０）から分かるように”ＤＡＣＴＬ
２−ＤＡＣＴＬ１”の値を操作すれば、差”ΔＶ”を”
０”にすることが可能になる。言い換えれば、ゲインの
エラーから生じる誤差を入力換算”ΔＶ”で検出して、
基準電圧用のＤ／Ａ変換器で１．５ビットＤ／Ａ変換器
の基準電圧の操作量を調整すればゲインエラーを補正す
ることが可能になる。

【００８４】このようなゲインエラーの校正方法を図６
及び図７を用いて説明する。図６はパイプラインＡ／Ｄ
変換器の入力電圧と残差出力との関係を示す特性曲線図
である。

【００８５】例えば、図６において”ステージ＃４”及
び”ステージ＃３”の１．５ビットＤ／Ａ変換器の固定
値を”（２，０）”及び”（１，２）”の直線の特性が
それぞれ図５中”ＣＨ１１”及び”ＣＨ１２”であると
すると図６中”ΔＶ”に示すような入力換算されたゲイ
ンのエラーから生じる誤差が存在することになる。

【００８６】さらに、前記誤差”ΔＶ”の検出動作を図
７を用いて説明する。図７はパイプラインＡ／Ｄ変換器
のゲインエラー検出動作を説明するフロー図である。但
し、アップダウンカウンタ回路２６はアップダウン制御
端子の入力値が”ハイレベル”の場合にダウンカウン
ト、”ローレベル”の場合にアップカウントするものと
する。

【００８７】ゲインエラー検出動作時において、先ず第
１に、図７中”Ｓ００１”において制御手段（図示せ
ず。）は初期化としてマルチプレクサ回路１６でＤ／Ａ
変換器２７の出力を選択し、”ステージ＃４”及び”ス
テージ＃３”のマルチプレクサ回路２０等を制御して固
定値”ＴＤ４”及び”ＴＤ３”を選択させる。

【００８８】図７中”Ｓ００２”において制御手段はア
ップダウンカウンタ回路２６及び累算器３１を初期化す
る。例えば、Ｄ／Ａ変換器２７がほぼ”０Ｖ”を出力す
るアップダウンカウンタ回路２６のカウント値”８０
Ｈ”を設定し、累算器３１の値を”０”にする。

【００８９】また、図７中”Ｓ００３”において制御手
段は制御して”ステージ＃４”及び”ステージ＃３”の
１．５ビットＤ／Ａ変換器の入力の固定値”ＴＤ４”及
び”ＴＤ３”をそれぞれ”０１（＝１）”及び”１０
（＝２）”に設定する。

【００９０】そして、図７中”Ｓ００４”において制御
手段はアップダウンカウンタ回路２６のカウント値が収
束した否かを判断し、カウント値が収束するまで待機す
る。

【００９１】ここで、カウント値の収束に関して更に詳
細に説明する。ステージ＃４”及び”ステージ＃３”の
１．５ビットＤ／Ａ変換器の入力値がそれぞれ”０１
（＝１）”及び”１０（＝２）”に固定されるので、例
えば、図６中”ＣＨ１２”示すような特性曲線図にな
る。

【００９２】この状態で、Ｄ／Ａ変換器２７はほぼ”０
Ｖ”を出力するので、”ステージ＃２”の１．５ビット
Ａ／Ｄ変換器の入力である残差出力”Ｖｒ３”は”ステ
ージ＃３”の１．５ビットＤ／Ａ変換器の出力”＋ＦＳ
／４”が２倍された値”＋ＦＳ／２”となる。

【００９３】このため、Ｄ／Ａ変換器２７の出力がほ
ぼ”０Ｖ”である場合、図２に示す表から分かるように
パイプライン”ステージ＃２”の１．５ビットＡ／Ｄ変
換器の出力は”１０”となり、”ハイレベル”となる。

【００９４】従って、アップダウンカウンタ回路２６は
ダウンカウントを行ない、Ｄ／Ａ変換器２７に入力する
ディジタル値を図８に示すように減少させて行く。図８
はカウント値の収束の過程を示すタイミング図であり、
Ｄ／Ａ変換器２７に入力するディジタル値が減少するこ
とにより、Ｄ／Ａ変換器１０は”＋ＦＳ／２”近傍から
アナログ値を減少させることになる。

【００９５】このため、”ステージ＃４”に印加される
電圧が減少するので、残差出力”Ｖｒ３”もまた減少し
て変化する。

【００９６】残差出力”Ｖｒ３”がさらに減少して１．
５ビットＡ／Ｄ変換器の閾値（−ＦＳ／８）よりも小さ
な値に達すると図２に示す表から分かるように”ステー
ジ＃２”の１．５ビットＡ／Ｄ変換器の出力は”０１”
から”００”となり、”ローレベル”となる。

【００９７】従って、アップダウンカウンタ回路２６は
アップカウントを開始するが、図８に示すようにアップ
カウントによりＤ／Ａ変換器２７に入力するディジタル
値が１カウント増加すると、Ｄ／Ａ変換器２７の出力も
また増加して閾値（−ＦＳ／８）を超えてダウンカウン
トになってしまう。

【００９８】このため、図８中”ＣＲ０１”に示す領域
においてＤ／Ａ変換器２７の１ＬＳＢ分の変動が生じす
るようになり、アップダウンカウンタ回路２６のカウン
ト値が収束することになる。また、残差出力”Ｖｒ３”
もまた図６中”ＰＴ２１”に示す位置に停止する。

【００９９】このような収束が発生した時点で、図７
中”Ｓ００５”において制御手段はアップダウンカウン
タ回路２６のカウント値をレジスタ回路２８に格納す
る。例えば、図６中”Ｖ１２”に示すような値として格
納される。

【０１００】図７中”Ｓ００６”において制御手段は制
御して”ステージ＃４”及び”ステージ＃３”の１．５
ビットＤ／Ａ変換器の入力の固定値”ＴＤ４”及び”Ｔ
Ｄ３”をそれぞれ”１０（＝２）”及び”００（＝
０）”に設定する。

【０１０１】そして、図７中”Ｓ００７”において制御
手段はアップダウンカウンタ回路２６のカウント値が収
束した否かを判断し、カウント値が収束するまで待機
し、収束が発生した時点で、図７中”Ｓ００８”におい
て制御手段はアップダウンカウンタ回路２６のカウント
値をレジスタ回路２９に格納する。例えば、図６中”Ｖ
２０”に示すような値として格納される。

【０１０２】さらに、図７中”Ｓ００９”において制御
手段はレジスタ回路２８及び２９に格納された値を出力
させ、ディジタル減算器３０で演算されたその差分を累
算器３１に入力し、先にレジスタ回路３２に格納されて
いる累算値に対して加算させた上でレジスタ回路３２に
格納累算する。

【０１０３】図７中”Ｓ０１０”において制御手段はレ
ジスタ回路３２に格納された累算値をＤ／Ａ変換器２５
に入力して基準電圧を制御する。そして、図７中”Ｓ０
１１”においてレジスタ回路２８及び２９の値が等しく
なったか否かを、言い換えれば、ディジタル減算器の３
０の出力が”０”になったか否かを判断し、”０”でな
い場合には図７中”Ｓ００３”〜”Ｓ０１０”のステッ
プを再度行わせ、”０”に収束した場合は検出動作を終
了する。

【０１０４】ここで、ディジタル減算器の３０の出力
が”０”への収束に関して更に詳細に説明する。図９は
ディジタル減算器３０の出力の”０”への収束を説明す
るタイミング図である。

【０１０５】例えば、図９中”Ｔ００１”及び”Ｔ００
２”のタイミングで検出された図６中”Ｖ１２”及び”
Ｖ２０”に相当する値の差”Δ１”は図９中”ＰＴ３
１”に示すタイミングで累算器３１において累算され
る。

【０１０６】この時、Ｄ／Ａ変換器２５の出力もまた図
９中”ＰＴ３１”に示すタイミングで変化して１．５ビ
ットＤ／Ａ変換器に供給される基準電圧が調整される。

【０１０７】この状態で、例えば、図９中”Ｔ００３”
及び”Ｔ００４”のタイミングで検出された図６中”Ｖ
１２”及び”Ｖ２０”に相当する値の差”Δ２”は先に
基準電圧が調整されたことにより、若干小さくなり差”
Δ２”として図９中”ＰＴ３２”に示すタイミングで累
算器３１において先に累算された”Δ１”に加算されて
累算される。

【０１０８】この時、Ｄ／Ａ変換器２５の出力もまた図
９中”ＰＴ３２”に示すタイミングで変化して１．５ビ
ットＤ／Ａ変換器に供給される基準電圧が調整される。

【０１０９】同様にして、図９中”Δ３”及び”Δ４”
が順次累算されて行き、これ伴い１．５ビットＤ／Ａ変
換器に供給される基準電圧が順次調整されるので、図６
中”Ｖ１２”及び”Ｖ２０”に相当する値の差は順次”
０”に収束して行くことになる。

【０１１０】すなわち、図６中”Ｖ１２”及び”Ｖ２
０”の差分”ΔＶ”が”０”になるように基準電圧の値
を制御したことになる。言い換えれば、図６中”ＣＨ１
１”及び”ＣＨ１２”の直線が一致したことを意味し、
ゲインのエラーを校正したことになる。

【０１１１】そして、通常の変換動作では、レジスタ回
路３２に格納された累積値を保持しつつ、制御手段はマ
ルチプレクサ回路１６を制御してアナログ入力信号１０
４を”ステージ＃４”に供給し、各ステージのマルチプ
レクサ回路を制御して１．５ビットＤ／Ａ変換器に同一
ステージの１．５ビットＡ／Ｄ変換器の出力を入力す
る。

【０１１２】この結果、入力換算で検出したゲインエラ
ーに累積してステージを構成する１．５ビットＤ／Ａ変
換器の基準電圧を調整することにより、エラーの校正が
可能になる。

【０１１３】この場合、従来例のような各段の補正用の
コードを記憶させるためのメモリが不要になるため回路
規模が小さくなり、校正手段はＡ／Ｄ変換動作中に同じ
速度で動作させる必要性がないのでディジタルノイズが
減少し、消費電力も減少する。

【０１１４】なお、実施例の説明に際しては説明の簡単
のために１回の校正値検出の後に常の変換動作を行うよ
うに説明しているが、時分割で累積値の検出動作と変換
動作を交互に行うことにより、より精度の高いエラーの
校正をすることができる。また、複数回の変換動作の後
に１回の検出動作を行っても構わない。

【０１１５】また、図１に示す実施例ではシングルエン
ド入力であったが、差動入力にしても構わない。

【０１１６】また、図１に示す実施例では説明の簡単の
ため入力換算のゲインエラー（ΔＶ）を演算するディジ
タル減算器３０と累算処理を行う累算器３１及びレジス
タ回路３２を分離して記載しているが、勿論、１つの演
算回路により差分をとり累算処理を行っても構わない。

【０１１７】また、カウント値の収束に関しては図８
中”ＣＲ０１”に示す領域においてＤ／Ａ変換器２７の
１ＬＳＢ分の変動が生じる時を収束としているが、この
場合、アップダウンカウンタ回路２６のカウント値は２
値の間を行き来することになる。

【０１１８】このため、レジスタ回路２８及び２９に格
納される値が大きい側の値か、小さい側の値かはレジス
タ回路２８及び２９への格納タイミングによって変化し
てしまう。

【０１１９】例えば、レジスタ回路２８に大きい側の値
が格納され、レジスタ回路２９に小さい側の値が格納さ
れた場合、また逆に、レジスタ回路２８に小さい側の値
が格納され、レジスタ回路２９に大きい側の値が格納さ
れた場合には誤差が大きくなってしまう。

【０１２０】この場合には、アップダウンカウンタ回路
２６のアップダウン制御端子に印加される信号の状態に
基づき格納信号を発生させ、収束した２値のカウント値
の内大きい側の値のみ、若しくは、小さい側の値のみを
選択すれば誤差を低減することができる。

【０１２１】言い換えれば、アップダウン制御信号であ
る”ステージ＃２”の１．５ビットＡ／Ｄ変換器の出力
が”ハイレベル（”０１”及び”１０”）”の時のみ、
若しくは、”ローレベル”の時のみにアップダウンカウ
ンタ回路２６のカウント値をレジスタ回路２８及び２９
に格納すれば良い。

【０１２２】すなわち、格納信号発生回路の具体的な構
成としてはアップダウンカウンタ回路２６のアップダウ
ン制御端子に印加される信号に同期して格納信号を発生
させレジスタ回路に印加すれば良い。

【０１２３】

【発明の効果】以上説明したことから明らかなように、
本発明によれば次のような効果がある。請求項１，３及
び請求項４の発明によれば、入力換算で検出したゲイン
エラーに累積してステージを構成する１．５ビットＤ／
Ａ変換器の基準電圧を調整することにより、エラーの校
正が可能になる。また、従来例のような各段の補正用の
コードを記憶させるためのメモリが不要になるため回路
規模が小さくなり、校正手段はＡ／Ｄ変換動作中に同じ
速度で動作させる必要性がないのでディジタルノイズが
減少し、消費電力も減少する。

【０１２４】また、請求項２及び請求項５の発明によれ
ば、時分割でゲインエラー検出動作と変換動作を交互に
行うことにより、より精度の高いエラーの校正をするこ
とができる。

【０１２５】また、請求項６の発明によれば、パイプラ
インＡ／Ｄ変換器を差動入力としたことにより、差動信
号をＡ／Ｄ変換することができる。

【０１２６】また、請求項７の発明によれば、収束した
２値のカウント値の内大きい側の値のみ、若しくは、小
さい側の値のみを選択することにより誤差を低減するこ
とができる。

【図面の簡単な説明】

【図１】本発明に係るＡ／Ｄ変換器のゲインエラーを校
正するＡ／Ｄ変換回路の一例を示す構成ブロック図であ
る。

【図２】１．５ビットＡ／Ｄ変換器の入出力を示す表で
ある。

【図３】１．５ビットＤ／Ａ変換器の入出力を示す表で
ある。

【図４】残差出力の特性の一例を示す特性曲線図であ
る。

【図５】１．５ビットＤ／Ａ変換器の入力を固定にした
場合の入力電圧と残差出力との関係を示す特性曲線図で
ある。

【図６】パイプラインＡ／Ｄ変換器の入力電圧と残差出
力との関係を示す特性曲線図である。

【図７】パイプラインＡ／Ｄ変換器のゲインエラー検出
動作を説明するフロー図である。

【図８】カウント値の収束の過程を示すタイミング図で
ある。

【図９】ディジタル減算器の出力の収束を説明するタイ
ミング図である。

【図１０】従来のパイプラインＡ／Ｄ変換器の一例を示
す構成ブロック図である。

【図１１】パイプラインＡ／Ｄ変換器の１１段目に着目
してエラー校正方法を説明する説明図である。

【図１２】パイプラインＡ／Ｄ変換器の１１段目に着目
してエラー校正方法を説明する説明図である。

【図１３】１０段目のステージの補正を行う場合を示す
説明図である。

【符号の説明】

１，３，７，１８，２２ 増幅器 ２，６，１０ １ビットＡ／Ｄ変換器 ４，８ アナログ加算器 ５，９ １ビットＤ／Ａ変換器 １２ ステージ群 １３，１５ 補正回路 １６，２０ マルチプレクサ回路 １７ １．５ビットＡ／Ｄ変換器 １９ アナログ減算器 ２１ １．５ビットＤ／Ａ変換器 ２３，２５，２７ Ｄ／Ａ変換器 ２４ 分圧抵抗 ２６ アップダウンカウンタ回路 ２８，２９，３２ レジスタ回路 ３０ ディジタル減算器 ３１ 累算器 １１，１４，５０ａ，５０ｂ，５０ｃ ステージ １００，１０４ アナログ入力信号 １０１ａ，１０１ｂ，１０１ｃ ディジタル出力信号 １０２，１０２ａ，１０２ｂ，１０２ｃ，１０２ｄ，１
０２ｅ アナログ信号 １０３，１０３ａ，１０３ｂ，１０３ｃ，１０３ｄ，１
０３ｅ ディジタル信号

Claims (7)

【特許請求の範囲】
1. 【請求項１】パイプラインＡ／Ｄ変換器のエラー校正方
   法において、 ゲインエラー検出動作時に前記パイプラインＡ／Ｄ変換
   器を構成する各ステージのＤ／Ａ変換器の入力値を２種
   類の値でそれぞれ固定し、 前記２種類の値の時にそれぞれ前記ステージの一のＡ／
   Ｄ変換器の閾値における入力値を測定する動作を繰り返
   し、 前記測定値の差分の累積値に基づき各ステージを構成す
   るＤ／Ａ変換器の基準電圧を調整して前記差分を収束さ
   せておき、 変換動作時に前記累積値を保持することを特徴とするエ
   ラー校正方法。
2. 【請求項２】前記ゲインエラー検出動作と前記変換動作
   とを交互に行うことを特徴とする請求項１記載のエラー
   校正方法。
3. 【請求項３】パイプラインＡ／Ｄ変換回路において、 ゲインエラー検出動作時に前記パイプラインＡ／Ｄ変換
   器を構成する各ステージのＤ／Ａ変換器の入力値を２種
   類の値でそれぞれ固定し、前記２種類の値の時にそれぞ
   れ前記ステージの一のＡ／Ｄ変換器の閾値における入力
   値を測定する動作を繰り返し、前記測定値の差分の累積
   値に基づき各ステージを構成するＤ／Ａ変換器の基準電
   圧を調整して前記差分を収束させておき、変換動作時に
   前記累積値を保持する校正手段を備えたことを特徴とす
   るＡ／Ｄ変換回路。
4. 【請求項４】前記校正手段が、 前記パイプラインＡ／Ｄ変換器を構成するステージの一
   のＡ／Ｄ変換器の出力を制御信号としてアップカウント
   若しくはダウンカウントを行うアップダウンカウンタ回
   路と、 このアップダウンカウンタ回路の前記２種類の値の時の
   カウント値をそれぞれ記憶する２つのレジスタ回路と、 これらのカウント値の差分を順次累算する演算回路と、 前記アップダウンカウンタ回路の出力に基づきアナログ
   信号を出力する第１のＤ／Ａ変換器と、 校正値検出動作時に前記第１のＤ／Ａ変換器の出力、変
   換動作時にアナログ入力信号を選択して前記パイプライ
   ンＡ／Ｄ変換器に供給するマルチプレクサ回路と、 前記演算回路の出力に基づき前記パイプラインＡ／Ｄ変
   換器を構成するステージのＤ／Ａ変換器に基準電圧を供
   給する第２のＤ／Ａ変換器とを備えたことを特徴とす
   る。請求項３記載のＡ／Ｄ変換回路。
5. 【請求項５】前記校正値検出動作と前記変換動作とを交
   互に行うことを特徴とする請求項３及び請求項４記載の
   Ａ／Ｄ変換回路。
6. 【請求項６】前記パイプラインＡ／Ｄ変換器を差動入力
   としたことを特徴とする請求項３乃至請求項５記載のＡ
   ／Ｄ変換回路。
7. 【請求項７】前記パイプラインＡ／Ｄ変換器を構成する
   ステージの一のＡ／Ｄ変換器の出力が一方の状態の時
   に、前記アップダウンカウンタ回路のカウント値をレジ
   スタ回路に格納することを特徴とする請求項４記載のＡ
   ／Ｄ変換回路。