JP2001217513A - 回路基板 - Google Patents
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- H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
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Abstract
に、IC接続用の電極及びマザーボード基板接続用の電
極を設けた回路基板において、フィルム状の絶縁基材と
導体回路の接着工程が必要なく製造工程を簡素化しうる
回路基板を提供する。 【解決手段】本発明の回路基板は、ポリイミド層2、6
の間に銅箔による導体回路5が形成されている。導体回
路5には、IC接続用のバンプ8及びマザーボード基板
接続用のバンプ9が設けられている。ポリイミド層2、
6は、ポリイミドの前駆体であるポリアミド酸層2a、
6aを350℃程度で加熱することによりイミド化反応
を終結させて形成する。
Description
するための回路基板に関し、特に半導体素子配線のファ
インピッチ化や高密度実装化に対応することができる回
路基板に関する。
ば特開平6−77293号公報に記載されたような構成
を有するものが知られている。
は、導電回路105が絶縁体層103、104の両面か
ら露出しないように埋設されており、導電回路105の
両面から導通路106、107が、導電回路105の面
方向にずれて対をなして形成されている。各導通路10
6、107は、バンプ108、109にそれぞれ接続さ
れ、これにより導電回路105と各バンプ108、10
9とは、各導通路106、107を介して導通してい
る。
導通路106に形成されたバンプ108は、半導体素子
110の基板111に形成された電極112と接触する
ことによってこれと電気的に接続され、これによりフィ
ルムキャリア102は半導体素子110を搭載するよう
になっている。
ように、絶縁体層103の上面に接した状態で絶縁性樹
脂層113が形成されている。
従来技術の場合、フィルム状の絶縁体層103、104
によって導電回路105を両側から挟むように構成され
ているため、接着剤等を用いてこれらを接着する工程が
必要であり、このため製造工程が複雑になるという問題
点があった。
ド114上に実装するには、一般に、リフローソルダリ
ングにより、絶縁層104の下方に突出するバンプ10
9をマザーボード114のリードパターン116にはん
だ付けするが、その際、半導体素子110の接続用のバ
ンプ9までもが融解してしまい、半導体素子の位置がず
れるなど実装作業上不都合が生ずる場合があった。
で、絶縁基材上に導体回路が設けられた回路基板に、I
C接続用の電極及びマザーボード基板接続用の電極を設
けた回路基板において、フィルム状の絶縁基材と導体回
路の接着工程が必要なく製造工程を簡素化しうる回路基
板を提供することを目的とする。
設けられた回路基板に、IC接続用の電極及びマザーボ
ード基板接続用の電極を設けた回路基板において、回路
基板をマザーボード基板にはんだ付けする際に、マザー
ボード基板接続用の金属突出の表層部分のみが融解する
ようにして確実な実装を行いうる回路基板を提供するこ
とを目的とする。
め、請求項1記載の発明は、絶縁基材上に導体回路が設
けられた回路基板に、IC接続用の電極及びマザーボー
ド基板接続用の電極を設けた回路基板であって、上記I
C接続用の電極及び上記マザーボード基板接続用の電極
を除いた上記回路基板上に、ポリイミドの前駆体である
ポリアミド酸混合溶液で被覆し、イミド化反応を終結さ
せてポリイミド層を形成したことを特徴とする。
のイミド化によりポリイミド層を形成するようにしたも
のであるから、従来必要であったフィルム状の絶縁基体
と導体回路の接着工程は必要なく、製造工程を簡素化す
ることができる。
に導体回路が設けられた回路基板に、IC接続用の電極
及びマザーボード基板接続用の電極を設けた回路基板で
あって、上記IC接続用の電極及び上記マザーボード基
板接続用の電極上に金属突出物を設け、上記IC接続用
の金属突出物の表層部分の融点が上記マザーボード基板
接続用の金属突出物の融点よりも高いことを特徴とす
る。
表面にめっき等の方法によってはんだ等の金属層を形成
することにより、この金属突出物の表層部分の融点をマ
ザーボード基板接続用の金属突出物、特にその表層部分
の融点より高くすることができる。
の金属突出物の表層部分の融点がマザーボード基板接続
用の金属突出物の融点よりも高いことから、例えばはん
だ付けによって回路基板をマザーボード基板に実装する
際に、IC接続用の金属突出物が融解することなく、マ
ザーボード接続用の金属突出物の表層部分に形成したは
んだ層のみが融解するようになる。
接続用の金属突出物の表層部分の融点がマザーボード基
板接続用の金属突出物の融点よりも少なくとも50℃以
上高い場合には、確実にマザーボード接続用の金属突出
物の表層部分に形成したはんだ層のみを融解させること
が可能になる。
に係る回路基板の好ましい実施の形態を詳細に説明す
る。
路基板を製造する方法を順に示す工程図である。なお、
本実施の形態の回路基板は、CSP(Chip Size Packag
e)用のフィルムキャリアに適用されるものである。
プより若干大きい面積を有する銅箔1を用意し、この銅
箔1の上面全域にポリイミドの前駆体であるポリアミド
酸混合溶液を塗布してポリアミド酸層2aを形成する。
が、1〜50μm程度であることが好ましく、さらに好
ましくは8〜18μmである。
定されないが、5〜75μm程度であることが好まし
く、さらに好ましくは5〜25μmである。
リアミド酸層2aのの所定の部分に、公知のフォトリソ
グラフィー工程によってバンプ形成用のスルーホール3
を形成する。すなわち、ポリアミド酸層2a上にフォト
レジストを塗布し、乾燥後、露光、現像を行うことによ
り所定のレジストパターン(図示せず)を形成する。そ
して、スルーホール3に対応する部分についてエッチン
グを行い、レジストパターンを除去することにより、バ
ンプ形成用のスルーホール3を有する基板4を得る。
00μmであることが好ましく、さらに好ましくは10
0〜200μmである。
の温度で5分程度加熱することによりポリアミド酸のイ
ミド化反応を終結させて硬化させる。
箔1の上面には、バンプ形成部分にスルーホール3を有
するポリイミド層2が形成される。
ラフィー工程を施して、例えば図2に示すようなパター
ンが残るように銅箔1をエッチングすることによりポリ
イミド層2上に導体回路5を形成する。
2上に形成される導体回路5は、マザーボード接続用の
バンプ9を形成するためのランド5aと、ICチップ接
続用のバンプ8を形成するためのランド5bを有してい
る。
0μmであることが好ましく、さらに好ましくは200
〜300μmである。
00)μm×(200〜500)μmであることが好ま
しく、さらに好ましくは(100〜150)μm×(3
00〜400)μmである。
箔1の裏面全域に上記ポリアミド酸の混合溶液を塗布し
てポリアミド酸層6aを形成する。
限定されないが、5〜75μmであることが好ましく、
さらに好ましくは5〜10μmである。
アミド酸層6aの所定の部分に、上述したフォトリソグ
ラフィー工程によってバンプ形成用のスルーホール7を
形成し、さらにこの基板4Aに対し、350〜400℃
程度の温度で5分程度加熱することによりポリアミド酸
のイミド化反応を終結させて硬化させる。
に示すように、バンプ形成部分にスルーホール7を有す
るポリイミド層6が形成される。
0〜200)μm×(200〜500)μm程度である
ことが好ましい。
ミド層2、6の上記スルーホール3、7において、めっ
き等により導体回路5の両面に例えば銅を付着成長させ
てバンプ8、9を突出形成する。
るものではないが、10〜150μmであることが好ま
しく、さらに好ましくは15〜30μmである。
ものではないが、10〜500μmであることが好まし
く、さらに好ましくは100〜300μmである。
されるようなマッシュルーム形状のほか、種々の形状を
採用することができる。
8、9の表面に対し、高融点はんだを用いて高融点はん
だ層10、11を形成する。
されるものではないが、220〜400℃程度であるこ
とが好ましい。
ば、Au/Snはんだ、高融点(260℃)のPb/S
nはんだ等があげられる。
も、特に限定されるものではないが、0.1〜10μm
であることが好ましく、さらに好ましくは0.5〜5μ
mである。
の高融点はんだ層10を、図示しないテープ等で遮蔽す
ることにより、図1(j)に示すように、上面のバンプ
9の高融点はんだ層11の表面のみに対し、融点が18
0℃程度の低融点はんだ(例えば、Pb/Snはんだ)
による低融点はんだ層12を形成し、本実施の形態に係
る回路基板13を得る。
高融点はんだの融点と、低融点はんだ層12に用いる低
融点はんだの融点の差は50℃以上あることが好まし
い。
合、ポリアミド酸のイミド化により銅箔1の両面側にポ
リイミド層2、6を形成するようにしたことから、従来
必要であったフィルム状の絶縁基体と導体回路との接着
工程は必要なく、その結果、製造工程を簡素化して生産
効率の向上及びコストダウンを図ることができる。
路基板を用いたICチップの実装方法を示す工程図であ
る。まず、図3(a)に示すように、ICチップ20の
半導体基板21に形成された電極部22を、回路基板1
3の上側のバンプ8の上面に載置する。そして、その状
態でこのバンプ8を加熱して高融点はんだ層10を融解
し、図3(b)に示すように、この融解した高融点はん
だ10aによってICチップ20の電極部22とバンプ
8とを接合する。
れた回路基板13をマザーボード30上に実装するに
は、図3(c)に示すように、マザーボード30の基板
31上に形成された導体パターン32の上面に回路基板
13の下側のバンプ9を載置する。
ないリフロー炉内に配し、低融点はんだ層12の融点よ
り高く、かつ、高融点はんだ層10の融点より低い温度
でリフローを行う。
上の低融点はんだ12が融解し、図3(d)に示すよう
に、この融解した低融点はんだ12aによって回路基板
13のマザーボード30側のバンプ9とマザーボード3
0の導体パターン32とが接合される。一方、この場合
においては、ICチップ20側のバンプ8の高融点はん
だ10a及びマザーボード30側の高融点はんだ層11
は融解しない。
13によれば、IC接続用のバンプ8に施したはんだの
融点をマザーボード基板接続用のバンプ9に施したはん
だの融点よりも高くなるように設定したので、回路基板
13をマザーボード30にはんだ付けするときに上面の
IC接続用のバンプ8の高融点はんだ10aが溶融する
ことはなく、マザーボード接続用の低融点はんだ層12
のみが融解するようになり、実装作業上きわめて好都合
である。
ることなく、種々の変更を行うことができる。例えば、
導体回路、電極は、銅に限られず、アルミニウム等を用
いることもできる。
ルの形状は、円形には限られず、正方形、長方形、楕円
形等種々のものとすることができる。
ザーボード基板接続用のバンプ9に高融点はんだ層11
を形成した上に低融点はんだ層12を形成するようにし
たが、例えば、IC接続用のバンプ8に高融点はんだ層
10を形成する際にマザーボード基板接続用のバンプ9
にテープを貼付するなどして遮蔽することにより、バン
プ9上に直接低融点はんだ層12を形成することもでき
る。
アップ法等により多層基板構造を採用することもでき
る。
られるものではないが、CSP用の実装基板として用い
た場合に最も効果があるものである。
よれば、ポリアミド酸のイミド化により被覆用のポリイ
ミド層を形成するようにしたことから、従来必要であっ
たフィルム状の絶縁基材と導体回路の接着工程が必要な
く、その結果、製造工程を簡素化して生産効率の向上及
びコストダウンを図ることができる。また、IC接続用
の金属突出物の表層部分の融点をマザーボード基板接続
用の金属突出物の融点よりも高くなるように設定したの
で、回路基板をマザーボード基板にはんだ付けする際
に、IC接続用の金属突出物の表層部分が融解すること
なくマザーボード基板接続用の金属突出物のみを融解さ
せることができ、これにより半導体素子の位置ずれ等の
生じない確実な実装を行うことができる。
板を製造する方法を順に示す工程図である。
のパターンの一例を示す平面図である。
いたICチップの実装方法を示す工程図である。
Claims (3)
- 【請求項1】絶縁基材上に導体回路が設けられた回路基
板に、IC接続用の電極及びマザーボード基板接続用の
電極を設けた回路基板であって、 上記IC接続用の電極及び上記マザーボード基板接続用
の電極を除いた上記回路基板上に、ポリイミドの前駆体
であるポリアミド酸混合溶液で被覆し、イミド化反応を
終結させてポリイミド層を形成したことを特徴とする回
路基板。 - 【請求項2】絶縁基材上に導体回路が設けられた回路基
板に、IC接続用の電極及びマザーボード基板接続用の
電極を設けた回路基板であって、 上記IC接続用の電極及び上記マザーボード基板接続用
の電極上に金属突出物を設け、上記IC接続用の金属突
出物の表層部分の融点が上記マザーボード基板接続用の
金属突出物の融点よりも高いことを特徴とする回路基
板。 - 【請求項3】IC接続用の金属突出物の表層部分の融点
がマザーボード基板接続用の金属突出物の融点よりも少
なくとも50℃以上高いことを特徴とする請求項2記載
の回路基板。
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Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000150703A (ja) * | 1998-11-06 | 2000-05-30 | Sony Corp | 半導体装置及びその組立方法 |
JP2001168225A (ja) * | 1999-12-13 | 2001-06-22 | Seiko Epson Corp | 半導体チップのパッケージ |
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JP2002111185A (ja) * | 2000-10-03 | 2002-04-12 | Sony Chem Corp | バンプ付き配線回路基板及びその製造方法 |
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US6916995B2 (en) * | 2003-02-25 | 2005-07-12 | Broadcom Corporation | Optimization of routing layers and board space requirements for ball grid array package implementations including single and multi-layer routing |
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JP3008887U (ja) * | 1994-07-08 | 1995-03-20 | 昭英電機株式会社 | Icピッチ変換基板 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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