JP2001217231A - ドライ・エッチング装置（ＤｒｙＥｔｃｈｉｎｇＡｐｐａｒａｔｕｓ） - Google Patents
ドライ・エッチング装置（ＤｒｙＥｔｃｈｉｎｇＡｐｐａｒａｔｕｓ）Info
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- JP2001217231A JP2001217231A JP2000391690A JP2000391690A JP2001217231A JP 2001217231 A JP2001217231 A JP 2001217231A JP 2000391690 A JP2000391690 A JP 2000391690A JP 2000391690 A JP2000391690 A JP 2000391690A JP 2001217231 A JP2001217231 A JP 2001217231A
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- electrode
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- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
- H01J37/32—Gas-filled discharge tubes
- H01J37/32431—Constructional details of the reactor
- H01J37/32532—Electrodes
-
- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
- H01L21/67017—Apparatus for fluid treatment
- H01L21/67063—Apparatus for fluid treatment for etching
- H01L21/67069—Apparatus for fluid treatment for etching for drying etching
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- Chemical & Material Sciences (AREA)
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- Drying Of Semiconductors (AREA)
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Abstract
(57)【要約】
【課題】 本発明は下部電極と下部セラミックの間のギ
ャップを最小化することに関する。 【解決手段】 本発明によるドライ・エッチング装置は
下部電極に密着するように少なくとも二つ以上に分割さ
れた絶縁部材とを具備する。本発明によるドライ・エッ
チング装置は下部セラミックを下部電極に密着させこれ
らの間のギャップを最小化することができる。
ャップを最小化することに関する。 【解決手段】 本発明によるドライ・エッチング装置は
下部電極に密着するように少なくとも二つ以上に分割さ
れた絶縁部材とを具備する。本発明によるドライ・エッ
チング装置は下部セラミックを下部電極に密着させこれ
らの間のギャップを最小化することができる。
Description
【０００１】
【発明の属する技術分野】本発明は液晶表示装置の製造
装置に関するもので、特に下部電極と下部セラミックの
間のギャップを最小化させるようにしたことに関するも
のである。
装置に関するもので、特に下部電極と下部セラミックの
間のギャップを最小化させるようにしたことに関するも
のである。
【０００２】
【従来の技術】液晶表示装置は小型及び大型化と低電力
消耗の長所を有して、ノート・ブックＰＣ、事務自動化
機器、オーディオ/ビデオ機器で利用されている。特
に、スイッチ素子として薄膜トランジスタ（Thin Film
Transistor：以下″ＴＦＴ″という）を利用するアクテ
ィブ・マトリックス・タイプの液晶表示装置は動的なイ
メージの表示能力が優れている。
消耗の長所を有して、ノート・ブックＰＣ、事務自動化
機器、オーディオ/ビデオ機器で利用されている。特
に、スイッチ素子として薄膜トランジスタ（Thin Film
Transistor：以下″ＴＦＴ″という）を利用するアクテ
ィブ・マトリックス・タイプの液晶表示装置は動的なイ
メージの表示能力が優れている。
【０００３】アクティブ・マトリックス・タイプの液晶
表示装置は画素がゲートラインとデータラインの交差部
それぞれに配列された画素マトリックス（Picture Elem
entMatrix または Pixel Matrix）にテレビジョン信号
のようなビデオ信号に当たる画像を表示する。画素それ
ぞれはデータラインからのデータ信号の電圧レベルによ
って透過の光量を調節する液晶セルを含む。ＴＦＴはゲ
ートラインとデータラインの交差部に設置されてゲート
ラインからのスキャン信号に応答して液晶セル側に電送
するデータ信号を切り換える。
表示装置は画素がゲートラインとデータラインの交差部
それぞれに配列された画素マトリックス（Picture Elem
entMatrix または Pixel Matrix）にテレビジョン信号
のようなビデオ信号に当たる画像を表示する。画素それ
ぞれはデータラインからのデータ信号の電圧レベルによ
って透過の光量を調節する液晶セルを含む。ＴＦＴはゲ
ートラインとデータラインの交差部に設置されてゲート
ラインからのスキャン信号に応答して液晶セル側に電送
するデータ信号を切り換える。
【０００４】図１には、基板（１８）上に形成されたＴ
ＦＴが図示されている。ＴＦＴの製造工程は次のようで
ある。先に、ゲート電極（２０）とゲートラインがＡ
ｌ、Ｍｏ、Ｃｒ等の金属で基板（１８）上に蒸着された
後、パタニングする。ゲート電極（２０）が形成された
基板（１８）上に、ＳｉＮｘの無機膜であるゲート絶縁
膜（２２）を形成する。ゲート絶縁膜（２２）の上には
非晶質シリコン（amorphous-si：以下″ａ−Ｓｉ″とい
う）である半導体層（２４）とｎ＋イオンがドーピング
されたａ−Ｓｉで形成されたオーミック接触層（２６）
を連続蒸着する。オーミック接触層（２６）とゲート絶
縁膜（２２）上にはＭｏ、Ｃｒ等の金属からなるソース
電極（２８）とドレーン電極（３０）を形成する。この
ソース電極（２８）はデータラインと一体でパタニング
する。ソース電極（２８）とドレーン電極（３０）の間
の開口部を通して露出されたオーミック接触層（２６）
を乾式エッチングまたは湿式エッチングによって除去す
る。そして、基板（１８）上にＳｉＮｘまたはＳｉＯｘ
である保護膜（３２）が全面蒸着されてＴＦＴを覆う。
続いて、保護膜（３２）の上にはコンタクトホールを形
成する。このコンタクトホールを通してドレーン電極
（３０）に接続するようにインディウーム・ティン・オ
ックサイド（Indium Tin Oxide：以下″ＩＴＯ″とい
う）である画素電極（３４）を蒸着する。
ＦＴが図示されている。ＴＦＴの製造工程は次のようで
ある。先に、ゲート電極（２０）とゲートラインがＡ
ｌ、Ｍｏ、Ｃｒ等の金属で基板（１８）上に蒸着された
後、パタニングする。ゲート電極（２０）が形成された
基板（１８）上に、ＳｉＮｘの無機膜であるゲート絶縁
膜（２２）を形成する。ゲート絶縁膜（２２）の上には
非晶質シリコン（amorphous-si：以下″ａ−Ｓｉ″とい
う）である半導体層（２４）とｎ＋イオンがドーピング
されたａ−Ｓｉで形成されたオーミック接触層（２６）
を連続蒸着する。オーミック接触層（２６）とゲート絶
縁膜（２２）上にはＭｏ、Ｃｒ等の金属からなるソース
電極（２８）とドレーン電極（３０）を形成する。この
ソース電極（２８）はデータラインと一体でパタニング
する。ソース電極（２８）とドレーン電極（３０）の間
の開口部を通して露出されたオーミック接触層（２６）
を乾式エッチングまたは湿式エッチングによって除去す
る。そして、基板（１８）上にＳｉＮｘまたはＳｉＯｘ
である保護膜（３２）が全面蒸着されてＴＦＴを覆う。
続いて、保護膜（３２）の上にはコンタクトホールを形
成する。このコンタクトホールを通してドレーン電極
（３０）に接続するようにインディウーム・ティン・オ
ックサイド（Indium Tin Oxide：以下″ＩＴＯ″とい
う）である画素電極（３４）を蒸着する。
【０００５】ＴＦＴ製造工程の中で、ドライ・エッチン
グ装置を利用した反応イオン・エッチング（Reactive I
on Etch）にパタニングする工程が伴われる。例えば、
ゲート金属層、ソース/ドレーン金属層、ＩＴＯ層、保
護膜はドライ・エッチングによる反応イオン・エッチン
グにパタニングされている。
グ装置を利用した反応イオン・エッチング（Reactive I
on Etch）にパタニングする工程が伴われる。例えば、
ゲート金属層、ソース/ドレーン金属層、ＩＴＯ層、保
護膜はドライ・エッチングによる反応イオン・エッチン
グにパタニングされている。
【０００６】図２を参照すると、ドライ・エッチング装
置は放電空間を間に置いて対面された上部電極（４０）
及び下部電極（４６）と、下部電極（４６）を囲む下部
セラミック（４８）と、上部電極（４０）と下部セラミ
ック（４８）の間に設置された側壁セラミック（４４）
とを具備する。下部セラミック（４８）は下部電極（４
６）の角部分を絶縁する。側壁セラミック（４４）は下
部セラミック（４８）を支持する。下部電極（４６）上
にはパタニング膜が形成された基板が設置される。放電
空間内部に放電を起こすために、下部電極（４６）には
約２５００Ｗ以上の高周波信号（ＲＦ）を印加する。こ
の時、上部電極（４０）に形成されたホール（４２）を
通してガスが注入する。放電空間内に注入するガスと高
周波信号（ＲＦ）による上部電極（４０）と下部電極
（４６）の電圧差によってチャンバー内ではプラズマ放
電が起きる。その時、注入ガスとパタニング膜のイオン
が反応しながら基板上のパタニング膜がエッチングされ
始める。パタニング膜のエッチングの進行中にパタニン
グ膜とイオンが結合して発生するガスは外部に排気する
ことでチャンバー内の圧力を一定に維持する。
置は放電空間を間に置いて対面された上部電極（４０）
及び下部電極（４６）と、下部電極（４６）を囲む下部
セラミック（４８）と、上部電極（４０）と下部セラミ
ック（４８）の間に設置された側壁セラミック（４４）
とを具備する。下部セラミック（４８）は下部電極（４
６）の角部分を絶縁する。側壁セラミック（４４）は下
部セラミック（４８）を支持する。下部電極（４６）上
にはパタニング膜が形成された基板が設置される。放電
空間内部に放電を起こすために、下部電極（４６）には
約２５００Ｗ以上の高周波信号（ＲＦ）を印加する。こ
の時、上部電極（４０）に形成されたホール（４２）を
通してガスが注入する。放電空間内に注入するガスと高
周波信号（ＲＦ）による上部電極（４０）と下部電極
（４６）の電圧差によってチャンバー内ではプラズマ放
電が起きる。その時、注入ガスとパタニング膜のイオン
が反応しながら基板上のパタニング膜がエッチングされ
始める。パタニング膜のエッチングの進行中にパタニン
グ膜とイオンが結合して発生するガスは外部に排気する
ことでチャンバー内の圧力を一定に維持する。
【０００７】しかし従来のドライ・エッチング装置は、
図３のように下部電極（４６）と下部セラミック（４
８）の間に存在するギャップ（４７）によってギャップ
（４７）を通してプラズマ・サージ（Plasma surge）が
発生する。このようなプラズマ・サージは下部電極（４
６）の角部分でアーキング（Arcing）または異常放電を
発生させてプラズマ密度（Plasma Density）の低下をき
たし、高周波信号電力の漏洩をもたらす。その結果、基
板上の被パタニング膜がアンダ・エッチング（Under et
ching）され、残膜が残ることになる。実際に、塩素係
（Ｃｌ２、ＨＣｌ）プラズマの平均自由行路（Mean Fre
e Path）が２〜３ｍｍ程度でギャップ（４７）を通して
プラズマが浸透（penetration）してプラズマ・サージ
が発生する。
図３のように下部電極（４６）と下部セラミック（４
８）の間に存在するギャップ（４７）によってギャップ
（４７）を通してプラズマ・サージ（Plasma surge）が
発生する。このようなプラズマ・サージは下部電極（４
６）の角部分でアーキング（Arcing）または異常放電を
発生させてプラズマ密度（Plasma Density）の低下をき
たし、高周波信号電力の漏洩をもたらす。その結果、基
板上の被パタニング膜がアンダ・エッチング（Under et
ching）され、残膜が残ることになる。実際に、塩素係
（Ｃｌ２、ＨＣｌ）プラズマの平均自由行路（Mean Fre
e Path）が２〜３ｍｍ程度でギャップ（４７）を通して
プラズマが浸透（penetration）してプラズマ・サージ
が発生する。
【０００８】
【発明が解決しようとする課題】従って、本発明の目的
は下部電極と下部セラミックの間のギャップを最小化さ
せるようにしたエッチング装置を提供することにある。
は下部電極と下部セラミックの間のギャップを最小化さ
せるようにしたエッチング装置を提供することにある。
【０００９】
【課題を解決するための手段】前記の目的を達成するた
めに、本発明によるドライ・エッチング装置は、下部電
極に密着するように少なくとも二つ以上の分割された絶
縁部材を具備する。前記目的以外の本発明の目的及び特
徴は添付した図面を参照した実施例に対する説明を通し
て明らかになる。
めに、本発明によるドライ・エッチング装置は、下部電
極に密着するように少なくとも二つ以上の分割された絶
縁部材を具備する。前記目的以外の本発明の目的及び特
徴は添付した図面を参照した実施例に対する説明を通し
て明らかになる。
【００１０】
【発明の実施態様】以下、図４乃至図６を参照して本発
明の好ましい実施例に対して説明する。図４及び図５を
参照すると、４分割されて下部電極（４６）を囲む下部
セラミック（５０）とを具備する本発明によるドライ・
エッチング装置が図示されている。
明の好ましい実施例に対して説明する。図４及び図５を
参照すると、４分割されて下部電極（４６）を囲む下部
セラミック（５０）とを具備する本発明によるドライ・
エッチング装置が図示されている。
【００１１】下部セラミック（５０）は上下、左右に４
分割するセラミック片（５０ａ乃至５０ｄ）で構成され
る。セラミック片（５０ａ乃至５０ｄ）の端部には段差
が形成されて隣接したセラミック片と重ね合わせられて
組み立てられる。これらセラミック片（５０ａ乃至５０
ｄ）は、重ね合わせられた幅だけ水平方向に移動するこ
とができるために下部セラミック（５０）と下部電極
（４６）の組立時に図６のように下部セラミック（５
０）と下部電極（４６）の間のギャップ（５１）を調整
することができる。これによって、下部セラミックのセ
ラミック片（５０ａ乃至５０ｄ）を下部電極（４６）側
に密着させることで下部セラミック（５０）と下部電極
（４６）の間のギャップ（５１）を最小に維持すること
ができる。実際に、下部セラミック（５０）を下部電極
（４６）に密着させた時のギャップ（５１）は約０.６
ｍｍ程度に測定された。このようにギャップ（５１）が
最小化することでギャップ（５１）を通して発生するプ
ラズマサージとそれによるアーキングを防止することが
できる。
分割するセラミック片（５０ａ乃至５０ｄ）で構成され
る。セラミック片（５０ａ乃至５０ｄ）の端部には段差
が形成されて隣接したセラミック片と重ね合わせられて
組み立てられる。これらセラミック片（５０ａ乃至５０
ｄ）は、重ね合わせられた幅だけ水平方向に移動するこ
とができるために下部セラミック（５０）と下部電極
（４６）の組立時に図６のように下部セラミック（５
０）と下部電極（４６）の間のギャップ（５１）を調整
することができる。これによって、下部セラミックのセ
ラミック片（５０ａ乃至５０ｄ）を下部電極（４６）側
に密着させることで下部セラミック（５０）と下部電極
（４６）の間のギャップ（５１）を最小に維持すること
ができる。実際に、下部セラミック（５０）を下部電極
（４６）に密着させた時のギャップ（５１）は約０.６
ｍｍ程度に測定された。このようにギャップ（５１）が
最小化することでギャップ（５１）を通して発生するプ
ラズマサージとそれによるアーキングを防止することが
できる。
【００１２】下部セラミック（５０）と下部電極（４
６）の間のギャップ（５１）が０.５ｍｍである場合、
実験データがしたの表１のようなとき、下部電極（４
６）の角部分で発生するアーキングの発生回数を従来と
対比すると次のようである。 高周波信号電力（ＲＦパワー） ２５００Ｗ Ｃｌ2ガス流量 １５０ｓｃｃｍ ＳＦ5ガス流量 ２００ｓｃｃｍ チャンバ内の圧力 １００Ｍｔ
６）の間のギャップ（５１）が０.５ｍｍである場合、
実験データがしたの表１のようなとき、下部電極（４
６）の角部分で発生するアーキングの発生回数を従来と
対比すると次のようである。 高周波信号電力（ＲＦパワー） ２５００Ｗ Ｃｌ2ガス流量 １５０ｓｃｃｍ ＳＦ5ガス流量 ２００ｓｃｃｍ チャンバ内の圧力 １００Ｍｔ
【００１３】下部電極と下部セラミックの間のギャップ
が２〜３ｍｍである従来には表１のような条件が与えら
れた合計９個のチャンバーで月平均４.６回の下部電極
のアーキングが発生する反面、下部電極と下部セラミッ
クの間のギャップが０.６ｍｍである本発明では同一の
チャンバー条件で下部電極のアーキングが一度も発生し
なかった。
が２〜３ｍｍである従来には表１のような条件が与えら
れた合計９個のチャンバーで月平均４.６回の下部電極
のアーキングが発生する反面、下部電極と下部セラミッ
クの間のギャップが０.６ｍｍである本発明では同一の
チャンバー条件で下部電極のアーキングが一度も発生し
なかった。
【００１４】
【発明の効果】上述のように、本発明によるドライ・エ
ッチング装置は下部セラミックを絶縁させるための下部
セラミックを４分割で分割して４分割されたそれぞれの
セラミック片が契合するように組み立てることで下部セ
ラミックを下部電極に密着させてこれらの間のギャップ
を最小化することができる。これによって、ドライ・エ
ッチング下部電極のプラズマの異常放電またはアーキン
グを防止することができるので高周波信号の電力の漏洩
を防止してチャンバー内のプラズマ密度を向上させるこ
とでエッチングを安定させることができる。
ッチング装置は下部セラミックを絶縁させるための下部
セラミックを４分割で分割して４分割されたそれぞれの
セラミック片が契合するように組み立てることで下部セ
ラミックを下部電極に密着させてこれらの間のギャップ
を最小化することができる。これによって、ドライ・エ
ッチング下部電極のプラズマの異常放電またはアーキン
グを防止することができるので高周波信号の電力の漏洩
を防止してチャンバー内のプラズマ密度を向上させるこ
とでエッチングを安定させることができる。
【００１５】以上説明した内容を通して当業者であれば
本発明の技術思想を逸脱しない範囲で多様な変更及び修
正が可能であることがわかる。従って、本発明の技術的
範囲は明細書の詳細な説明に記載された内容に限らず特
許請求の範囲によって定めなければならない。
本発明の技術思想を逸脱しない範囲で多様な変更及び修
正が可能であることがわかる。従って、本発明の技術的
範囲は明細書の詳細な説明に記載された内容に限らず特
許請求の範囲によって定めなければならない。
【図１】 図１は通常的な薄膜トランジスタを表した
平面図である。
平面図である。
【図２】 図２は従来のドライ・エッチングを表す断
面図である。
面図である。
【図３】 図３は図２で″Ａ″部分を拡大して表す断
面図である。
面図である。
【図４】 図４は本発明の実施例によるドライ・エッ
チング装置で下部電極と下部セラミックを表す分解写視
図である。
チング装置で下部電極と下部セラミックを表す分解写視
図である。
【図５】 図５は図４に図示された下部電極と下部セ
ラミックの組立状態を表す平面図である。
ラミックの組立状態を表す平面図である。
【図６】 図６は図５に図示された下部電極と下部セ
ラミックの組立状態を表す断面図である。
ラミックの組立状態を表す断面図である。
１８：基板 ２０：ゲート電極 ２２：ゲート絶縁膜 ２６：オーミック
接触層 ２８：ソース電極 ３０：ドレーン電
極 ３２：保護膜 ３４：画素電極 ４０：上部電極 ４２：ホール ４４：側壁セラミック ４６：下部電極 ４７、５１：ギャップ ４８、５０：下部
セラミック ５０ａ乃至５０ｄ：セラミック片
接触層 ２８：ソース電極 ３０：ドレーン電
極 ３２：保護膜 ３４：画素電極 ４０：上部電極 ４２：ホール ４４：側壁セラミック ４６：下部電極 ４７、５１：ギャップ ４８、５０：下部
セラミック ５０ａ乃至５０ｄ：セラミック片
Claims (4)
- 【請求項１】下部電極と前記下部電極を絶縁するための
下部セラミックとを具備するドライエッチング装置にお
いて、前記下部電極に密着するように少なくとも二つ以
上の分割された絶縁部材を具備することを特徴とするド
ライ・エッチング装置。 - 【請求項２】前記絶縁部材はセラミックであることを特
徴とする請求項１記載のドライ・エッチング装置。 - 【請求項３】前記絶縁部材は上下方向と左右方向に移動
することができるように４分割されたことを特徴とする
請求項１記載のドライ・エッチング装置。 - 【請求項４】前記絶縁部材は階段状で段差になるように
形成されて相互に契合する４個の″Ｌ″字の形状のセラ
ミック片とを具備することを特徴とする請求項３記載の
ドライ・エッチング装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990065975A KR100626279B1 (ko) | 1999-12-30 | 1999-12-30 | 드라이 에칭장치 |
| KR1999-65975 | 1999-12-30 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007156167A Division JP4708396B2 (ja) | 1999-12-30 | 2007-06-13 | ドライ・エッチング装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001217231A true JP2001217231A (ja) | 2001-08-10 |
| JP4384806B2 JP4384806B2 (ja) | 2009-12-16 |
Family
ID=19633130
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000391690A Expired - Lifetime JP4384806B2 (ja) | 1999-12-30 | 2000-12-22 | ドライ・エッチング装置 |
| JP2007156167A Expired - Fee Related JP4708396B2 (ja) | 1999-12-30 | 2007-06-13 | ドライ・エッチング装置 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007156167A Expired - Fee Related JP4708396B2 (ja) | 1999-12-30 | 2007-06-13 | ドライ・エッチング装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (2) | JP4384806B2 (ja) |
| KR (1) | KR100626279B1 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007281508A (ja) * | 1999-12-30 | 2007-10-25 | Lg Philips Lcd Co Ltd | ドライ・エッチング装置 |
| JP2008060487A (ja) * | 2006-09-04 | 2008-03-13 | Hitachi High-Technologies Corp | プラズマ処理装置 |
| JP2008198601A (ja) * | 2007-02-09 | 2008-08-28 | Samsung Electronics Co Ltd | プラズマ処理装置及びプラズマ処理方法 |
| US7861667B2 (en) * | 2002-05-23 | 2011-01-04 | Lam Research Corporation | Multi-part electrode for a semiconductor processing plasma reactor and method of replacing a portion of a multi-part electrode |
| JP2013110438A (ja) * | 2013-02-13 | 2013-06-06 | Tokyo Electron Ltd | 載置台およびそれを用いたプラズマ処理装置 |
| JP2015065472A (ja) * | 2014-12-10 | 2015-04-09 | 東京エレクトロン株式会社 | リング状シールド部材、その構成部品及びリング状シールド部材を備えた基板載置台 |
| CN105200398A (zh) * | 2015-08-21 | 2015-12-30 | 沈阳拓荆科技有限公司 | 一种热盘保护装置 |
| WO2019134328A1 (zh) * | 2018-01-03 | 2019-07-11 | 惠科股份有限公司 | 陶瓷结构、下电极及干蚀刻机 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5056349B2 (ja) * | 2007-10-30 | 2012-10-24 | コニカミノルタアドバンストレイヤー株式会社 | 光学フィルム、光学フィルムの製造方法、それを用いた偏光板及び液晶表示装置 |
Family Cites Families (4)
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