JP2007281508A

JP2007281508A - ドライ・エッチング装置

Info

Publication number: JP2007281508A
Application number: JP2007156167A
Authority: JP
Inventors: Chan Sun Jun; チャンスンジュン，
Original assignee: LG Philips LCD Co Ltd
Current assignee: LG Display Co Ltd
Priority date: 1999-12-30
Filing date: 2007-06-13
Publication date: 2007-10-25
Anticipated expiration: 2020-12-22
Also published as: KR20010058623A; JP4708396B2; KR100626279B1; JP4384806B2; JP2001217231A

Abstract

【課題】下部電極と下部セラミックとの間のギャップを最小化させるようにしたエッチング装置を提供する。
【解決手段】ドライ・エッチング装置は凸型の凸部を有する下部電極４６と下部電極を絶縁させるための４個の″Ｌ″字形状のセラミック片５０ａ〜５０ｄからなる下部セラミック５０とから構成される。４個のセラミック片は階段状で段差になるように形成されて相互に契合し、さらに下部電極の凸部の側面に密着する。この構造により、下部電極のプラズマの異常放電またはアーキングを防止することができるので高周波信号の電力の漏洩を防止してチャンバー内のプラズマ密度を向上させることでエッチングを安定させることができる。
【選択図】図４

Description

本発明は液晶表示装置の製造装置に関するもので、特に下部電極と下部セラミックの間のギャップを最小化させるようにしたことに関するものである。

液晶表示装置は小型及び大型化と低電力消耗の長所を有して、ノート・ブックＰＣ、事務自動化機器、オーディオ/ビデオ機器で利用されている。特に、スイッチ素子として薄膜トランジスタ（Thin Film Transistor：以下″ＴＦＴ″という）を利用するアクティブ・マトリックス・タイプの液晶表示装置は動的なイメージの表示能力が優れている。

アクティブ・マトリックス・タイプの液晶表示装置は画素がゲートラインとデータラインの交差部それぞれに配列された画素マトリックス（Picture Element Matrix または Pixel Matrix）にテレビジョン信号のようなビデオ信号に当たる画像を表示する。画素それぞれはデータラインからのデータ信号の電圧レベルによって透過の光量を調節する液晶セルを含む。ＴＦＴはゲートラインとデータラインの交差部に設置されてゲートラインからのスキャン信号に応答して液晶セル側に電送するデータ信号を切り換える。

図１には、基板（１８）上に形成されたＴＦＴが図示されている。ＴＦＴの製造工程は次のようである。先に、ゲート電極（２０）とゲートラインがＡｌ、Ｍｏ、Ｃｒ等の金属で基板（１８）上に蒸着された後、パタニングする。ゲート電極（２０）が形成された基板（１８）上に、ＳｉＮｘの無機膜であるゲート絶縁膜（２２）を形成する。ゲート絶縁膜（２２）の上には非晶質シリコン（amorphous-Si：以下″ａ−Ｓｉ″という）である半導体層（２４）とｎ＋イオンがドーピングされたａ−Ｓｉで形成されたオーミック接触層（２６）を連続蒸着する。オーミック接触層（２６）とゲート絶縁膜（２２）上にはＭｏ、Ｃｒ等の金属からなるソース電極（２８）とドレーン電極（３０）を形成する。このソース電極（２８）はデータラインと一体でパタニングする。ソース電極（２８）とドレーン電極（３０）の間の開口部を通して露出されたオーミック接触層（２６）を乾式エッチングまたは湿式エッチングによって除去する。そして、基板（１８）上にＳｉＮｘまたはＳｉＯｘである保護膜（３２）が全面蒸着されてＴＦＴを覆う。続いて、保護膜（３２）の上にはコンタクトホールを形成する。このコンタクトホールを通してドレーン電極（３０）に接続するようにインディウーム・ティン・オックサイド（Indium Tin Oxide：以下″ＩＴＯ″という）である画素電極（３４）を蒸着する。

ＴＦＴ製造工程の中で、ドライ・エッチング装置を利用した反応イオン・エッチング（Reactive Ion Etch）にパタニングする工程が伴われる。例えば、ゲート金属層、ソース/ドレーン金属層、ＩＴＯ層、保護膜はドライ・エッチングによる反応イオン・エッチングにパタニングされている。

図２を参照すると、ドライ・エッチング装置は放電空間を間に置いて対面された上部電極（４０）及び下部電極（４６）と、下部電極（４６）を囲む下部セラミック（４８）と、上部電極（４０）と下部セラミック（４８）の間に設置された側壁セラミック（４４）とを具備する。下部セラミック（４８）は下部電極（４６）の角部分を絶縁する。側壁セラミック（４４）は下部セラミック（４８）を支持する。下部電極（４６）上にはパタニング膜が形成された基板が設置される。放電空間内部に放電を起こすために、下部電極（４６）には約２５００Ｗ以上の高周波信号（ＲＦ）を印加する。この時、上部電極（４０）に形成されたホール（４２）を通してガスが注入する。放電空間内に注入するガスと高周波信号（ＲＦ）による上部電極（４０）と下部電極（４６）の電圧差によってチャンバー内ではプラズマ放電が起きる。その時、注入ガスとパタニング膜のイオンが反応しながら基板上のパタニング膜がエッチングされ始める。パタニング膜のエッチングの進行中にパタニング膜とイオンが結合して発生するガスは外部に排気することでチャンバー内の圧力を一定に維持する。

しかし従来のドライ・エッチング装置は、図３のように下部電極（４６）と下部セラミック（４８）の間に存在するギャップ（４７）によってギャップ（４７）を通してプラズマ・サージ（Plasma surge）が発生する。このようなプラズマ・サージは下部電極（４６）の角部分でアーキング（Arcing）または異常放電を発生させてプラズマ密度（Plasma Density）の低下をきたし、高周波信号電力の漏洩をもたらす。その結果、基板上の被パタニング膜がアンダ・エッチング（Under etching）され、残膜が残ることになる。実際に、塩素係（Ｃｌ２、ＨＣｌ）プラズマの平均自由行路（Mean Free Path）が２〜３ｍｍ程度でギャップ（４７）を通してプラズマが浸透（penetration）してプラズマ・サージが発生する。

従って、本発明の目的は下部電極と下部セラミックの間のギャップを最小化させるようにしたエッチング装置を提供することにある。

前記の目的を達成するために、本発明によるドライ・エッチング装置は、下部電極に密着するように少なくとも二つ以上の分割された絶縁部材を具備する。前記目的以外の本発明の目的及び特徴は添付した図面を参照した実施例に対する説明を通して明らかになる。

本発明によるドライ・エッチング装置は下部セラミックを絶縁させるための下部セラミックを４分割で分割して４分割されたそれぞれのセラミック片が契合するように組み立てることで下部セラミックを下部電極に密着させてこれらの間のギャップを最小化することができる。これによって、ドライ・エッチング下部電極のプラズマの異常放電またはアーキングを防止することができるので高周波信号の電力の漏洩を防止してチャンバー内のプラズマ密度を向上させることでエッチングを安定させることができる。

以下、図４乃至図６を参照して本発明の好ましい実施例に対して説明する。図４及び図５を参照すると、４分割されて下部電極（４６）を囲む下部セラミック（５０）とを具備する本発明によるドライ・エッチング装置が図示されている。

下部セラミック（５０）は上下、左右に４分割するセラミック片（５０ａ乃至５０ｄ）で構成される。セラミック片（５０ａ乃至５０ｄ）の端部には段差が形成されて隣接したセラミック片と重ね合わせられて組み立てられる。これらセラミック片（５０ａ乃至５０ｄ）は、重ね合わせられた幅だけ水平方向に移動することができるために下部セラミック（５０）と下部電極（４６）の組立時に図６のように下部セラミック（５０）と下部電極（４６）の間のギャップ（５１）を調整することができる。これによって、下部セラミックのセラミック片（５０ａ乃至５０ｄ）を下部電極（４６）側に密着させることで下部セラミック（５０）と下部電極（４６）の間のギャップ（５１）を最小に維持することができる。実際に、下部セラミック（５０）を下部電極（４６）に密着させた時のギャップ（５１）は約０.６ｍｍ程度に測定された。このようにギャップ（５１）が最小化することでギャップ（５１）を通して発生するプラズマサージとそれによるアーキングを防止することができる。

下部セラミック（５０）と下部電極（４６）の間のギャップ（５１）が０.５ｍｍである場合、実験データがしたの表１のようなとき、下部電極（４６）の角部分で発生するアーキングの発生回数を従来と対比すると次のようである。
高周波信号電力（ＲＦパワー）２５００Ｗ
Ｃｌ₂ガス流量１５０ｓｃｃｍ
ＳＦ₅ガス流量２００ｓｃｃｍ
チャンバ内の圧力１００Ｍｔ

下部電極と下部セラミックの間のギャップが２〜３ｍｍである従来には表１のような条件が与えられた合計９個のチャンバーで月平均４.６回の下部電極のアーキングが発生する反面、下部電極と下部セラミックの間のギャップが０.６ｍｍである本発明では同一のチャンバー条件で下部電極のアーキングが一度も発生しなかった。

上述のように、本発明によるドライ・エッチング装置は下部セラミックを絶縁させるための下部セラミックを４分割で分割して４分割されたそれぞれのセラミック片が契合するように組み立てることで下部セラミックを下部電極に密着させてこれらの間のギャップを最小化することができる。これによって、ドライ・エッチング下部電極のプラズマの異常放電またはアーキングを防止することができるので高周波信号の電力の漏洩を防止してチャンバー内のプラズマ密度を向上させることでエッチングを安定させることができる。

以上説明した内容を通して当業者であれば本発明の技術思想を逸脱しない範囲で多様な変更及び修正が可能であることがわかる。従って、本発明の技術的範囲は明細書の詳細な説明に記載された内容に限らず特許請求の範囲によって定めなければならない。

図１は通常的な薄膜トランジスタを表した平面図である。図２は従来のドライ・エッチングを表す断面図である。図３は図２で″Ａ″部分を拡大して表す断面図である。図４は本発明の実施例によるドライ・エッチング装置で下部電極と下部セラミックを表す分解写視図である。図５は図４に図示された下部電極と下部セラミックの組立状態を表す平面図である。図６は図５に図示された下部電極と下部セラミックの組立状態を表す断面図である。

符号の説明

１８：基板
２０：ゲート電極
２２：ゲート絶縁膜
２６：オーミック接触層
２８：ソース電極
３０：ドレーン電極
３２：保護膜
３４：画素電極
４０：上部電極
４２：ホール
４４：側壁セラミック
４６：下部電極
４７、５１：ギャップ
４８、５０：下部セラミック
５０ａ乃至５０ｄ：セラミック片

Claims

下部電極と前記下部電極を絶縁させるための下部セラミックとを具備するドライエッチング装置において、前記下部電極は凸型の凸部を有し、かつ前記下部セラミックは、上下方向と左右方向に移動することができるように４分割され、階段状で段差になるように形成されて相互に契合し、さらに前記下部電極の凸部の側面に密着する４個の″Ｌ″字の形状のセラミック片からなり、前記４個の″Ｌ″字の形状のセラミック片のそれぞれの末端は前記下部電極の一側の中央部に位置することを特徴とするドライ・エッチング装置。
前記″Ｌ″字の形状のセラミック片の上部面は前記下部電極の凸型で突出された凸部と実質的に同一な水平面上に位置することを特徴とする請求項１記載のドライ・エッチング装置。