JP2001202287A - 改善されたメモリ管理ユニット及びキャッシュメモリを有するマイクロプロセッサを用いたデータ処理方法 - Google Patents

改善されたメモリ管理ユニット及びキャッシュメモリを有するマイクロプロセッサを用いたデータ処理方法

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JP2001202287A
JP2001202287A JP2000335192A JP2000335192A JP2001202287A JP 2001202287 A JP2001202287 A JP 2001202287A JP 2000335192 A JP2000335192 A JP 2000335192A JP 2000335192 A JP2000335192 A JP 2000335192A JP 2001202287 A JP2001202287 A JP 2001202287A
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ヨシオカ・シンイチ
Chopra Rajesh
ラジェシュ・チョプラ
Atsushi Hasegawa
ハセガワ・アツシ
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Abstract

(57)【要約】 【課題】 後の世代のマイクロプロセッサの発展に適合
すべく容易にスケーリングできる技術を提供する。 【解決手段】 ＭＭＵ１１０は、そのＭＭＵが後の世代
のプロセッサ１００の発展に適合するようにより用意に
スケーリングされ得るような方式で提供される。ＭＭＵ
リソースは、好ましくは、物理及び論理アドレス空間か
ら分離した構成レジスタ空間においてアクセスされ、そ
してそのようなＭＭＵ構成レジスタはより容易に将来の
スケーリングされるバージョンに適合するように具体化
される。ＭＭＵ構成レジスタ・コンテンツに対してアク
セスし、変更し、そして制御する命令が提供される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はマイクロプロセッサ
及び同様の計算型装置に関し、より詳細にはマイクロプ
ロセッサや、改善されたメモリ管理及びキャッシュ能力
を具備する同様な計算型装置に関しており、特に仮想キ
ャッシュ・メモリを含むものに関する。
【０００２】
【従来の技術】マイクロプロセッサ、データ・プロセッ
サ、マイクロコンピュータ、マイクロコントローラ、並
びに、他の計算型装置（ここでは全般的に「マイクロプ
ロセッサ」と単に呼称する）は、しばしば、メモリ管理
ユニット（ＭＭＵ）や１つ或はそれ以上のキャッシュ・
メモリを含んで構成される。この業界においては公知な
ように、このＭＭＵは論理的又は仮想的なアドレス空間
（仮想メモリ）を物理アドレス空間（メイン・メモリ）
からの分離を管理することによってマイクロプロセッサ
能力を典型的には改善しており、論理アドレスと物理ア
ドレスと間の翻訳又は変換を試す、変換索引バッファ
（ＴＬＢ）（Translation Lookside Buffer）若しくは
他のリソースをしばしば含む。更に当業界では公知なよ
うに、キャッシュ・メモリは最後にアクセスされたメモ
リ箇所の内容のコピーを維持し、もしそのキャッシュ内
の任意のアドレスが再度アクセスされた場合には、その
データをプロセッサへ非常に迅速に提供可能である。
【０００３】一般にキャッシュは以下の３つのタイプに
分割される：（１）物理的に索引（インデックス）付け
られ物理的にタグ付けされたもの（ＰＩＰＴ）；（２）
仮想的に索引付けられ物理的にタグ付けされたもの（Ｖ
ＩＰＴ）；そして（３）仮想的に索引付けられ仮想的に
タグ付けされたもの又は「仮想キャッシュ」である。最
も共通して使用されるキャッシュ形態はＶＩＰＴキャッ
シュである。このＶＩＰＴキャッシュにおいて、仮想ア
ドレスはそのキャッシュ内への索引を選択するために使
用される。次いで物理タグが、物理ページ番号及びＴＬ
Ｂによって提供されたサイズ情報から引き出される物理
アドレスの一部と比較される。仮想キャッシュは仮想ア
ドレスを用いてキャッシュ内へ索引付けする（ＶＩＰＴ
キャッシュに類似）が、そのキャッシュ内に存在するタ
グも仮想的である。仮想のタグ・マッチの場合には、デ
ータは何らのＴＬＢアクセスもなく、即座に返送され
る。この理由のために、仮想キャッシュはＶＩＰＴキャ
ッシュと比べてより高速なキャッシュ・アクセスタイム
となる傾向にある。従って、仮想キャッシュでより高い
周波数を達成することが可能となる。
【０００４】
【発明が解決しようとする課題】そのような仮想キャッ
シュの使用が提案されてきている一方で（引用すること
で本明細書に組み込まれている米国特許５，９３０，８
３３号参照）、多数の問題が生じ得る。例えば、仮想キ
ャッシュは仮想−物理のアドレス翻訳中に遅延を被るこ
とがないので非常に高速なアクセスタイムを有する。し
かしながら、仮想キャッシュは、シノニム問題としばし
ば呼称される一貫性問題を背負い込む傾向にある。これ
は、２つの異なる仮想アドレスが唯一の物理アドレスを
指示する場合、或は、異なるプロセスＩＤを備える同一
仮想アドレスが唯一の物理アドレスを指示する場合に生
ずる。この米国特許第５，９３０，８３３号はシノニム
問題に対処するため、また別な方法でマイクロプロセッ
サを改善するための特定の戦略を提案しているが、ＭＭ
Ｕ、ＴＬＢ、キャッシュ、仮想キャッシュ等々を組み入
れているマイクロプロセッサにおける更なる一層の改善
の必要性が存在している。
【０００５】従って、本発明の目的は、ＭＭＵ／ＴＬＢ
／キャッシュ及び／又は本明細書に記載した長所及び利
点、並びに以下に詳述する説明に開示され、及び（又
は）以下の説明から明白である長所及び利点を備えたＭ
ＭＵ／ＴＬＢ／キャッシュ及び（又は）仮想キャッシュ
を有するマイクロプロセッサを提供することにある。
【０００６】
【課題を解決するための手段】本発明は、改善されたＭ
ＭＵ、ＴＬＢ、キャッシュ、仮想キャッシュを利用して
の、マイクロプロセッサやマイクロプロセッサを操作す
る方法を提供する。
【０００７】本発明に従えば、ＭＭＵは、そのＭＭＵが
後の世代のマイクロプロセッサの発展に適合するように
より容易にスケーリングされ得るような方式で提供され
る。ＭＭＵリソースは、好ましくは、物理及び論理アド
レス空間から分離した構成レジスタ空間においてアクセ
スされ、そしてそのようなＭＭＵ構成レジスタはより容
易に将来のスケーリングされるバージョンに適合するよ
うに具現化される。ＭＭＵ構成レジスタ・コンテンツに
対してアクセスし、変更し、そして制御する命令が好ま
しくは提供される。
【０００８】好適な実施の形態に従ったＭＭＵは、キャ
ッシュ或は仮想キャッシュに特にリンクした操作を行
う。そのような好適な実施の形態において、キャッシュ
或は仮想キャッシュは、特定の命令が依然そのキャッシ
ュ構成レジスタにアクセスしているにもかかわらず（キ
ャッシュ・リソースは好ましくは別個の構成レジスタ空
間においてもアクセスされる）、好ましくは、そのＭＭ
Ｕがディスエーブルされた際に凍結されてバイパスされ
る。
【０００９】本発明に従ったＭＭＵはより最適化された
方法で仮想キャッシュ・メモリによっても操作する。１
つの例示として、キャッシュにおける対応する入力そし
て望ましくはキャッシュ許可が自動的に拡大され得るよ
うにＭＭＵ／ＴＬＢにおける許可がより広いと判明する
と、許可はキャッシュ内において拡大されることができ
る。
【００１０】また、本発明に従えば、ＭＭＵと共にキャ
ッシュは後の世代のマイクロプロセッサの発展に適合す
べくより容易にスケーリングされるように提供され得
る。キャッシュ・リソースも物理及び論理アドレス空間
から分離した構成レジスタ空間内にアクセスされ、その
ようなキャッシュ構成レジスタは将来のスケーリングさ
れたバージョンより容易に適合するように具現化され
る。そのキャッシュ構成レジスタ・コンテンツに対して
アクセスし、変更し、そして制御する命令は好ましくは
提供される。
【００１１】好適な実施の形態に従えば、ＭＭＵ及びキ
ャッシュは仮想及び非仮想キャッシュ設計で各種バージ
ョンにより容易にイネーブルするように具現化される。
【００１２】キャッシュ、キャッシュを伴うマイクロプ
ロセッサをより最適に作動するために、複数の命令が提
供されて、キャッシュ・ロッキング及びキャッシュ無効
／フラッシュ／パージ操作をより望ましい方法でイネー
ブルする。一般に本発明に従えば、キャッシュ及び特に
仮想キャッシュはより容易に具現化され、管理され、そ
して、構成レジスタ、キャッシュ制御命令、並びに、以
下により詳しく説明される他の手段を用いて制御され
る。
【００１３】本発明は添付図面との組合せで行われる下
記の特定の好適な実施の形態の説明でより完全に理解さ
れ得る。
【００１４】
【発明の実施の形態】本発明は特定の好適な実施の形態
及び特定の他の実施の形態を参照してより詳細に説明さ
れ、それらは本発明の好適な実施の形態の更なる理解に
役立ち得る。理解して頂きたいことは、当業者には正し
く認識して頂けるように、ここで開示される様々な実施
の形態の特定の特徴はそのような他の特徴（好適な実施
の形態で図示されたもの等）と便宜的に組み合わせるこ
とができる一方で、特定の特徴（ＭＭＵ／ＴＬＢ或はキ
ャッシュ／仮想キャッシュ等々）は好適な実施の形態に
おいて例示された全般的な組合せとは分離した有益性及
び有用性を有することである。そのような組合せから分
離したそのような特徴の使用はここで開示される発明の
範囲内に入ることが明白に意図されている。また理解さ
れるように、特定の典型的な好適な実施の形態は、アド
レス、命令フィールド、レジスタ及びその類、キャッシ
ュ、ＴＬＢ、並びに、ページ・サイズ等々におけるビッ
ト数等の、特定の数値的な量と云うことに関して説明さ
れる。理解されるように、そのような好適な典型的な数
値的属性は、一般的には、本発明をそのような数値的属
性に特別に限定するようには解釈されるべきではない。
【００１５】次に図１を参照すると、単一チップのマイ
クロプロセッサから好ましくは構成されるプロセッサ１
００が図示されるが、他の実施の形態ではワンチップ以
外のより多数のチップで実現可能である。プロセッサ１
００はＣＰＵコア１０２を含み、このＣＰＵコア１０２
は、数ある他の構成要素の中でも、実行リソース（命令
実行パイプライン、算術／論理ユニット、汎用（多目
的）および、他のレジスタ、制御論理、バス・インタフ
ェース・ユニット等々）、ＭＭＵ１１０（好ましくは単
一ＴＬＢ或はマルチＴＬＢを含む）、並びに、キャッシ
ュ・メモリ１１１を含む。留意すべきことは、図１は個
別の命令及びデータのＴＬＢと個別の命令及びデータの
キャッシュを図示する一方で、本発明の様々な実施の形
態は、この明細書の他の場所でより完全に説明するよう
な他のＭＭＵ／キャッシュ構成を利用する。当業者によ
って理解されるように、ＣＰＵコア１０２の各種構成要
素は、メモリからの命令及びデータのフェッチ、フェッ
チした命令の前処理、実行されるべき命令の順序付け／
スケジューリング、それら命令の実行及び（又は）例外
の処理、メモリ・トランザクションの管理及び外部メモ
リ、周辺デバイス等々を含む外部回路装置とのインタフ
ェースを含む機能を実行する（或は、機能の性能を制御
する）。
【００１６】ＣＰＵコア１０２は、主としてバス１０４
を介して、プロセッサ１００の他の構成要素と通信す
る。特定の好適な実施の形態において、バス１０４は高
速ネットワーク型バスから構成され、好ましくは、パケ
ットに基づくデータ伝送技術を用いて、ここでは「スー
パー・ハイウェイ」と呼称される。バス１０４は、例え
ば、ＣＰＵコア１２０を、ダイレクト・メモリ・アクセ
ス・コントローラ（「ＤＭＡＣ」）１０６、外部メモリ
・インタフェース／コントローラ１２０、並びに、ＰＣ
Ｈ（周辺構成要素ハイウェイ）ブリッジ１１４に結合す
ると共に、周辺バス１１２を介して、様々な周辺モジュ
ール１０８に結合しており、該周辺モジュールとして
は、例えば、プログラマブル入力／出力（「ＰＩＯ」）
回路、リアルタイム・クロック（「ＲＴＣ」）、タイマ
・ユニット（「ＴＭＵ」）、ＦＩＦＯとのシリアル通信
インタフェース（「ＳＣＩＦ」）、割り込みコントロー
ラ（「ＩＮＴＣ」）、並びに、読取り専用メモリ（「Ｒ
ＯＭ」）を含む。外部メモリ装置、たとえば（ダイナミ
ック・ランダム・アクセス・メモリ（「ＤＲＡＭ」）
は、好ましくは、メモリ・バス１２２を介して外部メモ
リ・インタフェース／コントローラ１２０に結合されて
いる。１つ又は複数の外部装置１２８は、好ましくはＰ
ＣＩ型（周辺構成要素相互接続）装置として知られるも
のから構成されており（ＰＣＩ型装置は単なる例示）、
バス１２４を介してインタフェース１１８（これも好ま
しくはＰＣＩ型インタフェース）に結合されている。留
意されるべきことは、外部メモリ１２６はしばしば「主
メモリ」として呼称され得ることであり、そして更に留
意されることは、そのような主メモリの幾つか或は全て
はＣＰＵコア１０２と同一チップ上に実装されるか、或
は、外部メモリ内に実装されるか、若しくは、それら双
方に実装され得ることである。
【００１７】留意されるべきことは、図１の全システム
・レイアウトは模範例又は典型例であることである。特
に留意されるべきことは、代替実施の形態において、Ｐ
ＣＨバス１１６及びＰＣＨブリッジ１１４は設けられ
ず、その代わりに要素１１８が、事実上、バス１０４及
びＰＣＩバス１２４間にブリッジしているＰＣＩブリッ
ジ型装置であり、それにＰＣＩ型装置（装置１２８等）
の１つ或は複数が接続されている。本発明の範囲内にお
ける他の変形例は（好ましくは）外部或は内部ＲＯＭ
（或はＦＬＡＳＨ型メモリ）を含み、それは別個のイン
タフェースを介してバス１０４に結合されている（それ
は、周辺モジュール１０８のＲＯＭの代わりとなるか、
或は、そのＲＯＭに追加されることが可能である）。そ
のような変形例も本発明の範囲内である。
【００１８】ＣＰＵコア１０２は、この技術で知られて
いる他のＣＰＵコアの場合のように、命令を実行して、
広範な種類の所望された機能を遂行する。そのようなＣ
ＰＵコアは典型的にはステータス・レジスタ（「Ｓ
Ｒ」）を含み、ＳＲは当該ＣＰＵコアによって実行され
る命令の動作を制御するか或はそれに影響するフィール
ド(field) を一般的には含む制御レジスタである。特定
の好適な実施の形態に利用されるＳＲの典型的なレイア
ウトは図２に図示されている。
【００１９】典型的な好適な実施の形態は、「ｒ」フィ
ールドによって例示される１つ或は多数の予約ビットを
含むＳＲを利用する。予約ビットは追加機能或は命令セ
ット／命令セット動作変化が将来追加されるようにイネ
ーブルする。好ましくは、ＣＰＵコア１０２は複数の命
令の内の少なくとも第１セットを実行し、それら命令の
第１セットは一般的なフェッチ、デコード、実行形式で
行われる。更に好ましくは、ＣＰＵコア１０２は前記第
１セット命令を用いて命令の第２セットをエミュレート
（模倣）する。好適な実施の形態において、Ｓビット，
Ｑビット，Ｍビットは好ましくは前記第２セット命令の
エミュレーション（模倣）を支援すべく使用され、ＦＲ
ビット，ＳＺビット，ＰＲビットは、好ましくは第２セ
ット命令内に含まれる浮動小数点命令の模倣に対する追
加支援を提供すべく使用される。
【００２０】ＩＭＡＳＫフィールドは、好ましくは、４
ビット（或は別のビット数）を含んで、ＣＰＵコア１０
２が割り込みをマスクするための１６個の優先レベルの
内の１個にセットされることを可能としている。ＦＤビ
ットは、好ましくは、第１セット命令内に含まれる浮動
小数点命令がイネーブルされたか（クリアされた際）或
はディスエーブルされたか（セットされた際）を制御す
る。ＡＳＩＤフィールドは、好ましくは、同時に実行さ
れる命令の「スレッド」のアドレス空間識別子（又はア
ドレス空間識別番号）を示し、この明細書の別の場所で
更に説明されているように、メモリ管理ユニットによっ
て使用される。ＷＡＴＣＨビットは、好ましくは、ウォ
ッチ点がディスエーブルされたか（クリアされた際）或
はイネーブルされたか（セットされた際）を制御する。
ＳＴＥＰビットは、好ましくは、単一ステッピングがデ
ィスエーブルされたか（クリアされた際）或はイネーブ
ルされたか（セットされた際）を制御する。ＢＬビット
は、好ましくは、例外、トラップ、並びに、割り込みが
許可されたか（クリアされた際）或は阻止（ブロック）
されたか（セットされた際）を制御する。ＭＤビット
は、好ましくは、命令がユーザ・モードで実行されたか
（クリアされた際）或は特権モードで実行されたか（セ
ットされた際）を制御し、データがユーザ・モードで読
取り／書込みが試されるか（クリアされた際）或は特権
モードで読取り／書込みが試される（セットされた
際）。理解されるように、ＭＤビットは命令実行に暗に
影響する。ＭＭＵビットは、この明細書の別の場所でよ
り完全に説明されているようにも、該ＭＭＵがディスエ
ーブルされたか（クリアされた際）或はイネーブルされ
たか（セットされた際）を好ましくは制御する。
【００２１】先に議論されたように好適な実施の形態に
おいて、ＣＰＵコア１０２はプロセッサにおけるメモリ
・トランザクションを管理するＭＭＵを含む。好適な実
施の形態はそのようなＭＭＵを含むが、該ＭＭＵの機能
は特定のプロセッサ要件にスケーリング可能であり且つ
それら特定のプロセッサ要件に最も適切になるように構
成され得る。本発明は、具現化又はインプリメンテーシ
ョンによって支援されるメモリ管理構成が特定のプロセ
ッサ要件に合わせられることを可能とするＭＭＵ能力を
提供する。好適な実施の形態において、ＭＭＵ構成は以
下の： ディスエーブル／イネーブル；前記ＭＭＵがディスエー
ブルされ（ブート- ストラップ目的等）、イネーブルさ
れる（プログラム実行目的等）ことを可能とする機構； 保護；保護情報をアドレス範囲に関連させて、それらア
ドレス範囲が不適切なアクセスに対して保護されるよう
に試す機構； キャッシュ制御；キャッシュ動作情報をアドレス範囲と
関連させて、そのキャッシュのそれらアドレス範囲に対
する制御を可能とする機構； 有効アドレス空間；ＣＰＵに対する命令を実行すること
で試される全てのメモリ・アクセスが有効アドレス空間
内のアドレス向けであること； 物理アドレス空間：ＣＰＵによって試されるメモリ・シ
ステムへの全てのメモリ・アクセスが物理アドレス空間
内のアドレス向けであること； 翻訳；翻訳が支援されていない（或はターン・オフされ
ている等の）実施の形態において、有効アドレスが一致
マッピングで物理アドレス内へ向けられる；好ましく
は、そのようなアドレス翻訳が提供されている場合、有
効アドレスの物理アドレスへのマッピングはプログラマ
ブルであること；を含む。
【００２２】また好適な実施の形態において、ＭＭＵは
異なる複数の具現化例の間で以下のパラメータがスケー
リング／変動されることを可能としており、それらパラ
メータは： 有効アドレス内の実装ビットの数；物理アドレス内の実
装ビットの数； ページ・サイズ；ページ・サイズの数；並びに、それら
の実際のサイズ； キャッシング；支援されたキャッシュ動作の数； 翻訳；支援されるもの或は支援されないもの； 有効アドレス空間の数；そして翻訳記述の組織及びサイ
ズ；である。
【００２３】ＣＰＵコア１０２のＭＭＵは、好ましく
は、フレキシブル且つ所望様式でイネーブル及びディス
エーブルされ得る。例えば、パワーオン・リセット又は
マニュアル・リセットの後、好適な実施の形態における
ＣＰＵコア１０２はＭＭＵディスエーブルの状態で実行
をスタートする。ＭＭＵのイネーブル／ディスエーブル
の状態はＳＲ制御レジスタを介してアクセスされ得る。
ＭＭＵは、先に説明したように、ＳＲのＭＭＵビットを
変更する１つ或はそれ以上の命令を用いてイネーブル或
はディスエーブルされ得る。従って、ＭＭＵをイネーブ
ルすること及びディスエーブルすることに対する様々な
シーケンスが好都合な様式で所望通りに利用される。こ
の明細書の別の場所で説明されているように、好適な実
施の形態は有効アドレス及び物理アドレス間のマッピン
グを支援するが、実施の形態はそのようなマッピングを
支援しなくてもよい。
【００２４】ＣＰＵコア１０２は、図３Ａに図示された
物理アドレス空間における物理アドレスを用いて物理メ
モリ・システムと相互作用する。好適な実施の形態では
単一の物理アドレス空間がある。好適な実施の形態にお
ける合計物理アドレス空間は２64バイトを含む。好まし
くは、物理アドレスは符号が付けられておらず、それ故
に[ ０，２64] の範囲内で変動し得る。理解されるよう
に、特定の実施の形態は物理アドレス空間の全てを必ず
具現化し得るか或は必ずしも具現化し得ず、提供された
量は複数の具現化例の間で変更し得る。具現化された物
理アドレスのビットの数、即ちｎｐｈｙｓは[ ３２，６
４] の範囲内となる。これらの具現化されたビットは、
好ましくは、物理アドレスの最下位ビットである。好適
な実施の形態において、６４ビット合計物理アドレス空
間の具現化されたサブセットはビット数と同一値（ｎｐ
ｈｙ- １）まで物理アドレス・セットの上方（６４- ｎ
ｐｈｙｓ）ビットを有し得る。特定の実施の形態におい
て、具現化された物理アドレス空間は合計物理アドレス
空間に符号拡張され得る。具現化された物理アドレス空
間は物理を占有して、図３Ａに図示されているような[
０，２nphys-1]の範囲と[ ２64- ２nphys-1 ，２64] の
範囲内のアドレスから構成され得る。ｎｐｈｙｓが６４
の実施の形態において、この[ ０，２64] の単一範囲に
崩壊する。
【００２５】また好適な実施の形態において、ＣＰＵコ
ア１０２で試されたメモリ・アクセスは有効アドレス及
びデータ幅で特徴付けられる。合計有効アドレス空間
は、好ましくは、図３Ｂに図示されるように６４ビット
であり、そして好ましくはロード／ストア（記憶）の命
令での有効アドレス計算は６４ビット精度で実行され
る。６４ビット有効アドレス空間の組織は物理アドレス
空間のものと類似し得て、そして好ましくは２64バイト
を含む。そのような実施の形態で、有効アドレスは符号
が付けられずに、[ ０，２64] の範囲内で変動し得る。
【００２６】本発明の特定の実施の形態は有効アドレス
空間の全てを必ず具現化し得るか、或は、それらを必ず
しも具現化し得ず、提供された量は具現化例間で変動し
得る。具現化された有効アドレスにおけるビットの数は
図３Ｂにおけるｎｅｆｆとして引用例される。もし具現
化例が翻訳を支援しなければ、ｎｅｆｆはｎｐｈｙｓと
同一値を有し得る。もし具現化例が翻訳を支援すれば、
ｎｅｆｆは[ ｎｐｈｙｓ，６４] の範囲内となる。その
ような実施の形態において、具現化された有効アドレス
空間は具現化された物理アドレス空間の全てをマッピン
グするに常に充分である。これらの具現化されたビット
は、好ましくは、有効アドレスの最下位ビットである。
６４ビット合計有効アドレス空間の具現化されたサブセ
ットは、図３Ｂに図示されたように、ビット数（ｎｅｆ
ｆ−１）と同一値までの有効アドレス・セットの上方
（６４−ｎｅｆｆ）ビットを有し得る。特定の実施の形
態において、具現化された有効アドレス空間は合計有効
アドレス空間に符号拡張され得て、具現化された有効ア
ドレス空間は[ ０，２neff-1] 及び[ ２64−２neff-1，
２64] の範囲内で有効アドレスを占有し得る。ｎｅｆｆ
が６４である場合の実施の形態において、これは単一範
囲[ ０，２64] に崩壊する。
【００２７】翻訳を支援する具現化例に対して、有効ア
ドレスから物理アドレスまでへのマッピングは、好まし
くは、以下に概説されるようになる。ＭＭＵがディスエ
ーブルされると、マッピング・アルゴリズムは、好まし
くは、全ての具現化に対して共通である。ＭＭＵがイネ
ーブルされると、マッピング・アルゴリズムは具現化例
が翻訳を支援するか否かに依存することになる。ＣＰＵ
が有効アドレスにアクセスを試すと、マッピングは好ま
しくは以下のように達成される。
【００２８】１．有効アドレスは妥当性又は有効性がチ
ェックされる。妥当性チェックは具現化された有効アド
レス空間の量を変更することによる具現化例間での互換
性を増大する。もしｎｅｆｆが６４であれば、有効アド
レスは常に妥当又は有効であり、不当／過誤アドレス例
外は提起されない。さもなければ、もし有効アドレスは
[ ２neff-1，２64−２neff-1] の範囲内であれば、有効
アドレスは無効ないし不当として検出されて、アドレス
・エラー例外が提起される。もし有効アドレスが妥当で
あれば、マッピングは続行する。
【００２９】２．もしＭＭＵがディスエーブルされれ
ば、有効アドレスはこの明細書の別の場所で説明されて
いるように翻訳無しで直に物理アドレスへ変換又はコン
バートされる。
【００３０】３．もしＭＭＵがイネーブルされ且つＭＭ
Ｕが翻訳を支援しなければ、有効アドレスは、好ましく
は、翻訳無しに、直に物理アドレスへコンバートされ
る。そのようなマッピングはこの明細書の別の場所でよ
り詳細に説明される。留意されるべきことは、アドレス
翻訳はないかもしれないが、様々な特性がアクセスに関
連され得る。
【００３１】４．もしＭＭＵがイネーブルされ且つＭＭ
Ｕが翻訳を支援しなければ、有効アドレスは、好ましく
は、翻訳プロセスによって物理アドレスへコンバートさ
れる。この翻訳機構は、好ましくは、多重的な有効アド
レス空間を支援する。各有効アドレス空間が典型的には
異なるプロセスと関連されている。有効アドレス空間
は、この明細書の別の場所でより詳細に説明されている
ように、アドレス空間識別子（「ＡＳＩＤ」）で区別さ
れる。
【００３２】好適な実施の形態において、アドレス空間
に属性を関連させる細分化はページである。好ましく
は、多重ページ・サイズは支され得て、異なるページ・
サイズの幾つか或は全ては同時に使用中となり得る。ペ
ージ・サイズは常に２の累乗、即ち２n であり、ｎは[
１２，ｎｐｈｙｓ] の範囲内で変動する。特定の好適な
実施の形態における最も小さい可能性があるページ・サ
イズは（例えば）、４キロバイトであり、最も大きい可
能性があるページ・サイズは物理アドレス空間を正確に
満たす。メモリ内のページは常に、そのページ・サイズ
に整合するアドレスで始まらなければならない。
【００３３】物理アドレス空間は複数のページに仕切ら
れる。好ましくは、所与のページ・サイズ、即ち２n に
対して、物理アドレスのビット０からｎ−１はそのペー
ジ内のバイト索引を表し、ビットｎからｎｐｈｙｓ−１
は物理ページ数（ＰＰＮ）を表す。有効アドレス空間も
複数のページに仕切られる。もし支援されていれば、翻
訳情報は、各有効ページに関連されている。所与のペー
ジ・サイズ、即ち２nに対して、有効アドレスのビット
０からｎ−１はそのページ内のバイト索引を表し、ビッ
トｎからｎｅｆｆ−１は有効ページ数（ＥＰＮ）を表
す。命令ストリームによって試された各メモリ・アクセ
スは、好ましくは、８バイトの境界に整合（アライメン
ト）されたメモリの８バイトのグレイン又は粒子(grai
n) 内に完全に含まれる。これが意味することは、アク
セスがページ境界を跨っていないことであり、各アクセ
スは単一ページ内に完全に含まれるべきである。
【００３４】本発明の特定の実施の形態にとって特に重
要なことは、ＭＭＵ及びキャッシュはメモリ空間を介し
てはアクセスされないが、別個の構成レジスタ空間を介
してアクセスされることである。好適な実施の形態にお
いて、構成空間は２32個の６４ビット構成レジスタ又は
箇所を図３Ｃに図示されるように含む（再度、本発明は
任意の特定数或はサイズの構成レジスタ等に特に限定さ
れない）。留意されるべきことは、構成空間はメモリ・
アドレス空間とは無関係であることである。構成空間は
翻訳されず、また汎用のレジスタを他の汎用レジスタ或
はメモリ等々からロードする一般的なロード及びストア
（記憶）命令によってアクセスされない。構成空間にお
けるレジスタ／箇所は、好ましくは、バイト・アドレス
されないが、むしろ構成番号によってアドレスされる。
表示ＣＦＧ[ ｉ] は第ｉ番目の６４ビット構成レジスタ
を呼称すべく使用され得る。好適な実施の形態におい
て、構成レジスタは、ＭＭＵ及びキャッシュ等のＣＰＵ
コア１０２の具現化依存部を大きく構成すべく有益に使
用される。
【００３５】好適な実施の形態において、構成レジスタ
は２つの命令を用いてアクセスされる。命令ＧＥＴＣＦ
Ｇ（再度、汎用のロード／記憶命令ではない）は構成レ
ジスタから汎用レジスタ）への６４ビット・データの転
送を実行する。より詳細には、ＧＥＴＣＦＧ命令は、好
ましくは、構成レジスタのコンテンツを一般レジスタＲ
ｄ内へ移動する。ソース構成レジスタは、好ましくは、
別の一般レジスタＲｍのコンテンツを（好ましくは）６
ビット符号付きに付加することで識別される。命令ＰＵ
ＴＣＦＧは６４ビット・データの汎用レジスタから構成
レジスタへの転送を実行する。より詳細には、ＰＵＴＣ
ＦＧ命令は一般レジスタＲｙのコンテンツを構成レジス
タへ移動する。宛先構成レジスタは別の一般レジスタＲ
ｍのコンテンツを（好ましくは）６ビット符号付き即値
に付加することで識別される。
【００３６】ＧＥＴＣＦＧ及びＰＵＴＣＦＧ命令の双方
に対して、構成レジスタは、好ましくは、オフセット値
（好ましくは即値として提供されている）を伴う基本値
（好ましくはレジスタ内に提供されている）を付加する
ことで識別される。好適な実施の形態においてＧＥＴＣ
ＦＧ及びＰＵＴＣＦＧは特権付き命令であり、特権モー
ドで実行される。これらの２つの命令の何れかをユーザ
・モードで実行する試みは予約命令例外となる。不定構
成レジスタを読取ることは、好ましくは、不定値とな
る。不定構成レジスタを書込むことは同様に不定動作に
到る可能性がある。代替実施の形態において、他の条件
の結果として例外が提起されるようになり得る。
【００３７】留意されるべきことは、特定の先行技術に
係るプロセッサでは、そのようなＴＬＢリソースにアク
セスするために特別な命令が使用され得ることである
（Write ＴＢＬエントリ型の命令等）。本発明に従った
ＰＵＴＣＦＧ型の命令は構成レジスタ空間と組み合わさ
れて、単一命令をイネーブルし得て採用されるべき構成
レジスタを書込む動作となり、よってＴＬＢ（及びキャ
ッシュ）リソースですら第２プロセッサにスケーリング
されるか或は変化する可能性があり、新しい動作を伴う
新命令が定義される必要性がなく、オリジナルＰＵＴＣ
ＦＧ型命令動作もその第２プロセッサ等に使用可能とな
る。
【００３８】先に議論されたようにＭＭＵ及びキャッシ
ュのリソースは構成空間内へマッピングされる。好適な
実施の形態におけるＭＭＵに対する構成レジスタは次に
更に説明される。
【００３９】図４Ａ及び図４Ｂは、本発明の好適な実施
の形態で利用されている典型的なＭＭＵ構成レジスタを
図示している。「ｒ」フィールドは予約ないし保留ビッ
トを示している。ＭＭＵ構成レジスタの他のフィールド
は、ここではＰＴＥＨ及びＰＴＥＬと呼称され、図４Ｃ
内に要約されて、この明細書の別の場所でより詳細に議
論される。好適な実施の形態において、ＰＴＥＨ及びＰ
ＴＥＬ構成レジスタは複数のページ・テーブル・エント
リから成るアレイを提供すべく複製され、そのアレイは
有効アドレスから物理アドレスへの利用可能マッピング
を説明する。
【００４０】好適な実施の形態において、各構成レジス
タは６４ビット幅であり、２つのそれら構成レジスタが
ＭＭＵ／ＴＬＢの１つのページ・テーブル・エントリを
具現化すべく使用される。留意されるように、利用可能
レジスタの全て及び利用可能フィールドの全てが好適な
実施の形態の全ての変異形で具現化されるわけではな
い。理解されるように、ここで説明されている構成空間
における構成レジスタの使用の他の長所の中でも、第１
プロセッサは１つのＭＭＵ構成（構成空間におけるＭＭ
Ｕ構成レジスタの適切な選択で）や、構成空間における
レジスタ／箇所で利用可能なアドレス・ビットの第１セ
ットを伴って開発され得る。より詳細には、本発明で
は、ＭＭＵ（及びキャッシュ特性）は定義され、構成レ
ジスタの使用を介して、フィールド、サイズ及びＡＳＩ
Ｄ等の構成レジスタの数（支援されたプロセッサの数等
々）、有効ページ数、物理ページ数、保護、並びに、第
１プロセッサ及び第２プロセッサの間を第１プロセッサ
から第２プロセッサへ変化可能であって、ＭＭＵ（及び
キャッシュ）特性がより容易にスケーリングされるか或
は変更されるようになるサイズ・フィールド（即ち、好
ましくは構成レジスタ、例外、好ましくはＳＨ及びＶフ
ィールドの殆ど全ての局面）で制御される。第２プロセ
ッサ、おそらく第１プロセッサと同様の少なくとも幾つ
か属性を有するプロセッサは、スケーリングが可能なＭ
ＭＵを有し得て、そのサイズが追加的な（或はより少な
い）構成レジスタを具現化することで変化可能であり、
保留ないし予約ビットが例えば第２プロセッサで使用可
能であって、より大きなアドレス・フィールドをその構
成レジスタで利用することができる。言い換えれば、そ
のような好適な実施の形態において、スケーリングされ
／可変なＭＭＵ特性を具備する追加的なプロセッサは構
成レジスタの所望数を具現化することで（即ち、ＴＬＢ
におけるページ・テーブル・エントリの異なる数に到
る）、そして、そのＭＭＵ／ＴＬＢにおいてより大きな
（或はより小さな）アドレス・フィールドを用いること
でより容易に開発され得る。よって、異なっているが多
分関連している特性の１シリーズのマイクロプロセッサ
はより容易に開発され得て、具現化され、そのシリーズ
の様々なマイクロプロセッサに対して望まれたようによ
り容易にスケーリングされたＭＭＵ特性を伴う。
【００４１】ＭＭＵがディスエーブルされた場合のＣＰ
Ｕコア１０２の操作に関する更なる説明が以下に提供さ
れる。パワーオン・リセット、マニュアル・リセット、
或は、特別なタイプの例外の後、ＭＭＵは自動的にディ
スエーブルされ、ＣＰＵコア１０２はディスエーブルさ
れたＭＭＵに関するコードを実行する。ディスエーブル
されたＭＭＵに関するコードの実行は、一般に、ＭＭＵ
構成レジスタの状態に拘わらずにより予測可能な動作を
提供する。これが重要な訳は、ＭＭＵ具現化が多くのプ
ログラマブル・フィールドを含むことができ、これらの
フィールドが電源投入リセット（パワーオン・リセッ
ト）後に不定値を有する可能性があるからである。更
に、マニュアル・リセット或は特定タイプの例外事象の
後、これらのフィールドの先行値は有効ではなくなる、
ないしは妥当性を欠くことがあり得る。好適な実施の形
態において、ディスエーブルされたＭＭＵに関して実行
するコードの量は一般に比較的小さい。そのようなコー
ド、しばしばブート・ストラップと呼称されるコードは
ＭＭＵを適切なメモリ管理構成でプログラムしてから、
そのＭＭＵをイネーブルする必要性がある。この構成の
詳細は特定の実施の形態によって提供されるメモリ管理
特徴に依存する。一般に、ＭＭＵがディスエーブルされ
る場合のコードの実行速度は、ブート・ストラップ・コ
ードの内の１つの作用がＭＭＵを構成してそれをイネー
ブルすると云う事実によってそれ程重要ではない。これ
は比較的小さな数の命令で達成可能であり、ＭＭＵがデ
ィスエーブルされる場合のモデルに対する実行モードは
比較的簡素であり得る。
【００４２】ＭＭＵがディスエーブルされた状態でのコ
ード実行の際、有効アドレスは、好ましくは、物理アド
レスへ直にマッピングされる。このマッピングは本質的
には一致翻訳である。しかしながら、具現化が物理アド
レス空間よりも有効アドレス空間をより多く支援する場
合（即ち、ｎｅｆｆ＞ｎｐｈｙｓ）、物理アドレス空間
は有効アドレス空間の全てにわたって複製されているよ
うに見える。有効アドレス（ＥＡ）は、好ましくは、Ｐ
Ａ←ＳｉｇｎＥｘｔｅｎｄnphys （ＥＡ）によって物理
アドレス（ＰＡ）へマッピングされる。このマッピング
はｎｅｆｆ及びｎｐｈｙｓが同等である際に正確には一
致翻訳である。一般に、ＭＭＵがディスエーブルされて
いる際に保護機構は何等ない。加えて、データ・アクセ
スはあたかもそれらが装置アクセスであるかの如くに具
現化される（この「装置アクセス」は、緩衝されること
無しに順次アクセスされるか或はさもなければ、命令で
指定されたトランザクションをより効率的に管理するよ
うに処理すること無しに特定の命令で指定されたように
アクセスされるアクセスについて呼称していることが、
当業界では知られている）。データ・キャッシュは効果
的に凍結され、バイパスされる（ただし、他の場所で説
明されているように、データ・キャッシュ・リソースは
この状態において特定命令でアクセスされ得る）。命令
で指定されたデータの正確な量は転送され、データ・フ
ェッチングは何等ない。
【００４３】ＭＭＵがディスエーブルされている際、命
令フェッチ（取り出し）はキャッシュされない。命令キ
ャッシュ（別個の命令キャッシュを含む実施の形態にと
って）も効果的に凍結されバイパスされる。更に、命令
プリフェッチング（事前取り出し）の量は、指定された
装置領域であるもの等の物理メモリの領域からのプリフ
ェッチを回避するように制限されている。好ましくは、
ＣＰＵコア１０２はプログラム・カウントを包む最小ペ
ージ（特定の実施の形態で提供されている）以外の命令
を理論的にフェッチしない。アクセスはＭＭＵがディス
エーブされている間はキャッシュされないので、一般に
は最適な性能が達成されない。よって殆どの実施の形態
においてＭＭＵはリセット等の後にできる限り直ぐに構
成されてイネーブルされる。
【００４４】ＭＭＵがイネーブルされると、有効アドレ
スから物理アドレスまでのマッピングはページ・テーブ
ル・エントリ（「ＰＴＥ」）を用いて説明される。各ペ
ージ・テーブル・エントリは、先に説明したように、２
つの構成レジスタ（ＰＴＥＨ及びＰＴＥＬ）から構成さ
れ、事実上そのページと物理アドレス空間の特性を指定
している。ページ・テーブル・エントリはアレイ内に保
持されて、多数のページが記述されることを可能として
いる。ＰＴＥアレイは変換索引バッファ（ＴＬＢ）とし
ても呼称されている。次に、ＰＴＥアレイの好適な模範
組織、ＰＴＥ構成レジスタのコンテンツ、マッピング機
構、具現化オプションをより詳細に説明する。
【００４５】一般に、本発明の様々な実施の形態で使用
される２つのページ・テーブル・アレイの可能な組織が
あり、統一ないし統合されたものと分割ないし分離され
たものとである。統合された組織は、基本的には、ペー
ジ・テーブル・エントリの単一アレイから構成されてい
る。各エントリは、記述されたページに対するデータ及
び命令のアクセスの双方の動作を制御している。アレイ
におけるエントリの数は定義された具現化でありここで
はｕで表現される。統合されたアレイにおける構成レジ
スタは、ＭＭＵＲ[ ｎ] ．ＰＴＥＨ、並びに、ＭＭＵＲ
[ ｎ] ．ＰＴＥＬと云われ、ｎは[ ０，ｕ] の範囲内で
変化する。
【００４６】他方、分割組織は、一般に、ページ・テー
ブル・エントリの２つのアレイから構成されている。第
１のデータ・レジスタ・アレイにおけるエントリは記述
したページに対するデータ・アクセスの動作を制御し、
しかるに第２の命令レジスタ・アレイにおけるエントリ
は記述ページに対する命令アクセスの動作を制御する。
これらのアレイにおけるエントリの数は特定実施の形態
に対して定義され、ここではデータ・レジスタアレイに
対してｄで表現され、命令レジスタ・アレイに対しては
ｉで表現される。データ・アレイにおける構成レジスタ
はＭＭＵＤＲ[ｎ] ．ＰＴＥＨ及びＭＭＵＤＲ[ ｎ] ．
ＰＴＥＬと云われ、ここでｎは[ ０，ｄ] の範囲内で変
化する。命令アレイにおける構成レジスタはＭＭＵＩＤ
Ｒ[ ｎ]．ＰＴＥＨ及びＭＭＵＩＤＲ[ ｎ] ．ＰＴＥＬ
と云われ、ここでｎは[ ０，ｉ]の範囲内で変化する。
【００４７】統合及び分割が試された組織が本発明の様
々な実施の形態用として明らかに意図されており、特定
の好適な実施の形態において、例えば、分割アレイが使
用され、例えば、データＰＴＥアレイ・サイズは６４、
命令ＰＴＥアレイ・サイズは６４である。よって、その
ような実施の形態においてｄ及びｉの双方は値６４を有
する。ＰＴＥアレイにおける全てのエントリは好ましく
は同等であり、ＰＴＥアレイは充分に連想性（関連性）
があり、各エントリは任意の有効アドレス対物理アドレ
スのマッピングに対して情報を保持し得る。
【００４８】ＰＴＥ構成レジスタ内のフィールドは、一
般に、特定の機能或は動作を制御或は影響すべく提供さ
れている。幾つかのフィールドは全ての実施の形態に提
供され得るか或は提供され得ず、そして幾つかは、例え
ば翻訳を支援する実施の形態にのみ提供される。更に、
幾つかのフィールドの動作はＰＴＥアレイ組織が統合さ
れているか或は分割されているかに依存し得る。図５Ａ
乃至図５Ｉを参照すると、好適なＰＴＥ構成レジスタに
おけるフィールドはより詳細に説明される（特定のフィ
ールド定義及びその類が典型的である等々）。
【００４９】図５Ａで図示されているように、イネーブ
ル・フィールド（好ましくは１ビット）（ＰＴＥＨ．
Ｖ）が提供されて、このＰＴＥは妥当か或は不当か（又
は有効か或は無効か）を制御する。このビットは、好ま
しくは、ソフトウェアが未使用ＰＴＥを無効とするこ
と、そして、ＰＴＥが例えばプログラムされている一方
でそれらが無効であることを確保することを可能とす
る。
【００５０】図５Ｂに図示されているように、ページ・
サイズ・フィールド（ＰＴＥＬ．ＳＺ）が提供される。
支援されるページ・サイズの数、即ちｎｐａｇｅは特定
の実施の形態の間で変化するが、各実施の形態及び具現
化は少なくとも１ページ・サイズを提供しなければなら
ない。２ビットが図５Ｂに図示されている一方、一般に
サイズ・ビット（及びサイズ）の異なる数も本発明の範
囲内である。支援されたページのサイズは、一般に、定
義された実施の形態／具現化でもある。図５Ｃは本発明
の特定の好適な実施の形態で使用される典型的な支援ペ
ージを例示している。
【００５１】図５Ｄに図示されているように、キャッシ
ュ動作フィールド（ＰＴＥＬ．ＣＢ）が提供されてい
る。この明細書の別の場所で議論されるように、本発明
の実施の形態は命令及びデータ・キャッシュを随意に提
供し得る。そのような異なる実施の形態に従えば異なる
キャッシュ動作は、キャッシュの動作が異なるページに
対するアクセス用に指定されるように所望通りに選択さ
れ得る。もしキャッシュが特定の実施の形態で支援され
ていなければ、キャッシュ動作フィールドは非キャッシ
ュにセットされるべきである。好適な実施の形態で利用
可能な異なるキャッシュ動作はキャッシュ動作フィール
ドを用いて区別される。一般に、キャッシュ動作は物理
ページの特性であり、同一の物理ページを共有する全て
のマッピングが同一キャッシュ動作をとることを保証す
ることが重要であり、さもなければそのページに対する
メモリ・アクセスが予想できない。
【００５２】好適な実施の形態で利用可能な命令キャッ
シュはキャッシュされた命令フェッチ及び非キャッシュ
の命令フェッチである。好適な実施の形態で利用可能な
データ・キャッシュ動作は、ライト−バック(write bac
k)動作でキャッシュされたアクセス、ライト−スルー(w
rite through) 動作でキャッシュされたアクセス、装置
アクセス（これらのは好ましくは非キャッシュであり、
データの正確な量がアクセスされる等の、この明細書の
別の場所で説明される）、そして、非キャッシュ・アク
セス（これらのは好ましくは非キャッシュであるが、装
置ページに対して許容されるものよりもより効率的にデ
ータにアクセスし得る）である。図５Ｄは本発明の好適
な実施の形態で利用される典型的なキャッシュ動作を図
示している。もしＲＥＳＥＲＶＥＤ（予約ないし保留）
設定が列挙（リスト）されれば、その動作はアーキテク
チャとしては未定義であり、将来の第２プロセッサ等々
に割り当てられ得る。
【００５３】図５Ｅで図示されているように、保護フィ
ールド（ＰＴＥＬ．ＰＲ）が提供される。一般に、アク
セスは様々な種類の保護妨害に対してチェックされる。
好適な実施の形態における保護妨害は提起されるべき適
切な例外である。保護は一般に有効ページの特性であ
る。同一物理ページを同一保護属性に使用すべく共有す
るマッピングに対する要件は何等ない。好適な実施の形
態において、各ＰＴＥは以下のビットを含む保護フィー
ルドを有する：ＰＴＥＬ．ＰＲ．Ｕ（セットされた際、
そのページはユーザ・モード及び特権モードにアクセス
可能であり、さもなければ特権モードだけにアクセス可
能である）；ＰＴＥＬ．ＰＲ．Ｗ（セットされた際、ペ
ージは書込み可能であり、さもなければ書込み不可能で
ある）；ＰＴＥＬ．ＰＲ．Ｒ（セットされた際、そのペ
ージは読取り可能であり、さもなければ読取り不可能で
ある）；ＰＴＥＬ．ＰＲ．Ｘ（セットされた際、そのペ
ージは実行可能であり、さもなければ実行不可能であ
る）。
【００５４】理解して頂けるように、好適な実施の形態
において、許可はもし適切なアクセス許可が付与されれ
ば、アクセスに対する特権モードに与えられる。許可は
もしＰＴＥＬ．ＰＲ．Ｕがセットされ、適切なアクセス
許可が付与されれば、アクセスに対するユーザ・モード
に与えられる。禁止されたアクセスは適切な例外の提起
となる。保護フィールドは図５Ｅにおける模範動作を伴
って図示されている。もしＲＥＳＥＲＶＥＤ設定が列挙
されると、その動作はアーキテクチャとしては未定義で
あり、将来の第２のプロセッサ等に割り当てられ得る。
【００５５】図５Ｆで図示されているように、物理ペー
ジ番号フィールド（ＰＴＥＬ．ＰＰＮ）が提供される。
好適な実施の形態において、２n バイトのページ・サイ
ズに対しては、ＰＰＮに（ｎｐｈｙｓ−ｎ）ビットがあ
る。ＰＴＥｌ．ＰＰＮフィールドは一般に充分なビット
を含んで、アーキテクチャ（例えば４ｋバイト）によっ
て可能となる最小ページ・サイズを含む。よって、ＰＴ
ＥＬ．ＰＰＮは（ｎｐｈｙｓ−１２）ビットを含む。実
際のページ・サイズがこの最小ページ・サイズより大き
い場合、ＰＰＮはＰＴＥＬ．ＰＰＮの最上位ビットに記
憶されるべきであり、ＰＴＥＬ．ＰＰＮの残りの最下位
ビットはクリアされるべきである。例えば、好適な実施
の形態においてはＰＴＥＬ．ＰＰＮフィールドには２０
ビットがある。
【００５６】図５Ｇに図示されているように、共有され
たページ・フィールド（ＰＴＥＨ．ＳＨ）が提供されて
いる。このフィールドは、好ましくは、翻訳を支援する
実施の形態／具現化例にだけ提供される。共有されたペ
ージ・フィールド（ＰＴＥＨ．ＳＨ）は一般に異なるＡ
ＳＩＤ値間でのページ共有を制御するように使用され
る。それは、この明細書の別の場所で説明される有効ア
ドレス検索機構で使用される。手短に言えば、ＳＨ＝１
の際、そのページはＡＳＩＤ値に拘わらずに共有される
（例えば、そのＡＳＩＤは好ましくは無視される）。
【００５７】図５Ｈに図示されているように、アドレス
空間識別子フィールド（ＰＴＥＨ．ＡＳＩＤ）が提供さ
れる。このフィールドは、好ましくは、翻訳を支援する
実施の形態／具現化例にだけ提供される。ＰＴＥＨ．Ａ
ＳＩＤは異なる有効アドレス空間を区別するために使用
される。一般に、提供された有効アドレス空間の数は具
現化例間で変動し得る。それは、この明細書の別の場所
に説明される有効アドレス検索機構で使用される。
【００５８】図５Ｉに図示されているように、有効ペー
ジ番号フィールド（ＰＴＥＨ．ＥＰＮ）が提供される。
このフィールドは、好ましくは、翻訳を支援する具現化
例にだけ提供される。２n バイトのページ・サイズに対
して、ＥＰＮにおいて（ｎｅｆｆ−ｎ）ビットがある。
ＰＴＥＨ．ＥＰＮフィールドは常に充分なビットを含む
べきであって、そのアーキテクチャによって可能とされ
る最小ページ・サイズを含む（例えば、４ｋバイト）。
よって、ＰＴＥＨ．ＥＰＮは（ｎｅｆｆ−１２）ビット
を含む。実際のページ・サイズがこの最小ページ・サイ
ズよりも大きい場合、ＥＰＮはＰＴＥＨ．ＥＰＮの最上
位ビットに記憶されるべきであり、ＰＴＥＨ．ＥＰＮの
残りの最下位ビットがクリアされるべきである。特定の
好適な実施の形態においては、ＰＴＥＨ．ＥＰＮフィー
ルドに２０ビットがある。ページ・サイズの典型的なセ
ットの各々に対して要求されるＥＰＮビットの数は図５
Ｉに図示されている。
【００５９】本発明に従えば、有効アドレス・マッピン
グは翻訳を支援しない実施の形態に提供され得る。その
ような実施の形態において、有効アドレスは、好ましく
は、物理アドレスへ直にマッピングされる。このマッピ
ングは、好ましくは、一致翻訳であり、物理アドレスは
有効アドレスと同等である。一致マッピングは、妥当性
有効アドレスの範囲が物理アドレスの範囲と正確に一致
又は符合しているので充分であり、ｎｅｆｆ及びｎｐｈ
ｙｓは翻訳を支援しない具現化例に対して同等であるべ
きである。この物理アドレスは、次いで、適切なＰＴＥ
アレイにおける連想検索を実行すべく使用される。符合
は、もしＰＴＥによって記述された物理ページがアクセ
スの物理アドレスを含めば見出される。もし符合が見出
されると、検索でそのアクセスに対して使用されるべき
保護及びキャッシュ属性を決定する。もし符合が見出さ
れなければ、例外が提起されて、命令ミス（ＩＴＬＢＭ
ＩＳＳ）或はデータ・ミス（ＲＴＬＢＭＩＳＳ或はＷＴ
ＬＢＭＩＳＳ）を表示する。ＰＴＥアレイのコンテンツ
は、任意の物理アドレスのマッピングを記述するせいぜ
い１つのＰＴＥがあるように構成されなければならな
い。
【００６０】また、本発明に従えば、有効アドレス・マ
ッピングは翻訳で提供され得る。理解して頂けるよう
に、翻訳は一般に有効アドレスから物理アドレスへのマ
ッピングを凌ぐよりフレキシブルな又は柔軟性がある制
御を提供する。規格仮想メモリは有効アドレス空間、翻
訳機構、並びに、適切なソフトウェアを用いて支援可能
である。この場合、仮想メモリ・マップはＣＰＵアーキ
テクチャではなく、ソフトウェアで決定される。
【００６１】好適な実施の形態において、この有効アド
レス・マッピングは、好ましくは、以下のようにして達
成される。アクセスの有効アドレス及び現行プロセスの
ＡＳＩＤは、連想検索を適切なＰＴＥアレイに実行すべ
く使用される。以下のチェックは各ＰＴＥに対して試さ
れる：（１）有効アドレス符合は、もしアクセスの有効
アドレスのＥＰＮがＰＴＥＨ．ＥＰＮに符合すれば見出
される。留意されるべきは、この比較に好ましくは使用
される有効アドレスのビットがそのＰＴＥのページ・サ
イズに依存することである。サイズ２n バイトのページ
の場合、有効アドレスを含むビットｎからｎｅｆｆ−１
は比較される；（２）ＡＳＩＤ符合は、もしＰＴＥＨ．
ＳＨが１であれば見出されるか、或は、現行プロセスの
ＡＳＩＤ（ＳＲ．ＡＳＩＤ；ＳＲはこの明細書の別の場
所で議論される）がＰＴＥＨ．ＡＳＩＤフィールドに符
合すれば見出される。
【００６２】ＰＴＥ符合は有効アドレス符合及び同一Ｐ
ＴＥにおけるＡＳＩＤ符号を必要とする。もしＰＴＥ符
合が見出されれば、検索でそのアクセスに対して使用さ
れるべき属性（物理ページ番号、保護、並びに、キャッ
シュ属性等々）を決定する。有効アドレスから物理アド
レスへの翻訳は、好ましくは、物理ページ番号を有効ペ
ージ番号の代わりとすることによって達成される。よっ
て、ページ内のバイト索引は保持され得て、ＥＰＮがＰ
ＰＮによって置き換わることが可能である。このプロセ
スは図６に図示されている。
【００６３】もしＰＴＥ符合が見出されなければ、例外
が提起されて命令ミス（ＩＴＬＢＭＩＳＳ）或はデータ
・ミス（ＲＴＬＢＭＩＳＳ或はＷＴＬＢＭＩＳＳ）を表
示する。そのような例外は、好ましくは、ソフトウェア
を適切なＰＴＥアレイに補給させて、不当アドレスに対
するアクセスを検出すべく使用可能である。好適な実施
の形態において、ＰＴＥ補給はソフトウェアで完全に実
行され；ハードウェアのページ・テーブル・ウォーキン
グは何等ない。好適な実施の形態において、任意の有効
アドレス空間における任意の有効アドレスのマッピング
を記述するせいぜい１つのＰＴＥがあるべきである。も
し多数のマッピングが任意の有効アドレス及びＡＳＩＤ
の組合せに対して存在すれば、その動作は一般に未定義
となり得る。適切なソフトウェアが特定の実施の形態で
利用されてこの条件を防止する。
【００６４】本発明に従えば、変形がＰＴＥアレイ組織
及びＰＴＥ状態にも利用可能である。もし翻訳が支援さ
れていなければ、具現化されたＰＴＥフィールドは読取
り専用となり得る。この変形はハードウェアに組み込ま
れた非翻訳のマッピングのセットであり、非常に簡単な
具現化となる。例えばＰＴＥ検索は、ＰＴＥアレイ内へ
の連想検索よりも、むしろ、有効アドレスからのビット
をデコードすることによって利用され得る。そのような
変更は一般に非常に簡単なメモリ管理要件でシステムを
支援する。もし翻訳が支援されていなければ、具現化さ
れたＰＴＥフィールドは読取り−書込みが可能である。
この変形はページ- レベルでの保護及びキャッシングの
プログラマブル制御を提供するが、翻訳に対する支援無
しである。そのような変形は、例えば翻訳のコスト無し
で保護を必要とするシステムを支援すべく使用され得
る。もし翻訳が支援されていれば、具現化ＰＴＥフィー
ルドは読取り−書込みが可能である。この変形は完全に
特徴付けとなり得て、規格ないし標準仮想メモリを支援
すべく使用され得る。
【００６５】以下、本発明に従ってメモリ管理ユニット
及びキャッシュの間の相互作用又は対話（キャッシュ等
々を具現化する実施の形態に対する）が説明される。
【００６６】ＭＭＵがディスエーブルされると、好適な
実施の形態におけるキャッシュ情報がバイパスされアク
セスに対して凍結される。実効的には、キャッシュはデ
ィスエーブルされる。この好適な動作はキャッシュがそ
れ自体イネーブルされるか或はディスエーブルされるか
に拘わらず提供される。キャッシュ・イネーブル・フラ
グは、好ましくは、ＭＭＵがイネーブルされるときだけ
効力を有する。よって、そのような実施の形態におい
て、もしＭＭＵがディスエーブルされるが、キャッシュ
がイネーブルされると、キャッシュ状態は依然バイパス
され、凍結されている。留意されるべきことは、バイパ
スが意味することはアクセスが任意のキャッシュの状態
を見ないことであり、本質的には、アクセスは常にバイ
パスされたキャッシュを見失うことである。凍結は、ア
クセスがキャッシュの状態を変更しないことを意味す
る。事実上、アクセスはそのキャッシュがあたかも存在
しないかのように進行する。また留意されるべきこと
は、キャッシュ一貫性（コヒーレンシー）命令及びキャ
ッシュ構成機構は依然としてキャッシュ状態上で操作
し、通常通りにキャッシュにアクセスする。これはソフ
トウェアに、ＭＭＵがイネーブルされているか或はディ
スエーブルされているかに関わらずにキャッシュ状態に
アクセスする手段を提供する。
【００６７】そのような好適な構成に多数の長所があ
る。第１として、ＭＭＵがディスエーブルされている際
のキャッシュの動作は完全に指定されて、自己矛盾（或
は一貫性がない或は未定義等々の）キャッシュ状況に遭
遇することなしに、命令の充分に機能した実行を可能と
している。加えて、マニュアル・リセット後、ソフトウ
ェアはそのリセットに先行するキャッシュの完全な状態
を観測すべく使用され得る。これは、例えば、「事後」
デバッギング(debugging) 或は他のコード分析等々に有
益に利用され得る。また、通常操作において、ＭＭＵは
イネーブルされ、こうして、ＭＭＵにとってディスエー
ブルされ、命令にとって翻訳無しに実行されるように構
成することが可能であり、そしてＭＭＵにとってキャッ
シュ状態に影響すること無しに再度イネーブルされるこ
とが可能である。この動作は、システムが例えば、非浸
食的で、完全結合解除の、相互作用的なデバッギングを
支援することを可能とする。本質的には、デバッガ(deb
ugger)はそれ自体のコードを、ディスエーブルされたＭ
ＭＵで、目的システムの機能的な動作に影響すること無
しに、操作させるように構成すべく使用される。
【００６８】ＭＭＵはイネーブルされると、キャッシュ
の動作はソフトウェアによってプログラムされ得る。キ
ャッシュ動作は、この明細書の別の場所で説明されてい
るように、ＰＴＥＬ．ＣＢを用いて指定される。好適な
実施の形態において、ＰＴＥＬ．ＣＢ設定は以下の方法
におけるキャッシュ構成によって乗り越え可能である。
第１として、もしデータ・キャッシングがディスエーブ
ルされると、各ＰＴＥのデータ・キャッシュ動作がＰＴ
ＥＬ．ＣＢの値に拘わらず非キャッシュとして処理され
得る。もし命令キャッシングがディスエーブルされる
と、各ＰＴＥの命令キャッシュ動作はＰＴＥＬ．ＣＢの
値に拘わらず非キャッシュとして処理され得る。もしデ
ータ・キャッシュがディスエーブルされたライト−バッ
クで構成されれば、キャッシュ可能なＰＴＥＬ．Ｂを伴
う任意のＰＴＥはライト−スルーとしてそしてライト−
バックとしてでなく処理され得る。
【００６９】好適な実施の形態において、キャッシュ置
き換えアルゴリズムは具現化特有であり、キャッシュ・
ロッキング（キャッシュ・ロッキングもこの明細書の別
の場所でより詳細に説明される）を支援し得る。そのよ
うな実施の形態においては、キャッシュが十分にロック
されたようにキャッシュ・ロッキングを構成することが
可能である。そのような実施の形態において、キャッシ
ュを見失うキャッシュ可能なアクセスは非キャッシュ・
アクセスとして動作することになる。ＭＭＵがイネーブ
ルされると、好適な実施の形態では、ソフトウェアは、
そのキャッシュが適切に方法で使用されていることを保
証する責務がある。特に、ソフトウェアは、例えば、キ
ャッシュ自己矛盾が回避されるように保証すべきであ
る。キャッシュ自己矛盾は、現行キャッシュ状態が必要
とされたキャッシュ動作に不一致であるか或いは一貫性
がないことをメモリ・アクセスが見出した際に生ずる。
一例としては、アクセスされたデータがキャッシュ内で
あることを見出す装置アクセスであり、この状況は装置
アクセス条件／意味論に対して不一致であるか或いは一
貫性がない。好ましくは、ソフトウェア条約ないし規約
がそのような状態を防止すべく使用される。例えば、同
一ページを共有する全てのマッピングが同一キャッシュ
動作を有することを確保することが重要であり、さもな
ければそのページに対するメモリ・アクセスの動作が予
測できなくなる。
【００７０】この明細書の別の場所で説明されているよ
うに仮想キャッシュに関する問題はキャッシュ・シノニ
ムとして公知である。翻訳を支援する実施の形態に対し
て、具現化はキャッシュ可能なページに対するＰＴＥ
Ｈ．ＥＰＮ及びＰＴＥＬ．ＰＰＮの許可された値に追加
的な制約を課し得る。そのような制約は解像キャッシュ
・シノニムの回避及び（又は）補助を試すために役立つ
と共により効率的なＭＭＵ及びキャッシュ具現化を可能
とする。
【００７１】特定の実施の形態における１つの典型的な
制約は単一のパラメータ、即ちｎｓｙｎｂｉｔｓによっ
て指定され、それは実施の形態／具現化に固有の値を有
する。そのようなパラメータは、キャッシュ・シノニム
から被り得るＰＴＥＨ．ＥＰＮ及びＰＴＥＬ．ＰＰＮの
最下位ビットの数を提供し得る。そのようなビットはシ
ノニム・ビットと呼ばれる（それは、しばしば、「カラ
ーリング(coloring)」ビットとしても呼称される）。好
適な実施の形態で支援される最小ページ・サイズは４ｋ
バイトであり、よってＰＴＥＨ．ＥＰＮ及びＰＴＥＬ．
ＰＰＮの双方はアドレスの最下位１２ビットを含まない
ことに留意すべきである。この制約は、キャッシュ可能
なページに対するＰＴＥ値が、シノニム・ビットが同一
ＰＴＥＬ．ＰＰＮをマッピングする全てのＰＴＥＨ．Ｅ
ＰＮ例において同一値を有するようにプログラムされる
ことを必要とする。
【００７２】この制約はキャッシュ具現化が、物理アド
レスよりも有効アドレスからのより低い次数のビットを
用いてキャッシュ内への索引付けを行うことを可能とし
ている。よってソフトウェアは、好ましくは、キャッシ
ュ可能なページのメモリ・マッピングを構成して同一Ｐ
ＴＥＬ．ＰＰＮをマッピングする全てのＰＴＥＨ．ＥＰ
Ｎ例のビット[ ０，ｎｓｙｎｂｉｔｓ] が同等となる。
もし特定のＰＴＥＬ．ＰＰＮが一度だけマッピングされ
ると、制約は何等ない。しかしながら、もし特定のＰＴ
ＥＬ．ＰＰＮの２回或はそれ以上のマッピングがあれ
ば、ソフトウェアはＰＴＥＨ．ＥＰＮ値を構成してこの
制約を満たすようにしなければならない。もしソフトウ
ェアがこの制約を尊重しなければ、キャッシュの動作は
予想できなくなる。留意すべきことは、もし選択された
ページ・サイズが２12+nsynbits バイト或はそれ以上で
あれば、その制約はページ整合によって自動的に尊重さ
れる。一例として、特定の好適な実施の形態に対するｎ
ｓｙｎｂｉｔｓの値は１である可能性がある。よって、
好適４ｋバイトのページ・サイズを用いてのキャッシュ
可能マッピングは１シノニム・ビットだけ制約される。
そのような実施の形態では、より大きなページ・サイズ
は制約されない。
【００７３】好適な実施の形態において、ｎｓｙｎｂｉ
ｔｓは全ての具現化例に対して[ ０，ｎｓｙｎｍａｘ]
の範囲内となる。そのような実施の形態で、ｎｓｙｎｍ
ａｘ以上のＰＴＥＨ．ＥＰＮ及びＰＴＥＬ．ＰＰＮのビ
ットはシノニム問題を被ることがない。望ましく且つ好
適なことは、ソフトウェアが、より弱い具現化定義済み
ｎｙｎｂｉｔｓ制約よりも、そのようなより厳しくアー
キテクチャ的に定義されたｎｓｙｎｍａｘ制約を尊重す
ることである。この好適制約を用いることは、ソフトウ
ェアがそのメモリ・マッピングを将来の実施の形態／具
現化例と互換性があるように構成することを可能とす
る。一例として、ｎｓｙｎｍａｘの値は４となり得る。
よって将来の具現化は、４ｋバイトのページを用いるキ
ャッシュ可能なマッピングが４シノニム・ビットだけ制
約されることを要求し得る。実施の形態／具現化例は、
６４ｋバイトのページ・サイズ或はそれ以上を用いるマ
ッピングを制約しないように開発され得る。
【００７４】読取り−書込みＰＴＥフィールドを有する
実施の形態に対して、ソフトウェアはＰＴＥのコンテン
ツを変えることができる。ＣＰＵコア１０２のＭＭＵ
は、好ましくは、慣習モデルをページ・テーブル更新に
負担させて、広範な具現化を可能とする。このモデル
は、好ましくは、ページ・マッピングのコンテンツを変
更する際、特定の制約を尊重することをソフトウェアに
要求する。ＭＭＵアーキテクチャは、好ましく、そのモ
デルを使用し、ＰＴＥにおけるエントリ（ハードＰＴＥ
或はオンチップＴＬＢにおけるページ・テーブル・エン
トリ）が、ソフトウェアによって何等かの方法で維持さ
れる概念的ＰＴＥのより大きなセットの１サブセットで
ある（通常は主メモリに記憶されている、ソフトＰＴ
Ｅ、典型的には、外部ページ・ページにおけるエントリ
の集まり）。次いで、ソフトウェアには、そのようなソ
フトＰＴＥがどのように管理されるかについての完全な
自由度が付与され得る。例えば、それらソフトＰＴＥは
メモリ保持されたＰＴＥデータ構造によって管理可能で
あり、それらは休む間もなく計算されて、それらは物理
的に存在し得ず、或は、他の選択肢である。
【００７５】好ましくは、ＭＭＵには、ＰＴＥがハード
ＰＴＥ内へロードされてイネーブルされる時点でソフト
ＰＴＥの存在が知らされる。ＭＭＵがソフトＰＴＥの存
在を知らされる一方、ＭＭＵはキャッシュされたＰＴＥ
へハードＰＴＥを（随意に）キャッシュすることができ
る。そのキャッシュされたＰＴＥは、ＭＭＵが対応する
ハードＰＴＥが再プログラムされた際でさえソフトＰＴ
Ｅの状態を維持することを可能とする。この特性は、好
ましくは、例えば好適な実施の形態で仮想キャッシュの
使用をイネーブルする。
【００７６】通常使用の下、ソフトウェアは一般にハー
ドＰＴＥからエントリを取り戻し、ページ・ミスによっ
て要求されるとソフトＰＴＥから補給する。これらのの
取り戻し及び補給は変更されるべきソフトＰＴＥの状態
を一般に必要とせず、何等特別な操作が一般に必要とさ
れずそのキャッシュされたＰＴＥ状態一貫性（コヒーレ
ンシー）を保持する。しかしながら、ソフトＰＴＥが変
更されると、そのキャッシュされたＰＴＥ状態は明白な
ソフトウェア作用で一貫していなければならない。２つ
の条件は（同時に）満たされるべきであって、ＭＭＵに
その変更を知らせる。第１として、ソフトＰＴＥに対応
するイネーブルされたハードＰＴＥは何等あってはなら
ない。これは、もしあれば、そのソフトＰＴＥに対応す
るハードＰＴＥをディスエーブルすることによって達成
され得る。第２として、そのソフトＰＴＥによってマッ
ピングされた有効アドレスに対応し得る任意のキャッシ
ュに妥当（又は有効）或は汚れた（又はダーティ・）ラ
インがあってはならない。この条件は、もしＰＴＥのキ
ャッシュ動作が策略或は非キャッシュであれば自動的に
満たされる。もしそれがキャッシュされれば、この条件
は、この明細書の別の場所で説明されるような適切なキ
ャッシュ一貫性（コヒーレンシー）機構を介して満足さ
せられるはずである。
【００７７】ソフトＰＴＥは、好ましくは、ＰＴＥＨ．
ＥＰＮ、ＰＴＥＨ．ＡＳＩＤ、並びに、ＰＴＥＬ．ＳＺ
によって定義された有効アドレス空間内で有効ページを
識別する。次のシナリオはこのソフトＰＴＥに対する変
更を説明している。
【００７８】１．有効ページはマッピング解除状態であ
る（即ち、もはやアクセスできなくなっている）。
【００７９】２．有効ページは再マッピング状態である
（即ち、ＰＴＥＨ．ＥＰＮが変更状態である）。
【００８０】３．有効ページのキャッシュ動作（ＰＴＥ
Ｌ．ＣＢ）は変更状態である。留意されるべきことは、
キャッシュ動作は物理ページの特定であり、ＰＴＥＬ．
ＣＢへの変更はその物理ページの全マッピングにわたっ
て同期されるべきことである。
【００８１】４．有効ページの保護特性（ＰＴＥＬ．Ｐ
Ｒ）は変更状態であって、保護属性の内の何れも保護に
関して増大している（即ち、新ＰＴＥに対してもはや許
可されていない旧ＰＴＥに対するアクセスがある）。こ
れは、もし許可ビットが１からゼロへ変更されれば生ず
る。もし保護ビットの何れもがそれらの保護を増大する
ように変更されなければ（即ち、各ビットが未変更か或
はより多くのアクセスを可能とするように変更されるか
のいずれか）、これはこうした状況でのＰＴＥ変更とし
てカウントしない。この譲歩は、ソフトウェアが任意の
ＰＴＥ一貫性（コヒーレンシー）コストをかけること無
しにページへの第１アクセスを捕らえることを可能とし
ている。例えばソフトウェアは白紙ページを非書込み可
能として示し、初期書込み例外を捕らえてから、書込み
許可をイネーブルし得る（そのような手続きは、この明
細書の別の場所でより詳細に説明される）。書込み許可
のイネーブルはＰＴＥ一貫性（コヒーレンシー）を必要
としない。
【００８２】５．有効ページの割り当て（ＰＴＥＬ．Ｓ
Ｈ）は変更状態である。
【００８３】本発明の好適な実施の形態におけるＭＭＵ
に対して適用可能であり得る典型的なコード・シーケン
スについて以下に説明する。
【００８４】このようなコード・シーケンスはＭＭＵを
操作し、好ましくは特権モードで実行される。第１命令
のセットを実行してから、該セットされた第１命令を用
いて第２命令を模倣する実施の形態に対して、そのよう
なコード・シーケンスは、好ましくは第１命令のセット
だけを使用する。また、割り込みが、典型的には、それ
ら臨界的なコード・シーケンスに渉って阻止されること
は好ましい。
【００８５】一例として、ＭＭＵは例外（ＲＴＥ）命
令、或は、ＳＲのＭＭＵビットを変更可能な同様ないし
類似の命令からの返却を用いることによってイネーブル
されるか或はディスエーブルされ得る。他の典型的な命
令はＧＥＴＣＯＮ及びＰＵＴＣＯＮ型命令であり、それ
は、好ましくは、ＳＲ等の制御レジスタに特にアクセス
するように好ましくは提供される命令である。典型的実
施の形態において、ＧＥＴＣＯＮは、好ましくは、制御
レジスタ（ＳＲ或はＣＰＵコア１０２における他の制御
レジスタ）から汎用のレジスタまでの６４ビット・デー
タ転送を提供する。ＰＵＴＣＯＮは、好ましくは、汎用
レジスタから制御レジスタへの６４ビット・データ転送
を実行する。よって、汎用レジスタ及びＰＵＴＣＯＮ命
令内における値の適切なローディングによって、ＳＲ等
の制御レジスタのコンテンツは変更され得る。代替的に
は、保存されるか或は第２プログラム・カウンタＰＣ、
或は、保存されるか若しくは第２ステータス・レジスタ
（プログラム・カウンタ及びステータス・レジスタのそ
れぞれの保存されたコピーを記憶するそのような「ＳＰ
Ｃ」及び「ＳＳＲ」レジスタを利用する）、或は、他の
適切なレジスタを提供することによって、ＲＴＥ型命令
（或は他の命令）はＰＣ及びＳＲを新しい値へ切り替え
可能である。これは、望ましくは、ＭＭＵが単一のＲＴ
Ｅ型命令で達成され得るＰＣを変更することと同時にイ
ネーブルされるか或はディスエーブルされるように試す
ことを可能としている。
【００８６】次に、好適な実施の形態で使用されるＲＴ
Ｅ型命令はより詳細に説明される。好適な実施の形態に
おいて、これは例外ハンドラ或は他のソフトウェアが先
行するプログラム前後関係（即ち、プログラム・カウン
タ、ステータス・レジスタ等々のコンテンツ）を回復す
ることを可能とする。好適な実施の形態において、これ
は例外ハンドラの最終命令としてしばしば使用される。
好適な実施の形態のＲＴＥ型命令は、好ましくは、以下
の作用を行う。このプログラム・カウンタは実行される
べき次の命令のＳＰＣ（好適な実施の形態において、Ｓ
ＰＣの最下位ビットが、この明細書の別の場所で説明さ
れているように、セットされた多重命令を具現化する実
施の形態に対する命令セット・モードを決定する）から
復帰又は回復される。ＳＰＣの残りのビットは、実行さ
れるべき次の命令のプログラム・カウンタを決定する。
加えて、ＳＲはＳＳＲから復帰される。命令の実行は、
命令セット・モードにおけるＰＣから、同期化された命
令ストリームを伴って続行する。
【００８７】以下の変更は好適な実施の形態におけるＲ
ＴＥ型命令の実行に及んで生じ得る。ＭＭＵはイネーブ
ルされるか或はディスエーブルされ得る。特権レベルＭ
Ｄが変更し得る。ＡＳＩＤが変更し得る。命令セット・
モードが変更し得る。また、好適な実施の形態における
ＲＴＥ型命令の実行は、次の命令がそのような変更に対
して正しくフェッチされることを保証する。
【００８８】好適な実施の形態において、命令フェッチ
ングはそのようなＲＴＥ命令にわたって自動的に同期化
される。ＲＴＥ命令はＳＲのオリジナル値に従ってフェ
ッチされる。ＲＴＥ命令の実行は、ＰＣからＳＰＣへ、
そして、ＳＲからＳＳＲへ切り替える。それに直ぐに続
く命令は新しいＰＣにおいてであり、新しいＳＲに従っ
てフェッチされる。そのような好適な実施の形態では、
別個の同期化型命令（以下で議論されるＳＹＮＣＩ等）
を用いる必要性がなく、ＭＭＵイネーブル／ディスエー
ブルのステータスの変更の際に一致翻訳を用いるという
要件は一般にはない。
【００８９】しかしながら、そのような実施の形態にお
いてデータ・アクセスはＲＴＥ型命令にわたって自動的
に同期化され得ない。ＭＭＵがイネーブルされるか或は
ディスエーブルされると、そのＲＴＥ型命令の前に同期
化命令を用いることが望ましく、データ・アクセスを同
期化する。これは、ＭＭＵステータスが変更される前
に、任意のアクセス・バッファリングを洗い流して空と
することを含む、全ての先行データ・アクセスの完了を
保証する。データ同期化は、ＭＭＵステータスを変更す
ることがキャッシュ動作を劇的に変更し得るので重要で
あり、これがメモリ・アクセスに対する充分定義された
時点で生ずることを確保することが必要である。
【００９０】幾つかの典型的コード・シーケンスに話を
移す前に、次に本発明に従って使用され得るそのような
同期化型命令をより詳細に説明する。
【００９１】好適な実施の形態において、命令が特定の
同期化操作に対して提供される。これらの同期化型命令
は、好ましくは：命令フェッチを同期化すべく使用され
るＳＹＮＣＩ；データ操作を同期化すべく使用されるＳ
ＹＮＣＯ；並びに、メモリ・システムを介してのソフト
ウェア同期化に使用されるＳＷＡＰ、を含む。これらの
好適な同期化型命令を次により詳細に説明する。
【００９２】ＳＹＮＣＩ命令は、好ましくは、命令フェ
ッチを同期化すべく使用される。好適な実施の形態にお
いて、ＳＹＮＣＩ命令の実行は、先行する全ての命令が
任意の引き続く命令がフェッチされる前に完了すること
を保証する。しかしながら、好適な実施の形態におい
て、ＳＹＮＣＩ命令はデータ・メモリでのそのような先
行命令の効果が完了することを保証しない。そのような
実施の形態において、データ同期化はＳＹＮＣＯ命令
（別の場所でより詳細に説明される）を用いて別個に達
成され得る。
【００９３】ＳＹＮＣＩ型命令は、例えば、コードがロ
ードされるか或は変更された後に命令フェッチを同期化
し、命令翻訳が変更された後に命令フェッチを同期化
し、そして、引き続く命令の思索的な実行を停止するよ
うに使用され得る。幾つかの実施の形態において、命令
フェッチを最適化する機構が提供される。一例として、
命令プリフェッチング及び命令バッファリングが提供さ
れ得る。命令プリフェッチングは、命令フェッチ・レイ
テンシ（待ち時間）を低減する技法であり、命令が必要
とされる前にそれらがフェッチされる。命令バッファリ
ングは命令フェッチ・レイテンシを低減する技法であ
り、命令がＣＰＵに近接したバッファであり、おそら
く、分岐操作等々を具現化する際に使用される目的レジ
スタに関連されたバッファに保持される。好適な実施の
形態において、ＳＹＮＣＩ型命令に応じて、任意のその
ような状態が無効にされて、引き続く命令が再フェッチ
される。また好適な実施の形態において、ＳＹＮＣＩ命
令は任意の命令キャッシュの状態と一貫性がなく、これ
が所望されたならば明白なキャッチ一貫性命令で達成さ
れなければならない。
【００９４】また好適な実施の形態において、データ同
期化命令が提供される。そのような「ＳＹＮＣＯ」命令
は、好ましくは、複数のデータ操作又はデータ・オペレ
ーションを同期化するように使用される。データ操作に
は、ロード、ストア、スワップ、プリフェッチ、割り振
り、並びに、データ・キャッシュ一貫性命令を含む。そ
のようなＳＹＮＣＯ命令は、好ましくは、他のメモリ・
ユーザに見えるデータ操作に指令又は注文を課する。好
適な実施の形態において、ＳＹＮＣＯの実行は先行命令
からの全てのデータ操作が、引き続く命令から任意のデ
ータ・アクセスが開始される前に完了されることを保証
する。更には、そのようなＳＹＮＣＯ命令自体は、好ま
しくは、先行する命令からの全てのデータ操作が完了し
てしまう前に完了しない。一例として、ＳＹＮＣＩ型命
令によって追従されるＳＹＮＣＯ型命令のシーケンスが
使用され得て、全ての先行命令そして全ての先行データ
操作が任意の引き続く命令がフェッチされる前に完了さ
れることを保証する。他の例としては、ＳＹＮＣＯ型命
令が使用され得て、別のメモリ・ユーザと共有されるメ
モリ箇所へのアクセスの指令、装置メモリ箇所へのアク
セスの指令、他の命令に対するキャッシュ一貫性命令の
指令、任意の書込みバッファリングの洗い流し、そし
て、メモリ・アクセスが併合されるか或は削除されるこ
との防止を行う。
【００９５】幾つかの実施の形態において、データ・ア
クセスを最適化する機構が提供され得る。そのような実
施の形態におけるそのような機構は書込みバッファリン
グを含み得て、それは書込まれたデータが、幾分後の時
点でメモリへ追い出される前にバッファ内に保持される
技法である。書込みバッファは書込みを遅らせて寄せ集
めることによってメモリ性能を高めることができる。好
適な実施の形態において、任意のバッファされたデータ
はＳＹＮＣＯ命令の間、或は、ＳＹＮＣＯ命令に応じて
洗い流されて、先行する書込み操作がメモリへ伝播する
ことを保証する。留意されることは、好適ＳＹＮＣＯ命
令が任意のデータ・キャッシュの状態と一貫していない
ことであり、好適な実施の形態において、これは所望さ
れた場合に明白なキャッシュ一貫性命令によって達成さ
れる。
【００９６】別の同期化型命令は「ＳＷＡＰ」命令であ
り、これはメモリ箇所における原子的な（この明細書の
別の場所でより詳細に説明されているように、原子的に
実行される操作が、基本的には不適切な動作を回避する
割り込み無しに、完了するまで実行される）読取り- 変
更- 書込み操作である。好適なＳＷＡＰ型命令は新しい
値を（事前にフェッチ可能なように）８バイト・メモリ
対象内へ書込んでその先行コンテンツを戻す。好適な実
施の形態において、メモリ・システムはそのスワップ命
令の読取り及び書込み部分が、目的メモリへの任意の他
のアクセスに対して、その目的メモリ箇所において原子
的に具現化されることを保証する。またスワップは、好
ましくは、アクセスに関連されたキャッシュ動作に拘わ
らずにメモリ内で実行される。そのようなＳＷＡＰ型命
令は、好ましくは、ソフトウェアによって使用され得
て、多数のメモリ・ユーザがメモリ・システムを介して
同期化される。
【００９７】再度、本発明の好適な実施の形態での操作
に参照しながら、例示的なコード・シーケンスが次に説
明される。次の例示的なコード・シーケンスは以下の規
約を使用する： ;-SR denotes the SR control register; ;-SSR denotes the SSR control register; ;-SPC denotes the SPC control register; ;-MMU ＿BIT is the bit number of the MMU field wit
hin SR; and ;-R0, R1 and TR0 can be used as temporaries. （；- ＳＲはＳＲ制御レジスタを示す； ；ＳＳＲはＳＳＲ制御レジスタを示す； ；- ＳＰＣはＳＰＣ制御レジスタを示す； ；- ＭＭＵ＿ＢＩＴはＳＲ内のＭＭＵフィールドのビッ
ト数であり； ；- Ｒ０，Ｒ１，ＴＲ０は臨時として使用され得る。） 任意の翻訳を用いてＭＭＵをイネーブルする典型的なコ
ード・シーケンスは以下に与えられる。目的命令は一般
レジスタＲ４内に指定され、それは適切な実行可能マッ
ピング内でなければならない。目的命令は任意の翻訳に
よってマッピングされ得る（即ち、必ずしも一致翻訳で
はない）。ＭＯＶＩ（移動即値）、ＳＨＬＬＩ（シフト
・レフト即値）、ＯＲ（論理ＯＲオペレーション）、並
びに、ＳＹＮＣＯ（データ・アクセス同期化）等の命令
はこの特定の状況で、もし違ったふうに述べられていな
ければ、或は、ここで説明されているように、慣用され
ている機能を有する。本発明の状況において特別な注釈
の特定機能を有する命令は、一般に、この明細書の別の
場所で説明される。 ;Pre-conditions: ;-the MMU is currently disabled; ;-the PTE configuration is valid; ;-a PTE gives the target instruction an appropriat
e executable mapping; ;-the cache has been appropriately configured. GETCON SR, R0; get current SR, must have an approp
riate ASID value MOVI 1, R1 SHLLI R1, MMU ＿BIT, R1 OR R0, R1, R0 PUTCON R0, SSR; set the target SR (with the MMU en
abled) PUTCON R4, SPC; set the target PC SYNCO; synchronize data accesses RTE ;Post-conditions; ;-execution continues at the address indicated by
R4; ;-execution proceeds with the MMU enabled. （；事前条件 ；- ＭＭＵは現状でディスエーブルされており； ；- ＰＴＥ構成は有効であり； ；- ＰＴＥは目的命令に適切な実行可能マッピングを付
与し； ；- キャッシュは適切に構成されており； ＧＥＴＣＯＮ ＳＲ，ＲＯ；現行ＳＲを得、適切なＡＳ
ＩＤ値を持たなければならず ＭＯＶＩ １，Ｒ１ ＳＨＬＬＩ Ｒ１，ＭＭＵ＿ＢＩＴ，Ｒ１ ＯＲ Ｒ０，Ｒ１，Ｒ０ ＰＵＴＣＯＮ Ｒ０，ＳＳＲ；目的ＳＲをセット（ＭＭ
Ｕはイネーブルとされる） ＰＵＴＣＯＮ Ｒ４，ＳＰＣ；目的ＰＣをセット ＳＹＮＣＯ；データ・アクセスを同期化 ＲＴＥ ；事後条件； ；- 実行をＲ４で示されたアドレスで続行； ；- 実行はＭＭＵイネーブルとしてを進行。） 留意されるべきことは、ＭＭＵが同様なシーケンスを用
いてディスエーブルされ得ることである。この場合、Ａ
ＮＤＣ（論理ＡＮＤオペレーション等々）命令はＯＲの
代わりに使用され得て、ＳＲのＭＭＵビットがセットで
はなくクリアされる。また、目的命令は一般レジスタＲ
４内で指定され、それがディスエーブルされたＭＭＵで
実行される命令を参照する（そして翻訳無し）。
【００９８】特定の実施の形態において、一致翻訳の領
域内でＭＭＵをイネーブル或はディスエーブルすること
はしばしば好都合である。これは正にコード・シーケン
スである。これは一致実行可能なマッピング（即ち、Ｅ
ＰＮがＰＰＮに符合）がコード・シーケンス内の複数の
命令から成るセットの全体に対して提供されることを確
保することによって達成され得る。これがＰＴＥ構成レ
ジスタの適切なセットアップを必要とする。ＭＭＵを一
致翻訳を用いてイネーブルするための典型的なコード・
シーケンスを以下に提供する。 ;Pre-conditions: ;-the MMU is currently disabled; ;-the PTE configuration is valid; ;-a PTE gives these instructions an identity execu
table mapping; ;-the cache has been appropriately configured. GETCON SR, R0; get current SR MOVI 1, R1 SHLLI R1, MMU ＿BIT, R1 OR R0, R1, R0 PUTCON R0, SSR; set the target SR (with the MMU en
abled) PTB label-$, TR0; calculate target PC GETTR TR0, R0 PUTCON R0, SPC; set the target PC SYNCO; synchronize data accesses RTE label: ;Post-conditions: ;-execution continues at the address indicated by
the label; ;-execution proceeds with the MMU enabled. （；事前条件 ；- ＭＭＵは現状でディスエーブルされており； ；- ＰＴＥ構成は有効であり； ；- ＰＴＥはこれらの命令に同一性実行可能マッピング
を付与し； ；- キャッシュは適切に構成されており； ＧＥＴＣＯＮ ＳＲ，ＲＯ；現行ＳＲを得、 ＭＯＶＩ １，Ｒ１ ＳＨＬＬＩ Ｒ１，ＭＭＵ＿ＢＩＴ，Ｒ１ ＯＲ Ｒ０，Ｒ１，Ｒ０ ＰＵＴＣＯＮ Ｒ０，ＳＳＲ；目的ＳＲをセット（ＭＭ
Ｕはイネーブルとされる） ＰＴＢ ｌａｂｅｌ−＄，ＴＲ０；目的ＰＣを計算 ＧＥＴＴＲ ＴＲ０，Ｒ０ ＰＵＴＣＯＮ Ｒ０，ＳＰＣ；目的ＰＣをセット ＳＹＮＣＯ；データ・アクセスを同期化 ＲＴＥ ｌａｂｅｌ： ；事後条件； ；- 実行をｌａｂｅｌで示されたアドレスで続行； ；- 実行はＭＭＵイネーブルとして進行。） 留意されるべきことは、ＭＭＵが同様なシーケンスを用
いてディスエーブルされ得ることである。この場合ＡＮ
ＤＣ命令がＯＲの代わりに使用されて、ＳＲのＭＭＵビ
ットがセットではなくクリアされる。
【００９９】好適な実施の形態において、ＰＴＥはＰＵ
ＴＣＦＧ命令（この明細書の別の場所でより詳細に説明
される）の単純なシーケンスを用いてイネーブル及びデ
ィスエーブルが試され得る。ＰＴＥがイネーブルされる
か、或は、ディスエーブルされると、ソフトウェアが、
好ましくは、同期化或はＲＴＥ型命令がそのＰＴＥへの
任意のアクセスの前に実行されることを確保すべきであ
る。これは、翻訳参照、例外検出、並びに、メモリ・ア
クセスが変更されたＰＴＥ状態に対して正しく実行され
ることを確保することである。ＰＴＥをイネーブルする
ための典型的なコード・シーケンスは以下に提供され
る。 ;Pre-condition: ;-R0 contains configuration space index of the PT
E; ;-R1 contains new PTEH value (PTEH.V is set); ;-R2 contains new PTEL value; ;-OFFSET＿PTEH is offset of PTEH within the PTE; ;-OFFSET＿PTEL is offset of PTEL within the PTE; PUTCFG R0, OFFSET ＿PTEH, R63; disable PTE before
modifying translation PUTCFG R0, OFFSET ＿PTEL, R2; set new PTEL value PUTCFG R0, OFFSET ＿PTEH, R1; set new PTEH value,
enable the PTE ;Post-conditions: ;-Ensure SYNCI or RTE is executed before any acces
s through the; ;-enabled PTE. This is ensures that the access is
translated correctly. （；事前条件： ；- Ｒ０はＰＴＥの構成空間インデックスを含み； ；- Ｒ１は新ＰＴＥＨ値であり（ＰＴＥＨ．Ｖはセッ
ト）； ；- Ｒ２は新ＰＴＥＬ値を含み； ；- ＯＦＦＳＥＴ＿ＰＴＥＨはＰＴＥ内のＰＴＥＨのオ
フセットであり； ；- ＯＦＦＳＥＴ＿ＰＴＥＬはＰＴＥ内のＰＴＥＬのオ
フセットであり； ＰＵＴＣＦＧ Ｒ０，ＯＦＦＳＥＴ＿ＰＴＥＨ，Ｒ６
３；翻訳変更前にＰＴＥをディスエーブル ＰＵＴＣＦＧ Ｒ０，ＯＦＦＳＥＴ＿ＰＴＥＬ，Ｒ２；
新ＰＴＥＬ値をセット ＰＵＴＣＦＧ Ｒ０，ＯＦＦＳＥＴ＿ＰＴＥＨ，Ｒ１；
新ＰＴＥＨ値をセットし、ＰＴＥをイネーブルする ；事後条件： ；- ＳＹＮＣＩ或はＲＴＥが・・・を介して任意のアク
セス前に実行されることを確保； ；- イネーブルされたＰＴＥ。これは、アクセスが正し
く翻訳されたことを確保する。） 好適な実施の形態において、ＰＴＥフィールドの値は、
該ＰＴＥがイネーブルされている間に変更されない。Ｐ
ＴＥは、好ましくは、そのコンテンツを変更する前にデ
ィスエーブルされるべきである。しかしながらＰＴＥの
コンテンツは、好適な実施の形態において、任意時に安
全に読取り可能である。ＰＴＥは以下の典型的コード・
シーケンスによってディスエーブルされることができ
る。 ;Pre-conditions: ;-R0 contains configuration space index of the PT
E; ;-OFFSET＿PTEH is offset of PTEH within the PTE. PUTCFG R0, OFFSET ＿PTEH, R63 ;Post-conditions: ;-Ensure SYNCI or RTE is executed before any acces
s through the; ;-disabled PTE. This ensures that the exception i
s handled correctly. （；事前条件： ；- Ｒ０はＰＴＥの構成空間インデックスを含み； ；- ＯＦＦＳＥＴ＿ＰＴＥＨはＰＴＥ内のＰＴＥＨのオ
フセットであり； ＰＵＴＣＯＮ Ｒ０，ＯＦＦＳＥＴ＿ＰＴＥＨ，Ｒ６３ ；事後条件： ；- ＳＹＮＣＩ或はＲＴＥが・・・を介して任意のアク
セス前に実行されることを確保； ；- ディスエーブルされたＰＴＥ。これは、例外が正し
く取り扱われたことを確保する。） 次に更なる説明がキャッシュの様々なタイプに対して提
供され、それらキャッシュは、本発明の様々な好適な実
施の形態及び他の実施の形態で使用される仮想キャッシ
ュを含み得る。
【０１００】当業界で知られているように、キャッシュ
は「空間的区域（又は場所）」或は「時間的区域」等々
に基づき、ＣＰＵに接近してデータ或は命令のコピーを
維持するべく使用される。キャッシュはキャッシュされ
たデータ及び命令へのアクセス・レイテンシを低減し、
それらアクセスに対して使用されるメモリ帯域幅の量を
低減する傾向がある。好ましくは、キャッシュはメモリ
・アクセスを遅延し、統合し、削除し、そして、再指令
することができる。これらの技法は、メモリ・レイテン
シがＣＰＵサイクル時間と比べて大きい場合でさえ、高
度のロード／ストアの性能をイネーブルできる。
【０１０１】理解して頂きたいことは、しばしばキャッ
シュ属性が特定の具現化／実施の形態に特有であること
である。ここで説明されるキャッシュ構造及び方法論
は、本発明の他の局面（ＭＭＵ属性、特定命令、構成空
間等々）と組み合わされると特別有益な有用性を提供す
ると信ぜられるが、そのような特定の構造及び方法論は
本発明の様々な実施の形態の範囲を特に限定しているも
のとして解釈されるべきではない。よって、キャッシュ
を全く提供しない実施の形態や、（他のキャッシュと共
に）ここに説明された様々はキャッシュ属性を含む実施
の形態等の全ては、本発明の様々な局面の範囲内であり
得る。
【０１０２】キャッシュは性能に対して重大な効果を有
し得るが、キャッシュの存在は一般に殆どのソフトウェ
アにとって機能的には透明ないし明白である。これは、
キャッシュが一般的には、きっかり１つの命令ストリー
ムから見れば、メモリ・モデルをもたらさないからであ
る。しかしながらキャッシュを直に管理するソフトウェ
アは（オペレーティング・システム等々）はキャッシュ
の特定の特性にさらされ得る。
【０１０３】キャッシュの幾つかの特性は具現化固有の
パラメータによって説明され得る。キャッシュを管理す
るソフトウェアはこれらのパラメータに換算して書込ま
れるべきであり、これらのパラメータが目的具現化例に
対して適切にセットさせられることを可能とする機構を
提供する。理想的には、これらのパラメータはロード時
或は操作時に構成可能であるべきであって、異なるキャ
ッシュ組織での具現化例間の二値レベル互換性を可能と
する。しかしながら他の実施の形態において、この情報
をプログラムに固定状態で結び付けることが必要であり
得る。本発明の好適な実施の形態において、２つの機構
がキャッシュ管理に対して提供される。キャッシュ・プ
リフェッチ、割り振り、並びに、一貫性命令が提供さ
れ、それらがユーザ・モード及び特権モードのソフトウ
ェアに利用可能である。これらの命令の使用は、一般
に、ソフトウェアを殆どの具現化例特有のキャッシュ特
性から絶縁する。またこの明細書の別の場所で説明され
ているように、キャッシュ構成レジスタも提供され、そ
れが特定の構成命令を用いている特権モードから構成空
間を用いてアクセス可能である。これは高度の具現化例
特有の機構であり、この機構を用いる任意のソフトウェ
アは、万一それが異なるキャッシュ組織での別の具現化
にポート（変更なしに移植）されるのであれば、重大な
注意を必要とする。その結果、好適な実施の形態におけ
るキャッシュ構成レジスタはソフトウェアによって控え
めに使用されて、その代わりに、キャッシュ・プリフェ
ッチ、割り振り、並びに一貫性命令は、それらが所望の
効果を達成できる場合に使用される。
【０１０４】好適な実施の形態において、キャッシュの
唯一のレベルは支援されている（他の実施の形態では、
１つ以上のキャッシュのレベルが利用されるのである
が）。本発明の実施の形態で利用される様々な代替例は
以下のものを含む。キャッシュ無し組織が利用され得
て、キャッシング無しにデータ及び命令の双方のアクセ
スがメモリに実行される。統合されたキャッシュ組織が
利用され得て、データ及び命令の双方のアクセスが単一
の統合キャッシュを通過する。分割キャッシュ組織が利
用され得て、データ及び命令のアクセスが別個に処理さ
れる。そのような分割キャッシュ組織は以下の代替的な
組織を含み得る。ただ１つのデータ（又はオペランド）
・キャッシュが具現化され得て、命令アクセスがキャッ
シング無しでメモリに実行されている間にデータ・アク
セスがデータ・キャッシュを通過する。ただ１つの命令
が具現化され得て、データ・アクセスがキャッシング無
しでメモリに実行されている間に命令アクセスが命令キ
ャッシュを通過する。データ・キャッシュ及び命令キャ
ッシュが具現化され得て、命令アクセスが独立して命令
キャッシュを通過している間にデータ・アクセスはオペ
ランド・キャッシュを通過する。一般に、キャッシュ組
織の選択はＭＭＵのＰＴＥ組織とは独立している。もし
個別命令キャッシュが提供されれば、そのキャッシュは
書込みアクセスを支援する必要がない。また留意される
べきことは、内部ハードウェア或は外部ハードウェア・
システムはキャッシュのより多くのレベルを提供し得る
ということである。
【０１０５】キャッシュにおける割り振りのユニットは
キャッシュ・ブロックである（しばしばキャッシュ・ラ
インと呼称される）。キャッシュ・ブロックは幾つかの
メモリ・ブロックの状態のコピーを保持すべく使用され
る。キャッシュ・ブロックは一般にデータ及びアドレス
情報から構成されている。データはメモリ・ブロックの
コピーを保持すべく使用される。アドレス情報が使用さ
れて、（もしあれば）現行キャッシュされているメモリ
・ブロックに固有の追加情報を提供する。正確な情報は
具現化例固有であるが、一般には以下のパーツから構成
されている。そのキャッシュ・ブロックが使用中（有
効）か或は未使用中（無効）かを示すフラグ。そのキャ
ッシュ・ブロックがクリーンか或は汚れているかを示す
フラグ。アドレス・マップ内においてメモリ・ブロック
を識別する情報。そのキャッシュ・ブロックに対するキ
ャッシュ・アクセス及び代替情報。キャッシュ・ブロッ
クに関連されたデータのバイト数はキャッシュ・ブロッ
ク・サイズと呼称される。キャッシュ・ブロック・サイ
ズは一般にｎｂｙｔｅｓであり、ｎｂｙｔｅｓは２の累
乗である。ｎｂｙｔｅｓの値は少なくともアーキテクチ
ャのレジスタ・サイズ（例えば８バイト）であり、そし
てせいぜいアーキテクチャの最小ページ・サイズ（例え
ば４ｋバイト）である。ｎｂｙｔｅｓの実際の値は具現
化例固有である。もし具現化例が別個の命令及びオペラ
ンド・キャッシュを提供すれば、キャッシュ・ブロック
・サイズは一般に両キャッシュに対して同一となる。ま
たメモリ・ブロックは切れ目のないメモリのｎｂｙｔｅ
ｓバイトを含む。メモリ・ブロックの物理アドレス及び
有効アドレスは正確にｎｂｙｔｅｓの倍数である（即
ち、整合されたキャッシュ・ブロック・サイズ）。
【０１０６】キャッシュを直に管理するソフトウェア
は、しばしば、キャッシュ・ブロック・サイズに晒され
る。好適な実施の形態において、ソフトウェアはキャッ
シュ・ブロック・サイズを具現化例固有のパラメータと
して取り扱い、それを目的具現化用に適するようにセッ
トさせることを可能とする機構を提供する。二値レベル
のソフトウェア互換性が１組の具現化にわたって要求さ
れるような（即ち、この明細書の別の場所で説明されて
いるように一連のマイクロプロセッサ）にわたって要求
されるような他の実施の形態において、そのような具現
化のキャッシュ・ブロック・サイズは一般に同一とな
る。命令キャッシュは命令キャッシュ・ブロックを含
む。データ・キャッシュはデータ・キャッシュ・ブロッ
クを含む。統合されたキャッシュにおいて、各キャッシ
ュ・ブロックは命令及びデータ・キャッシュ・ブロック
の双方であり、そして命令及びデータ・アクセス双方に
対して使用可能である。
【０１０７】キャッシュ・ブロックはセットを形成すべ
く複製される。セットからキャッシュ・ブロックを選択
すべく使用される値はウェイ（ｗａｙ）と呼称される。
ウェイの数（セット・サイズ及び連想性又は関連性(ass
ociative) としても知られる）はｎｗａｙで示され、ｎ
ｗａｙは２の累乗であり且つ０より大きい。１セットが
複製されて、キャッシュを形成する。キャッシュからセ
ットを選択すべく使用される値は索引又はインデックス
（ｉｎｄｅｘ）と呼称される。セットの数はｎｓｅｔｓ
で示され、ｎｓｅｔｓは２の累乗であり且つ０より大き
い。キャッシュの連想性は、特定のメモリ・ブロックが
マッピングされ得る異なるキャッシュ・ブロックの数で
ある。連想性の量はｎｗａｙｓ（セット・サイズ）で付
与される。以下の構成が可能である： １．もしｎｗａｙｓ＝１であれば、これは直接マッピン
グされたキャッシュである。メモリ・ブロックはキャッ
シュ内の正確に１つのキャッシュ・ブロック内へマッピ
ングされ得る。
【０１０８】２．もしｎｗａｙｓ＞１且つｎｓｅｔｓ＞
１であれば、これはｎｗａｙｓウェイのセット連想性キ
ャッシュである。メモリ・ブロックはキャッシュにおけ
る特定セット内のｎｗａｙｓキャッシュ・ブロックの任
意内へマッピングされ得る。
【０１０９】留意されるべきことは、これらの構成の各
々がｎｗａｙｓ且つｎｓｅｔｓのパラメータの特定選択
に対応していることである。このパラメータ化は３つの
構成全てを覆っている。バイトでのキャッシュ・サイズ
は、キャッシュ・ブロック・サイズをセット数でのセッ
ト・サイズで乗算することによって付与される。もし具
現化が別個の命令及びオペランド・キャッシュを提供す
れば、セット・サイズ及びセット数は各キャッシュ毎に
異なることがある。
【０１１０】メモリ・ブロックがキャッシュ・ブロック
へマッピングされるウェイは以下のように達成される。
マッピングはメモリ・ブロックのアドレスに基づいてい
る。アドレスはオフセット、インデックス、並びに、タ
グに分割される。これらのフィールド間の境界は、この
明細書の別の場所で説明される具現化例固有特性等によ
って決定される。
【０１１１】１．オフセットはキャッシュ・ブロック内
のバイトを選択する。オフセット・フィールド内のビッ
ト数はｌｏｇ2 （ｎｂｙｔｅｓ）である。
【０１１２】２．インデックスはキャッシュ内のセット
を選択する。インデックス・フィールド内にビット数は
ｌｏｇ2 （ｎｓｅｔｓ）である。
【０１１３】３．タグは残りのアドレス・ビットの全て
から構成されている。タグ・フィールド内のビット数は
６４−ｌｏｇ2 （ｎｓｅｔｓ）−ｌｏｇ2 （ｎｂｙｔｅ
ｓ）である。
【０１１４】アドレスのマッピングは、セットを識別す
べく、キャッシュ内へのインデックスでの添字付けによ
って進む。このセットはキャッシュ・ブロック全てから
構成されており、それにはこのアドレスがマッピングさ
れ得る。具現化はこのマッピングがアクセスの有効アド
レスか或は物理アドレスかの何れに基づいているかを決
定する。もし翻訳がなければ、或は、もし一致翻訳があ
れば、この区別は重要ではない。加えて、もし具現化の
最小ページ・サイズが、アドレスのインデックスが翻訳
プロセスで変更されないようであれば、再度区別は重要
ではない。
【０１１５】特定の実施の形態において、（物理アドレ
スを用いての）翻訳後か、或は、（有効アドレスを用い
ての）翻訳前かの何れでインデックス付けを試すかが決
定される。後者の場合、特定アドレスの全ての有効エイ
リアス（シノニム）が同一セットへのインデックス付け
が試されることを確保する必要があり、さもなければキ
ャッシュ操作は正しくなくなる。ＭＭＵアーキテクチャ
はこれを達成するために、この明細書の別の場所で説明
されているように、許可された翻訳に制約を負担させ
る。もしそのような制約が尊重されなければ、特定アド
レスの異なる有効エイリアスに対するアクセスは異なる
セット内へマッピングされ得て、キャッシュ内の幾つか
のメモリ箇所の多重的なコピーとなる。好適な実施の形
態において、キャッシュはこうしたキャッシュ・シノニ
ム一貫性を保持する機構を何等提供せず、そしてそのよ
うな欲せざる条件が予想できない誤ったメモリ・モデル
に到り得る。
【０１１６】アドレスはセット内の特定キャッシュ・ブ
ロック内に保持されると、タグはそのキャッシュ・ブロ
ック内に記録されてこの特定アドレスを識別する。イン
デックス及びオフセットのフィールドは、それらの値が
キャッシュ構造内に固有であるので記録される必要性が
ない。特定の具現化が、その記録されたタグがアクセス
の有効アドレスからのものか、或は、物理アドレスから
のものかを決定する。もし具現化がアドレス空間の全て
を具現化しなければ、上方のタグ・ビットの幾分かは冗
長である。もしタグが有効アドレスから誘導され、且
つ、有効アドレス空間のｎｅｆｆビットが実行される
と、そのタグの（６４−ｎｅｆｆ）ビットが冗長であ
る。同様に、もしタグが物理アドレスから誘導され、且
つ、物理アドレス空間のｎｐｈｙｓビットが具現化され
ると、そのタグの（６４−ｎｐｈｙｓ）ビットが冗長で
ある。
【０１１７】電源投入リセット後、特定実施の形態にお
けるキャッシュ状態の値及びキャッシュ構成レジスタは
無効である。好ましくはこれはハードウェアによって実
行され、それは有効ビットがセットされて、全エントリ
が電源投入リセットに及んで無効となることを確保する
（他の実施の形態において、キャッシュ状態及びキャッ
シュ構成レジスタは電源投入リセットに及んで単に未定
義であり得る）。またＭＭＵはディスエーブルされ、こ
れが全キャッシュ状態がバイパスされて、命令フェッチ
及びデータ・アクセスに関して凍結されることを確保す
る。キャッシュはＭＭＵがイネーブルされる前に適切に
構成されるべきである。これは、好ましくは、キャッシ
ュを無効化し（もしハードウェアがそのような無効化を
保証しなければ）、適切な値を（好ましくは４つの）キ
ャッシュ構成レジスタに提供することによって実行され
る。ひとたびＭＭＵがイネーブルされると、キャッシュ
はこの明細書の別な場所でより詳細に説明されているよ
うにイネーブル状態となる。アクセスに対するキャッシ
ュ動作はＭＭＵ及びキャッシュ構成によって決定され
る。好適な実施の形態において、ＭＭＵがディスエーブ
ル可能となる様々な状況がある。これは、ＲＴＥ型命令
（この明細書の別の場所でより詳細に説明される）、マ
ニュアル・リセット、パニック事象として知られる特別
な例外、デバッグ例外、或は、デバッグ割り込みによ
る。ＭＭＵがディスエーブルされると、キャッシュはキ
ャッシュ構成に拘わらずにその凍結及びバイパス状態に
戻る。好適な実施の形態において、支援された読取り及
び書込みアクセスはメモリの８バイト整合グレインで保
持された８バイトまでのデータに作用する。キャッシュ
・ブロック・サイズは、好ましくは、少なくとも８バイ
トであるので、各アクセスは単一キャッシュ・ブロック
内に入る。
【０１１８】好ましくは、オペランド／データのキャッ
シュを含む実施の形態はライト−スルー及びライト−バ
ックの動作を支援する。ライト−スルーに対して、各書
込みアクセスは、好ましくは、任意の関連キャッシュ・
ブロックを更新してから、メモリへ伝播する。このアプ
ローチの特性はライト−スルー・キャッシュ・ブロック
が常にメモリ状態のコピーであり、任意の更なるメモリ
更新を必要とせずに廃棄され得ることである。ライト−
バックについては、ライト−アクセスはキャッシュ・ブ
ロック上で行われ、メモリへの書き込みはキャッシュ・
ブロックが廃棄されるまで、延期される。ライト−バッ
ク・キャッシュ動作は、好ましくは、各キャッシュ・ブ
ロックにおけるビットを用いて、クリーン・データ及び
ダーティ・データを識別する。ライト−バックは、特定
キャッシュ・ブロックに対する書込みアクセスの集合を
可能とする。好適な実施の形態において、キャッシュ割
り振りを伴うライト−バックは具現化されるか、或は、
キャッシュ割り振り無しでのライト−バックである。
【０１１９】キャッシュ可能な読取り及び書込みのアク
セスに対するキャッシュの包括的な動作は次の通りであ
る。
【０１２０】１．アクセスのアドレスは、この明細書の
別の場所で説明されるインデックス付け手続きを介し
て、キャッシュ内のセットへマッピングされる。
【０１２１】２．選択／インデックス付けセットにおけ
る各キャッシュ・ブロックはチェックされて、そのタグ
がアクセスのタグと符合するかをチェックする。キャッ
シュ検索アルゴリズムが好ましくは操作して、セット内
に多くとも１つの符合があり得る。
【０１２２】３．タグ符合の２つの可能な結果がある。
もし何等符合がなければ、これはキャッシュ・ミスであ
る。好適な実施の形態において、代替アルゴリズムが使
用されて、代替用にセット内の適切なキャッシュ・ブロ
ックを選択する。もし、そのアルゴリズムに従って代替
可能なキャッシュ・ブロックが何等なければ、アクセス
がメモリに実行されキャッシュ状態に対する変更は何等
ない。もし、そのアルゴリズムに従って代替可能なキャ
ッシュ・ブロックがあれば、そのキャッシュ・ブロック
が置き換わる。もしそのキャッシュ・ブロックがクリー
ンであれば、そのブロック内のエントリがライト−バッ
ク無しに置き換わり（即ち、ブロック・エントリが単に
再使用され得る）、しかしながらもしそのキャッシュ・
ブロックがダーティであれば、そのデータはそれが再使
用される前にメモリへライト−バックされなければなら
ない。次いでキャッシュ・ブロックは、好ましくは、ク
リーンとしてマーク付けられ、このアクセスのメモリ・
アドレスから補給されて、タグが符合したかのようにア
クセスが継続する。もし符合があれば、これはキャッシ
ュ・ヒットである。リード・アクセスはキャッシュ・ブ
ロックからの適切なバイトを単に戻す。書込みアクセス
はキャッシュ・ブロック内の適切なバイトを更新する。
ライト−スルー動作に対して、書込みはキャッシュ・ブ
ロック状態及びメモリ状態の双方を更新する。ライト−
バック動作に対して、書込みはまさにキャッシュ・ブロ
ック状態を更新して、キャッシュ・ブロックをダーティ
としてマークが付けられる。好適な実施の形態におい
て、ライト−バック・モードでの書込みミスで、ＴＬＢ
がアクセスされ、タグが更新され、データがキャッシュ
に書込まれ、ライン／ブロックが一杯になるのを待機す
ることは無い（即ち、ライン／ブロックを先ず一杯にし
終えることとは反対に、本発明のハードウェアは好まし
くは特定データがキャッシュに書込まれることを可能と
し、その後にライン／ブロックの残りが一杯にされ
る）。他のアクセスに対する動作は上述のものとは異な
らせることができ（例えば、スワップ・アクセス、プリ
フェッチ・アクセス、割り振りアクセス、並びに、キャ
ッシュ一貫性命令は他の動作となり得る）、本発明は上
記した特定の好ましい動作に限定されるものではない。
【０１２３】命令フェッチのキャッシュ動作、或は、デ
ータ・アクセスは以下のようにして決定される。もしＭ
ＭＵがディスエーブルされれば、アクセスはキャッシュ
をバイパスする。もしＭＭＵがイネーブルされれば、キ
ャッシュ動作は、好ましくはグローバル・キャッシュ動
作（キャッシュ構成レジスタで指定された、ＣＣＲ、Ｉ
ＣＣＲ１、ＯＣＣＲ１等々）と、ページ- レベル・キャ
ッシュ動作（そのアクセスに対してＰＴＥで指定）とに
よって決定される。これらの２つの動作は、好ましく
は、より大きな制限動作を選択することによって組み合
わされる。キャッシュ動作は一般にメモリにおける物理
ページの特性であるので、ソフトウェアは、特定の物理
ページへの全アクセスが互換性あるキャッシュ動作を用
いることを確保しなければならない。例えば、物理ペー
ジに対するデータ・アクセス全ては同一のオペランド・
キャッシュ動作を用いなければならず、物理ページから
の全ての命令フェッチは同一の命令キャッシュ動作を用
いなければならない。
【０１２４】好適な実施の形態において、キャッシュ動
作は命令アクセス及びデータ・アクセスに対して独立し
て選択可能であるが、好ましくは、特定の物理ページに
対する許可組合せに制限がある。そのような実施の形態
において、キャッシュ不能の命令動作はキャッシュ不能
データ動作（装置或は非キャッシュ）で使用可能であ
る。好ましくは、キャッシュ可能な命令動作はキャッシ
ュ可能データ動作（ライト−スルー或はライト−バッ
ク）で使用可能である。そのような制約は、統合された
キャッシュでの具現化に対する正しい動作を確保すべく
望ましい。好適な実施の形態でのキャッシュ動作に関す
る更なる議論が以下に提供される。
【０１２５】キャッシュ不能命令動作でのアクセスは、
好ましくは、メモリ・システムに対して直接的に実行さ
れる。好適な実施の形態でのキャッシュ不能命令はキャ
ッシュに置かれず、それ故に、これらのアクセスはキャ
ッシュを、決して、ヒットしないか、或は、キャッシュ
の状態を変更しない。本発明の特定の具現化において、
そのようなアクセスは最適化された方法で使用される。
そのような具現化において、より多くのデータがアクセ
スで指定されるというよりも転送され得て、アクセスは
他のアクセスと共に集合され得る。
【０１２６】キャッシュされた命令動作でのアクセスは
キャッシュを介して実行される。これらのアクセスはキ
ャッシュをヒットし、クリーン・キャッシュ・ブロック
を割り振ることができる。本発明の特定の具現化におい
て、そのようなアクセスも最適化され得る。そのような
具現化において、アクセスで指定されたものよりも多く
のデータが転送され得て、アクセスは他のアクセスで集
合され得る。
【０１２７】装置データ動作でのアクセスはメモリ・シ
ステム上で直接的に実行される。装置データは、好まし
くはキャッシュ内に配置されず、それ故にこれらのアク
セスはキャッシュを、決して、ヒットしないか、或は、
キャッシュの状態を変更しない。本発明の好適具現化に
おいて、装置アクセスは最適化されない。そのような具
現化において、アクセスで指定されたデータの正確な量
は転送され、アクセスは他の任意のものとは集合されな
い。留意されるべきことは、好ましくは、この明細書の
別の場所で説明されるＳＹＮＣＯ命令等の同期化命令が
利用されることが望ましいことである。
【０１２８】非キャッシュデータ動作でのアクセスはメ
モリ・システム上で直に実行される。非キャッシュデー
タは、好ましくは、キャッシュ内に配置されず、それ故
にこれらのアクセスは、決して、キャッシュをヒットし
ないか、或は、キャッシュの状態を変更しない。本発明
の好適具現化において、非キャッシュデータ・アクセス
も最適化され得る。そのような具現化において、アクセ
スで指定されたものよりも多くのデータが転送され得
て、アクセスが他のアクセスと集合され得る。
【０１２９】ライト−スルー・データ動作でのアクセス
はライト−スルー意味論を用いてキャッシュを介して実
行される。これらのアクセスは、好ましくは、キャッシ
ュをヒットして、読取りの場合には（書込みではない）
クリーン・キャッシュ・ブロックを割り振る（好ましく
は、本発明においてライト−スルーにおいて操作してい
るキャッシュは書込みに対して割り振らない）。ダーテ
ィ・データは決してキャッシュに配置されず、それ故に
これらのアクセスは決してダーティ・データにヒットし
ない。本発明の好適な実施の形態において、そのような
アクセスは最適化され得る。そのような具現化におい
て、アクセスで指定されたものよりも本発明のより多く
のデータが転送され得て、アクセスが他のアクセスと集
合され得る。
【０１３０】ライト−バック・データ動作でのアクセス
はライト−バック意味論を用いてキャッシュを介して実
行される。これらのアクセスは、好ましくは、キャッシ
ュをヒットし得て、クリーン或はダーティのキャッシュ
・ブロックを割り振ることができる。本発明の好適な具
現化において、そのようなアクセスは最適化され得る。
そのような具現化において、アクセスで指定されたもの
より多くのデータが転送され得て、アクセスは他のアク
セスと集合され得る。
【０１３１】キャッシュ・アクセスがキャッシュをミス
すると、キャッシュ代替アルゴリズムが使用されて、も
しあれば、どのキャッシュ・ブロックがキャッシュから
除去されようとしているかを決定し、新アクセスがキャ
ッシュされることを可能とする。アクセスのアドレスが
使用されて、キャッシュ内にインデックス付けされ、セ
ットを選択する。選択されたセット内にｎｗａｙｓキャ
ッシュ・ブロックがあり、これらのが代替の候補であ
る。キャッシュ代替アルゴリズムの詳細は特定の実施の
形態に対して選択され得る。好適な実施の形態は、各セ
ットに対する幾つかの追加状態を維持するアルゴリズム
を用いて、選択がそのセットに対する最新又は最近のア
クセス履歴によって影響されるようにする。特定の実施
の形態で使用されるアルゴリズムは、最初使用されたキ
ャッシュ・ブロックを選択することである。特定の実施
の形態において、キャッシュ・ロッキング特性が提供さ
れ得る。ロックされたキャッシュ・ブロックは代替に対
して適格ではなく、それ故に明白に廃棄されるまでキャ
ッシュに残存することになる。特定実施の形態におい
て、特定セットにおいて全てのキャッシュ・ブロックを
ロックすることは可能である（例えば、この明細書の別
の場所で説明されるＰＲＥＦＩ或はＰＲＥＦＯ型命令を
用いてロック・ウェイを充填する）。そのような実施の
形態において、代替アルゴリズムは何等代替ブロックを
見出せず、そのセットに対する任意のキャッシュ・ミス
がキャッシング無しにメモリに対して実行されることに
なる。キャッシュ・ロッキングの他の局面は特定実施の
形態に対して最適化され得る。
【０１３２】好適な実施の形態において、スワップ・ア
クセスはメモリ内で実行され、キャッシュ内ではない。
これは、キャッシュ動作に拘わらず、メモリ・システム
内に安全な同期化を提供する。様々なキャッシュ動作に
対する好適なスワップ命令によって実行される作用は、
以下のものを含む。装置或は非キャッシュの動作に対し
て、有効アドレスはキャッシュされない。スワップはメ
モリ内で自動的に（即ち、完了するまで割り込み無し
に、完了前にバスの制御を試す周辺機器無しに等々）実
行される。ライト−スルー動作に対して、有効アドレス
はキャッシュされ得ないが、ダーティにはならない。も
しキャッシュされれば、キャッシュ・ブロックは無効と
なる。スワップはメモリ内で自動的に実行される。ライ
ト−バック動作に対して、有効アドレスはキャッシュさ
れ得て、ダーティとなり得る。もしキャッシュされれ
ば、キャッシュ・ブロックがパージされる（ライト−バ
ックは、もしダーティであれば、無効となる）。スワッ
プはメモリ内で自動的に実行される。これらの各々の場
合において、スワップ命令の実行後、目的とされたメモ
リ箇所はキャッシュされない。
【０１３３】好適な実施の形態において、ＭＭＵがイネ
ーブルされると、キャッシュ動作の不適切な使用がアク
セスとなって、矛盾状態のキャッシュを見出す。これら
の状態はキャッシュ・パラドックスと呼称される。キャ
ッシュ動作はページ- レベル・キャッシュ及びグローバ
ル・キャッシュ動作で決定され、ページ- レベル或はグ
ローバル・キャッシュ動作の不適切な管理はキャッシュ
・パラドックスに到る。好適な実施の形態において、ソ
フトウェア（例えば、オペレーティング・システム）は
メモリを管理する（１つ或はそれ以上の様々なアプリケ
ーション・プログラムをランさせている間）一方で、以
下の状況を回避している：「ＵＮＣＡＣＨＥＤＩＮＳＴ
ＲＵＣＴＩＯＮ」動作を用いる命令アクセスはキャッシ
ュをヒットし、「ＤＥＶＩＣＥ」動作を用いるデータ・
アクセスはキャッシュをヒットし、「ＵＮＣＡＣＨＥＤ
ＤＡＴＡ」動作を用いるデータ・アクセスはキャッシュ
をヒットし、「ＷＲＩＴＥ−ＴＨＲＯＵＧＨＤＡＴＡ」
動作を用いるデータ・アクセスはキャッシュをヒット
し、キャッシュ・ブロックはダーティとなる。好適な実
施の形態において、これらのアクセスの動作はアーキテ
クチャとしては未定義であり、好ましくはソフトウェア
は明らかにキャッシュに「一貫性を持たせて(coher
e)」、特定の物理ページのキャッシュ動作が変更される
際にこれらの状況を回避する。ＭＭＵがディスエーブル
されると、キャッシュの状態がバイパスされて凍結さ
れ、キャッシュ・パラドックスが生じ得ない。可能なシ
ナリオはソフトウェアにとってはＭＭＵイネーブルにし
た状態でランしてから、そのＭＭＵを何等かの理由でデ
ィスエーブルし、引き続いてそのＭＭＵを再度イネーブ
ルすることである。もしソフトウェアがこのシーケンス
を通じて一貫性メモリを必要とすれば、一貫性は適切な
キャッシュ管理を通じてソフトウェアにおいて達成され
なければならない。
【０１３４】好適な実施の形態においてキャッシュ及び
ＭＭＵの間の重要な相互作用をまとめるために：正規キ
ャッシュ操作はＭＭＵがイネーブルされた際にだけ提供
され；制約はＭＭＵ上に配置されてキャッシュ・シノニ
ム問題の解決を補助し；ページ・テーブル・エントリを
変更することが典型的にはキャッシュの適切なソフトウ
ェア管理を必要とする。
【０１３５】好適な実施の形態において、キャッシュ操
作を制御し且つ管理するために提供されるキャッシュ命
令には３つのカテゴリーがある：プリフェッチ；割り振
り；一貫性（コヒーレンシー）である。そのような命令
は、ソフトウェアがキャッシュ操作を大きくは具現化と
は独立した方法で制御して最適化することを可能とす
る。留意されるべきことは、キャッシュ・ブロック・サ
イズがこれらの命令によってさらされ、この値が特定実
施の形態に対して選択され得ることである。
【０１３６】好適な実施の形態において、キャッシュ命
令の殆どが、命令ストリームから単に見た際には、メモ
リ・モデルの意味論に対して何等機能的効果を持たな
い。しかしながら、特定の命令、ＡＬＬＯＣＯ及びＯＣ
ＢＩ（これ以降でより詳細に説明されることになる）は
メモリ・モデルに対して注目すべき効果を有する。その
ような命令はメモリ位置の値を変更し得て、変更された
位置の数はキャッシュ・ブロック・サイズによって決定
される。もし異なるキャッシュ・ブロック・サイズでの
具現化に対する移植性が望まれれば、これらの命令を使
用する際には特別な注意が払われるべきである。
【０１３７】好適な実施の形態は、好ましくは、指定さ
れた有効アドレスからのソフトウェア向けプリフェッチ
に対して２つの命令を提供する。ＰＲＥＦＩ型命令は、
好ましくは、命令でキャッシュ・ブロックをプリフェッ
チすべく使用され、ＰＲＥＦＯ型命令は、好ましくは、
データでキャッシュ・ブロックをプリフェッチすべく使
用される。このように使用される際、ソフトウェアはこ
れらの命令を性能ヒントとして考慮し、それらがタイミ
ングに影響するが意味論には影響しない。ＰＲＥＦＩ動
作は、それがソフトウェア向けであることを除けば、命
令フェッチを非常に好む。ＰＲＥＦＯ動作は、データが
レジスタよりはむしろキャッシュ・ブロック内へロード
されることを除けば、読取りアクセスを非常に好む。殆
どの点で、プリフェッチは好ましくは正規アクセスのよ
うに動作する。
【０１３８】そのようなプリフェッチ命令で、キャッシ
ュ動作及びキャッシュ・ロッキングを含むキャッシュ操
作は、好ましくは、正規アクセスと正に同じように実行
される。そのような命令は正規アクセスと正に同様にキ
ャッシュ・パラドックスに敏感である。好適な実施の形
態において、プリフェッチ命令が好ましくは何等効果を
有さない多数のシナリオがある。ＭＭＵがディスエーブ
ルにされた時には、プリフェッチは何等効果を有さな
い。装置或はキャッシュ不能の動作でのプリフェッチは
何等効果を有さない。もし実施の形態が命令キャッシュ
或は統合キャッシュを提供しなければ、ＰＲＥＦＩ命令
は何等効果を有することがない。もし実施の形態がオペ
ランド・キャッシュ或は統合キャッシュを提供しなけれ
ば、ＰＲＥＦＯ命令は何等効果を有することがない。プ
リフェッチは好ましくはアドレス・エラー、翻訳ミス、
或は、保護例外を引き起こさない。もしアドレス・エラ
ーがあれば、又は翻訳が利用可能でなければ、或は、保
護チェックが失敗すれば、プリフェッチは好ましくは何
等効果を有さない。そのような特性は、ソフトウェアが
プリフェッチを「推測」することを可能とする。もし実
施の形態がキャッシュ・ロッキングを提供すれば、プリ
フェッチ命令は使用され得て、キャッシュのロックされ
た部分に情報をプリロードする。
【０１３９】好適なＰＲＥＦＩ命令が次に更に説明され
る。ＰＲＥＦＩはソフトウェア向け命令を指定された有
効アドレスからプリフェッチすることを表している。ソ
フトウェアはこの命令を用いて、特定命令が必要とされ
ることの予備的に先行した通知を付与することができ
る。有効アドレスは、好ましくは、汎用レジスタ
（Ｒm）のコンテンツを（好ましくは）６ビット符号拡
張変位値（理解して頂けるように、命令の二値コード化
のフィールドの一部としてコードされ得る値等々）に加
算することによって計算される。有効アドレスはメモリ
の包囲ブロックを識別し、それがキャッシュ・ブロック
・サイズに整合されたアドレスでスタートし、キャッシ
ュ・ブロック・サイズと同等のサイズを有する（そのサ
イズは特定実施の形態に対して選択され得る）。好適な
実施の形態は、もし現行キャッシュ動作で許可されれ
ば、キャッシュ内へのメモリ・ブロックのプリフェッチ
を実行することになる。この命令が実行されている間、
例外は何等生じることがない。
【０１４０】好適なＰＲＥＦＯ命令が次に更に説明され
る。ＰＲＥＦＯは、指定された有効アドレスからのソフ
トウェア向けデータ・プリフェッチを示す。ソフトウェ
アはこの命令を用いて、特定データが必要とされること
の先行通知を付与することができる。有効アドレスは、
汎用レジスタ（Ｒm ）のコンテンツを（好ましくは）６
ビット符号拡張変位値に加算することによって計算され
る。有効アドレスはメモリの包囲ブロックを識別し、そ
れがキャッシュ・ブロック・サイズに整合されたアドレ
スでスタートし、キャッシュ・ブロック・サイズと同等
のサイズを有する（そのサイズは特定実施の形態に対し
て選択され得る）。好適な実施の形態は、もし現行キャ
ッシュ動作で許可されれば、キャッシュ内へのメモリ・
ブロックのプリフェッチを実行することになる。この命
令が実行されている間、例外は何等生じることがない。
【０１４１】好適な実施の形態も１つ或はそれ以上の割
り振り型命令を提供する。好適なＡＬＬＯＣＯ命令は指
定された有効アドレスに対するオペランド・キャッシュ
・ブロックを割り振り（それは好ましくはプリフェッチ
のように動作するが、キャッシュ・ライン補給ないし充
填無しであり、アレイのタグ領域が更新される等々）、
その好適な具体化例が次に更に説明される。有効アドレ
スはメモリの包囲ブロックを識別し、それがキャッシュ
・ブロック・サイズに整合されたアドレスでスタート
し、キャッシュ・ブロック・サイズと同等のサイズを有
する。割り振り命令は割り振られＴＥＡオペランド・キ
ャッシュ・ブロックがメモリからフェッチされる必要が
ないことのヒントを提供する。ＡＬＬＯＣＯによって目
標とされたメモリ・ブロック内の各箇所の値は好適な実
施の形態においてゼロにセットされる（他の実施の形態
では、それは単に未定義となり、更なる実施の形態で
は、その先行状態から変化されるが、明白には定義され
ない）。好適なＡＬＬＯＣＯ命令は保護モデルを破壊す
る任意のデータを明らかとすることがない。ユーザ・モ
ードにおいて、ＡＬＬＯＣＯ命令はメモリ・ブロック
を、変化させずにおくか、特定実施の形態に対して定義
された何等かのパターンを残すか、或は、実行され得る
特定のソフトウェア・スレッドにアクセス可能な何等か
のデータを残すかの何れかである。特権モードでは、Ａ
ＬＬＯＣＯ命令はメモリ・ブロックに任意の値を残し、
それは、特権スレッドが任意のメモリ状態の視認性を構
成し得る理由からである。
【０１４２】ＡＬＬＯＣＯは、好ましくは、ライト−バ
ック・キャッシュ動作と組み合わされて使用されるよう
に設計され、且つ、好ましくは、ＡＬＬＯＣＯはオペラ
ンド・キャッシュ・ラインを割り振るように使用され
て、それがストア命令を用いて新データで完全にオーバ
ー- ライトされ、そして引き続きライト−バックされ
る。ＡＬＬＯＣＯはメモリから不必要なキャッシュ・ブ
ロック・フェッチを削除し得て、リード・メモリ・レイ
テンシを回避し且つメモリ帯域幅を低減する。割り振り
命令はアドレス・エラー、翻訳ミス、並びに、そのアド
レスへのデータ書込みと正に同様な保護例外に対してチ
ェックされる。好適な実施の形態においてはミスアライ
メント・チェックが何等なく、提供された有効アドレス
はキャッシュ・ブロック・サイズの最も近い正確な倍数
へ向かって下方へ自動的に整合（アライメント）され
る。キャッシュ動作、キャッシュ・パラドックス、並び
に、ＡＬＬＯＣＯに対するキャッシュ・ロッキングの処
理は、好ましくは、正規アクセスに対するものと同一で
ある。
【０１４３】幾つかの状況において、割り振り命令は、
好ましくは何等効果を持たない（例外ケースの検出とは
別）。例えば、ＭＭＵがディスエーブルされると割り振
りは何等効果を持たない。装置或は非キャッシュ動作で
の割り振りは何等効果を持たない。もし具現化がオペラ
ンド・キャッシュ或は統合キャッシュの何れも提供しな
ければ、割り振りは何等効果を持たない。
【０１４４】好適なＡＬＬＯＣＯ命令が次に更に説明さ
れる。ＡＬＬＯＣＯは好ましくは、指定された有効アド
レスに対するオペランド・キャッシュ・ブロックの割り
振りを要求するべく使用される。有効アドレスは、好ま
しくは、汎用レジスタ（Ｒm）のコンテンツを（好まし
くは）６ビット符号拡張変位値に加算することによって
計算される。有効アドレスはメモリの包囲ブロックを識
別し、それがキャッシュ・ブロック・サイズに整合され
たアドレスでスタートし、キャッシュ・ブロック・サイ
ズと同等のサイズを有する（そのサイズは特定実施の形
態に対して選択され得る）。ＡＬＬＯＣＯによって目標
とされたメモリ・ブロックにおける各箇所の値は好適実
施異例においてゼロにセットされる。プログラムは、好
ましくは、これらのの値に依存しない。ＡＬＬＯＣＯ
は、好ましくは、アドレス・エラー、翻訳ミス、並び
に、保護例外のケースをチェックする。
【０１４５】好適な実施の形態は、オペランド・キャッ
シュがソフトウェアで管理されることを可能とするキャ
ッシュ一貫性命令のセットをも提供する。好ましくは、
これらの命令は含むものは：命令キャッシュ・ブロック
を無効とするＩＣＢＩ；オペランド・キャッシュ・ブロ
ックを無効とするＯＣＢＩ；キャッシュ・ブロックをパ
ージするＯＣＢＰ；オペランド・キャッシュ・ブロック
をライト−バックするＯＣＢＷＢである。無効に対し
て、キャッシュ・ブロックは好ましくはメモリへのライ
ト−バック無しに廃棄される。パージに対して、キャッ
シュ・ブロックは好ましくはもしダーティであればメモ
リへライト−バックされてから廃棄される。ライト−バ
ック（或は、しばしば「フラッシュ(flush) 」として知
られる）に対しては、キャッシュ・ブロックは好ましく
はもしダーティであればメモリへライト−バックされる
が、廃棄されない。
【０１４６】ＯＣＢＩ、ＯＣＢＰ、並びに、ＯＣＢＷＢ
は物理メモリに対してキャッシュ一貫性を実行する。こ
れらの命令は一貫性を有することになる有効アドレスを
使用して物理メモリにおける箇所を識別する。達成され
た一貫性は有効アドレス空間におけるその物理メモリの
全エイリアスに適用される。しかしながら好適な実施の
形態において、ＩＣＢＩは有効メモリに対する一貫性を
実行することだけを保証する。この命令は有効アドレス
を用いて、一貫性を有することになる有効メモリにおけ
る箇所を識別する。達成された一貫性（コヒーレンシ
ー）は、好ましくは有効アドレス及びＩＣＢＩで見られ
る有効アドレス空間だけに適用される。他の実施の形態
において、これより強力な一貫性（コヒーレンシー）性
（例えば、物理メモリに対する一貫性としてこれを具現
化することによって）が提供され得るが、一般にはソフ
トウェアは、異なる具現化に対するソフトウェアの移植
性（portability)が要求されるこの動作に依存しない。
【０１４７】そのような命令は、好ましくは、アドレス
・エラー、翻訳ミス、並びに、メモリ・アクセスと同様
な保護例外に対してチェックされる。ＩＣＢＩは、好ま
しくは、そのアドレスからの命令フェッチと正に同様に
チェックされる。ＩＣＢＩにおける例外ケースは代替例
ではあるけれども好適な実施の形態において提起され、
もし例外ケースが生ずると、命令は例外の開始無しに完
了へ向けて実行されるが、命令キャッシュの状態に影響
しない（そのような動作は、望ましくは、ハードウェア
のコストがそのようなＩＣＢＩ命令を何等かの実施の形
態でデバッグ等の幾分かの複雑性を伴って低減されるよ
うに具現化することを可能とする）。
【０１４８】ＯＣＢＩは、好ましくは、そのアドレスに
対するデータ書込みと正に同様にチェックされる。その
実行でメモリ値を変えることができるので書込みと考え
られる（命令ストリームから見た場合）。ＯＣＢＰ及び
ＯＣＢＷＢは、好ましくは、そのアドレスに対する読取
り性或は書込み性に対してチェックされる。よって、保
護例外は、もし読取り及び書込みの双方が禁止されたの
であればチェックされる。例外型は、それら命令の実行
がメモリ値を変えることにならないので読取り例外とし
て考えられる（命令ストリームから見た場合）。これら
の命令に対してのミスアライメントのチェックは何等な
く、提供された有効アドレスはキャッシュ・ブロック・
サイズの最も近い正確な倍数へ向かって下方へ自動的に
整合（アライメント）される。
【０１４９】これらの命令の好適な形態はキャッシュの
状態に対して直に操作する。多くの重要な点で、これら
の命令は、好ましくは、正規メモリ・アクセスに対して
全く異なって動作する。例えばこれらの命令は、ＭＭＵ
がディスエーブルされていてもキャッシュの状態を更新
する。また、これらのの命令は、キャッシュ・ロッキン
グされていても、キャッシュの状態を更新する。加え
て、これらの命令は、プログラムされたキャッシュ動作
に拘わらず、キャッシュの状態を更新する。これらの命
令はキャッシュ・パラドックスに敏感ではない。しかし
ながら明らかとなるように、そのような命令の機能性は
キャッシュ操作を本発明に従って管理すべく望ましくは
利用され得る。
【０１５０】これらの命令は、好ましくは、使用法の簡
単な、充分に定義されたモデルを有する。ソフトウェア
はこれらの命令を使用可能であって、キャッシュ及びＭ
ＭＵ構成に拘わらず、キャッシュに対する保証された効
果を有する。もし特定の実施の形態が命令キャッシュ或
は統合キャッシュを提供しなければ、ＩＣＢＩは例外に
対してチェックされるが、さもなければ操作無しとして
動作する。もし特定実施の形態がオペランド・キャッシ
ュ或は統合キャッシュを提供しなければ、ＯＣＢＩ、Ｏ
ＣＢＰ、並びに、ＯＣＢＷＢが例外に対してチェックさ
れるが、さもなければ操作無しとして動作する。統合さ
れたキャッシュの実施の形態において、ＩＣＢＩ及びＯ
ＣＢＩはキャッシュに対して同一の効果を有するが、そ
れら例外チェックは異なると留意されるべきである。ソ
フトウェアは、好ましくは、ＩＣＢＩが命令無効に対し
て使用され、ＯＣＢＩがデータ無効に対して使用される
ことを保証する。これはソフトウェアの分割キャッシュ
を伴う他の実施の形態への移植性を改善する。
【０１５１】好適なＩＣＢＩ命令が次に更に説明され
る。ＩＣＢＩは、好ましくは、指定された有効アドレス
に対応する命令キャッシュ・ブロック（もしあれば）を
無効にする。もし統合キャッシュ組織が使用され且つ命
令キャッシュ・ブロック内のデータがダーティであれ
ば、それは好ましくはメモリへのライト−バック無しに
廃棄される。有効アドレスは、汎用レジスタ（Ｒm ）の
コンテンツを（好ましくは）６ビット符号拡張変位値に
加算することによって計算される。有効アドレスはメモ
リの包囲ブロックを識別し、それはキャッシュ・ブロッ
ク・サイズに整合されたアドレスでスタートし、キャッ
シュ・ブロック・サイズと同等のサイズを有する（その
サイズは特定実施の形態に対して選択され得る）。ＩＣ
ＢＩはアドレス・エラー、翻訳ミス、並びに、保護例外
ケースをチェックする。ＩＣＢＩの実行直後、例外ケー
スが何等検出されてなかったと想定して、有効アドレス
空間における目標とされたメモリ・ブロックが任意の命
令或は統合キャッシュ内に存在しないことが保証され
る。留意されるべきことは、ＩＣＢＩが有効メモリに対
する無効を実行する。他の有効アドレス或は他の有効ア
ドレス空間でのエイリアスの無効の保証は何等ない。
【０１５２】好適なＯＣＢＩ命令が次に更に説明され
る。ＯＣＢＩは、好ましくは、指定された有効アドレス
に対応するオペランド・キャッシュ・ブロック（もしあ
れば）を無効にする。もしオペランド・キャッシュ・ブ
ロックにおけるデータがダーティであれば、それはメモ
リへのライト−バック無しに廃棄される。有効アドレス
は、汎用レジスタ（Ｒm ）のコンテンツを（好ましく
は）６ビット符号拡張変位値に加算することによって計
算される。有効アドレスはメモリの包囲ブロックを識別
し、それはキャッシュ・ブロック・サイズに整合された
アドレスでスタートし、キャッシュ・ブロック・サイズ
と同等のサイズを有する（そのサイズは特定実施の形態
に対して選択され得る）。ＯＣＢＩはアドレス・エラ
ー、翻訳ミス、並びに、保護例外ケースをチェックす
る。ＯＣＢＩの実行直後、例外ケースが何等検出されて
なかったと想定して、物理アドレス空間における目標と
されたメモリ・ブロックが任意のオペランド或は統合キ
ャッシュ内に存在しないことが保証される。
【０１５３】好適なＯＣＢＰ命令が次に更に説明され
る。ＯＣＢＰは、好ましくは、指定された有効アドレス
に対応するオペランド・キャッシュ・ブロック（もしあ
れば）をパージする。もしオペランド・キャッシュ・ブ
ロックにおけるデータがダーティであれば、それは廃棄
される前にメモリへライト−バックされる。有効アドレ
スは、汎用レジスタ（Ｒm ）のコンテンツを（好ましく
は）６ビット符号拡張変位値に加算することによって計
算される。有効アドレスはメモリの包囲ブロックを識別
し、それはキャッシュ・ブロック・サイズに整合された
アドレスでスタートし、キャッシュ・ブロック・サイズ
と同等のサイズを有する（そのサイズは特定実施の形態
に対して選択され得る）。ＯＣＢＰはアドレス・エラ
ー、翻訳ミス、並びに、保護例外ケースをチェックす
る。ＯＣＢＰの実行直後、例外ケースが何等提起されて
なかったと想定して、物理アドレス空間における目標と
されたメモリ・ブロックが任意のオペランド或は統合キ
ャッシュ内に存在しないことが保証される。
【０１５４】好適なＯＣＢＷＢ命令が次に更に説明され
る。ＯＣＢＷＢは、好ましくは、指定された有効アドレ
スに対応するオペランド・キャッシュ・ブロック（もし
あれば）をライト−バックにする。もしオペランド・キ
ャッシュ・ブロックにおけるデータがダーティであれ
ば、それはメモリへライト−バックされるが廃棄されな
い。有効アドレスは、汎用レジスタ（Ｒm ）のコンテン
ツを（好ましくは）６ビット符号拡張変位値に加算する
ことによって計算される。有効アドレスはメモリの包囲
ブロックを識別し、それはキャッシュ・ブロック・サイ
ズに整合されたアドレスでスタートし、キャッシュ・ブ
ロック・サイズと同等のサイズを有する（そのサイズは
特定実施の形態に対して選択され得る）。ＯＣＢＷＢは
アドレス・エラー、翻訳ミス、並びに、保護例外ケース
をチェックする。ＯＣＢＷＢの実行直後、例外ケースが
何等提起されてなかったと想定して、物理アドレス空間
における目標とされたメモリ・ブロックが任意のオペラ
ンド或は統合キャッシュ内でダーティにならないことが
保証される。
【０１５５】先に説明したように、特定の好適な実施の
形態はキャッシュ或は「仮想キャッシュ」に対する仮想
のインデックス付きの仮想タグされた構成を具現化す
る。そのような仮想キャッシュの好適な実施の形態に関
する更なる詳細が次に説明される。留意されるべきこと
は、他の実施の形態がここで説明されるような仮想キャ
ッシュ或は特定の仮想キャッシュを必ずしも用いないこ
とであり、しかしながらそのような仮想キャッシュはそ
のような好適な実施の形態において著しい長所及び利益
を提供するものと信ぜられる。
【０１５６】好適な実施の形態は、好ましくは、分割キ
ャッシュ組織を利用し、オペランド・データと命令とに
対して別個のキャッシュがある。両キャッシュは、好ま
しくは、有効アドレスを用いてインデックス付けられ、
有効アドレス１によってタグ付けされる（仮想キャッシ
ュ）。そのような好適構成は、この明細書の別の場所で
説明されるＭＭＵ及びキャッシュ・アーキテクチャと共
に利用され得て、かつそれらにより支援され得る。その
ような仮想キャッシュの使用は、好ましくは、殆どのキ
ャッシュ・ヒットがＰＴＥアレイに相談する必要性無し
にキャッシュ内で具現化されることを可能とする。これ
は、物理アドレスに基づく具現化に関連する性能及びパ
ワー上の長所を付与する。本発明の仮想キャッシュは、
この明細書の別の場所でより充分に説明されているよう
に、ＰＴＥ情報の相当のものをキャッシュ・ブロック内
に保持する。
【０１５７】キャッシュ具現化が有効アドレスを用い
て、キャッシュ・ブロックにタグ付けすると、キャッシ
ュ・シノニムの問題が別の場所で説明されているように
考慮されなければならない。好適なＭＭＵアーキテクチ
ャは、特定の物理アドレスが多重的な有効アドレス内及
び多重的な有効アドレス空間内へマッピングされること
を可能とする。問題は、これらのエイリアスが多重的な
同時キャッシュ・ブロックが特定の物理アドレスに対し
て有効となり得るかどうかであり、即ち、キャッシュが
シノニムを含み得るかどうかである。もしシノニムが許
容されれば、これらのシノニムの一貫性が考慮されなけ
ればならない。
【０１５８】好適な実施の形態において、シノニムはオ
ペランド・キャッシュ・ブロックに対して存在しないこ
とが保証される。好適な実施の形態はここで議論される
透明な機構を提供してオペランド・キャッシュ・シノニ
ムを解決して、任意の物理アドレスに対応するせいぜい
１つのオペランド・キャッシュ・ブロックがあることが
保証される。また、特定の好適な実施の形態において、
シノニムは命令キャッシュ・ブロックに対して存在し得
て、そのような実施の形態は命令キャッシュ・シノニム
を解決すべく機構を提供することが要求されない。特定
の物理アドレスに対応する多重的な命令オペランド・ブ
ロックが存在し得る。そのような実施の形態において好
ましくは保証されることは、特定の物理アドレスの任意
のシノニムが同一セット内で生ずることである。また、
ソフトウェア制約及びＭＭＵの適切使用等々に関して
は、この明細書の別の場所での議論を参照されたい。
【０１５９】よって好適な実施の形態は、オペランド・
キャッシュにおけるシノニムを解決するが、その命令キ
ャッシュにおけるシノニムを解決しない。命令キャッシ
ュは４- ウェイ連想性（関連性）であるので、命令キャ
ッシュにおいて特定の物理アドレスの４つのシノニムま
であり得る。シノニム解決に対する方針の間に非対称性
がある。その理由は、命令キャッシュが書込みを支援し
ておらず、そして命令の多重コピーが命令キャッシュに
おいて非一貫性につながっていないからである。しかし
ながらそのような好適な実施の形態において、この特性
はＩＣＢＩ命令を介してソフトウェアに見える。好まし
くはソフトウェアは、命令を無効化する際に特別な注意
を払う（例えば、シノニムも無効化されることを確保す
るため等々）。キャッシュ及びＭＭＵアーキテクチャの
他の局面（この明細書別の場所に説明されている）は有
効的にアドレスされ且つ有効的にタグ付けされたキャッ
シュと作業するように設計されてきた。好ましくは、ソ
フトウェアは、この明細書の別の場所で説明されている
ように、ページ・テーブル・エントリのコンテンツが変
更されるとキャッシュ一貫性を確保する。またこの明細
書の別の場所で説明されているように、好適な実施の形
態における有効タグを含むキャッシュの内部状態は、構
成レジスタを介して見ることができる。これは管理され
制御されるべきキャッシュにフレキシブルで役立つウェ
イを提供する等々である。
【０１６０】好適な実施の形態において、両キャッシュ
は４- ウェイ連想性（関連性）である。またこうした好
適な実施の形態において、代替アルゴリズムは１セット
当たり６ビットの状態を使用して、最初に使用された方
針（ＬＲＵ）を具現化する。このＬＲＵ状態は、それら
の最後の使用によって決定された順番でそのセット内に
有効ブロックを注文する。この状態は順序付けされたリ
ストと同等であり、そのヘッド要素がその最初に使用さ
れた有効ブロックを表しており、そのテール要素が最後
に使用された有効ブロックを表している。無効ブロック
は好ましくはこのリストには現れない。
【０１６１】更に好適な実施の形態はキャッシュ・ロッ
キング機構を提供する。キャッシュ・ロッキングはソフ
トウェアが指定されたメモリ・ブロックがキャッシュ内
にロックされるように構成することを可能とする。好適
な実施の形態におけるロッキングの粒度がウェイであ
る。キャッシュにおける各ウェイは独立してロックされ
るか或はアンロックされる。ひとたびウェイがロックさ
れると、そのウェイは代替に対する候補ではなく、よっ
て正規キャッシュ操作はロック・ウェイのキャッシュ・
ブロックを駆逐しない。各キャッシュ可能なアクセスに
対する代替方針は、好ましくは、以下のように動作す
る。
【０１６２】１．もしアクセスがキャッシュをヒットす
れば、このキャッシュ・ブロックはそれを順番リストの
テールに移動することによって最後に使用されものとし
てマークされる。
【０１６３】２．さもなければ、もしアクセスがキャッ
シュをミスして、セットが無効及びアンロック双方であ
るブロックを含めば、それらブロックの内の１つが選択
される。もし多重的にそのようなブロックがあれば、そ
れらブロックの内の１つが選択される（好適な実施の形
態において実際の選択は重要ではない）。選択されたブ
ロックは、それを順番リストのテールに移動することに
よって最後に使用されたものとしてマークされる。
【０１６４】３．さもなければ、もしアクセスがキャッ
シュをミスして、セットが有効及びアンロック双方であ
るブロックを含めば、それらブロックの内の１つが選択
される。好ましくは１つのブロックが選択され、それが
最初に使用されたものであり、それは順番リストのヘッ
ドに最も近いものである。選択されたブロックは、それ
を順番リストの最後に移動することによって最後に使用
されたものとしてマークされる。
【０１６５】４．さもなければ、アクセスがキャッシュ
をミスして、全てのブロックがロックされる（それらは
有効或は無効であり得る）。この場合、代替用の候補は
何等なく、アクセスはキャッシング無しでメモリに具現
化される。
【０１６６】代替目的に対して、好適な実施の形態にお
ける全キャッシュ命令はアクセスとしてカウントし、最
初に使用された情報を上記アルゴリズムによって要求さ
れるように更新させる。好適な実施の形態は６ビット・
フィールド（ＬＲＵと呼称）を利用して、代替方針の状
態を記録する。各キャッシュ・セットに関連されたＬＲ
Ｕフィールドがある。留意されるべきことは、それが先
の代替方針よりも優位に立つことが可能であって、指定
ウェイ内へのプリフェッチを可能としている。この特徴
は、ロックされたウェイがプリフェッチ命令を用いて占
有されることを可能とし、この明細書の別の場所で説明
される。
【０１６７】好適な実施の形態におけるキャッシュ・ロ
ッキングはキャッシュ構成レジスタを介して構成され、
それ故に好ましくは特権モードだけで管理される。好適
なキャッシュ・ロッキング構成は、アドレス空間識別子
に拘わらず、ユーザ及び特権双方の全てのソフトウェア
実行スレッドに影響する。キャッシュ・ロッキングの典
型的な使用法は、キャッシュ状態をキャッシュ操作とＲ
ＡＭ操作の間で仕切ることである。１つ或はそれ以上の
キャッシュ・ウェイはロックされ、メモリ箇所から成る
セットでロードされる。それらメモリ箇所はロー・レイ
テンシ（低待ち時間）ＲＡＭとして振る舞って、その
間、任意のアンロック・キャッシュ・ウェイはキャッシ
ュとして動作続ける。キャッシュ・ロッキング機構の効
果は、キャッシュ代替アルゴリズムに影響することであ
る。他のキャッシュ特性及び動作は、好ましくは、キャ
ッシュ・ロッキングの使用で影響されない。キャッシュ
・ブロックがキャッシュ内へロックされると、好適実施
理例におけるキャッシュ・ブロックに対するデータ及び
アドレス情報は、読取り、書込み、キャッシュ命令、並
びに、キャッシュの正規操作によって依然として変更可
能である。キャッシュ・ロッキングが提供する唯一の特
性は、ロックされたキャッシュ・ブロックが代替用に選
択されることを防止することである。
【０１６８】ひとたびウェイがロックされれば、そのウ
ェイは代替用の候補ではなく、よって正規キャッシュ操
作はロックされたウェイにおいてキャッシュ・ブロック
を駆逐しない。このルールは、好ましくは、キャッシュ
・ブロックが有効であるか或は無効であるかに拘わらず
適用される。よってロックされたウェイにおける無効キ
ャッシュ・ブロックは代替用の候補ではない。キャッシ
ュ内に任意のウェイ或は全ウェイをロックすることがで
きる。もし幾つかのウェイがアンロックされれば、正規
キャッシュ操作は全てのこれらのアンロックされたウェ
イにおいて続行する。もし全てのウェイはロックされれ
ば、キャッシュ・ミスはキャッシュ・ブロックがキャッ
シュ内に割り振られることを許容せず、任意のキャッシ
ング無しにメモリに対して直に達成される。
【０１６９】キャッシュ一貫性命令は、好ましくは、そ
れらキャッシュ・ブロックがロックされているか否かに
拘わらず、キャッシュ・ブロックに直に操作する。ＭＭ
Ｕによって提供される保護機構は所望されれば使用され
て、ロックされたキャッシュ・ブロックを不適切なアク
セスに抗して保護する。もしソフトウェア実行スレッド
が命令キャッシュ・ブロックに対して成就可能性を有す
れば、そのスレッドはそのブロックを無効化できる（ロ
ッキングに拘わらず）ことに留意すべきである。同様
に、もしスレッドがオペランド・キャッシュ・ブロック
に対して書込み可能性を有すれば、そのスレッドはその
ブロックを無効化できる（ロッキングに拘わらず）。キ
ャッシュは正規代替アルゴリズムより優位に立つ機構を
提供できて、メモリ・ブロックが、この明細書の別の場
所でより詳細に説明されているように、プリフェッチ命
令を用いて指定されたウェイ内へロードされ得る。好適
な実施の形態は、これもまたこの明細書の別の場所でよ
り詳細に説明されているように、キャッシュ構成レジス
タを利用する。そのような好適な実施の形態は分離した
命令及びオペランド・キャッシュを支援し、キャッシュ
構成レジスタも、好ましくは同一のウェイ内で分割され
る。各キャッシュは以下のレジスタと関連されている：
グローバル・キャッシュ動作及びキャッシュ・ロッキン
グを制御するキャッシュ構成レジスタ（ＩＣＣＲ及びＯ
ＣＣＲ）；キャッシュ・タグ情報を含む構成レジスタの
アレイ（ＩＣＡＣＨＥＴＡＧ及びＯＣＡＣＨＥＴＡ
Ｇ）；キャッシュ・データ情報を含む構成レジスタのア
レイ（ＩＣＡＣＨＥＤＡＴＡ及びＯＣＡＣＨＥＤＡＴ
Ａ）。
【０１７０】構成レジスタＩＣＣＲ及びＯＣＣＲはＧＥ
ＴＣＦＧ命令を用いて読取り可能であると共に、ＰＵＴ
ＣＦＧ命令を用いて書込み可能である。そのようなレジ
スタは、好ましくは、キャッシング、グローバル・キャ
ッシュ無効化、ライト−スルー／ライト−バック選択
（オペランド・キャッシュのみ）、並びに、キャッシュ
・ロッキングの管理をイネーブルするために使用され
る。ＰＵＴＣＦＧ乃至ＩＣＣＲは、好ましくは、同期化
命令（ＳＹＮＣＩ）で追従されなければならず、それ
も、ＰＵＴＣＦＧ乃至ＯＣＣＲが他の同期化命令（ＳＹ
ＮＣＯ）で追従されなければならない間である。本発明
の範囲の限定性が意図されている一方で、好適な実施の
形態においてそのような命令は、キャッシュ特性が変更
中の間、命令フェッチ及びデータ・アクセスの同期化を
確保する。
【０１７１】タグ及びデータ構成レジスタは、好ましく
は、ＧＥＴＣＦＧ命令を用いて読取り可能である。これ
は、特権モード・スレッドがキャッシュの内部状態を見
ることを可能とする。これは、望ましくは、キャッシュ
一貫性命令と組み合わされて使用され得て、特定のキャ
ッシュ・ブロックに一貫性をもたせる。また、デバッギ
ングの間にキャッシュ状態の視認性を付与すべくデバッ
ガで使用されることも望ましい。留意されるべきこと
は、キャッシュ状態は非常に揮発性であり幾分かの注意
が予測可能な結果を達成するには必要である、というこ
とである。キャッシュ状態は安定状態で以下の状況で観
測される。ＭＭＵがディスエーブルされると、命令キャ
ッシュ及びオペランド・キャッシュの双方が凍結され
る。これらのキャッシュの状態は、ＧＥＴＣＦＧを介し
て観測されると不揮発性となる。
【０１７２】ＭＭＵがイネーブルされると、安定キャッ
シュ状態を観測するには相当な注意が必要とされる。特
に、キャッシュ・ロッキング機構はキャッシュ代替方策
がキャッシュ状態を変更するを阻止すべく使用されるべ
きである。ロックされた命令キャッシュ・ウェイに対応
するＩＣＡＣＨＥＴＡＧ及びＩＣＡＣＨＥＤＡＴＡ構成
レジスタは、ＧＥＴＣＦＧを介して観測される際に不揮
発性となる。オペランド・キャッシュに対して、任意の
ロードやオペランド・キャッシュをヒットする格納又は
記憶アクセスを試すことを回避する必要性もあり、その
理由はそれらがＯＣＡＣＨＥＴＡＧ及びＯＣＡＣＨＥＤ
ＡＴＡへの変更となり得るからである。安定したオペラ
ンド・キャッシュ状態を観測するために、ソフトウェア
は書込まれるべきであって、これらのＧＥＴＣＦＧシー
ケンス内へのロード及びストアを使用することを回避
し、これが適切な同期化命令（ＳＹＮＣＯ）バリアを必
要とする可能性がある。この場合、ロックされたオペラ
ンド・キャッシュ・ウェイに対応するＯＣＡＣＨＥＴＡ
Ｇ及びＯＣＡＣＨＥＤＡＴＡ構成レジスタは、ＧＥＴＣ
ＦＧを介して観測される際に不揮発性となる。
【０１７３】また留意されるべきことは、これらの構成
レジスタに書込まれるべきではないことである。ＰＵＴ
ＣＦＧのこれらのレジスタの内の任意のものに対する動
作は未定義の動作に結びつき得る。特に、メモリ・モデ
ルは譲歩され得て、メモリ・アクセスの動作は予測不可
能である。
【０１７４】好適な実施の形態において、ＩＣＣＲ０及
びＩＣＣＲ１の２つの命令キャッシュ制御レジスタがあ
る。ＩＣＣＲ０について留意されるべきことは、ソフト
ウェアがこのレジスタに書込まれる際に注意を払うべき
であることである。もし命令キャッシングがイネーブル
からディスエーブルへ変更されれば、命令キャッシュは
キャッシュ・パラドックスを防止すべく同時に無効化さ
れるべきである。
【０１７５】例示的目的のみで、図７Ａ及び図７Ｂは好
適な実施の形態で使用されたＩＣＣＲ０及びＩＣＣＲ１
構成レジスタのフィールドの典型的な実施の形態の要約
を提供している。他の実施の形態はそのような構成レジ
スタに対して異なる構成を利用可能であり、図示された
特定の具現化は本発明を限定しようと意図されていな
い。
【０１７６】好適な実施の形態において、ＩＣＡＣＨＥ
ＴＡＧ構成レジスタは２- 次元アレイとして組織化され
ている。このアレイは、好ましくは、ウェイ番号及びイ
ンデックス番号で添字付けられて命令キャッシュにおけ
る特定ブロックに対するタグ情報を付与している。各命
令キャッシュ・ブロックに対するこのタグ情報は１つの
構成レジスタ内に保持される。ＩＣＡＣＨＥＴＡＧ０
は、好ましくは、有効アドレス・タグを保持している。
このレジスタは好ましくは有効ビットをも含む。これは
無効ブロックを示すべくクリアされるか、或は有効ブロ
ックを示すべくセットされる。ブロックが無効となる
と、他の全てのフィールドは未定義値を有する。留意さ
れるべきことは、好適な実施の形態において、ＩＣＡＣ
ＨＥＴＡＧ構成レジスタへの書込みは未定義動作に結び
つくことができる、ということである。
【０１７７】例示的目的で、図７Ｃは好適な実施の形態
で使用されたＩＣＡＣＨＥＴＡＧ構成レジスタのフィー
ルドの典型的な実施の形態の要約を提供している。他の
実施の形態はそのような構成レジスタに対する異なる構
成を利用可能であり、図示された特定の具現化は本発明
の限定的に試すことを意図したわけではない。
【０１７８】好適な実施の形態において、ＩＣＡＣＨＥ
ＤＡＴＡ構成レジスタは３次元アレイとして組織化され
ている。このアレイは、好ましくはウェイ番号、インデ
ックス番号、並びに、レジスタ番号で添字付けられて、
命令キャッシュにおける特定ブロックに対してデータ情
報を付与している。ＩＣＡＣＨＥＤＡＴＡにおける情報
は、好ましくは、対応するＩＣＡＣＨＥＴＡＧが有効で
ある際に定義されるのみである。１つの特定の好適な実
施の形態において、例えば、各命令キャッシュ・ブロッ
クは３２バイトのデータを含む。これらの３２バイトは
４つの６４ビット構成レジスタにわたって分配される。
これらのレジスタはｒで番号付けられ、ｒは[ ０，３]
内である。このブロックでキャッシュされた物理アドレ
スはＰで表され、Ｐはキャッシュ・ブロック・サイズの
倍数であることを仮定する。物理メモリはＰＭＥＭと呼
称されるバイト- アレイで表されていることを仮定す
る。レジスタｒの下方の３２ビットはＰＭＥＭに対応す
るキャッシュされたデータを含む[P+8r FOR 4]。レジス
タｒの上方の３２ビットはＰＭＥＭに対応するキャッシ
ュされたデータを含む[P+8r+4 FOR 4]。
【０１７９】各ＩＣＡＣＨＥＤＡＴＡレジスタにおける
データのエンディアネス(endianness)は、好ましくは２
つの３２ビット・メモリ・アクセスと一貫している。こ
のデータは、好ましくは、２つの命令としての解釈に対
して常に正しくフォーマットされる（例えば、３２ビッ
トの第１命令セットは各々、「MODE A命令」）。小さな
エンディアン・モード(little-endian mode)でも、４つ
の命令としての解釈に対して正しくフォーマットされる
（例えば、１６ビットの第２命令セットは各々、「MODE
B命令」）。しかしながら大きなエンディアン・モード
(big-endian mode) では、第１及び第２MODE B命令がレ
ジスタ内でスワップ状態で現れ、第３及び第４MODE B命
令もスワップ状態で現れる。このスワップ状態はソフト
ウェアで試されることがない。留意されるべきことは、
ＩＣＡＣＨＥＤＡＴＡ構成レジスタへの書込みは未定義
動作に結びつくことが可能である。
【０１８０】例示的目的に対して、図７Ｄは好適な実施
の形態で使用されるＩＣＡＣＨＥＤＡＴＡ構成レジスタ
のフィールドの典型的実施の形態の要約を提供してい
る。他の実施の形態はそのような構成レジスタに対する
異なる構成を利用可能であり、図示された特定の具現化
は本発明の限定的に試すことを意図したわけではない。
【０１８１】好適な実施の形態において、ＯＣＣＲ０及
びＯＣＣＲ１の２つのオペランド・キャッシュ制御レジ
スタがある。ＯＣＣＲ０レジスタに関しては、ソフトウ
ェアはこのレジスタに対する書込みに際して注意を払う
べきである。もしオペランド・キャッシュが無効化され
ると、任意のダーティ・キャッシュ・ブロックの状態が
失われる。ＯＣＣＲ０．ＯＣＥ或はＯＣＣＲ０．ＯＷＴ
フィールドの何れかの値を変更することはキャッシュ動
作における変更となり得る。
【０１８２】例示的目的で、図７Ｅ及び図７Ｆは好適な
実施の形態で使用されるＯＣＣＲ０及びＯＣＣＲ１の構
成レジスタのフィールドの典型的実施の形態の要約を提
供している。他の実施の形態はそのような構成レジスタ
に対する異なる構成を利用可能であり、図示された特定
の具現化は本発明を限定することを意図したわけではな
い。
【０１８３】好適な実施の形態において、ＯＣＡＣＨＥ
ＴＡＧ構成レジスタは２次元アレイとして組織化されて
いる。このアレイは、好ましくはウェイ番号及びインデ
ックス番号で添字付けされて、オペランド・キャッシュ
における特定のブロックに対するタグ情報を付与してい
る。各オペランド・キャッシュ・ブロックに対するタグ
情報は２つの構成レジスタ内に保持される：ＯＣＡＣＨ
ＥＴＡＧ０は有効アドレス・タグを保持し；ＯＣＡＣＨ
ＴＡＧ１は物理アドレス・タグを保持する。各レジスタ
は、好ましくは有効ビットを含む。これらのは共にクリ
アされて無効ブロックを示すか或は共にセットされた有
効ブロックを示すかの何れかとなる。ブロックが無効と
なると、他の全てのフィールドは未定義値を有する。留
意されるべきことは、ＯＣＡＣＨＥＴＡＧ構成レジスタ
への書込みが未定義動作に結びつくことができることで
ある。
【０１８４】例示的目的で、図７Ｇ１〜３及び図７Ｈは
好適な実施の形態で使用されるＯＣＡＣＨＥＴＡＧ０及
びＯＣＡＣＨＥＴＡＧ１の構成レジスタのフィールドの
典型的実施の形態の要約を提供している。他の実施の形
態はそのような構成レジスタに対する異なる構成を利用
可能であり、図示された特定の具現化は本発明を限定す
ることを意図したわけではない。
【０１８５】好適な実施の形態において、ＯＣＡＣＨＥ
ＤＡＴＡ構成レジスタは３次元アレイとして組織化され
ている。このアレイは、好ましくはウェイ番号、インデ
ックス番号、並びに、レジスタ番号で添字付けされて、
オペランド・キャッシュにおける特定のブロックに対す
るデータ情報を付与している。ＯＣＡＣＨＥＤＡＴＡに
おける情報は、好ましくは、対応するＯＣＡＣＨＥＴＡ
Ｇが有効である際に定義されるのみである。
【０１８６】好適な実施の形態において、各オペランド
・キャッシュ・ブロックは３２バイトのデータを含む。
これらの３２バイトは４つの６４ビット構成レジスタに
わたって分配されている。これらのレジスタはｒと番号
付けされ、ｒは[ ０，３] 内である。このブロックでキ
ャッシュされた物理アドレスはＰで表され、Ｐはキャッ
シュ・ブロック・サイズの倍数であることを仮定する。
物理メモリはＰＭＥＭと呼称されるバイト- アレイで表
されていることを仮定する。レジスタｒはＰＭＥＭに対
応するキャッシュされたデータを含む[P+8r FOR 8]。各
ＯＣＡＣＨＥＤＡＴＡレジスタにおけるデータのエンデ
ィアネスは６４ビット・メモリ・アクセスと一貫してい
る。ＧＥＴＣＦＧ命令は６４ビット読取りを実行し、そ
れ故にメモリ・エンディアネスと一貫する値を戻す。留
意されるべきことは、ＯＣＡＣＨＥＤＡＴＡ構成レジス
タへの書込みは未定義動作に結びつくことができる、と
いうことである。
【０１８７】例示的目的で、図７Ｉは好適な実施の形態
で使用されるＯＣＡＣＨＥＤＡＴＡ構成レジスタのフィ
ールドの典型的実施の形態の要約を提供する。他の実施
の形態はそのような構成レジスタに対する異なる構成を
利用可能であり、図示された特定の具現化は本発明の限
定的に試すことを意図したわけではない。
【０１８８】また例示的目的で、図８Ａ及び図８Ｂは好
適な実施の形態の（ここで説明されているように構成レ
ジスタを介して好ましくは具現化されるものとして）仮
想キャッシュの概観的な斜視図を提供している。ｐｔａ
ｇアレイ及びｖｔａｇアレイの別個のＶ有効フィールド
が留意されるべきである。例えば、キャッシュ一貫性に
関してはｐｔａｇチェックが具現化される際（この明細
書の別の場所で説明されているように、外部的に提供さ
れたキャッシュ一貫性／スヌープのコマンドに応答する
等）、そのような複製有効フィールドはそのような機能
性に対するハードウェアを具現化する点で改善を提起す
る。また留意されることは、図８Ｂにおいて、典型的Ｌ
ＲＵアレイが図示され、この明細書の別の場所で説明さ
れているように、それがキャッシュ代替方針に対する好
適な実施の形態で使用される。
【０１８９】本発明に従ったキャッシュ管理に関する典
型的コード・シーケンス及びアルゴリズムが次に説明さ
れる。
【０１９０】先に説明したように、キャッシュはＭＭＵ
がイネーブルされる前に初期化されるべきである。好適
な実施の形態において、必要とされるステップは以下の
通りである。
【０１９１】１．オペランド・キャッシュのグローバル
動作を指定し、オペランド・キャッシュが使用される前
にその状態を無効化するためのＯＣＣＲ０への書込み。
【０１９２】２．オペランド・キャッシュ・ロッキング
情報を構成するためのＯＣＣＲ１への書込み。
【０１９３】３．命令キャッシュのグローバル動作を指
定し、命令キャッシュが使用される前にその状態を無効
化するためのＩＣＣＲ０への書込み。
【０１９４】４．命令キャッシュ・ロッキング情報を構
成するためのＩＣＣＲ１への書込み。
【０１９５】もしキャッシュ・ロッキングが使用される
のであれば、留意されるべきことは、ＭＭＵがイネーブ
ルされるまでキャッシュがプリ- ロードされることがで
きず、その理由は、これにはキャッシュ状態を変更する
ことがプリフェッチにとって必要であるからである。キ
ャッシュ・ロッキング・シーケンスはこの明細書の別の
場所でより詳細に説明される。
【０１９６】好適な実施の形態において、４つの基本的
な一貫性操作がある。
【０１９７】１．オペランド・キャッシュ・ブロックの
無効化。これは好ましくはＯＣＢＩ或はＯＣＣＲ０．Ｏ
ＣＥを用いて達成される。留意されるべきことは、オペ
ランド・キャッシュ・ブロックの無効化が廃棄されるダ
ーティなオペランド・キャッシュ・ブロックとなること
である。好ましくは、メモリ状態のロスとなり得るの
で、これは注意をもって試される。
【０１９８】２．オペランド・キャッシュ・ブロックの
ライト−バック。これは好ましくはＯＣＢＷＢを用いて
達成される。
【０１９９】３．オペランド・キャッシュ・ブロックの
パージ。これは好ましくはＯＣＢＰを用いて達成され
る。
【０２００】４．命令キャッシュ・ブロックの無効化。
これは好ましくはＩＣＢＩ或はＩＣＣＲ０．ＩＣＥを用
いて達成される。
【０２０１】こうしたキャッシュ一貫性操作は好ましく
は３つの異なる粒度で実行され得る。第１はメモリ箇所
であり：適切な命令はメモリ箇所に適用されるべきであ
る。これは供給されたメモリ・アドレスを包囲して、キ
ャッシュ・ブロック・サイズと試されたメモリ・ブロッ
クに一貫性を持たせる。これは好ましくはユーザ或は特
権モードで達成され得る。
【０２０２】第２はメモリのページであり：メモリの小
さなページに対して（特定実施の形態において４キロバ
イトのページ等）、適切なキャッシュ一貫性命令は、キ
ャッシュ・ブロック・サイズ間隔でページを通じて増分
する有効アドレスでページにわたって反復されるべきで
ある。これは、好ましくは、ユーザ或は特権モードで達
成され得る。より大きなメモリ・ページに対しては、特
権モードを使用し、キャッシュ構成レジスタを通じて見
たようにキャッシュ状態を通じてスキャンすることがよ
り効率的である。目的ページに対応するアドレス情報を
含む各キャッシュ・ブロックは適切なキャッシュ一貫性
命令を用いて一貫させるべきである。目的の有効アドレ
スはキャッシュ・ブロックにおけるアドレス情報から計
算され得る。
【０２０３】第３は全てのキャッシュであり：これは好
ましくは特権モードだけで達成され得る。全体的なオペ
ランド・キャッシュの無効化はＯＣＣＲ０．０ＣＥを用
いて達成可能であり、そして全体的な命令キャッシュの
無効化はＩＣＣＲ０．ＩＣＥを用いて達成可能である。
ライト−バックある或はパージ操作に対しては、適切な
キャッシュ一貫性レジスタであるが考慮したようにスキ
ャンはキャッシュ状態を通すことが必要である。各有効
キャッシュ・ブロックは適切なキャッシュ一貫性命令を
用いて一貫性を持たせるべきである。目的有効アドレス
はキャッシュ・ブロックにおけるアドレス情報から計算
可能である。
【０２０４】命令キャッシュ無効化がＩＣＢＩを介して
達成されると、好適な実施の形態での無効化は無効化用
に使われる有効アドレスに対応するキャッシュ・ブロッ
クに対して保証されるだけである。これは、この明細書
の別の場所で説明されるキャッシュ・シノニム発行のた
めである。幾つかの場合、命令無効化は物理レベルで要
求され得て、命令の物理アドレスへマップされ得る全て
の有効アドレス空間で命令が無効化されることを確保す
る。推奨されるアプローチは、特権モードを使用し、キ
ャッシュ構成レジスタを通じて命令キャッシュ状態を検
査することである。命令キャッシュ状態は無効化される
有効アドレスのキャッシュ・インデックス・フィールド
を用いてインデックス付けされるべきである。これはキ
ャッシュにおけるセットを識別し；命令の全てのキャッ
シュ・シノニムがこのセット内になって、アドレス・キ
ャッシュ・シノニム問題（この明細書の別の箇所で説明
される）に対する制約が追従される。これらのキャッシ
ュ・ブロックの各々はキャッシュ構成レジスタ内で調査
されるべきであり、そして、所望に応じて適切に目標と
されたＩＣＢＩを用いて無効化されるべきである。留意
されるべきことは、ソフトウェア・チェックを実行し
て、その無効化が実際に必要であるかを見るよりも、各
ケースを無条件で無効化することがより迅速であり得
る、ということである。もし多くの物理命令を無効化す
ることが必要であれば、全命令キャッシュをＩＣＣＲ
０．ＩＣＥを用いて単に無効化することがより容易であ
るか或はより迅速であり得る。
【０２０５】以下の典型的な好適シーケンスが単一キャ
ッシュ・ブロックを特定ウェイ(way) でロックすべく使
用可能である。
【０２０６】１．以下の前提条件が好ましくは保持され
るべきである。第１として、特権モードは構成レジスタ
・アクセスが必要とされているので使用されなければな
らない。第２として、ＭＭＵはイネーブルされなければ
ならず；ＳＲ．ＭＭＵはセットされるべきである。第３
として、キャッシングはイネーブルされるべきである。
ＯＣＣＲ０．ＯＣＥはもしオペランド・キャッシュ内へ
ロッキングされたならばセットされるべきであり；ＩＣ
ＣＲ０．ＩＣＥはもし命令キャッシュ内へロッキングさ
れたならばセットされるべきである。第４として、目的
有効アドレスは、キャッシュ可能であり且つ適切な許可
を含む翻訳によってマッピングされるべきである。読取
り許可はデータ・キャッシュ内へのプリフェッチングを
求めて必要とされ、命令キャッシュに対しての許可を実
行する。
【０２０７】２．目的ウェイはロックされるべきであ
る。ＯＣＣＲ１．ＯＷ＿ＬＯＣＫ或はＩＣＣＲ１．ＩＷ
＿ＬＯＣＫの適切なビットがセットされるべきである。
ウェイは引き続くステップの前にロックされるべきであ
って、他のアクセスがこのシーケンスと干渉しないこと
を確保している。
【０２０８】３．目的有効アドレスはキャッシュ内に既
にあるべきではない。もしこれが試されなければ、キャ
ッシュから、相応しいように、ＯＣＢＰ、ＯＣＢＩ、或
は、ＩＣＢＩを用いて除去可能である。命令フェッチン
グはプログラム実行とは独立して実行されるので、命令
無効化はＩＣＢＩを用いて明白に常に達成されるべきで
ある。これは、ステップ２でウェイをロッキングした後
に試されるべきである。
【０２０９】４．キャッシュは、プリフェッチが目的ウ
ェイ内へ実行されるよう構成されるべきである。オペラ
ンド・キャッシュ・ロッキングに対して、ＯＣＣＲ１．
ＯＷ＿ＬＥはセットされるべきであり、ＯＣＣＲ１．Ｏ
Ｗ＿ＬＯＡＤは目的ウェイを示すべくセットされるべき
である。命令キャッシュ・ロッキングに対して、ＩＣＣ
Ｒ１．ＩＷ＿ＬＥはセットされるべきあり、ＩＣＣＲ
１．ＩＷ＿ＬＯＡＤは目的ウェイを示すべくセットされ
るべきである。
【０２１０】５．キャッシュ・ブロックはプリフェッチ
命令を用いてロードされるべきである。目的有効アドレ
スに対して、相応しいように、ＰＲＥＦＯ或はＰＲＥＦ
Ｉを実行する。先行するステップは、このプリフェッチ
がキャッシュをミスして、キャッシュ・ブロックが指定
されたウェイでメモリから補充されるように構成され
た。留意すべきことは、もし何等翻訳がなければ或はも
しプリフェッチが許可を何等有しなければ、そのプリフ
ェッチは無視されることである。ソフトウェアは好まし
くはステップ１で説明されたように適切な翻訳に対して
構成される。
【０２１１】６．ＯＣＣＲ１．ＯＷ＿ＬＥ或はＩＣＣＲ
１．ＩＷ＿ＬＥのロード・イネーブル・ビットはこれで
クリアできて正規のキャッシュ代替を再スタートする。
【０２１２】ロックされたキャッシュ・ブロックは適切
なパージ或は無効命令を介してキャッシュから除去され
ることができる。もしウェイが引き続いてアンロックさ
れれば、そのウェイはキャッシュ代替用の候補となる。
【０２１３】この明細書の別の場所で議論されているよ
うに、特定の好適な実施の形態は仮想キャッシュを具現
化する。シノニム問題をそのような仮想キャッシュ内に
アドレスする改善された方法を提供したことに加えて、
そのような好適な実施の形態は読取り／書込み許可がど
のようにチェックされ、そのような仮想キャッシュ実施
の形態で処理されるかの改善をも提供する。
【０２１４】図９を参照すると、そのような改善された
許可プロセッシングの第１の例を説明する例示的なフロ
ーチャートが説明されている。ステップ２００でキャッ
シュがアクセスされ、この例の目的では書込み要求／操
作である。ステップ２０２でチェック／比較が書込み要
求に対する仮想アドレス（或はその一部）と仮想キャッ
シュのｖｔａｇとの間で試される。この比較の後、ｖｔ
ａｇヒットがあったか（ステップ２０４）どうかについ
て決定が試される。もしｖｔａｇヒットがなければ、次
のステップはＴＬＢのアクセスである（ステップ２１
２）。もしステップ２０４での決定がｖｔａｇヒットで
あれば、ステップ２０６及び２０８では、選択されたキ
ャッシュ・エントリの許可についてチェックが試され
る。もしキャッシュ・エントリが適切な許可を有すれば
（例えば、書込み操作を認可する許可フィールド／ビッ
ト・セッティング等々）、操作は完了し、それはステッ
プ２１０で表されている。一般に、書込み操作の場合、
データは選択されたキャッシュ・エントリ内へ書込ま
れ、それはライト−スルー或はライト−バック操作であ
り得る（この明細書の別の場所で説明されているよう
に）。もし選択されたキャッシュ・エントリが適切な許
可を有することがなければ（例えば、読取り操作に対す
るアクセスを制限する許可フィールド／ビット等々）、
プロセスはステップ２１のＴＬＢアクセスへ進む。
【０２１５】ステップ２１２でＴＬＢがアクセスされ、
それにはＴＬＢ入力として、書込み要求に対する仮想ア
ドレス（或はその一部）を用いる。その後、仮想アドレ
スで選択されるようにＰＴＥが試され、選択されたペー
ジの許可がステップ２１４でチェックされる（留意され
るべきことは、好適な実施の形態において、ステップ２
１２及び２１４は単一ステップ或は単一サイクルで一緒
に実行され得ることである等々）。ステップ２１６で示
されているように、適切な許可が選択されたページに関
連されているかどうかの決定はＴＬＢアクセス後に試さ
れる。もし選択されたＰＴＥが書込み操作に対して適切
な許可を有することがなければ、ステップ２１８で例外
が提起され、例外ハンドラ・ソフトウェア・ルーチンが
その書込み要求に応答することになる。もし書込み要求
の仮想アドレスに対応するＰＴＥが何等なかったなら
ば、再度例外がステップ２１８で提起される（ＴＬＢミ
スを取り扱うような、適切な例外ハンドラでの処理に対
する）。説明例のように、もしオペレーション・システ
ム或は他のソフトウェアが特定ページに対する第１書込
み操作の検出を望めば、ページは読取りとしてだけ初期
的に指定され得て、例外ハンドラがステップ２１８の後
にそのページに対するＴＬＢ許可を更新して、例えば読
取り／書込みされる。
【０２１６】もしステップ２１６でページが適切な許可
を有すると決定されたならば、ステップ２２０でキャッ
シュは更新される。もしＴＬＢがステップ２０８で何等
決定が試されないのでステップ２１２でアクセスされた
ならば、キャッシュの許可フィールド／ビットはステッ
プ２２０で更新される必要性がある。もしＴＬＢがステ
ップ２０４で何等決定が試されないのでアクセスされた
ならば、キャッシュのｖｔａｇ、ｐｔａｇ、データ、並
びに、許可がステップ２２０で更新される（例えば、キ
ャッシュ・ミスとして取り扱われる）。ステップ２２２
で操作は完了され、書込み操作の場合、データが選択さ
れたキャッシュ・エントリ内へ書込まれ、それはライト
−スルー或はライト−バック操作であり得る（この明細
書の別の場所で説明されているように）。この場合、キ
ャッシュ・エントリが代替され得るように、どのエント
リが代替されるかを決定するプロセス（この明細書の別
の場所で説明されているように）が実行されることにな
る。
【０２１７】そのような「許可拡大」も、仮称キャッシ
ュに関連してより一般的に使用可能であり、特に、この
明細書の別の場所で説明されているようなシノニム問題
に対処するプロセスと組み合わされて使用可能である。
次に図１０で参照されるように、仮想キャッシュを利用
している本発明の特定の好適な実施の形態で使用される
許可拡大に対する典型的なフローチャートが説明され
る。
【０２１８】ステップ２２８で仮想キャッシュがアクセ
スされ、例えば読取り要求或は書込み要求の目的のため
である。ステップ２３０では、チェック／比較が、読取
り要求或は書込み要求（或はその一部）に対する仮想ア
ドレス及び仮想キャッシュのｖｔａｇとについての要求
の許可レベルとの間でなされる。仮想キャッシュの選択
されたエントリ。ステップ２３２でｖｔａｇヒットがあ
るかどうかそして保護違反がないかについての決定がさ
れ、プロセスはステップ２４８へ進み、その操作が完了
される。しかしながらもしｖｔａｇヒットがなければ、
或は、ｖｔａｇがあるが保護違反であれば、次のステッ
プはＴＬＢのアクセスである（ステップ２３４）。ステ
ップ２３６で例外がＴＬＢミス或は保護違反に対して等
のためにとられるべきかどうか決定される（もし例外
が、ＴＬＢミス或は保護違反で取られるべきであれば、
例外がステップ２３８で提起される）。もしステップ２
３６で例外が提起されなければ、ステップ２４０でｐｔ
ａｇヒットがあるかどうかのチェックが試される（例え
ば、ＴＬＢからの物理アドレス情報と（試されたシノニ
ムが記憶されている）仮想キャッシュのエントリでのｐ
ｔａｇｓとの間で比較が試される）。ステップ２４２で
もしＴＬＢからの物理アドレスとキャッシュの選択され
た（インデックスで選択された）エントリ（ｎｗａｙセ
ットの連想キャッシュの場合での多重的エントリ）との
間に符合或は一致がないことが決定されれば、ステップ
２４４でキャッシュ・ミスとして操作が取り扱われる。
もしステップ２４２で符合或は一致があると決定された
ならば、ステップ２４６でその符合キャッシュ・エント
リのｖｔａｇがＴＬＢからの仮想アドレスで更新され
る。またステップ２４６でキャッシュ・エントリの許可
ビット／フィールドも更新される。よって、ステップ２
４６後に、許可が拡大され得てｖｔａｇエントリがステ
ップ２３４でのＴＬＢアクセス後の更新されるか、或
は、それらの何れかが生じ、それによってシノニム問題
を解決し（もし必要であれば）、許可を拡大し（もし必
要であれば）、そして、不必要な例外を回避する等々で
ある。ステップ２４８で操作は完了される（例えば、相
応しいようにメモリ読取り或は書込みのように処理され
る）。ステップ２４８で操作は完了され、書込み操作の
場合においては、データが選択キャッシュ・エントリ内
へ書込まれ、それはライト−スルー或はライト−バック
操作である（例えば、この明細書の別の場所で説明され
ているように）。読取りの場合、操作は選択されたキャ
ッシュ・エントリからの読取りである。
【０２１９】留意されるべきことは、ｖｔａｇエントリ
を再書込みするステップが実行されて、現行アクセスと
同一アドレスを用いて引き続くアクセスがキャッシュを
ｖｔａｇアレイ・アクセスでヒットする、ということで
ある。おそらく、基準考察の区域に基づいて、データに
対する次のアクセスは先行アクセスと同一の仮想アドレ
ス（エイリアス）を介して試され、この故に先行するプ
ロセスは好適な実施の形態における性能を最適化する。
【０２２０】また留意されるべきことは、ここで説明さ
れた許可拡大も命令キャッシュにも適用され得る、とい
うことである。例えば、実行可能性或はユーザ／特権許
可等の許可は上述したアルゴリズムで拡大され得る（特
に図９に関連して議論されたアルゴリズム）。そのよう
な命令キャッシュ実施の形態において、好ましくはエイ
リアスを除去するハードウェア作用がなく（即ちｐｔａ
ｇ検索がなく）、構造キャッシュに対するキャッシュ一
貫性を提供する必要性が全くない（キャッシュ一貫性は
別の場所で議論される）。そのような考察は命令キャッ
シュと、簡略化された論理で且つより低いコストで具現
化されるそのコントローラをイネーブルする。
【０２２１】次に図１１を参照すると、本発明の好適な
実施の形態における許可の取り扱いの特定の局面がより
詳細に説明される。図１１において、仮想キャッシュ・
アレイ２６２は典型的な４ウェイ・セット連想仮想キャ
ッシュにおけるｖｔａｇアレイと許可フィールド／ビッ
トとを図示している（仮想キャッシュ・エントリの他の
フィールドは図１１に示されていないが、この明細書の
別の場所で説明されている）。仮想キャッシュ・アレイ
２６２の各セットは多数のセットから構成され、その各
々が図示の実施の形態において４ウェイを含む。各セッ
ト及びウェイに対して、そのデータがそのセット及びウ
ェイに記憶されているアドレスの仮想タグがあると共
に、ライン／ブロックがそのキャッシュに配置された際
にＴＬＢから獲得された許可情報もある。この明細書の
別の場所でより完全に説明されているように、許可情報
は読取り／書込み許可、ユーザ／特権モード許可等々か
ら構成され得る。
【０２２２】仮想キャッシュ・アレイ２６２にアクセス
する目的のために、仮想アクセス・アドレス（例えばＣ
ＰＵコア１０２から）が仮想キャッシュに提供され、そ
れが仮想アドレス・タグ・フィールド２６６とインデッ
クス・フィールド２６８とを含んでいる（ワード・サイ
ズに依存している他のビットは、特定のワード或はキャ
ッシュにおけるライン／ブロックからアクセスされてい
るバイトを選択すべく使用可能であり、この議論のため
に無視され得る）。インデックス２６８は仮想アレイ２
６２のセット２６４の内の１つのセット内への選択／符
号付けのために使用される（再度、例示的目的のため、
４ウェイ・セット連想仮想キャッシュが図１１に図示さ
れている）。仮想アレイ２６２における選択された／イ
ンデックス付けされたエントリの４つのウェイは、好ま
しくは、アレイ２６２から読取られて、仮想アドレスの
タグ・フィールド２６６と比較される（アイテム２７０
はウェイの内の１つのウェイの選択された／インデック
ス付けされたｖｔａｇを保持しているバッファと、タグ
部２６６を保持しているバッファとを図示しており、そ
れが好ましくはコンパレータで比較される）。４つの比
較がＡＮＤ論理２７４へ搬送され、好ましくは４つのタ
グ符号信号を介して並列で搬送される（ＡＮＤ論理はＡ
ＮＤまたはＮＡＮＤゲート、又は他の適当な論理等より
なる）。
【０２２３】加えて、選択されたセットの各ウェイに関
連された許可情報は論理２７２へ提供される。許可要求
情報も論理２７２へ提供される。この明細書の別の場所
でより完全に説明されているように、ＣＰＵコア１０２
のロード／ストア・ユニット（或はＣＰＵコア１０２の
他の適切な部分）は特定の要求されたアクセスに対して
の要求された許可を決定する。例えば、ロード操作は読
取り許可を要求し、記憶操作は書込み許可を要求し；ユ
ーザ・モード許可は、もし命令がユーザ・モードから成
就すれば要求される（即ち、この明細書の別の場所で説
明されているように、ＳＲ．ＭＤビットから決定され
る）。
【０２２４】再度、図１１を参照すると、論理２７２は
キャッシュ・アレイ２６２から戻った許可ビットをＣＰ
Ｕからの許可情報と組合せる。論理２７２は、ＣＰＵか
らの許可情報に基づいて、アクセスがウェイの選択され
た／インデックス付けされたセットの各ウェイに対して
許可されているかどうかを決定する。アクセスは次のよ
うな場合、例えば読取り専用ページへの書込みの場合、
非読取り可能ページに対する読取り或はページは特権で
ある場合、そのモードがユーザである場合、等の許可違
反の理由については、許可されない。論理２７２は、も
しアクセスがそのウェイに対して許可されているかを示
す各ウェイに対して信号を作り出す。論理２７２は、Ｃ
ＰＵからの許可／許可要求型情報の受信と、キャッシュ
のウェイからの許可情報に基づいてアクセスが許可され
ているかの決定とに適合した任意の論理から構成され得
る。
【０２２５】ＡＮＤ論理２７４は、次いで、許可された
アクセス信号でアレイ２６２からの各ウェイ出力に対し
てタグ符号信号を論理的に足して、各ウェイに対するキ
ャッシュ・ヒット信号を得る。その結果、好適な実施の
形態において、キャッシュ・ヒット信号は、もしアドレ
ス・タグがキャッシュ・ウェイにおけるタグと符号すれ
ば所与のウェイに対して生成され、そのウェイに対する
許可情報は、操作が許可されて、仮想タグ・アクセスだ
けに基づいて完了され得ることを示す。
【０２２６】次に図１２を参照すると、外部供給された
キャッシュ一貫性／スヌープ・コマンドに望ましくは応
答する仮想キャッシュ・メモリ・システムについて更な
る説明が提供される。
【０２２７】図１は全体的なマイクロプロセッサ／デー
タ処理システムを図示し、ＰＣＩバス或は他のタイプの
周辺機器であり得る外部装置１２８（例えば、グラフィ
ックス或は他のディスプレイ・モジュール、ネットワー
ク・インターフェース装置、記憶装置等々）がバス１２
４を介してインターフェース１１８（好適な実施の形態
において、ＰＣＩ型インターフェースであり、他のイン
ターフェースが他の実施の形態では使用可能）に結合さ
れている。外部装置１２８は、読取り或は書込みの何れ
かで、メモリ・バス１２２を介して外部メモリ・インタ
ーフェース１２０に結合された外部メモリ１２６にアク
セスを望み得る。しかしながらそのようなメモリ・トラ
ンザクションで、キャッシュ一貫性に拘わる問題が生じ
得る。もし外部装置１２８がキャッシュ・メモリ・シス
テムに記憶され得るメモリ箇所にアクセスすることを望
めば、外部装置１２８によってアクセスされた外部メモ
リ１２６に記憶されたデータがキャッシュ・メモリに記
憶されたデータと一貫性がなければエラーが生じ得る。
【０２２８】好適な実施の形態において、この問題は、
好ましくは、外部的に提供された（ＣＰＵコア１０２と
仮想キャッシュ・メモリ・システム等に対して外部であ
る）「スヌープ(snoop) 」或は他のキャッシュ一貫性コ
マンドとに望ましくは応答する仮想キャッシュ・メモリ
のウェイによって対処される。一般的に云えば、外部装
置（外部装置１２８等）がメモリ・アクセス・トランザ
クションを始動すると、ＰＣＨブリッジ１１４（或は他
の好適インターフェース或は他の装置）はそのメモリ・
アクセス・トランザクションがキャッシュ一貫性がある
べきであるメモリの領域に影響するかどうかを決定す
る。好適な実施の形態において、メモリの幾つかの領域
は非キャッシュ一貫性であると指定され得て（例えばキ
ャッシュ不能）、よってそのようなメモリ領域はキャッ
シュ一貫性問題が提起されない。しかしながら、もし要
求されたメモリ・トランザクションがメモリのキャッシ
ュ一貫性領域に影響すると決定されれば、スヌープ或は
他のキャッシュ一貫性コマンドがＣＰＵコア１０２へ供
給される。スヌープ或は他のキャッシュ一貫性コマンド
に応じて、仮想キャッシュ・システムはプロセスを始動
して、キャッシュ一貫性が維持されることを確保し（例
えば、もしデータが「ダーティ」であれば、キャッシュ
・メモリからデータのメモリ・ライト−バックを始
動）、それがその後に、外部／主メモリ及びキャッシュ
・メモリが一貫性を有すると承認する信号となって、元
々要求されたメモリ・トランザクションが完了され得
る。
【０２２９】図１２は、本発明の好適な実施の形態で利
用されるそのようなキャッシュ一貫性プロセスに対する
典型的なフローチャートである。ステップ３００で、こ
の例ではＰＣＩ型装置（本発明はそのような装置に限定
されることはないが）である外部装置がメモリ要求を試
す。これは読取り或は書込み要求として、その要求に応
答するのに必要なアドレス情報と共にブリッジ１１４に
よって受信される。ステップ３０２でブリッジ１１４
は、その要求がキャッシュ一貫性メモリに関わるかを決
定する目的のために、内部レジスタ、メモリ、或は、他
のリソースを参照する。留意されるべきことは、好適な
実施の形態において、そのようなチェックを試すのは必
ずしもブリッジ１１４ではなく、即ち他のインターフェ
ース或はメモリ・トランザクション処理装置等々もその
ような決定をＣＰＵコア１０２及び仮想キャッシュ・メ
モリ・システムの外部で試し得ることである。図１に示
される特定のバス及び全体的なシステムは、本発明の仮
想キャッシュ・メモリ・システムの好適な実施の形態に
対するただの典型例であるに過ぎない。
【０２３０】ステップ３０４でその要求がキャッシュ一
貫性メモリに拘わるかどうかについての決定が試され、
もしＮｏであれば、プロセスはステップ３０６へ進み元
々要求された操作が完了し（このトランザクションはブ
リッジ或は要求されたバス・プロトコル等を始動する他
の制御装置によって具現化され得て、元々要求されたメ
モリ・トランザクションを完了する）、もしＹｅｓであ
れば、ステップ３０８でブリッジはスヌープ・コマンド
（或は他のキャッシュ一貫性型コマンド）をＣＰＵコア
１０２へ発する。このコマンドの正確な特性及びそのコ
マンドを提供するバス・プロトコルは特定のシステム及
び具現化に基づいて選択され得る。重要なことは、外部
的に提供されたスヌープ或は他のキャッシュ一貫性コマ
ンドがＣＰＵコア１０２へ提供されることである。図１
２において、これは例示的に「スヌープ要求」と呼称さ
れている。
【０２３１】ＣＰＵコア１０２は、好ましくは、バス・
インターフェース・ユニット（ＢＩＵ）或はバス１０４
へデータを提供するか或は該バス１０４からデータを提
供する他のインターフェース回路を含み、ステップ３１
０でＣＰＵコア１０２のＢＩＵがスヌープ要求を受信
し、それが次いでキャッシュ・コントローラへ渡される
（図１２において例示的に「ＤＣＣ」と呼称される）。
留意されるべきことは、ＢＩＵの特定の具現化及びＤＣ
Ｃは特定用途に対して選択され得て、議論されている仮
想キャッシュ実施の形態は任意のタイプのインターフェ
ース回路或は制御回路に限定されない。重要なことは、
ＣＰＵコア１０２がスヌープ要求を受信し、仮想キャッ
シュ・メモリ・システムに対する適切な制御回路がスヌ
ープ要求（及び、他の任意の適切な制御及びアドレス情
報等々）を受信して、ここで説明された方法でその要求
に応答することである。
【０２３２】ステップ３１２で仮想キャッシュ・メモリ
はＤＣＣから物理アドレス・タグ情報（ｐｔａｇ）を含
む情報を受信して、仮想キャッシュｐｔａｇアレイのコ
ンテンツでｐｔａｇヒットを捜す。ステップ３１２の実
行は、好ましくは以下のように行われる。ＤＣＣは物理
アドレスのインデックス・フィールドを採用すると共に
このインデックスを用いるか或は物理アドレス・インデ
ックスからインデックスを作り出して、仮想キャッシュ
のｐｔａｇアレイ内へ適切にインデックス付けを試す。
ページ・サイズ及び特定の実施の形態での他の特性に依
存して、ＤＣＣはｐｔａｇヒットを捜すために仮想キャ
ッシュに対して、１つ、２つ、４つ、或は、それ以上の
インデックスを必要とし得る。重要なことは、スヌープ
結果を随伴する物理アドレス情報に基づいて、ヒットが
見出され得るｐｔａｇアレイの全箇所がそのヒットを求
めて調査され、ＤＣＣが所望に応じてｐｔａｇアレイ内
への１つ或はそれ以上のインデックスを用いて、ｐｔａ
ｇアレイのこの調査を行う。ステップ３１２の結論で、
仮想キャッシュのｐｔａｇアレイはヒットが見出され得
るｐｔａｇ箇所の全てにおいて調査された。
【０２３３】留意されるべきことは、ここで説明される
と共に好適な実施の形態で使用されたｐｔａｇ調査の特
性の内の１つがゼロか或は１つのヒットが見出されるこ
とである。好適な実施の形態において、２つ以上が存在
し得ず、それは、この明細書の別の場所で説明されてい
るように、ハードウェア及びソフトウェア機構の組合せ
によって達成される。ハードウェアは、好ましくは、同
一セット内において物理アドレスのエイリアスが何等な
いことを確保し（即ち、ｐｔａｇ検索及びチェック機
構）、ソフトウェアは、異なるセット間で物理アドレス
のエイリアスが何等ないことを確保する（即ち、キャッ
シュ・シノニムを回避するためのソフトウェア制約）。
その結果、好適な実施の形態でのようにキャッシュ一貫
性を具現化することは、せいぜい、１つのキャッシュ・
ライン／ブロックの洗い流し／無効化だけを要求する。
好適な実施の形態において、これはハードウェアを相当
に簡略化するものであり、それは適切な洗い流し／無効
かを実行するために多数のキャッシュ・ラインを通じて
の反復が何等要求されていないからである。
【０２３４】ステップ３１４で、ステップ３１２のｐｔ
ａｇチェック／比較に基づくｐｔａｇヒットがあるかど
うかを決定する（勿論、特定実施の形態において３１２
及び３１４等のステップが組合せ可能であるが、主に議
論の目的のために別個に示されている）。もしステップ
３１４でｐｔａｇヒットがないと決定されると、プロセ
スはステップ３２８へ進む（ステップ３２８は追ってよ
り詳細に説明される）。もしステップ３１４でｐｔａｇ
ヒットがあると決定されると、プロセスはステップ３１
６へ進み、その時点で、選択されたキャッシュ・ライン
／ブロックがダーティかを決定すべくチェックが試され
る（即ち、ｐｔａｇヒットが主メモリへ書き込まれるべ
きデータを有し得るかどうかである）。ステップ３１８
で、ライン／ブロックのダーティ・チェック及び決定に
基づいて（再度、そのようなチェック及び決定が一般的
に組合せ或は別個の操作であり得る）、プロセスは直に
ステップ３２２へ進む（もしライン／ブロックがダーテ
ィでなければ）、或は、プロセスは先ずステップ３２０
へ進み、その時点でＤＣＣ（或は他の適切な制御論理）
がダーティ・キャッシュのライン／ブロック内のデータ
をメモリへ書込ませる。
【０２３５】ステップ３２２でスヌープ要求が書込み操
作に対してかどうかがチェックされる。もしスヌープ要
求が書込み操作に対してであれば（ステップ３２４でｙ
ｅｓ決定）、ステップ３２６でｐｔａｇ（ｐｔａｇヒッ
トがあると仮定）によってキャッシュ・ヒットのライン
／ブロックが無効化され、それはキャッシュ・ライン／
ブロックのコンテンツが元々要求された書込み操作の結
論に及んで最後のデータをおそらく含まないであろうか
らである。もしステップ３１４でｐｔａｇヒット無しが
決定されたならば、ステップ３２２は代替的にはスキッ
プされ得て、プロセスは直にステップ３２８へ進む。こ
こで重要なことは、メモリ書込み操作の場合、仮想キャ
ッシュ・システムは、もしそのメモリ書込み操作に基づ
いて一貫性を確保すべく要求されたならばキャッシュ・
ラインを無効化する、ということである。
【０２３６】ステップ３２８で、好ましくは（仮想キャ
ッシュから適切なステータス情報の受領後）、ＣＰＵコ
ア１０２のＢＩＵはスヌープ完了信号或は他の適切な信
号を戻して、スヌープ操作が完了され、キャッシュ及び
メモリが元々要求されたメモリ・トランザクションに対
して一貫性を持たされていることを、ブリッジ１１４
（或は他の制御装置）へ表示する。好ましくは、この信
号は、キャッシュ及びメモリが一貫性を有するとの信号
から構成され得るが、担持データはない。実際上、信号
は「全てクリア」或は「進行準備よし」として戻され
て、ブリッジ或は他の装置に元々要求されたメモリ・ト
ランザクションは完了されるとの合図を試す。ステップ
３０６で元々要求されたメモリ・トランザクションは完
了される（例えば、「全てクリア」或は「進行準備よ
し」との信号に応答して）。
【０２３７】本発明に従えば、特定の好適な実施の形態
に従って実行され得る特定の典型的な方法が次に説明さ
れる。命令を実行して、メモリ空間に複数箇所を有する
メモリからのデータを記憶し、且つ、該メモリからデー
タを受信するデータ処理システムにおいて、データ処理
システムは多数のエントリを有するキャッシュ・メモリ
をも含んでおり、そのキャッシュ・メモリのエントリは
メモリ空間から別個のレジスタ空間における複数箇所に
あり、本発明に従った方法は以下のステップ： Ａ．第１命令を実行してキャッシュ・メモリの少なくと
も１つのエントリからアドレス情報を獲得し、該第１命
令がメモリ空間における箇所にではなく、レジスタ空間
における箇所だけに対して操作することから成るステッ
プと、 Ｂ．前記獲得されたアドレス情報を目的アドレス情報と
比較するステップと、 Ｃ．前記獲得アドレス情報と前記目的アドレス情報との
比較が一致となれば、第１操作が前記キャッシュ・メモ
リの前記少なくとも１つのエントリに対して実行される
ステップと、 Ｄ．前記獲得アドレス情報と前記目的アドレス情報との
比較が一致とならなければ、前記第１操作が前記キャッ
シュ・メモリの前記少なくとも１つのエントリに対して
実行されないステップと、の諸ステップから成り、管理
操作が、メモリ空間内における複数箇所を用いること無
しに、前記キャッシュ・メモリに対して実行されること
から構成され得る。
【０２３８】先の方法において、第１操作は、無効化、
洗い流し、或は、パージの操作であり得る。先の方法に
おいて、ステップＡ乃至Ｄはループ状に実行されて、キ
ャッシュ・メモリの複数のエントリがアクセスされ、前
記第１操作が共通特性を有するキャッシュ・メモリのエ
ントリから成るサブセットに対して実行される。先の方
法において、前記共通特性は、メモリのページであり得
る、メモリにおける共通領域に関連されたアドレスを有
することであり得る。先の方法において、前記アドレス
情報は物理アドレス情報であり得る。先の方法におい
て、前記キャッシュ・メモリは複数のエントリを有する
仮想キャッシュ・メモリであり得て、その仮想キャッシ
ュ・メモリのエントリ各々は物理アドレス情報、論理ア
ドレス情報を含み、前記獲得アドレス情報が論理アドレ
ス情報或は物理アドレス情報である。
【０２３９】先の方法において、データ処理システムは
多数のエントリを有する変換索引バッファ（ＴＬＢ）を
含み得て、その変換索引バッファのエントリがメモリ空
間とは別のレジスタ空間における複数箇所内である。先
の方法において、変換索引バッファのエントリは、キャ
ッシュ・メモリのエントリと同一のレジスタ空間におけ
る複数箇所内である。先の方法において、第１命令は多
数のフィールドを含み得て、それらフィールドの内の１
つ或はそれ以上のフィールドにおける情報の制御が、変
換索引バッファのエントリ或はキャッシュ・メモリのエ
ントリがその第１命令の実行に及んでアクセスされるか
どうかを制御する。先の方法において、第１命令は変換
索引バッファ或はキャッシュ・メモリのエントリから情
報を読取るＧＥＴ命令であり得る。先の方法において、
第１操作は第２命令の実行によって実行され得て、その
第２命令が多数のフィールドを含み、前記フィールドの
内の１つ或はそれ以上のフィールドにおける情報の制御
が、変換索引バッファのエントリ或はキャッシュ・メモ
リのエントリが第２命令の実行に及んでアクセスされる
かどうかを制御する。先の方法において、第２命令は変
換索引バッファ或はキャッシュ・メモリのエントリに対
して情報を書込むＰＵＴ命令であり得る。先の方法にお
いて、第１操作は、キャッシュ・メモリのエントリをマ
ッピング解除する操作か、或は、許可情報が許可を狭め
るように変更される、許可情報を変更する操作かであり
得る。
【０２４０】命令を実行し、メモリ空間に複数箇所を有
するメモリからのデータを記憶し、該メモリからデータ
を受信するデータ処理システムにおいて、該データ処理
システムは多数のエントリを有する命令キャッシュ・メ
モリをも含み、それらエントリが多数のセット（ｎｓｅ
ｔｓ）を含み、それらセットの各々が多数のウェイ（ｎ
ｗａｙｓ）を含み、本発明に従う方法は以下のステッ
プ： Ａ．１つ或はそれ以上の第１命令を実行して、１つ或は
それ以上の命令を前記命令キャッシュ・メモリの第１ウ
ェイ内へロードするステップと、 Ｂ．１つ或はそれ以上の第２命令を実行して、前記命令
キャッシュ・メモリの第１ウェイをロックするステップ
と、 Ｃ．前記命令キャッシュ・メモリの前記第１ウェイ内に
ロードされた１つ或はそれ以上の命令を含む１連の命令
を実行し、前記命令キャッシュ・メモリの前記第１ウェ
イ内にロードされたその１つ或はそれ以上の命令が、前
記一連の命令の実行中に前記メモリからの前記１つ或は
それ以上の命令を受信すること無しに、実行されること
から成るステップと、の諸ステップから構成され得る。
【０２４１】先の方法において、命令キャッシュ・メモ
リはメモリ空間とは別のレジスタ空間における制御レジ
スタによって制御され得て、前記１つ或はそれ以上の第
２命令が前記制御レジスタに情報を書込むＰＵＴ命令で
あり、その書込み情報が前記命令キャッシュ・メモリの
前記ロッキングを制御する。先の方法において、多数の
ウェイが２つ以上の数であり得る。先の方法において、
前記第１ウェイがロックされている間に、１つ或はそれ
以上の他のウェイがアンロックされ命令のキャッシング
に対して利用可能である。先の方法において、ｎｓｅｔ
ｓが２以上の数であり得る。先の方法において、ステッ
プＡがステップＢの後に実行可能である。先の方法にお
いて、前記１つ或はそれ以上の第２命令が、前記第１ウ
ェイがロックされることになり且つ該第１ウェイが命令
をロードするために使用されることになることを制御し
得る。
【０２４２】命令を実行し、メモリ空間に複数箇所を有
するメモリからのデータを記憶し、該メモリからデータ
を受信するデータ処理システムにおいて、該データ処理
システムは多数のエントリを有するデータ・キャッシュ
・メモリをも含み、それらエントリが多数のセット（ｎ
ｓｅｔｓ）を含み、それらセットの各々が多数のウェイ
（ｎｗａｙｓ）を含み、本発明に従う方法は以下のステ
ップ： Ａ．１つ或はそれ以上の第１命令を実行して、前記デー
タ・キャッシュ・メモリにおける第１ウェイの１つ或は
それ以上の箇所内へデータをロードするステップと、 Ｂ．１つ或はそれ以上の第２命令を実行して、前記第１
データ・キャッシュ・メモリの前記第１ウェイをロック
するステップと、 Ｃ．前記データ・キャッシュ・メモリの前記第１ウェイ
内にデータがロードされる前記１或はそれ以上の箇所に
アクセスすることになる１つ或はそれ以上の命令を含む
１連の命令を実行し、前記命令キャッシュ・メモリの前
記第１ウェイ内にロードされた前記データに対する前記
１つ或はそれ以上の箇所が、キャッシュ・ミス無しに、
前記一連の命令の実行中にアクセスされることが予め決
定されていることから成るステップと、の諸ステップか
ら構成され得る。
【０２４３】先の方法において、データ・キャッシュ・
メモリはメモリ空間とは別のレジスタ空間における制御
レジスタによって制御され得て、前記１つ或はそれ以上
の命令が該制御レジスタに情報を書込むＰＵＴ命令であ
り、前記書込まれた情報が前記データ・キャッシュ・メ
モリの前記ロッキングを制御する。先の方法において、
ウェイの数は２つ以上の数である。先の方法において、
前記第１ウェイがロックされている間に、１つ或はそれ
以上の他のウェイがアンロックされてデータのキャッシ
ングに対して利用可能であり得る。先の方法において、
ｎｓｅｔｓは２以上の数である。
【０２４４】命令を実行し、メモリ空間に複数箇所を有
するメモリからのデータを記憶し、該メモリからデータ
を受信するデータ処理システムにおいて、該データ処理
システムは多数のエントリを有するキャッシュ・メモリ
をも含み、それらエントリが多数のセット（ｎｓｅｔ
ｓ）を含み、それらセットの各々が多数のウェイ（ｎｗ
ａｙｓ）を含み、本発明に従う方法は以下のステップ： Ａ．１つ或はそれ以上の第１命令を実行して、前記キャ
ッシュ・メモリにおける第１ウェイの１つ或はそれ以上
の箇所内へデータ或は命令をロードするステップと、 Ｂ．１つ或はそれ以上の第２命令を実行して、前記キャ
ッシュ・メモリの前記第１ウェイをロックするステップ
と、 Ｃ．前記キャッシュ・メモリの前記第１ウェイ内にデー
タ或は命令がロードされる前記１或はそれ以上の箇所に
アクセスすることになる１つ或はそれ以上の命令を含む
１連の命令を実行し、前記キャッシュ・メモリの前記第
１ウェイ内にロードされた前記データ或は命令に対する
前記１つ或はそれ以上の箇所が、キャッシュ・ミス無し
に、前記一連の命令の実行中にアクセスされることが予
め決定されていることから成るステップと、の諸ステッ
プから構成され得る。
【０２４５】先の方法において、キャッシュ・メモリは
メモリ空間とは別のレジスタ空間における制御レジスタ
によって制御され得て、前記１つ或はそれ以上の命令
が、前記制御レジスタへの情報書込みに対するＰＵＴ命
令であり、前記書込み情報が前記キャッシュ・メモリの
前記ロッキングを制御する。先の方法において、ウェイ
の数が２以上の数である。先の方法において、前記第１
ウェイがロックされている間に、１つ或はそれ以上の他
のウェイがアンロックされてデータのキャッシングに対
して利用可能である。先の方法において、ｎｓｅｔｓは
２つ以上の数である。
【０２４６】各々が物理アドレス情報及び論理アドレス
情報を含む複数のエントリを有する仮想キャッシュ・メ
モリを具備するデータ処理システムにおいて、本発明に
従った方法は以下のステップ： Ａ．メモリ・アクセス操作に関連された物理アドレス情
報に基づいて、１つ或はそれ以上の所定メモリ箇所に対
してそのメモリ・アクセス操作を開始するステップと、 Ｂ．前記メモリ・アクセス操作がキャッシュ一貫性メモ
リを含み得るかを決定するステップと、 Ｃ．もし前記メモリ・アクセス操作がキャッシュ一貫性
メモリを含み得れば、前記メモリ・アクセス操作の物理
アドレス情報を含むキャッシュ一貫性コマンドを発する
ステップと、 Ｄ．前記キャッシュ一貫性コマンド及び前記メモリ・ア
クセス操作の前記物理アドレス情報に基づいて、前記メ
モリ・アクセス操作における前記物理アドレス情報の内
の少なくとも一部と、前記仮想キャッシュの前記エント
リ内に記憶された前記物理アドレス情報の内の少なくと
も一部との間に符合があるかを決定するステップと、 Ｅ．もし前記メモリ・アクセス操作の前記物理アドレス
情報と、前記キャッシュ・メモリの特定エントリにおけ
る物理アドレス情報との間に符合があれば、前記仮想キ
ャッシュ・メモリの前記特定エントリに関連するデータ
がダーティであるかどうかを決定するステップと、 Ｆ．もし前記仮想キャッシュ・メモリの前記特定エント
リに関連する前記データがダーティであれば、ライト−
バック操作を始動して、前記仮想キャッシュ・メモリの
前記特定エントリにおけるデータがメモリへ書込まれる
ことから成るステップと、 Ｇ．前記仮想キャッシュ・メモリ及び前記メモリ・アク
セス操作の前記メモリ箇所が一貫性を有することを示唆
するコマンドを発するステップと、 Ｈ．前記メモリ・アクセス操作を完了するステップと、
の諸ステップから構成され得る。
【０２４７】先の方法において、追加的ステップが、前
記メモリ・アクセス操作が書込み操作であるかを決定す
ることであってもよく、そして、前記メモリ・アクセス
操作が書込み操作であれば、前記仮想キャッシュ・メモ
リの前記特定エントリを無効化する。先の方法におい
て、仮想キャッシュ・メモリが単一チップ・マイクロプ
ロセッサに含まれ得て、該単一チップ・マイクロプロセ
ッサの外部の装置が前記メモリ・アクセス操作を開始す
る。先の方法において、前記外部装置及び内部バスの間
のブリッジを試す回路が該外部装置からコマンドを受信
し得て、前記メモリ・アクセス操作を開始する。先の方
法において、前記回路が情報を記憶し得て、メモリのど
の領域がキャッシュ一貫性を有するかを決定する。先の
方法において、前記回路が前記外部装置からの物理アド
レス情報を前記記憶された情報と比較し得て、もし前記
メモリ・アクセス情報が一貫性メモリを含まなければ、
前記回路が前記キャッシュ一貫性コマンドを発すること
無しに前記メモリ・アクセス操作の完了を開始する。先
の方法において、前記キャッシュ一貫性コマンドに応じ
て且つ前記メモリ・アクセス操作の物理アドレス情報に
基づいて、１つ或はそれ以上のインデックスが前記仮想
キャッシュ・メモリに対して形成され得て、その１つ或
はそれ以上のインデックスが使用され、前記仮想キャッ
シュ・メモリを調査して、前記メモリ・アクセス操作の
前記物理アドレス情報の内の少なくとも一部と、前記仮
想キャッシュの前記エントリに記憶された前記物理アド
レス情報の内の少なくとも一部との間に符合があるかを
決定する。先の方法において、前記仮想キャッシュ・メ
モリの全てではないエントリが調査され得て、前記イン
デックスが何処に符合が見出され得るかについて前記仮
想キャッシュの前記エントリ調査を制御する。
【０２４８】仮想キャッシュ・メモリ及び変換索引バッ
ファを有するデータ処理システムであって、前記仮想キ
ャッシュ・メモリが複数のエントリを有し、前記仮想キ
ャッシュ・メモリの該エントリの各々が物理アドレス情
報、論理アドレス情報、並びに、許可情報を含み、前記
変換索引バッファが複数のエントリを有し、その変換索
引バッファの該エントリの各々が物理アドレス情報、論
理アドレス情報、並びに、許可情報を含むことから成る
データ処理システムにおいて、本発明に従った方法は以
下のステップ： Ａ．メモリ・アクセス操作に関連された論理アドレス情
報及び許可情報に基づいて、所定メモリ箇所に対してそ
のメモリ・アクセス操作を開始するステップと、 Ｂ．前記仮想キャッシュ・メモリにアクセスし、前記メ
モリ・アクセス操作の前記論理アドレス情報の内の少な
くとも一部と、前記仮想キャッシュの前記エントリに記
憶された前記論理アドレス情報の内の少なくとも一部と
の間に符合があるかを決定するステップと、 Ｃ．もし前記メモリ・アクセス操作の前記論理アドレス
情報と、前記仮想キャッシュ・メモリの特定エントリに
おける論理アドレス情報との間に符合があれば、前記メ
モリ・アクセス操作の前記許可情報と前記仮想キャッシ
ュ・メモリの前記特定エントリにおける前記許可情報と
に基づいて、前記メモリ・アクセス操作が前記仮想キャ
ッシュ・メモリの前記特定エントリにおける前記許可情
報によって許可されているかどうかを決定するステップ
と、 Ｄ．もし前記メモリ・アクセス操作が前記仮想キャッシ
ュ・メモリの前記特定エントリにおける前記許可情報に
よって許可されていなければ、前記仮想キャッシュ・メ
モリの前記特定エントリにおける前記論理アドレス情報
に基づいて、前記変換索引バッファにアクセスするステ
ップと、 Ｅ．もし前記仮想キャッシュ・メモリの前記特定エント
リにおける前記論理アドレス情報と前記変換索引バッフ
ァの特定エントリにおける前記論理アドレス情報との間
に符合があれば、前記メモリ・アクセス操作の前記許可
情報と前記変換索引バッファの前記特定エントリにおけ
る前記許可情報とに基づいて、前記メモリ・アクセス操
作が前記変換索引バッファの前記特定エントリにおける
前記許可情報によって許可されているかどうかを決定す
るステップと、 Ｆ．もし前記メモリ・アクセス操作が前記変換索引バッ
ファの前記特定エントリにおける前記許可情報によって
許可されていれば、前記変換索引バッファの前記特定エ
ントリにおける前記許可情報に基づいて、前記仮想キャ
ッシュ・メモリの前記特定エントリの前記許可情報を更
新するステップと、 Ｇ．前記メモリ・アクセス操作を完了するステップと、
の諸ステップから構成され得る。
【０２４９】先の方法において、ステップＤの後で、も
し前記仮想キャッシュ・メモリの前記特定エントリにお
ける前記論理アドレス情報と前記変換索引バッファの特
定エントリにおける前記論理アドレス情報との間に符合
がなければ、変換索引バッファ・ミス操作が実行され得
る。先の方法において、ステップＣの後で、もし前記メ
モリ・アクセス操作が前記仮想キャッシュ・メモリの前
記特定エントリにおける前記許可情報によって許可され
れば、前記メモリ・アクセス操作は完了され得る。先の
方法において、前記仮想キャッシュ・メモリの前記特定
エントリにおける前記許可情報が、前記変換索引バッフ
ァの前記特定エントリにおける前記許可情報に基づいて
拡大され得る。先の方法において、前記操作が許可違反
操作を実行すること無しに完了され得る。
【０２５０】先の方法において、ステップＨは実行され
得て：ステップＣの後で、もし前記メモリ・アクセス操
作の前記論理アドレス情報と前記仮想キャッシュ・メモ
リの特定エントリにおける論理アドレス情報との間に符
合がなければ、変換索引バッファは前記メモリ・アクセ
ス操作の前記論理アドレス情報に基づいてアクセスされ
得、またステップＩが実行され得て：もし前記メモリ・
アクセス操作の前記論理アドレス情報と前記変換索引バ
ッファの特定エントリとの間に符合があれば、前記変換
索引バッファの前記特定エントリにおける前記物理アド
レス情報と前記仮想キャッシュ・メモリの特定エントリ
における物理アドレス情報との間に符合があるかが決定
され得、そしてステップＪが実行され得て：もし前記変
換索引バッファの前記特定エントリにおける前記物理ア
ドレス情報と前記仮想キャッシュ・メモリの特定エント
リにおける前記物理アドレス情報との間に符合があれ
ば、前記キャッシュ・メモリの前記特定エントリにおけ
る前記論理アドレス情報が、前記変換索引バッファの前
記特定エントリにおける論理アドレス情報で更新され得
る。
【０２５１】先の方法において、ステップＤ及びＨでの
前記変換索引バッファの前記アクセスのステップが、前
記変換索引バッファの単一アクセスと一緒に実行され得
る。先の方法において、同一物理アドレスを有する２つ
の論理アドレスの条件が検出され得て、前記メモリ・ア
クセス操作がキャッシュ・ミス操作を実行すること無し
に完了される。先の方法において、前記メモリ・アクセ
ス操作がメモリ書込み操作であり得て、前記仮想キャッ
シュ・メモリの前記特定エントリにおける前記許可情報
が、前記メモリ書込み操作が許可されていないことを初
期的に表示し、前記変換索引バッファの前記特定エント
リが、前記メモリ書込み操作が許可されていないことを
初期的に表示し、前記方法は、以下のステップ：前記メ
モリ書込み操作が前記所定のメモリ箇所を含むメモリの
特定ページに対する第１メモリ書込み操作であるかを決
定する操作を実行するステップ；前記変換索引バッファ
の前記特定エントリにおける前記許可情報を更新するス
テップを更に含み得る。先の方法において、ステップＡ
乃至Ｇは前記メモリ書込み操作に対して繰り返され得
て、前記仮想キャッシュ・メモリの前記特定エントリに
おける前記許可情報が更新され、前記メモリ書込み操作
が完了される。
【０２５２】また、先の方法において、ステップＥの
後、もし前記メモリ・アクセス操作が前記変換索引バッ
ファの前記特定エントリにおける前記許可情報によって
許可されていなければ、許可違反例外が提起され得る。
【０２５３】理解して頂けるように、そのような仮想キ
ャッシュ・メモリの好適な実施の形態で、外部供給され
るスヌープ型コマンドは、例えば該スヌープ型コマンド
で提供される物理アドレス情報に基づくｐｔａｇ比較を
用いて処理され得て、キャッシュ及びメモリは望まれる
通りに一貫性を有し得る。
【０２５４】特定の好ましい実施の形態に関する付加的
な情報は、添付の、かつ引用により本明細書に組み込ま
れている文献「ＳＨ５アーキテクチャ」およびそれに付
随するパンフレットからも理解されるであろう。
【０２５５】以上、本発明を好適な実施の形態及び代替
の実施の形態に関して説明したが、当業者には明らかな
ように、本発明の精神から実質的に逸脱すること無し
に、数多くの代替及び変更等が試され得る。従って、全
てのそのような代替及び変更は添付の特許請求の範囲で
定義されたように本発明の精神及び範囲に含まれること
が意図されている。
【図面の簡単な説明】
【図１】図１は、本発明の好適な実施の形態に従ったＣ
ＰＵ、及び、計算システム／データ・プロセッサの例示
的なブロック構成図である。
【図２】図２は、本発明に従ったＣＰＵの好適な実施の
形態で利用される例示的なステータス・レジスタを示す
図である。
【図３Ａ】図３Ａは、本発明の好適な実施の形態に利用
される、例示的な物理アドレス空間を示す図である。
【図３Ｂ】図３Ｂは、本発明の好適な実施の形態に利用
される、例示的な論理アドレス空間を示す図である。
【図３Ｃ】図３Ｃは、本発明の好適な実施の形態に利用
される、例示的な構成アドレス空間を示す図である。
【図４Ａ】図４Ａは、本発明の好適な実施の形態に従っ
たＭＭＵに対する例示的な構成レジスタを示す図であ
る。
【図４Ｂ】図４Ｂは、本発明の好適な実施の形態に従っ
たＭＭＵに対する例示的な構成レジスタを示す図であ
る。
【図４Ｃ】図４Ｃは、本発明の好適な実施の形態に従っ
たＭＭＵに対する例示的な構成レジスタを示す図であ
る。
【図５Ａ】図５Ａは、本発明の好適な実施の形態に従っ
たＭＭＵに対する例示的な構成レジスタを示す図であ
る。
【図５Ｂ】図５Ｂは、本発明の好適な実施の形態に従っ
たＭＭＵに対する例示的な構成レジスタを示す図であ
る。
【図５Ｃ】図５Ｃは、本発明の好適な実施の形態に従っ
たＭＭＵに対する例示的な構成レジスタを示す図であ
る。
【図５Ｄ】図５Ｄは、本発明の好適な実施の形態に従っ
たＭＭＵに対する例示的な構成レジスタを示す図であ
る。
【図５Ｅ】図５Ｅは、本発明の好適な実施の形態に従っ
たＭＭＵに対する例示的な構成レジスタを示す図であ
る。
【図５Ｆ】図５Ｆは、本発明の好適な実施の形態に従っ
たＭＭＵに対する例示的な構成レジスタを示す図であ
る。
【図５Ｇ】図５Ｇは、本発明の好適な実施の形態に従っ
たＭＭＵに対する例示的な構成レジスタを示す図であ
る。
【図５Ｈ】図５Ｈは、本発明の好適な実施の形態に従っ
たＭＭＵに対する例示的な構成レジスタを示す図であ
る。
【図５Ｉ】図５Ｉは、本発明の好適な実施の形態に従っ
たＭＭＵに対する例示的な構成レジスタを示す図であ
る。
【図６】図６は、本発明の好適な実施の形態に従った、
有効アドレスから物理アドレスへの例示的な翻訳を示す
図である。
【図７Ａ】図７Ａは、本発明の好適な実施の形態に従っ
た、仮想キャッシュ・メモリに対する例示的な構成レジ
スタを示す図である。
【図７Ｂ】図７Ｂは、本発明の好適な実施の形態に従っ
た、仮想キャッシュ・メモリに対する例示的な構成レジ
スタを示す図である。
【図７Ｃ１】図７Ｃ１は、本発明の好適な実施の形態に
従った、仮想キャッシュ・メモリに対する例示的な構成
レジスタを示す図である。
【図７Ｃ２】図７Ｃ２は、図７Ｃ１に続く構成レジスタ
を示す図である。
【図７Ｄ】図７Ｄは、本発明の好適な実施の形態に従っ
た、仮想キャッシュ・メモリに対する例示的な構成レジ
スタを示す図である。
【図７Ｅ】図７Ｅは、本発明の好適な実施の形態に従っ
た、仮想キャッシュ・メモリに対する例示的な構成レジ
スタを示す図である。
【図７Ｆ】図７Ｆは、本発明の好適な実施の形態に従っ
た、仮想キャッシュ・メモリに対する例示的な構成レジ
スタを示す図である。
【図７Ｇ１】図７Ｇ１は、本発明の好適な実施の形態に
従った、仮想キャッシュ・メモリに対する例示的な構成
レジスタを示す図である。
【図７Ｇ２】図７Ｇ２は、図７Ｇ１に続く構成レジスタ
を示す図である。
【図７Ｇ３】図７Ｇ３は、図１Ｇ２に続く構成レジスタ
を示す図である。
【図７Ｈ】図７Ｈは、本発明の好適な実施の形態に従っ
た、仮想キャッシュ・メモリに対する例示的な構成レジ
スタを示す図である。
【図７Ｉ】図７Ｉは、本発明の好適な実施の形態に従っ
た、仮想キャッシュ・メモリに対する例示的な構成レジ
スタを示す図である。
【図８Ａ】図８Ａは、本発明の好適な実施の形態に従っ
た例示的仮想キャッシュ・アレイを示す図である。
【図８Ｂ】図８Ｂは、本発明の好適な実施の形態に従っ
た例示的仮想キャッシュ・アレイを示す図である。
【図９】図９は、本発明の好適な実施の形態に従った、
仮想キャッシュにおける許可を拡大するための１つの例
示的なプロセス・フローを図示するフローチャートであ
る。
【図１０】図１０は、本発明の好適な実施の形態に従っ
た、仮想キャッシュにおける許可を拡大してシノニム／
エイリアシングを解決するための第２の例示的なプロセ
ス・フローを図示する別のフローチャートである。
【図１１】図１１は、本発明の好適な実施の形態に従っ
た、ｖｔａｇ比較及び許可チェックを図示する概略図で
ある。
【図１２】図１２は、本発明の好適な実施の形態に従っ
た、外部供給スヌープ形式コマンドに応じて仮想キャッ
シュ・メモリ・システムにおけるキャッシュ・コヒーレ
ンシーを維持するプロセスを図示するフローチャートで
ある。
【符号の説明】
１００ プロセッサ １０２ ＣＰＵコア １０４，１１２，１２２，１２４ バス １０６ ダイレクト・メモリ・アクセス・コントロー
ラ（ＤＭＡＣ） １０８ 周辺モジュール １１４ ＰＣＨブリッジ １１８ インターフェース １２０ 外部メモリ・インターフェース／コントロー
ラ １２６ 外部メモリ
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 12/12 ５０３ Ｇ０６Ｆ 12/12 ５０３ (72)発明者 ハセガワ・アツシ アメリカ合衆国、カリフォルニア州 94086、サニーヴェイル、＃301、オール ド・サンフランシスコ・ロード 718

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】 命令を実行し、メモリ空間に複数箇所を
    有するメモリからのデータを記憶し且つ受信するデータ
    処理システムであり、多数のセット（ｎｓｅｔｓ）を含
    む多数のエントリを有する命令キャッシュ・メモリを含
    み、前記セット各々が多数のウェイ（ｎｗａｙｓ）を含
    むことから成るデータ処理システムにおいて、 Ａ．１つ或はそれ以上の第１命令を実行して、１つ或は
    それ以上の命令を前記命令キャッシュ・メモリの第１ウ
    ェイ内へロードするステップと、 Ｂ．１つ或はそれ以上の第２命令を実行して、前記命令
    キャッシュ・メモリの前記第１ウェイをロックするステ
    ップと、 Ｃ．前記命令キャッシュ・メモリの前記第１ウェイ内に
    ロードされた前記１つ或はそれ以上の命令を含んでいる
    一連の命令を実行し、前記命令キャッシュ・メモリの前
    記第１ウェイ内にロードされた前記１つ或はそれ以上の
    命令が、前記一連の命令の実行中に前記メモリから前記
    １つ或はそれ以上の命令を検索すること無しに、実行さ
    れることが予め決定されていることから成るステップ
    と、の諸ステップを含むデータ処理方法。
  2. 【請求項２】 前記命令キャッシュ・メモリが前記メモ
    リ空間から独立したレジスタ空間内の制御レジスタによ
    って制御され、前記１つ或はそれ以上の第２命令が、情
    報を前記制御レジスタに書込むＰＵＴ命令を含み、前記
    書込まれた情報が前記命令キャッシュ・メモリの前記ロ
    ッキングを制御する、請求項１に記載の方法。
  3. 【請求項３】 前記ウェイの数が２以上の数である、請
    求項１に記載の方法。
  4. 【請求項４】 前記第１ウェイがロックされている間
    に、１つ或はそれ以上の他のウェイがアンロックされて
    命令のキャッシング又は保存のために利用可能である、
    請求項３に記載の方法。
  5. 【請求項５】 前記多数のセット（ｎｓｅｔｓ）が２以
    上の数である、請求項１に記載の方法。
  6. 【請求項６】 前記ステップＡが前記ステップＢの後で
    実行される、請求項１に記載の方法。
  7. 【請求項７】 前記１つ或はそれ以上の第２命令が、前
    記第１ウェイがロックされ、且つ前記第１ウェイが命令
    をロードするために使用されるように制御する、請求項
    ６に記載の方法。
  8. 【請求項８】 命令を実行し、メモリ空間に複数箇所を
    有するメモリからのデータを記憶し且つ受信するデータ
    処理システムであり、多数のセット（ｎｓｅｔｓ）を含
    む多数のエントリを有する命令キャッシュ・メモリを含
    み、前記セット各々が多数のウェイ（ｎｗａｙｓ）を含
    むことから成るデータ処理システムにおいて、 Ａ．１つ或はそれ以上の第１命令を実行して、１つ或は
    それ以上の命令を前記命令キャッシュ・メモリの第１ウ
    ェイ内へロードするステップと、 Ｂ．１つ或はそれ以上の第２命令を実行して、前記命令
    キャッシュ・メモリの前記第１ウェイをロックするステ
    ップと、 Ｃ．前記命令キャッシュ・メモリの前記第１ウェイ内に
    ロードされた前記１つ或はそれ以上の命令を含んでいる
    一連の命令を実行し、前記命令キャッシュ・メモリの前
    記第１ウェイ内にロードされた前記１つ或はそれ以上の
    命令が、前記一連の命令の実行中にキャッシュ・ミス無
    しに、実行されることが予め決定されていることから成
    るステップと、の諸ステップを含むデータ処理方法。
  9. 【請求項９】 前記命令キャッシュ・メモリが前記メモ
    リ空間から独立したレジスタ空間内の制御レジスタによ
    って制御され、前記１つ或はそれ以上の第２命令が、情
    報を前記制御レジスタに書込むＰＵＴ命令を含み、前記
    書込まれた情報が前記命令キャッシュ・メモリの前記ロ
    ッキングを制御する、請求項８に記載の方法。
  10. 【請求項１０】 前記ウェイの数が２以上の数である、
    請求項８に記載の方法。
  11. 【請求項１１】 前記第１ウェイがロックされている間
    に、１つ或はそれ以上の他のウェイがアンロックされて
    命令のキャッシング又は保存のために利用可能である、
    請求項１０に記載の方法。
  12. 【請求項１２】 前記多数のセット（ｎｓｅｔｓ）が２
    以上の数である、請求項８に記載の方法。
  13. 【請求項１３】 前記ステップＡが前記ステップＢの後
    で実行される、請求項８に記載の方法。
  14. 【請求項１４】 前記１つ或はそれ以上の第２命令が、
    前記第１ウェイがロックされ、且つ前記第１ウェイが命
    令をロードするために使用されるように制御する、請求
    項１３に記載の方法。
  15. 【請求項１５】 命令を実行し、メモリ空間に複数箇所
    を有するメモリからのデータを記憶し且つ受信するデー
    タ処理システムであり、多数のセット（ｎｓｅｔｓ）を
    含む多数のエントリを有するデータ・キャッシュ・メモ
    リを含み、前記セット各々が多数のウェイ（ｎｗａｙ
    ｓ）を含むことから成るデータ処理システムにおいて、 Ａ．１つ或はそれ以上の第１命令を実行して、データを
    前記データ・キャッシュ・メモリの第１ウェイにおける
    １つ或はそれ以上の箇所内へロードするステップと、 Ｂ．１つ或はそれ以上の第２命令を実行して、前記デー
    タ・キャッシュ・メモリの前記第１ウェイをロックする
    ステップと、 Ｃ．データが前記データ・キャッシュ・メモリの前記第
    １ウェイ内にロードされる前記１つ或はそれ以上の箇所
    にアクセスする１つ或はそれ以上の命令を含んでいる一
    連の命令を実行し、前記命令キャッシュ・メモリの前記
    第１ウェイ内にロードされた前記データに対する前記１
    つ或はそれ以上の箇所が、前記一連の命令の実行中にキ
    ャッシュ・ミス無しに、アクセスされることが予め決定
    されていることから成るステップと、の諸ステップを含
    む方法。
  16. 【請求項１６】 前記データ・キャッシュ・メモリが前
    記メモリ空間から独立したレジスタ空間内の制御レジス
    タによって制御され、前記１つ或はそれ以上の第２命令
    が、情報を前記制御レジスタに書込むＰＵＴ命令を含
    み、且つ前記書込まれた情報が前記データ・キャッシュ
    ・メモリの前記ロッキングを制御する、請求項１５に記
    載の方法。
  17. 【請求項１７】 前記ウェイの数が２以上の数である、
    請求項１５に記載の方法。
  18. 【請求項１８】 前記第１ウェイがロックされている間
    に、１つ或はそれ以上の他のウェイがアンロックされて
    データのキャッシング又は保存のために利用可能であ
    る、請求項１７に記載の方法。
  19. 【請求項１９】 前記多数のセット（ｎｓｅｔｓ）が２
    以上の数である、請求項１５に記載の方法。
  20. 【請求項２０】 命令を実行し、メモリ空間に複数箇所
    を有するメモリからのデータを記憶し且つ受信するデー
    タ処理システムであり、多数のセット（ｎｓｅｔｓ）を
    含む多数のエントリを有するキャッシュ・メモリを含
    み、前記セット各々が多数のウェイ（ｎｗａｙｓ）を含
    むことから成るデータ処理システムにおいて、 Ａ．１つ或はそれ以上の第１命令を実行して、データ或
    は命令を前記キャッシュ・メモリの第１ウェイにおける
    １つ或はそれ以上の箇所内へロードするステップと、 Ｂ．１つ或はそれ以上の第２命令を実行して、前記キャ
    ッシュ・メモリの前記第１ウェイをロックするステップ
    と、 Ｃ．データ或は命令が前記キャッシュ・メモリの前記第
    １ウェイ内にロードされた前記１つ或はそれ以上の箇所
    にアクセスする１つ或はそれ以上の命令を含んでいる一
    連の命令を実行し、前記キャッシュ・メモリの前記第１
    ウェイ内にロードされた前記データ或は命令に対する前
    記１つ或はそれ以上の箇所が、前記一連の命令の実行中
    にキャッシュ・ミス無しに、アクセスされることが予め
    決定されていることから成るステップと、の諸ステップ
    を含むデータ処理方法。
  21. 【請求項２１】 前記キャッシュ・メモリが前記メモリ
    空間から独立したレジスタ空間内の制御レジスタによっ
    て制御され、前記１つ或はそれ以上の第２命令が、情報
    を前記制御レジスタに書込むＰＵＴ命令を含み、前記書
    込まれた情報が前記キャッシュ・メモリの前記ロッキン
    グを制御する、請求項２０に記載の方法。
  22. 【請求項２２】 前記ウェイの数が２以上の数である、
    請求項２０に記載の方法。
  23. 【請求項２３】 前記第１ウェイがロックされている間
    に、１つ或はそれ以上の他のウェイがアンロックされて
    データのキャッシング又は保存のために利用可能であ
    る、請求項２２に記載の方法。
  24. 【請求項２４】 前記多数のセット（ｎｓｅｔｓ）が２
    以上の数である、請求項２０に記載の方法。
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