JPH0289145A - キャッシュメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はキャッシュメモリに関し、特にマルチタスク
システムに適するキャッシュメモリに関する。

［従来の技術］ 電子計算機あるいはマイクロコンピュータシステムのメ
インメモリには、演算処理に必要な種々のデータが格納
されており、アドレス信号によりその所望のものをアク
セスして使用する。ところで、使用したデータはその直
後に再び使用することがよくあるが、使用の都度そのデ
ータを大容量低速のメインメモリから読出すのは時間が
かかり、非効率的である。そこで、アクセス速度の高速
化を図るために、キャッシュメモリと呼ばれる高速のバ
ッファメモリを使用する方式が提案されている。

このキャッシュメモリ方式は、たとえば第３図に示され
るように、データ処理袋＠（たとえばＣ２０）１００か
らの要求に応じてメインメモリ２００のうちの使用頻度
の高い領域のデータを、高速のバッファメモリであるキ
ャッシュメモリ３００に記憶し、データ処理装置１００
からのアクセスに対し、メインメモリ２００に代わって
そのデータの読出し／書込みを高速に行なう方式である
。

キャッシュメモリ３００は、固定のデータを記憶してい
るのではなくデータ処理装置１００からの要求に応じて
記憶するメインメモリ２００の領域は変化している。し
かし、成るデータ処理におけるデータ処理装置１００か
らのメモリアクセス領域には局所性がある。したがって
、データ処理装置１００からの要求に応じてメインメモ
リ２００から取出してキャッシュメモリ３００に記憶し
たデータは、その後もしばらくはアクセスされる可能性
が高い。したがって、−旦キャッシュメモリ３００ヘメ
インメモリ２００のデータが記憶されると高速メモリの
効果が発揮されて、データ処理装置１００のメモリアク
セスの待ち時間なしくノーウェイト）が実現する。つま
りデータ処理装置１００はその処理速度がメモリアクセ
ス時間によって遅延されることがない。

データ処理装置１００の処理の進行ともとにメモリアク
セスする領域は移動していく。それに従って、キャッシ
ュメモリ３００では記憶するメインメモリ２００の領域
の切換えも行なわれる。しかし、追出された領域が再び
アクセスされる場合は、キャッシュメモリ３００におい
て再び入替えが必要となり、それが頻繁に起こるとシス
テムの性能が低下する。

一般に、キャッシュメモリ３００の効果を示すのにヒツ
ト率を使う。ヒ・ブト率とは、データ処理装置１００か
らのメモリアクセスに対し、キャッシュメモリ３００内
にそのアクセス領域のデータが存在する確率である。存
在すれはヒツトと言い、存在しない場合はキャッシュミ
スと言う。キャッシュミスの場合はデータ処理装置１０
０からの要求アドレスに対応するワードを含むデータの
塊りをメインメモリ２００からキャッシュメモリ３００
へ取込み、次回からのデータアクセスに備える。

このデータの塊りをデータブロックと言う。

キャッシュメモリ３００は、単に容量が大きいほどヒツ
ト率が高くなるわけではなく、キャッシュメモリの構成
によるところが大きい。ヒツト率を上げるための一例と
して、Ｎウェイセットアソシアティブ方式がある。

第４図は、インターフェイス１９８７年８月号Ｎｏ、１
２３の第２５０頁に示された４ウ工イセツトアソシアテ
イブ方式のキャッシュメモリを示すブロック図である。

図において、データ処理装置（図示せず）の要求アドレ
ス１は、アドレスタグｌａ、セットセレクト１ｂおよび
ワードセレクト１ｃに分けられてキャッシュメモリ３０
０に入力される。第４図のキャッシュメモリ３００は、
４ウ工イセツトアソシアテイブ方式であるので、アドレ
スタグメモリ４、データメモリ７、アドレスタグ比較器
１１、ワードセレクタ１２およびウェイセレクタ１６が
、それぞれ４個ずつ設けられている。アドレスタグ１ａ
はアドレスタグ比較器１１に与えられる。セットセレク
ト１ｂは、アドレスタグメモリ４、データメモリ７およ
びＬＲυビットメモリ８に与えられる。ワードセレクト
１ｃはワードセレクタ１２に与えられる。アドレスタグ
メモリ４およびデータメモリ７は同数の記憶領域（以下
、各記憶領域をエントリと称する）を有している。それ
ぞれのエントリには、既にデータ処理装置から要求のあ
ったアドレスのアドレスタグとそのアドレスによってメ
インメモリから読出されたデータブロックとが格納され
ている。この例では、各データブロックは４ワードで構
成されている。

アドレスタグメモリ４およびデータメモリ７のアクセス
は、セットセレクト１ｂでエントリアドレスを指定する
ことにより行なわれる。すなわち、各アドレスタグメモ
リ４においてセットセレクト１ｂにより選択されたエン
トリからアドレスタグが読出されてアドレスタグ比較器
１１に与えられる。また、各データメモリ７においてセ
ットセレクト１ｂにより選択されたエントリからデータ
ブロックが読出されてワードセレクタ１２に与えられる
。各ワードセレクタ１２は、ワードセレクト１ｃに基づ
いて、対応するデータメモリ７から与えられた１つのデ
ータブロック中に含まれる４ワ一ド分のデータのうち、
いずれか１つのワードを選択してウェイセレクタ１６に
与える。

一方、各アドレスタグ比較器１１は、データ処理装置か
ら現在要求されているアドレス１のアドレスタグ１ａと
、対応するアドレスタグメモリ４から読出されたアドレ
スタグとを比較し、一致しているか否かを検出する。一
致した場合、アドレスタグ比較器１１はヒツト信号を発
生するとともに、対応するウェイセレクタ１６にウェイ
選択信号を与える。

ところで、第４図のキャッシュメモリは、アドレスタグ
メモリ４およびデータメモリ７を４つずつ備えており、
すなわち４つのウェイから構成されているので、同一の
エントリに対して最大４個までのアドレスタグおよびデ
ータブロックを記憶することができる。また、各ウェイ
は並行して同じ動作を行なうので、ヒツトの判定時には
、あるエントリアドレスに対して同時に４つのアドレス
タグを参照することになる。すなわち、４つのアドレス
タグ比較器１１が、対応するアドレスタグメモリ４から
読出された各ウェイのアドレスタグと、データ処理装置
から現在要求されているアドレス１のアドレスタグ１ａ
との比較を４ウ工イ同時に行ない、ヒツト／キャッシュ
ミスの判定を行なう。

一方、ウェイセレクタ１６は、アドレスタグ比較器１１
からどのウェイがヒツトしたかを示すウェイ選択信号を
受け、ワードセレクタ１２により選択された４つのワー
ドのうち１つのワードを決定し人出力データバス２１に
導出する。

上記のように、ヒツトした場合はキャッシュメモリ３０
０から直ちにデータが読出されてデータ処理装置で使用
されるが、キヤ・ンシュミスの場合はアドレス１によっ
てメインメモリのアクセスが実行され、メインメモリの
所定の領域からデータが読出されて使用される。このと
き、キャッシュメモリ３００内でデータの入替えが行な
われ、アクセスに使用されたアドレス１のアドレスタグ
１ａとメインメモリから読出されたデータブロックとが
それぞれアドレスタグメモリ４およびデータメモリ７の
選択されたエントリに書込まれる。このデータの入替え
時において、ＬＲＵビットメモリ８は、Ｌｅａｓｔ　　
Ｒｅｃｅｎｔｌｙ　　Ｕｓｅｄアルゴリズムに従ってと
のウェイのデータを入替えるかを制御している。

なお、各ウェイの各エントリごとに設けられたバリッド
ビット５は対応のエントリのデータの有効性を示すもの
であり、このバリッドビット５がリセットされているエ
ントリについては、たとえアドレスタグの一致が検出さ
れてもヒツトしたと判定されない。

［発明が解決しようとする課題］ 上記のような従来のキャッシュメモリでは、同一エント
リに対してキャッシュミスが複数回連続して生じると、
そのエントリに保管されている仝ウェイのデータがキャ
ッシュメモリから追い出されてしまう。したがって、使
用頻度の極めて高いデータ、たとえばマルチタスクシス
テム等におけるＯ３（オペレーティングシステム）の命
令が、ユーザのタスク実行中にキャッシュメモリ３００
内から除かれてしまうことがある。そのため、Ｏ８の実
行状態に戻ったときに、再度そのＯ８命令をキャッシン
グ（メインメモリ２００から読出してキャッシュメモリ
３００内に格納すること）しなければならない。このよ
うなことがしばしば生じると、キャッシュメモリの高速
アクセス機能を有効に活用することができず、システム
全体の性能の低下を引き起こす。

この発明は、上記のような問題点を解消するためになさ
れたもので、使用頻度の高いデータを所望の記憶領域に
常時保管し得るようなキャッシュメモリを提供すること
を目的とする。

［課題を解決するための手段］ この発明に係るキャッシュメモリは、メインメモリから
読出されたデータを一時的に保管するキャッシュメモリ
であって、アドレス記憶手段、データ記憶手段、判別手
段、読出手段、書換え手段、選択手段、書込手段、設定
手段、および制御手段を備えたものである。

アドレス記憶手段は、複数の記憶領域を有し、各記憶領
域にメインメモリのアクセスに使用されるアドレス情報
の少なくとも一部を記憶する。データ記憶手段は、アド
レス記憶手段の複数の記憶領域に対応する複数の記憶領
域を有し、各記憶領域にアドレス情報に対応するデータ
を記憶する。

判別手段は、アドレス情報が与えられたときに、そのア
ドレス情報に基づいてアドレス記憶手段の記憶内容を参
照することにより、そのアドレス情報に対応するデータ
がデータ記憶手段に記憶されているか否かを判別する。

読出手段は、判別手段がデータ記憶手段に対応のデータ
が記憶されていることを判別したことに応答して、その
対応のデータをデータ記憶手段から読出して外部へ導出
する。書換え手段は、判別手段がデータ記憶手段に対応
のデータが存在していないことを判別したことに応答し
て、アドレス記憶手段およびデータ記憶手段の書換えを
行なう。

選択１段は、アドレス記憶手段の複数の記憶領域のいず
れかおよびデータ記憶手段の対応する記憶領域を選択す
る。書込手段は、選択手段により選択されたアドレス記
憶手段の記憶領域およびデータ記憶手段の記憶領域にそ
れぞれアドレス情報およびデータを書込む。設定手段は
、選択手段により選択されたアドレス記憶手段の記憶領
域およびデータ記憶手段の記憶領域に対して、書換え手
段による書換えから解除されることを示す解除情報を設
定する。制御手段は、設定手段により設定された解除情
報に従って書換え手段に作用し、アドレス：ａｔａ手段
およびデータ記憶手段において解除情報が設定されてい
る記憶領域を書換え手段による書換えの対象から除外す
るように制御する。

［作用］ この発明に係るキャッシュメモリにおいては、選択手段
により選択されたアドレス記憶手段およびデータ記憶手
段の記憶領域にアドレス情報およびデータを書込むこと
ができ、また、その記憶領域に解除情報を設定すること
ができる。解除情報が設定された記憶領域は書換えの対
象から除外される。しかって、所望のデータを所望の記
憶領域に常時保管することが可能となる。

〔実施例］ 以下、図面を用いてこの発明の一実施例を詳細に説明す
る。

システム全体の構成は、第２図に示すように第４図に示
す従来のシステムと変わりはない。但し、データ処理装
置１００からキャッシュメモリ３０１へは第１制御信号
１９および第２制御信号２０が与えられる。

第１図は、この発明の一実施例によるキャッシュメモリ
の構成を示すブロック図である。この実施例では一例と
して４ウ工イセツトアソシアテイブ方式のキャッシュメ
モリを示している。なお、ウェイの数は４に限らず２以
上であればよい。

第１図の実施例のキャッシュメモリは、第３図の従来の
キャッシュメモリと同様に、アドレスタグメモリ４、バ
リッドビット５、データメモリ７、アドレスタグ比較器
１１、ワードセレクタ１２、ウェイセレクタ１６、およ
びＬＲＵビットメモリ８を備えている。また、第３図の
従来例では簡略化のために示されていなかったが、第１
図の実施例では、デコーダ３、セレクタ２、ＬＲＵ制御
回路１０、ＡＮＤゲート１４、およびヒツト判定部１５
を備えている。デコーダ３は、セットセレクト１ｂ＋、
：ｆ！ｌ！ｉづいて、各アドレスタグメモリ４および各
データメモリ７の対応するいずれか１つのエントリを選
択するためのものである。セレクタ２は、ＬＲＵ制御回
路１０の出力に基づいて、アドレスタグ１ａをいずれの
ウェイのアドレスタグメモリ４に入力するかを選択する
ためのものである。

ＬＲＵ制御回路１０には、ヒツト判定部１５からウェイ
選択信号が与えられる。ＡＮＤゲート１４はウェイごと
に設けられており、対応するアドレスタグ比較器、１１
の出力とそのとき選択されているエントリのバリッドビ
ット５との論理積をとるものである。ＡＮＤゲート１４
の出力はヒツト判定部１５に与えられる。ヒツト判定部
１５は、各ＡＮＤゲート１４からの出力に基づいてどの
ウェイがヒツトしたかを判定するためのものである。

ヒツト判定部１５は、いずれかのウェイがヒツトすると
、ヒツト信号を活性化するとともに、対応するウェイの
ウェイ選択信号を活性化する。

この実施例の特徴は、フリーズビット６を設け、このフ
リーズビット６のセット／リセットに応じ′て各ウェイ
のリプレース候補の順位の固定化を制御するようにした
こと、および、ウェイセレクタ１６に書込レジスタ１７
を付加し、データを記憶するウェイを指定することがで
きるようにしたことである。ここで、リプレース候補と
は、キャッシュミスが生じたときにメインメモリから読
出したデータを記憶するウェイの候補を言い、その順位
に関するデータはＬＲＵビットメモリ８に記憶されてい
る。つまり、リプレース候補の順位が［Ｄ、　　Ｃ，Ｂ
、　Ａ］ならばウェイＤにデータを記憶し、次のリプレ
ース候補の順位を［Ｃ，Ｂ、Ａ。

Ｄ］としておく。

フリーズビット６がセットされたウェイは、リプレース
候補の対象から外される。したがって、フリーズビット
６がセットされたウェイにおいては、アドレスタグおよ
びデータブロックの書換えが行なわれず、記憶データが
常時キャッシュメモリ３０１内に保管されることになる
。

ＬＲＵ制御回路１０内に設けられたマスクレジスタ９は
、フリーズビット６０セツト／リセツト状態に基づいて
、ＬＲＵ制御回路１０の出力をマスク制御するものであ
る。このマスクレジスタ９によって、フリーズビット６
のセットされたウェイのリプレース候補の順位が固定化
される。

フリーズビット６のセット／リセットの制御は、フリー
ズビット制御回路１３によって行なわれる。

フリーズビット１１制御回路１３は、データ処理装置１
００などから与えられる第１制御信号１９に基づいて対
応するウェイのフリーズビット６をセット／リセットす
る。このフリーズビット制御回路１３には、ヒツト判定
部１５からウェイ選択信号が与えられるとともに、ＬＲ
Ｕ制御回路１０の出力が与えられる。

書込レジスタ１７は、データ処理袋ｇｌｌｏＯなどから
与えられる第２制御信号２０に基づいて、入出力データ
パス１８に与えられるデータをどのウェイに書込むかを
制御するものである。

次に、第１図のキャッシュメモリの動作を説明する。

（１）　通常のキャッシュ動作 通常のキャッシュ動作は、第４図に示す従来のキャッシ
ュメモリ３００とほぼ同様である。すなわち、データ処
理装置１００からアドレス１が人力されると、各ウェイ
のアドレスタグメモリ４がらはデコーダ３によって選択
されたエントリにおけるアドレスタグが読出され、デー
タ処理装置１００から入力されたアドレスタグ１ａと比
較される。このとき、同じエントリにおけるバリッドビ
ット６の内容も読出される。各ウェイのＡＮＤゲート１
４は、対応するウェイのアドレスタグ比較器１１が一致
を検出しかつ対応するウェイのバリラドビット６がセッ
トされている場合にノ＼イレベルの信号を出力する。い
ずれか１つのウェイのＡＮＤゲート１４の出力がハイレ
ベルになると、ヒツト判定部１５はヒツトしたと判定し
、ヒツト信号を活性化するとともに、対応するウェイの
ウェイ選択信号を活性化する。

一方、各ウェイのデータメモリ７においては、デコーダ
３により選択されたエントリからデータブロックが読出
され、各ウェイのワードセレクタ１２に与えられる。各
ウェイのワードセレクタ１２は、与えられるワードセレ
クトＩＣに基づいて各ウェイのデータブロックの中から
それぞれ１ワードのデータを選択し、ウェイセレクタ１
６に与える。ウェイセレクタ１６は、ヒツト判定部１５
からのウェイ選択信号に基づいて、各ウェイのワードセ
レクタ１２から与えられる４つのワードデータの中から
ヒツトしたウェイのワードデータを選択し、入出力デー
タパス１８に導出する。また、このときＬＲＵ制御回路
１０は、ヒツト判定部１５から与えられるウェイ選択信
号に基づいて、ＬＲＵビットメモリ８に記憶された各ウ
ェイのリプレース候補の順位の入替え制御を行なう。た
とえば、アクセス前のリプレース候補の順位が［Ａ。

Ｂ、Ｃ，ＤｌでウェイＢがヒツトしたとすると、ＬＲＵ
制御回路１０はリプレース候補の順位を［Ａ、Ｃ，Ｄ、
Ｂｌにする。

上記とは逆にキャッシュミスが生じた場合、すなわち各
ウェイのＡＮＤゲート１４のいずれの出力もハイレベル
とならなかった場合は、アドレスタグメモリ４およびデ
ータメモリ７においてデータの入替えが行なわれる。す
なわち、この場合ヒツト判定部１５はいずれのウェイの
ウェイ選択信号も活性化しないので、ＬＲＵ制御回路１
０はＬＲＵビットメモリ８により、そのとき選択されて
いるエントリのリプレース候補の順位を参照し、最も古
くアクセスされたウェイをデータ入替えの対象に選び、
データを書込む。たとえば、アクセス前のリプレース候
補の順位が［Ｃ，Ｄ、Ａ、Ｂｌであったとすると、ＬＲ
Ｕ制御回路１０は当該リプレース候補の順位を［Ｄ、Ａ
、Ｂ、Ｃｌに入替えるとともに、ウェイセレクタ１６お
よびセレクタ２に対してウェイＣを選択する信号を出力
する。

それに応じて、セレクタ２はアドレスタグ１ａをウェイ
Ｃのアドレスタグメモリ４に与える。それにより、アド
レスタグ１ａがウェイＣのアドレスタグメモリ４におい
てそのとき選択されているエントりに書込まれる。一方
、ウェイセレクタ１６は、入出力データパス１８からワ
ード順次に入力されるデータブロック（メインメモリ２
００から読出されたデータブロック）をＬ　ＲＵ　ｉｌ
Ｑ御回路１０の出力に従ってウェイＣのワードセレクタ
１２に与える。ウェイＣのワードセレクタ１２は、与え
られたデータブロックをウェイＣのデータメモリ７にお
いてそのとき選択されているエントリに書込む。

（２）　フリーズビットがセットされている場合の動作 今、セットセレクトＩＣに基づいてアドレスタグメモリ
４におけるあるエントリが選択されたとすると、そのエ
ントリのフリーズビット６の内容が読出されてマスクレ
ジスタ９に与えられる。このとき、マスクレジスタ９は
フリーズビット６のセットされているウェイがあれば、
そのウェイがデータ入替えの対象から外されるようにＬ
ＲＵ制御回路１０の出力をマスク制御する。

ここで、ＬＲＵビットメモリ８は、各エントリごとに各
ウェイのアクセスされた古さの状態を記憶するものであ
る。この実施例では、ＬＲＵビットメモリ８は、たとえ
ば、１つのエントリに対して６ビツトの状態値を保持し
ている。今、４つのウェイＡ、Ｂ、Ｃ，Ｄがあり、ウェ
イＡとＢの関係を記ｊＡ：するビットを［Ａ、Ｂｌとす
ると、ウェイＡがウェイＢより最近アクセスされていた
なら［Ａ、Ｂｌ　−０，ウェイＢの方が最近アクセスさ
れていれば［Ａ、Ｂ１−１を記憶する。同様に、ウェイ
ＡとＣの関係を［Ａ、Ｃ１のビットで、ウェイＡとＤの
関係を［Ａ、Ｄｌのビットで、ウェイＢとＣの関係を［
Ｂ、Ｃ１のビットで、ウェイＢとＤの関係を［Ｂ、　Ｄ
ｌのビットで、ウェイＣとＤの関係を［Ｃ，Ｄｌのビッ
トでそれぞれ記憶する。そして、各ビットに記憶されて
いる内容が０なら上記表現の左側のウェイ（つまり、［
Ｃ。

ＤＩならばウェイＣ）がその２つの関係に対して最近ア
クセスされているとし、各ビットに記憶されている内容
が１なら上記表現の右側のウェイ（つまり、［Ｃ，ＤＩ
ならばウェイＤ）がその２つの関係に対して最近アクセ
スされたとする。つまり、リプレース処理が生じた場合
、ＬＲＵビットメモリ８を読みに行き、たとえば［Ａ、
Ｂｌ　−１、［Ａ、　Ｃ］　−１，［Ａ、　ＤＩ　−１
という結果になればウェイＡが最も古くアクセスされた
ことになる。そして、マスクレジスタ９はウェイＡのフ
リーズビット６がセットされていると［Ａ、Ｂｌを０に
固定でき、ウェイＢのフリーズビット６がセットされて
いると［Ｂ、　　Ｃ］を０に固定でき、ウェイＣのフリ
ーズビット６がセットされていると［Ｃ，ＤＩを０に固
定でき、ウェイＤのフリーズビット６がセットされてい
ると［Ａ、ＤＩを１に固定できる。

ここで、ウェイＡのフリーズビット６がセットされてい
ると、マスクレジスタ９は［Ａ、ＢｌをＯに固定してし
まうので、ＬＲＵビットメモリ８は［Ａ、　Ｂｌ　−１
，［Ａ、　Ｃ１−１，［Ａ、　ＤＩ−１となり得ない。

そのため、ウェイＡはデータ入替えの対象から除外され
る。

なお、第１図の実施例では、マスクレジスタ９でＬＲＵ
制御回路１０の出力をマスク制御することによりＬＲＵ
ビットメモリ８内におけるリプレース候補の順位を間接
的に固定するようにしたが、対応するフリーズビット６
の出力によって応答するプルアップ素子をＬＲＵビット
メモリ８内に設けることによりリプレース候補の順位を
直接的に固定化するようにしてもよい。すなわち、フリ
ーズビット６がセットされるとプルアップ素子がオンし
、ＬＲＵビットメモリ８を０に固定してしまう。また、
このようなプルアップ素子に換えてプルダウン素子を設
けてリプレース候補の順位を固定化するようにしてもよ
い。

このようにして、フリーズビット６がセットされている
ウェイは、常にデータ入替えの対象から外される。

（３）　　フリーズビットのセット／リセット動作 まず、フリーズビットのセット動作について説明する。

データ処理装置１００が、フリーズをかけたいデータに
対応するアドレス１を発生しキャッシュメモリ３０１に
与える。ここで、フリーズとは、データ入替えの対象か
ら除外することを言う。フリーズをかけたいデータは、
メインメモリ２００から読出されてキャッシュメモリ３
０１の入出力データバス１８に与えられる。また、デー
タ処理装置１００は、書込レジスタ１７に第２制御信号
２０を与え、フリーズしたいデータをとのウェイに書込
むかを指定する。たとえば、ウェイＡにフリーズしたい
データを書込むとすると、第２制御信号２０を受取った
書込レジスタ１７が、人出力データバス１８に与えられ
たデータがウェイＡのデータメモリ７に書込まれるよう
にウェイセレクタ１６を制御し、かつ、アドレスタグ１
ａがウェイＡのアドレスタグメモリ５に書込まれるよう
にセレクタ２を制御する。このようにして、フリーズし
たいデータおよびアドレスタグをすべてウェイＡに書込
んだ後に、データ処理装置１００は、第１制御信号１つ
によって、ウェイＡのフリーズビットをセットすること
をフリーズビット制御回路１３に指定する。これにより
、フリーズビット制御回路１３がウェイＡのフリーズビ
ット６をセットする。

フリーズビット６をリセットする場合には、データ処理
装置１００は、第１制御信号１９によって、ウェイＡの
フリーズビットをリセットすることをフリーズビット制
御回路１３に指定する。これにより、フリーズビット制
御回路１３は、フリーズビット６をリセットする。

このように、上記実施例によると、データ処理装置１０
０が、データを記憶するウェイを指定し、そのウェイの
みにフリーズしたいデータを書込み、そのウェイのみに
フリーズをかけることができる。

したがって、フリーズしたいデータをあるウェイに集中
することができ、フリーズ命令を有効に使うことができ
る。

なお、この発明は、Ｎウェイセットアソシアティブ方式
のキャッシュメモリに限らず、フルアソシアティブ方式
やダイレクトマツピング方式のキャッシュメモリにも適
用することができる。フルアソシアティブ方式とは、エ
ントリが１つしかなく、この１つのエントリに対して多
数のウェイを有する方式を言う。また、ダイレクトマツ
ピング方式とは、ウェイが１つしかなく、この１つのウ
ェイに対して多数のエントリを有する方式を言う。

［発明の効果］ 以上のように、この発明によれば、所望のデータをキャ
ッシュメモリ内の所望の記憶領域に常時保持させておく
ことができるので、キャッシュメモリの高速アクセス機
能をＨ効に活用することができ、システム性能の向上を
図ることができるとともに、データ書換えの解除命令を
有効に使用することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例による４ウ工イセツトアソ
シアテイブ方式のキャッシュメモリを示すブロック図で
ある。第２図はこの発明の一実施例によるキャッシュメ
モリを用いたデータ処理システムの構成を示すシステム
ブロック図である。 第３図はキャッシュメモリを用いた従来のデータ処理シ
ステムの構成を示すシステムブロック図である。第４図
は従来の４ウ工イセツトアソシアテイブ方式のキャッシ
ュメモリの構成を示すブロック図である。 図において、１はアドレス、２はセレクタ、３はデコー
ダ、４はアドレスタグメそり、５はバリッドビット、６
はフリーズビット、７はデータメモリ、８はＬＲＵビッ
トメモリ、９はマスクレジスタ、１０はＬＲＵ制御回路
、１１はアドレスタグ比較器、１２はワードセレクタ、
１３はフリーズビット制御回路、１４はＡＮＤゲート、
１５はヒツト判定部、１６はウェイセレクタ、１７は書
込レジスタ、１８は入出力データパス、１９は第１制御
信号、２０は第２制御信号、２１は人出力データパスで
ある。 なお、各図中同一符号は同一または相当部分を示す。 第２図

Claims (1)

1. 【特許請求の範囲】 メインメモリから読出されたデータを一時的に保管する
   キャッシュメモリであって、 複数の記憶領域を有し、各記憶領域に前記メインメモリ
   のアクセスに使用されるアドレス情報の少なくとも一部
   を記憶するアドレス記憶手段、前記アドレス記憶手段の
   複数の記憶領域に対応する複数の記憶領域を有し、各記
   憶領域に前記アドレス情報に対応するデータを記憶する
   データ記憶手段、 アドレス情報が与えられたとき、そのアドレス情報に基
   づいて前記アドレス記憶手段の記憶内容を参照すること
   により、そのアドレス情報に対応するデータが前記デー
   タ記憶手段に記憶されているか否かを判別する判別手段
   、 前記データ記憶手段に対応のデータが記憶されているこ
   とを前記判別手段が判別したことに応答して、その対応
   のデータを前記データ記憶手段から読出して外部へ導出
   する読出手段、 前記データ記憶手段に対応のデータが存在していないこ
   とを前記判別手段が判別したことに応答して、前記アド
   レス記憶手段および前記データ記憶手段の書換えを行な
   う書換え手段、 前記アドレス記憶手段の複数の記憶領域のいずれかおよ
   び前記データ記憶手段の対応する記憶領域を選択する選
   択手段、 前記選択手段により選択された前記アドレス記憶手段の
   記憶領域および前記データ記憶手段の記憶領域に、それ
   ぞれアドレス情報およびデータを書込む書込手段、 前記選択手段により選択された前記アドレス記憶手段の
   記憶領域および前記データ記憶手段の記憶領域に対して
   、前記書換え手段による書換えから解除されることを示
   す解除情報を設定する設定手段、および 前記設定手段により設定された前記解除情報に従って前
   記書換え手段に作用し、前記アドレス記憶手段および前
   記データ記憶手段において前記解除情報が設定されてい
   る記憶領域を前記書換え手段による書換えの対象から除
   外するように制御する制御手段を備える、キャッシュメ
   モリ。