JP2001168057A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
- Publication number
- JP2001168057A JP2001168057A JP34989699A JP34989699A JP2001168057A JP 2001168057 A JP2001168057 A JP 2001168057A JP 34989699 A JP34989699 A JP 34989699A JP 34989699 A JP34989699 A JP 34989699A JP 2001168057 A JP2001168057 A JP 2001168057A
- Authority
- JP
- Japan
- Prior art keywords
- film
- titanium nitride
- titanium
- barrier metal
- contact hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 バリアメタル膜構成の最適化を図る。
【解決手段】 半導体基板１上に形成したコンタクト孔
内にバリアメタル膜１１を介してタングステン（Ｗ）膜
１２が埋め込まれた半導体装置において、前記バリアメ
タル膜１１が、チタン（Ｔｉ）膜８と、高温のＡｒガス
により加熱処理された第１のチタンナイトライド（Ｔｉ
Ｎ）膜９と、上記Ａｒガスによる加熱処理がされない無
加熱の第２のチタンナイトライド（ＴｉＮ）膜１０との
積層膜であることを特徴とする。
内にバリアメタル膜１１を介してタングステン（Ｗ）膜
１２が埋め込まれた半導体装置において、前記バリアメ
タル膜１１が、チタン（Ｔｉ）膜８と、高温のＡｒガス
により加熱処理された第１のチタンナイトライド（Ｔｉ
Ｎ）膜９と、上記Ａｒガスによる加熱処理がされない無
加熱の第２のチタンナイトライド（ＴｉＮ）膜１０との
積層膜であることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、更に言えばコンタクト孔内にバリアメ
タル膜を介してタングステン膜を埋め込む際のバリアメ
タル膜の膜剥がれ等の発生を抑止する技術に関する。
製造方法に関し、更に言えばコンタクト孔内にバリアメ
タル膜を介してタングステン膜を埋め込む際のバリアメ
タル膜の膜剥がれ等の発生を抑止する技術に関する。
【０００２】
【従来の技術】以下、従来の半導体装置とその製造方法
について図９を参照しながら説明する。
について図９を参照しながら説明する。
【０００３】図９において、５１は半導体基板で、５２
は前記基板表層に形成した拡散層である。そして、前記
基板５１を被覆するように、例えばＴＥＯＳ膜５３、Ｂ
ＰＳＧ膜５４及びＴＥＯＳ膜５５から成る層間絶縁膜が
形成されており、この層間絶縁膜に前記拡散層５２上に
コンタクトするコンタクト孔が形成され、このコンタク
ト孔内に、例えばおよそ５００〜８００Åの膜厚のチタ
ン膜５６及びおよそ１０００〜１５００Åの膜厚のチタ
ンナイトライド膜５７から成るバリアメタル膜を介して
タングステン（Ｗ）膜５８が埋め込み形成されている。
は前記基板表層に形成した拡散層である。そして、前記
基板５１を被覆するように、例えばＴＥＯＳ膜５３、Ｂ
ＰＳＧ膜５４及びＴＥＯＳ膜５５から成る層間絶縁膜が
形成されており、この層間絶縁膜に前記拡散層５２上に
コンタクトするコンタクト孔が形成され、このコンタク
ト孔内に、例えばおよそ５００〜８００Åの膜厚のチタ
ン膜５６及びおよそ１０００〜１５００Åの膜厚のチタ
ンナイトライド膜５７から成るバリアメタル膜を介して
タングステン（Ｗ）膜５８が埋め込み形成されている。
【０００４】
【発明が解決しようとする課題】このようなコンタクト
孔内にバリアメタル膜を介してタングステン膜を埋め込
む技術において、以下に説明する問題が発生する場合が
あった。
孔内にバリアメタル膜を介してタングステン膜を埋め込
む技術において、以下に説明する問題が発生する場合が
あった。
【０００５】即ち、従来広く用いられていた第１のスパ
ッタ装置では、ウエハの端部をクランプと呼ばれる複数
の爪（全周をクランプするものでも良い。）で固定した
状態で、窒素（Ｎ２）雰囲気中に高温（およそ２００〜
３００℃前後）のＡｒガス等を導入してガスヒートしな
がら加熱処理して、例えばチタンナイトライド膜の形成
を行っていた。
ッタ装置では、ウエハの端部をクランプと呼ばれる複数
の爪（全周をクランプするものでも良い。）で固定した
状態で、窒素（Ｎ２）雰囲気中に高温（およそ２００〜
３００℃前後）のＡｒガス等を導入してガスヒートしな
がら加熱処理して、例えばチタンナイトライド膜の形成
を行っていた。
【０００６】そのため、前記クランプの位置したウエハ
の端部にはチタンナイトライド膜が形成されないことに
なる。このようなウエハの一部にチタンナイトライド膜
の形成されない箇所があると、金属膜剥がれを起こした
り、またタングステン膜の埋め込みの際にボルケーノ異
常が発生することがあった。
の端部にはチタンナイトライド膜が形成されないことに
なる。このようなウエハの一部にチタンナイトライド膜
の形成されない箇所があると、金属膜剥がれを起こした
り、またタングステン膜の埋め込みの際にボルケーノ異
常が発生することがあった。
【０００７】そこで、ウエハ全面にチタンナイトライド
膜を形成すること（全面スパッタ）ができるように、載
置台上に単にウエハを載せた状態で１００％の窒素（Ｎ
２）雰囲気中でスパッタ蒸着させる第２の装置も用いら
れてきている。しかしながら、この第２の装置では、前
述した第１の装置と異なり、ウエハはクランプにより固
定されていないため、Ａｒガス等を導入したウエハ裏面
からのガスヒート加熱処理を施すことができず、積極的
な加熱の無い無温調スパッタ処理となる。そのため、第
２の装置で形成したチタンナイトライド膜は、上記第１
の装置で形成したチタンナイトライド膜に比して膜質的
に、バリア性の乏しいものであった。
膜を形成すること（全面スパッタ）ができるように、載
置台上に単にウエハを載せた状態で１００％の窒素（Ｎ
２）雰囲気中でスパッタ蒸着させる第２の装置も用いら
れてきている。しかしながら、この第２の装置では、前
述した第１の装置と異なり、ウエハはクランプにより固
定されていないため、Ａｒガス等を導入したウエハ裏面
からのガスヒート加熱処理を施すことができず、積極的
な加熱の無い無温調スパッタ処理となる。そのため、第
２の装置で形成したチタンナイトライド膜は、上記第１
の装置で形成したチタンナイトライド膜に比して膜質的
に、バリア性の乏しいものであった。
【０００８】従って、第２の装置で形成したチタンナイ
トライド膜は、第１の装置で形成したチタンナイトライ
ド膜に比してバリア性が劣り、上述したようなボルケー
ノ異常の発生やリーク電流の発生、またコンタクト抵抗
の上昇等の問題が発生する不具合があった。
トライド膜は、第１の装置で形成したチタンナイトライ
ド膜に比してバリア性が劣り、上述したようなボルケー
ノ異常の発生やリーク電流の発生、またコンタクト抵抗
の上昇等の問題が発生する不具合があった。
【０００９】このように従来のバリアメタル膜の形成に
おいては、一長一短な問題があり、バリアメタル膜の構
成の最適化を図る必要があった。
おいては、一長一短な問題があり、バリアメタル膜の構
成の最適化を図る必要があった。
【００１０】
【課題を解決するための手段】そこで、本発明は上記課
題に鑑み為されたもので、図５に示すように半導体基板
１上に形成したコンタクト孔内にバリアメタル膜１１を
介してタングステン（Ｗ）膜１２が埋め込まれた半導体
装置において、前記バリアメタル膜１１が、チタン（Ｔ
ｉ）膜８と、高温のＡｒガスにより加熱処理された第１
のチタンナイトライド（ＴｉＮ）膜９と、上記Ａｒガス
による加熱処理がされない無加熱の第２のチタンナイト
ライド（ＴｉＮ）膜１０との積層膜であることを特徴と
する。
題に鑑み為されたもので、図５に示すように半導体基板
１上に形成したコンタクト孔内にバリアメタル膜１１を
介してタングステン（Ｗ）膜１２が埋め込まれた半導体
装置において、前記バリアメタル膜１１が、チタン（Ｔ
ｉ）膜８と、高温のＡｒガスにより加熱処理された第１
のチタンナイトライド（ＴｉＮ）膜９と、上記Ａｒガス
による加熱処理がされない無加熱の第２のチタンナイト
ライド（ＴｉＮ）膜１０との積層膜であることを特徴と
する。
【００１１】また、その製造方法は、図２に示すように
前記コンタクト孔を含む基板上面にチタン（Ｔｉ）膜８
をスパッタ形成し、その上に図３に示すように窒素雰囲
気中で高温のＡｒガスで加熱しながら第１のチタンナイ
トライド（ＴｉＮ）膜９をスパッタ形成する。続いて、
図４に示すように前記第１のチタンナイトライド膜９を
被覆するように１００％の窒素雰囲気中で第２のチタン
ナイトライド（ＴｉＮ）膜１０をスパッタ形成し、図５
に示すように前記コンタクト孔内に前記チタン膜８と第
１のチタンナイトライド膜９と第２のチタンナイトライ
ド膜１０との積層膜から成るバリアメタル膜１１を介し
てタングステン（Ｗ）膜１２を埋め込む工程とを有する
ことを特徴とする。
前記コンタクト孔を含む基板上面にチタン（Ｔｉ）膜８
をスパッタ形成し、その上に図３に示すように窒素雰囲
気中で高温のＡｒガスで加熱しながら第１のチタンナイ
トライド（ＴｉＮ）膜９をスパッタ形成する。続いて、
図４に示すように前記第１のチタンナイトライド膜９を
被覆するように１００％の窒素雰囲気中で第２のチタン
ナイトライド（ＴｉＮ）膜１０をスパッタ形成し、図５
に示すように前記コンタクト孔内に前記チタン膜８と第
１のチタンナイトライド膜９と第２のチタンナイトライ
ド膜１０との積層膜から成るバリアメタル膜１１を介し
てタングステン（Ｗ）膜１２を埋め込む工程とを有する
ことを特徴とする。
【００１２】
【発明の実施の形態】以下、本発明の半導体装置とその
製造方法に係る一実施形態について図面を参照しながら
説明する。
製造方法に係る一実施形態について図面を参照しながら
説明する。
【００１３】図１において、１は例えば、Ｐ型の半導体
基板で、２は前記基板表層に形成したＮ型の拡散層であ
る。そして、前記基板１を被覆するように、例えばＴＥ
ＯＳ膜３、ＢＰＳＧ膜４及びＴＥＯＳ膜５から成る層間
絶縁膜が形成されており、この層間絶縁膜上に形成した
レジスト（ＰＲ）膜６をマスクにして前記拡散層２上に
コンタクトするコンタクト孔７を形成する。
基板で、２は前記基板表層に形成したＮ型の拡散層であ
る。そして、前記基板１を被覆するように、例えばＴＥ
ＯＳ膜３、ＢＰＳＧ膜４及びＴＥＯＳ膜５から成る層間
絶縁膜が形成されており、この層間絶縁膜上に形成した
レジスト（ＰＲ）膜６をマスクにして前記拡散層２上に
コンタクトするコンタクト孔７を形成する。
【００１４】次に、図２において、前記レジスト（Ｐ
Ｒ）膜６を除去した後に、前記コンタクト孔７を含む基
板（層間絶縁膜）上全面にチタン（Ｔｉ）膜８をおよそ
５００Åの膜厚でスパッタ形成する。
Ｒ）膜６を除去した後に、前記コンタクト孔７を含む基
板（層間絶縁膜）上全面にチタン（Ｔｉ）膜８をおよそ
５００Åの膜厚でスパッタ形成する。
【００１５】続いて、図３において、前記チタン（Ｔ
ｉ）膜８上に第１のチタンナイトライド（ＴｉＮ）膜９
をおよそ５００Åの膜厚でスパッタ形成する。本工程で
は、スパッタ装置内のあるチャンバー（ウエハ端部を固
定するクランプを有する従来例に示した第１の装置に相
当）部で、窒素（Ｎ２）雰囲気中に高温の不活性ガス
（本実施形態ではＡｒガスを用いている。）を導入して
ガスヒートしながら加熱処理（およそ２００℃前後）
し、第１のチタンナイトライド（ＴｉＮ）膜９を形成し
ている。
ｉ）膜８上に第１のチタンナイトライド（ＴｉＮ）膜９
をおよそ５００Åの膜厚でスパッタ形成する。本工程で
は、スパッタ装置内のあるチャンバー（ウエハ端部を固
定するクランプを有する従来例に示した第１の装置に相
当）部で、窒素（Ｎ２）雰囲気中に高温の不活性ガス
（本実施形態ではＡｒガスを用いている。）を導入して
ガスヒートしながら加熱処理（およそ２００℃前後）
し、第１のチタンナイトライド（ＴｉＮ）膜９を形成し
ている。
【００１６】更に、図４において、第１のチタンナイト
ライド（ＴｉＮ）膜９上に第２のチタンナイトライド
（ＴｉＮ）膜１０をおよそ１０００Åの膜厚でスパッタ
形成する。本工程では、スパッタ装置内のあるチャンバ
ー（全面スパッタ可能な従来例に示した第２の装置に相
当）部で１００％の窒素（Ｎ２）雰囲気中で無加熱処理
した第２のチタンナイトライド（ＴｉＮ）膜１０を形成
している。ここで、バリアメタル膜の全体の膜厚はおよ
そ２０００Åとした。これは、コンタクト抵抗の低減化
を図る上では厚膜化が必要であり、後述するコンタクト
孔内へのタングステン（Ｗ）膜埋め込み具合（薄膜の方
が埋まり易い）との兼ね合いから、バランスを取って現
行条件に設定している。
ライド（ＴｉＮ）膜９上に第２のチタンナイトライド
（ＴｉＮ）膜１０をおよそ１０００Åの膜厚でスパッタ
形成する。本工程では、スパッタ装置内のあるチャンバ
ー（全面スパッタ可能な従来例に示した第２の装置に相
当）部で１００％の窒素（Ｎ２）雰囲気中で無加熱処理
した第２のチタンナイトライド（ＴｉＮ）膜１０を形成
している。ここで、バリアメタル膜の全体の膜厚はおよ
そ２０００Åとした。これは、コンタクト抵抗の低減化
を図る上では厚膜化が必要であり、後述するコンタクト
孔内へのタングステン（Ｗ）膜埋め込み具合（薄膜の方
が埋まり易い）との兼ね合いから、バランスを取って現
行条件に設定している。
【００１７】図６は第１のチタンナイトライド（Ｔｉ
Ｎ）膜９と第２のチタンナイトライド（ＴｉＮ）膜１０
の積層膜厚に対する抵抗値の関係を示す図であり、これ
によると第２のチタンナイトライド（ＴｉＮ）膜１０の
みを１０００Å形成した場合の抵抗値の平均は、およそ
２１２．６１Ωで、最大では６４４．６８Ω、最小でも
３７．４１Ωと非常に高い。また、第２のチタンナイト
ライド（ＴｉＮ）膜１０のみを１５００Å（または２０
００Å）形成した場合の抵抗値の平均は、およそ３３．
５４Ω（または２７．９４Ω）で、最大では４５．８８
Ω（または２８．８３Ω）、最小では２８．５９Ω（ま
たは２７．５４Ω）であった。しかし、このような第２
のチタンナイトライド膜だけの場合には、従来の問題が
発生するため採用できない。そこで、本実施形態で用い
た条件である第１のチタンナイトライド（ＴｉＮ）膜９
を５００Å形成し、第２のチタンナイトライド（Ｔｉ
Ｎ）膜１０を１０００Å形成した場合の抵抗値の平均
は、およそ３３．３７Ωで、最大では４６．５２Ω、最
小では２８．５８Ωと従来用いられていた構成と同等の
抵抗値を得ることができる。更に実験では、第１のチタ
ンナイトライド（ＴｉＮ）膜９を１０００Å形成し、第
２のチタンナイトライド（ＴｉＮ）膜１０を１０００Å
形成した場合の抵抗値を測定した。この場合の抵抗値の
平均は、およそ２８．４８Ωで、最大では２９．６０
Ω、最小では２７．７７Ωと更に低い抵抗値を得られる
ことが実証できた。しかしながら、この場合に、チタン
膜を含めた全体の膜厚は２５００Åとなり、上述したよ
うにコンタクト孔内にタングステン膜を埋め込む際の埋
め込み具合を考慮して、本実施形態では採用しなかっ
た。
Ｎ）膜９と第２のチタンナイトライド（ＴｉＮ）膜１０
の積層膜厚に対する抵抗値の関係を示す図であり、これ
によると第２のチタンナイトライド（ＴｉＮ）膜１０の
みを１０００Å形成した場合の抵抗値の平均は、およそ
２１２．６１Ωで、最大では６４４．６８Ω、最小でも
３７．４１Ωと非常に高い。また、第２のチタンナイト
ライド（ＴｉＮ）膜１０のみを１５００Å（または２０
００Å）形成した場合の抵抗値の平均は、およそ３３．
５４Ω（または２７．９４Ω）で、最大では４５．８８
Ω（または２８．８３Ω）、最小では２８．５９Ω（ま
たは２７．５４Ω）であった。しかし、このような第２
のチタンナイトライド膜だけの場合には、従来の問題が
発生するため採用できない。そこで、本実施形態で用い
た条件である第１のチタンナイトライド（ＴｉＮ）膜９
を５００Å形成し、第２のチタンナイトライド（Ｔｉ
Ｎ）膜１０を１０００Å形成した場合の抵抗値の平均
は、およそ３３．３７Ωで、最大では４６．５２Ω、最
小では２８．５８Ωと従来用いられていた構成と同等の
抵抗値を得ることができる。更に実験では、第１のチタ
ンナイトライド（ＴｉＮ）膜９を１０００Å形成し、第
２のチタンナイトライド（ＴｉＮ）膜１０を１０００Å
形成した場合の抵抗値を測定した。この場合の抵抗値の
平均は、およそ２８．４８Ωで、最大では２９．６０
Ω、最小では２７．７７Ωと更に低い抵抗値を得られる
ことが実証できた。しかしながら、この場合に、チタン
膜を含めた全体の膜厚は２５００Åとなり、上述したよ
うにコンタクト孔内にタングステン膜を埋め込む際の埋
め込み具合を考慮して、本実施形態では採用しなかっ
た。
【００１８】更に言えば、第１のチタンナイトライド
（ＴｉＮ）膜９の膜厚をおよそ１０００Åとし、第２の
チタンナイトライド（ＴｉＮ）膜１０の膜厚をおよそ５
００Åとした場合には、ウエハ端部（第１のチタンナイ
トライド（ＴｉＮ）膜９を形成する際のクランプ位置に
相当）で膜剥がれが発生した。これは、第１のチタンナ
イトライド（ＴｉＮ）膜９の膜厚に比して第２のチタン
ナイトライド（ＴｉＮ）膜１０の膜厚が薄すぎ、被覆力
が弱かったためと考察する。
（ＴｉＮ）膜９の膜厚をおよそ１０００Åとし、第２の
チタンナイトライド（ＴｉＮ）膜１０の膜厚をおよそ５
００Åとした場合には、ウエハ端部（第１のチタンナイ
トライド（ＴｉＮ）膜９を形成する際のクランプ位置に
相当）で膜剥がれが発生した。これは、第１のチタンナ
イトライド（ＴｉＮ）膜９の膜厚に比して第２のチタン
ナイトライド（ＴｉＮ）膜１０の膜厚が薄すぎ、被覆力
が弱かったためと考察する。
【００１９】そして、図５において、チタン（Ｔｉ）膜
８と第１のチタンナイトライド（ＴｉＮ）膜９と第２の
チタンナイトライド（ＴｉＮ）膜１０との積層膜から成
るバリアメタル膜１１にバリアアニール処理を施した
後、このバリアメタル膜１１上にタングステン（Ｗ）膜
を形成し、このタングステン（Ｗ）膜をエッチバックし
てコンタクト孔内に埋め込んだ後、このタングステン
（Ｗ）膜１２上に不図示の金属配線を形成して、半導体
装置を形成している。尚、本実施形態では、バリアアニ
ール処理としておよそ４００℃の窒素（Ｎ２）雰囲気中
で、３０分程度アニール処理することで、バリアメタル
のバリア性向上と、コンタクト抵抗の安定化を図ってい
る。更に言えば、４５０℃程度まで処理温度を高めても
コンタクト抵抗の安定化を図ることができる。
８と第１のチタンナイトライド（ＴｉＮ）膜９と第２の
チタンナイトライド（ＴｉＮ）膜１０との積層膜から成
るバリアメタル膜１１にバリアアニール処理を施した
後、このバリアメタル膜１１上にタングステン（Ｗ）膜
を形成し、このタングステン（Ｗ）膜をエッチバックし
てコンタクト孔内に埋め込んだ後、このタングステン
（Ｗ）膜１２上に不図示の金属配線を形成して、半導体
装置を形成している。尚、本実施形態では、バリアアニ
ール処理としておよそ４００℃の窒素（Ｎ２）雰囲気中
で、３０分程度アニール処理することで、バリアメタル
のバリア性向上と、コンタクト抵抗の安定化を図ってい
る。更に言えば、４５０℃程度まで処理温度を高めても
コンタクト抵抗の安定化を図ることができる。
【００２０】図７は上記バリアアニール処理条件に対す
る抵抗値の関係を示す図である。尚、このデータは、本
実施形態で用いた条件である第１のチタンナイトライド
（ＴｉＮ）膜９を５００Å形成し、第２のチタンナイト
ライド（ＴｉＮ）膜１０を１０００Å形成したものに対
するデータである。これによると、４５０℃で３０分処
理した場合の抵抗値の平均は、およそ３３．３７Ωで、
最大では４６．５２Ω、最小では２８．５８Ωであっ
た。また、本実施形態で用いた条件である４００℃で３
０分処理した場合の抵抗値の平均は、およそ２７．５４
Ωで、最大では２８．１９Ω、最小では２７．０６Ωと
上記条件に比して抵抗値を下げることができた。更に実
験では処理時間中の温度低下に適用できるか検証するた
めに、３７５℃で３０分処理した場合も検証した。この
場合の抵抗値の平均は、およそ２７．３１Ωで、最大で
は２８．０８Ω、最小では２６．７６Ωとなり、温度低
下による抵抗値上昇への影響は少ないと検証できた。更
に言えば、本実験では３７５℃で３０分処理した場合に
最も低い抵抗値を得ることができたが、本実施形態で採
用しなかった理由は、リーク電流の発生を抑止するため
にコンタクト孔部の形状を安定化するにはある程度の温
度（４００℃程度）でアニール処理を施す必要があるた
めである。
る抵抗値の関係を示す図である。尚、このデータは、本
実施形態で用いた条件である第１のチタンナイトライド
（ＴｉＮ）膜９を５００Å形成し、第２のチタンナイト
ライド（ＴｉＮ）膜１０を１０００Å形成したものに対
するデータである。これによると、４５０℃で３０分処
理した場合の抵抗値の平均は、およそ３３．３７Ωで、
最大では４６．５２Ω、最小では２８．５８Ωであっ
た。また、本実施形態で用いた条件である４００℃で３
０分処理した場合の抵抗値の平均は、およそ２７．５４
Ωで、最大では２８．１９Ω、最小では２７．０６Ωと
上記条件に比して抵抗値を下げることができた。更に実
験では処理時間中の温度低下に適用できるか検証するた
めに、３７５℃で３０分処理した場合も検証した。この
場合の抵抗値の平均は、およそ２７．３１Ωで、最大で
は２８．０８Ω、最小では２６．７６Ωとなり、温度低
下による抵抗値上昇への影響は少ないと検証できた。更
に言えば、本実験では３７５℃で３０分処理した場合に
最も低い抵抗値を得ることができたが、本実施形態で採
用しなかった理由は、リーク電流の発生を抑止するため
にコンタクト孔部の形状を安定化するにはある程度の温
度（４００℃程度）でアニール処理を施す必要があるた
めである。
【００２１】このように本発明では、従来例のタングス
テン（Ｗ）膜を全面形成した際にクランプによりチタン
ナイトライド（ＴｉＮ）膜が形成されなかった箇所での
膜剥がれという問題を、第１のチタンナイトライド（Ｔ
ｉＮ）膜９上に全面スパッタ形成可能な第２のチタンナ
イトライド（ＴｉＮ）膜１０で被覆することで解消する
ことができる。
テン（Ｗ）膜を全面形成した際にクランプによりチタン
ナイトライド（ＴｉＮ）膜が形成されなかった箇所での
膜剥がれという問題を、第１のチタンナイトライド（Ｔ
ｉＮ）膜９上に全面スパッタ形成可能な第２のチタンナ
イトライド（ＴｉＮ）膜１０で被覆することで解消する
ことができる。
【００２２】ボルケーノ発生やリーク電流の発生、また
コンタクト抵抗の上昇等の問題をかかえた第２のチタン
ナイトライド（ＴｉＮ）膜１０の下層に、高温のＡｒガ
スによるガスヒート加熱されることで膜自体が緻密にな
り、上記問題が発生し難い第１のチタンナイトライド
（ＴｉＮ）膜９を形成することで対応している。
コンタクト抵抗の上昇等の問題をかかえた第２のチタン
ナイトライド（ＴｉＮ）膜１０の下層に、高温のＡｒガ
スによるガスヒート加熱されることで膜自体が緻密にな
り、上記問題が発生し難い第１のチタンナイトライド
（ＴｉＮ）膜９を形成することで対応している。
【００２３】このように本発明のバリアメタル膜の構成
は、従来の２種のバリアメタル膜がかかえていた問題を
それぞれが補う形で抑止することができ、これに起因す
る不良品の発生を抑止することができる。
は、従来の２種のバリアメタル膜がかかえていた問題を
それぞれが補う形で抑止することができ、これに起因す
る不良品の発生を抑止することができる。
【００２４】以下、本発明をフローティングゲート及び
コントロールゲートを有する不揮発性半導体記憶装置に
適用した実施の形態について、図８を参照しながら説明
する。
コントロールゲートを有する不揮発性半導体記憶装置に
適用した実施の形態について、図８を参照しながら説明
する。
【００２５】図８において、例えばＰ型の半導体基板２
１の表層には、Ｎ型の拡散領域（拡散深さの深い方を便
宜的にソース領域と呼び、浅い方をドレイン領域とす
る。）２２が相互に離隔して形成されている。
１の表層には、Ｎ型の拡散領域（拡散深さの深い方を便
宜的にソース領域と呼び、浅い方をドレイン領域とす
る。）２２が相互に離隔して形成されている。
【００２６】また、ソース領域２２の両側の基板２１上
にはおよそ１００Å乃至２００Åの膜厚のゲート酸化膜
２４を介しておよそ１０００Å乃至２０００Åの膜厚の
導電化されたポリシリコン膜から成るフローティングゲ
ート（ＦＧ）２５が形成されている。更に、前記ソース
領域２２及びドレイン領域２２の間の基板１１上には、
およそ３００Å乃至４００Åの膜厚のトンネル酸化膜２
６を介しておよそ１０００Å乃至２０００Åの膜厚のポ
リシリコン膜とおよそ１０００Å乃至２０００Åの膜厚
のタングステンシリサイド（ＷＳｉｘ）膜から成るコン
トロールゲート（ＣＧ）２７が形成されている。前記コ
ントロールゲート２７のソース領域２２側の端部は、前
記トンネル酸化膜２６を介してフローティングゲート２
５の上方に配置されている。
にはおよそ１００Å乃至２００Åの膜厚のゲート酸化膜
２４を介しておよそ１０００Å乃至２０００Åの膜厚の
導電化されたポリシリコン膜から成るフローティングゲ
ート（ＦＧ）２５が形成されている。更に、前記ソース
領域２２及びドレイン領域２２の間の基板１１上には、
およそ３００Å乃至４００Åの膜厚のトンネル酸化膜２
６を介しておよそ１０００Å乃至２０００Åの膜厚のポ
リシリコン膜とおよそ１０００Å乃至２０００Åの膜厚
のタングステンシリサイド（ＷＳｉｘ）膜から成るコン
トロールゲート（ＣＧ）２７が形成されている。前記コ
ントロールゲート２７のソース領域２２側の端部は、前
記トンネル酸化膜２６を介してフローティングゲート２
５の上方に配置されている。
【００２７】尚、前記ソース領域２２及びコントロール
ゲート２７は、いずれも一方向（紙面に垂直な方向）に
延びており、ソース領域２２の両側には複数のドレイン
領域２２及び複数のコントロールゲート２７が前記一方
向に沿って配列されている。そして、コントロールゲー
ト２７は、不揮発性半導体記憶装置のワード線として作
用する。
ゲート２７は、いずれも一方向（紙面に垂直な方向）に
延びており、ソース領域２２の両側には複数のドレイン
領域２２及び複数のコントロールゲート２７が前記一方
向に沿って配列されている。そして、コントロールゲー
ト２７は、不揮発性半導体記憶装置のワード線として作
用する。
【００２８】そして、前記基板２１上のフローティング
ゲート２５及びコントロールゲート２７を被覆するよう
に例えば、ＬＰ−ＴＥＯＳ膜，ＢＰＳＧ膜，プラズマＴ
ＥＯＳ膜から構成された層間絶縁膜２８が形成されてい
る。尚、ＢＰＳＧ膜は、層間絶縁膜２８の平坦性を向上
させるために介在させている。
ゲート２５及びコントロールゲート２７を被覆するよう
に例えば、ＬＰ−ＴＥＯＳ膜，ＢＰＳＧ膜，プラズマＴ
ＥＯＳ膜から構成された層間絶縁膜２８が形成されてい
る。尚、ＢＰＳＧ膜は、層間絶縁膜２８の平坦性を向上
させるために介在させている。
【００２９】このような構成の不揮発性半導体記憶装置
において、前記層間絶縁膜２８に不図示のレジスト膜を
マスクにして前記ドレイン領域２２上にコンタクトする
コンタクト孔を形成し、このコンタクト孔を含む基板
（層間絶縁膜２８）上の全面にバリアメタル膜２９を形
成する。
において、前記層間絶縁膜２８に不図示のレジスト膜を
マスクにして前記ドレイン領域２２上にコンタクトする
コンタクト孔を形成し、このコンタクト孔を含む基板
（層間絶縁膜２８）上の全面にバリアメタル膜２９を形
成する。
【００３０】このバリアメタル膜２９に本発明を適用す
る。即ち、チタン膜を形成した後、その上に窒素
（Ｎ２）雰囲気中に高温の不活性ガス（例えば、Ａｒガ
ス等）を導入してガスヒートしながら加熱処理（およそ
２００〜３００℃前後）し、第１のチタンナイトライド
（ＴｉＮ）膜をおよそ５００Åの膜厚で形成し、更にこ
の第１のチタンナイトライド（ＴｉＮ）膜上に１００％
の窒素（Ｎ２）雰囲気中で無加熱処理し第２のチタンナ
イトライド（ＴｉＮ）膜をおよそ１０００Åの膜厚で形
成するものである。
る。即ち、チタン膜を形成した後、その上に窒素
（Ｎ２）雰囲気中に高温の不活性ガス（例えば、Ａｒガ
ス等）を導入してガスヒートしながら加熱処理（およそ
２００〜３００℃前後）し、第１のチタンナイトライド
（ＴｉＮ）膜をおよそ５００Åの膜厚で形成し、更にこ
の第１のチタンナイトライド（ＴｉＮ）膜上に１００％
の窒素（Ｎ２）雰囲気中で無加熱処理し第２のチタンナ
イトライド（ＴｉＮ）膜をおよそ１０００Åの膜厚で形
成するものである。
【００３１】そして、このバリアメタル膜２９を介して
タングステン（Ｗ）膜から成るタングステンプラグ３０
を埋設し、その上に金属配線３１を形成することで、前
記ドレイン領域２２にコンタクトして成る当該不揮発性
半導体記憶装置のビット線が形成される。
タングステン（Ｗ）膜から成るタングステンプラグ３０
を埋設し、その上に金属配線３１を形成することで、前
記ドレイン領域２２にコンタクトして成る当該不揮発性
半導体記憶装置のビット線が形成される。
【００３２】本実施形態においても、従来のようなバリ
アメタル膜に起因するボルケーノの発生やリーク電流の
発生、またコンタクト抵抗の上昇等の問題について、本
発明を採用することで解消することができる。
アメタル膜に起因するボルケーノの発生やリーク電流の
発生、またコンタクト抵抗の上昇等の問題について、本
発明を採用することで解消することができる。
【００３３】ここで、前述した金属配線３１が形成され
るコンタクト孔は、図６に示すようにフローティングゲ
ート２５とコントロールゲート２７が積層されて成る不
揮発性半導体記憶装置の高段差部に形成されるため、深
くなることが避けられず、このコンタクト孔内にアルミ
ニウム等から成る配線膜を形成した場合に、そのステッ
プカバレッジが悪化することになる。従って、このよう
なコンタクト孔内に前述したタングステンプラグ３０を
埋設し、このタングステンプラグ３０上に金属配線３１
を形成する際に、タングステン膜の異常堆積を抑制する
ために、本発明を適用することで金属配線３１のステッ
プカバレッジを良好にすることができる。
るコンタクト孔は、図６に示すようにフローティングゲ
ート２５とコントロールゲート２７が積層されて成る不
揮発性半導体記憶装置の高段差部に形成されるため、深
くなることが避けられず、このコンタクト孔内にアルミ
ニウム等から成る配線膜を形成した場合に、そのステッ
プカバレッジが悪化することになる。従って、このよう
なコンタクト孔内に前述したタングステンプラグ３０を
埋設し、このタングステンプラグ３０上に金属配線３１
を形成する際に、タングステン膜の異常堆積を抑制する
ために、本発明を適用することで金属配線３１のステッ
プカバレッジを良好にすることができる。
【００３４】尚、本実施形態では、フローティングゲー
ト２５の上部から側部にまたがるようにトンネル酸化膜
２６を介してコントロールゲート２７が積層されて成
る、いわゆるスプリットゲート型の不揮発性半導体記憶
装置に適用した例を示したが、フローティングゲート上
の全面にコントロールゲートが積層されて成る、いわゆ
るスタックドゲート型の不揮発性記憶装置に適用しても
良い。
ト２５の上部から側部にまたがるようにトンネル酸化膜
２６を介してコントロールゲート２７が積層されて成
る、いわゆるスプリットゲート型の不揮発性半導体記憶
装置に適用した例を示したが、フローティングゲート上
の全面にコントロールゲートが積層されて成る、いわゆ
るスタックドゲート型の不揮発性記憶装置に適用しても
良い。
【００３５】
【発明の効果】本発明によれば、バリアメタル膜の構成
を最適化したことで、従来のバリアメタル膜がかかえて
いた問題を解消することができ、これに起因する不良品
の発生を抑止することができ、生産性を向上させること
ができる。
を最適化したことで、従来のバリアメタル膜がかかえて
いた問題を解消することができ、これに起因する不良品
の発生を抑止することができ、生産性を向上させること
ができる。
【００３６】また、本発明をフローティングゲート及び
コントロールゲートとを有する不揮発性半導体記憶装置
のような高段差部を有する領域に形成するコンタクト孔
内にタングステン膜を埋め込むものに適用すれば、タン
グステン膜の埋め込み工程の改善が図れる。
コントロールゲートとを有する不揮発性半導体記憶装置
のような高段差部を有する領域に形成するコンタクト孔
内にタングステン膜を埋め込むものに適用すれば、タン
グステン膜の埋め込み工程の改善が図れる。
【図１】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図２】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図３】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図４】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図５】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図６】チタンナイトライド膜の構成条件と抵抗値との
関係を示す図である。
関係を示す図である。
【図７】バリアアニール条件と抵抗値との関係を示す図
である。
である。
【図８】本発明の他の実施形態の半導体装置の製造方法
を示す断面図である。
を示す断面図である。
【図９】従来の半導体装置の製造方法を示す断面図であ
る。
る。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 (72)発明者 原 政治 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 4M104 BB01 BB14 BB30 BB39 CC01 DD07 DD16 DD19 DD37 DD55 DD63 DD79 FF14 FF17 FF18 FF22 GG16 HH04 HH05 HH08 HH15 HH16 5F001 AA05 AA25 AA31 AB02 AB04 AC01 5F033 HH18 HH19 HH33 MM01 MM12 MM13 NN06 NN07 PP15 PP16 PP33 QQ08 QQ09 QQ10 QQ31 QQ37 QQ73 RR04 RR15 SS04 TT01 VV16 WW04 XX12 5F083 EP02 EP27 EP42 EP47 GA27 JA39 JA40 JA56 KA05 MA05 MA06 MA20 PR22 5F101 BA07 BA13 BA22 BB02 BB08 BC01
Claims (4)
- 【請求項１】 半導体基板上に形成したコンタクト孔内
にバリアメタル膜を介してタングステン膜が埋め込まれ
た半導体装置において、 前記バリアメタル膜が、チタン膜と不活性ガスを含んだ
第１のチタンナイトライド膜と不活性ガスを含まない第
２のチタンナイトライド膜との積層膜であることを特徴
とする半導体装置。 - 【請求項２】 半導体基板上にフローティングゲート及
びコントロールゲートとが積層され、前記フローティン
グゲート及びコントロールゲートに隣接するように形成
された拡散層上にコンタクトするコンタクト孔内にバリ
アメタル膜を介してタングステン膜が埋め込まれた半導
体装置において、 前記バリアメタル膜が、チタン膜と不活性ガスを含んだ
第１のチタンナイトライド膜と不活性ガスを含まない第
２のチタンナイトライド膜との積層膜であることを特徴
とする半導体装置。 - 【請求項３】 半導体基板上に形成したコンタクト孔内
にバリアメタル膜を介してタングステン膜を埋め込む半
導体装置の製造方法において、 前記コンタクト孔を含む基板上面にチタン膜をスパッタ
形成する工程と、 前記チタン膜を被覆するように窒素雰囲気中に導入され
た高温の不活性ガスにより加熱しながら第１のチタンナ
イトライド膜をスパッタ形成する工程と、 前記第１のチタンナイトライド膜を被覆するように１０
０％の窒素雰囲気中で第２のチタンナイトライド膜をス
パッタ形成する工程と、 前記コンタクト孔内に前記チタン膜と第１のチタンナイ
トライド膜と第２のチタンナイトライド膜との積層膜か
ら成るバリアメタル膜を介してタングステン膜を埋め込
む工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項４】 半導体基板上にフローティングゲート及
びコントロールゲートとが積層され、前記フローティン
グゲート及びコントロールゲートに隣接するように形成
された拡散層上にコンタクトするコンタクト孔内にバリ
アメタル膜を介してタングステン膜が埋め込まれた半導
体装置の製造方法において、 前記コンタクト孔を含む基板上面にチタン膜をスパッタ
形成する工程と、 前記チタン膜を被覆するように窒素雰囲気中に導入され
た高温の不活性ガスにより加熱しながら第１のチタンナ
イトライド膜をスパッタ形成する工程と、 前記第１のチタンナイトライド膜を被覆するように１０
０％の窒素雰囲気中で第２のチタンナイトライド膜をス
パッタ形成する工程と、 前記コンタクト孔内に前記チタン膜と第１のチタンナイ
トライド膜と第２のチタンナイトライド膜との積層膜か
ら成るバリアメタル膜を介してタングステン膜を埋め込
む工程とを有することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34989699A JP4165977B2 (ja) | 1999-12-09 | 1999-12-09 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34989699A JP4165977B2 (ja) | 1999-12-09 | 1999-12-09 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001168057A true JP2001168057A (ja) | 2001-06-22 |
| JP4165977B2 JP4165977B2 (ja) | 2008-10-15 |
Family
ID=18406850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34989699A Expired - Fee Related JP4165977B2 (ja) | 1999-12-09 | 1999-12-09 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4165977B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100394557C (zh) * | 2004-05-11 | 2008-06-11 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制造方法 |
| US9076793B2 (en) | 2011-12-19 | 2015-07-07 | Ps4 Luxco S.A.R.L. | Semiconductor device and manufacturing method thereof |
| JP7471199B2 (ja) | 2020-11-12 | 2024-04-19 | 三菱電機株式会社 | 炭化珪素半導体装置、電力変換装置、および炭化珪素半導体装置の製造方法 |
-
1999
- 1999-12-09 JP JP34989699A patent/JP4165977B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100394557C (zh) * | 2004-05-11 | 2008-06-11 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制造方法 |
| US9076793B2 (en) | 2011-12-19 | 2015-07-07 | Ps4 Luxco S.A.R.L. | Semiconductor device and manufacturing method thereof |
| JP7471199B2 (ja) | 2020-11-12 | 2024-04-19 | 三菱電機株式会社 | 炭化珪素半導体装置、電力変換装置、および炭化珪素半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4165977B2 (ja) | 2008-10-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0936228A (ja) | 配線形成方法 | |
| JPH0817925A (ja) | 半導体装置とその製法 | |
| JP3426170B2 (ja) | 半導体装置の製造方法 | |
| JP2001168057A (ja) | 半導体装置とその製造方法 | |
| US20090053889A1 (en) | Method for forming a metal line in a semiconductor device | |
| KR100914975B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| JP2621805B2 (ja) | 半導体装置の製造方法 | |
| JP3059150B1 (ja) | ゲ―ト電極構造及びその製造方法 | |
| KR100564426B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR100338106B1 (ko) | 반도체소자의금속배선형성방법 | |
| KR19980057024A (ko) | 반도체 장치의 금속배선 형성 방법 | |
| JP2536423B2 (ja) | 半導体装置の製造方法 | |
| JP3407516B2 (ja) | 半導体装置及びその製造方法 | |
| KR100227622B1 (ko) | 반도체 소자의 비트 라인 형성 방법 | |
| JPH0621218A (ja) | 半導体装置とその製造方法 | |
| KR960002062B1 (ko) | 금속배선 형성 방법 | |
| KR100541672B1 (ko) | 금속 실리사이드막의 응집 현상에 의한 플러그의 뒤틀림을방지하기 위한 금속 배선 형성 방법 | |
| JPH0448657A (ja) | 半導体装置およびその製造方法 | |
| KR100881749B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20020002973A (ko) | 반도체 소자의 티타늄 실리사이드 오믹 콘택층 형성 방법 | |
| KR100721195B1 (ko) | 반도체 소자의 듀얼 다마신 금속 배선 형성 방법 | |
| JP2001007046A (ja) | 半導体装置の製造方法 | |
| KR100833430B1 (ko) | 낸드 플래쉬 소자의 드레인 콘택플러그 형성방법 | |
| KR20030057719A (ko) | 반도체 소자의 금속배선 및 그 형성방법 | |
| KR100315448B1 (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051227 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061201 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080410 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080415 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080609 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080701 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080729 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110808 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110808 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120808 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130808 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |