JP2001148483A - フラット・パネル・ディスプレイ用の高性能薄膜トランジスタおよびアクティブ・マトリックス・プロセス - Google Patents
フラット・パネル・ディスプレイ用の高性能薄膜トランジスタおよびアクティブ・マトリックス・プロセスInfo
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Abstract
(57)【要約】
【課題】 自己整合薄膜トランジスタ構造および製造方
法を提供すること。 【解決手段】 本発明によるトランジスタには、基板上
に形成されるゲート電極層と、ゲート電極層の上に形成
される絶縁層が含まれる。第１導電層が、その間のギャ
ップによって分離される第１部分および第２部分を形成
する。ギャップは、ゲート電極層内のゲート電極に対応
する位置に形成される。ドーピング層が、第１導電層の
第１部分および第２部分の上に形成されて、トランジス
タのソースおよびドレインを形成する。ゲート電極の活
性化時に、電流が、ギャップを横切って第１導電層の第
１部分と第２部分の間で直接流れるように、半導体層
が、第１部分および第２部分のドーピング層の上と、ギ
ャップ内で絶縁層に接触して形成される。
法を提供すること。 【解決手段】 本発明によるトランジスタには、基板上
に形成されるゲート電極層と、ゲート電極層の上に形成
される絶縁層が含まれる。第１導電層が、その間のギャ
ップによって分離される第１部分および第２部分を形成
する。ギャップは、ゲート電極層内のゲート電極に対応
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第１部分および第２部分の上に形成されて、トランジス
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性化時に、電流が、ギャップを横切って第１導電層の第
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が、第１部分および第２部分のドーピング層の上と、ギ
ャップ内で絶縁層に接触して形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、表示デバイスに関
し、具体的には、高性能薄膜トランジスタ（ＴＦＴ）
と、それを製造するための低マスク・カウント・プロセ
スの方法に関する。
し、具体的には、高性能薄膜トランジスタ（ＴＦＴ）
と、それを製造するための低マスク・カウント・プロセ
スの方法に関する。
【０００２】
【従来の技術】大面積高解像度フル・カラー液晶ディス
プレイ（ＬＣＤ）の設計には、不完全な画素充電、増加
する画素電圧誤差、信号遅延、フリッカ、またはクロス
トークなどの問題が含まれる場合がある。現在ＬＣＤに
最も広く組み込まれている技術は、トランジスタの能動
材料としての水素添加アモルファス・シリコン（ａ−Ｓ
ｉ：Ｈ）である。
プレイ（ＬＣＤ）の設計には、不完全な画素充電、増加
する画素電圧誤差、信号遅延、フリッカ、またはクロス
トークなどの問題が含まれる場合がある。現在ＬＣＤに
最も広く組み込まれている技術は、トランジスタの能動
材料としての水素添加アモルファス・シリコン（ａ−Ｓ
ｉ：Ｈ）である。
【０００３】フル・カラー表現のためには、ＬＣ輝度−
電圧（Ｂ−Ｖ）特性曲線の不飽和領域を使用しなければ
ならず、輝度は、液晶に印加される電圧の小さい変化に
よって簡単に影響を受ける。薄膜トランジスタ（ＴＦ
Ｔ）では、ゲート電圧がオン状態からオフ状態に変化す
る時に、ゲート−ソース容量結合によって誘導される電
圧ひずみ（ｄＶｓ）が発生する。その結果、輝度の勾配
および映像の焼付きなどの表示品質劣化が生じる。
電圧（Ｂ−Ｖ）特性曲線の不飽和領域を使用しなければ
ならず、輝度は、液晶に印加される電圧の小さい変化に
よって簡単に影響を受ける。薄膜トランジスタ（ＴＦ
Ｔ）では、ゲート電圧がオン状態からオフ状態に変化す
る時に、ゲート−ソース容量結合によって誘導される電
圧ひずみ（ｄＶｓ）が発生する。その結果、輝度の勾配
および映像の焼付きなどの表示品質劣化が生じる。
【０００４】この問題に対する解決策の１つに、ＴＦＴ
のオーバーラップするソース電極およびドレイン電極に
関連する寄生容量の最小化が含まれる。これらの寄生容
量の減少により、設計蓄積キャパシタの面積を低減させ
ることも可能で、これが充填係数率を高めることにな
る。
のオーバーラップするソース電極およびドレイン電極に
関連する寄生容量の最小化が含まれる。これらの寄生容
量の減少により、設計蓄積キャパシタの面積を低減させ
ることも可能で、これが充填係数率を高めることにな
る。
【０００５】大容量ディスプレイのもう１つの懸念事項
が、使用可能な走査時間中の正しい画素充電である。走
査時間中に、ＴＦＴ「オン」電流によって、ＬＣ画素容
量を適当なグレイ・スケール電圧まで完全に充電しなけ
ればならない。ＴＦＴ「オン」電流は、チャネル内の電
子の蓄積によって達成され、本質的に、広がった状態で
のこの材料の電子移動度によって制限される。
が、使用可能な走査時間中の正しい画素充電である。走
査時間中に、ＴＦＴ「オン」電流によって、ＬＣ画素容
量を適当なグレイ・スケール電圧まで完全に充電しなけ
ればならない。ＴＦＴ「オン」電流は、チャネル内の電
子の蓄積によって達成され、本質的に、広がった状態で
のこの材料の電子移動度によって制限される。
【０００６】現在は成熟した陰極線管（ＣＲＴ）技術に
よって支配されているモニタ市場で競争するフラット・
パネル・ディスプレイのもう１つの懸念事項が、アクテ
ィブ・マトリックスＬＣＤ（ＡＭＬＣＤ）製造コストの
低下である。現在のａ−Ｓｉ：Ｈ ＴＦＴ ＡＭＬＣＤ
製造プロセスは、５ないし６のフォトリソグラフィ・ス
テップを必要とする。アクティブ・マトリックスの製造
コストは、フォト・リソグラフィ・ステップの数にほぼ
比例する。現在まで、歩留まりまたはＴＦＴ性能（した
がって表示性能）のいずれかまたは両方の低下などの理
由により、４マスク・プロセスを実践するＡＭＬＣＤ製
造業者は知られていない。
よって支配されているモニタ市場で競争するフラット・
パネル・ディスプレイのもう１つの懸念事項が、アクテ
ィブ・マトリックスＬＣＤ（ＡＭＬＣＤ）製造コストの
低下である。現在のａ−Ｓｉ：Ｈ ＴＦＴ ＡＭＬＣＤ
製造プロセスは、５ないし６のフォトリソグラフィ・ス
テップを必要とする。アクティブ・マトリックスの製造
コストは、フォト・リソグラフィ・ステップの数にほぼ
比例する。現在まで、歩留まりまたはＴＦＴ性能（した
がって表示性能）のいずれかまたは両方の低下などの理
由により、４マスク・プロセスを実践するＡＭＬＣＤ製
造業者は知られていない。
【０００７】
【発明が解決しようとする課題】したがって、前記の問
題を軽減する高性能ＴＦＴ構造の必要が存在する。
題を軽減する高性能ＴＦＴ構造の必要が存在する。
【０００８】さらに、共面のソース−ゲート自己整合お
よびドレイン−ゲート自己整合されたａ−Ｓｉ：Ｈ Ｔ
ＦＴ、または、蓄積チャネルに直接隣接し、これに接触
する、ソースおよびドレインのｎ＋ ａ−Ｓｉ：Ｈ接
合、もしくはその両方を提供するＴＦＴ構造の必要が存
在する。
よびドレイン−ゲート自己整合されたａ−Ｓｉ：Ｈ Ｔ
ＦＴ、または、蓄積チャネルに直接隣接し、これに接触
する、ソースおよびドレインのｎ＋ ａ−Ｓｉ：Ｈ接
合、もしくはその両方を提供するＴＦＴ構造の必要が存
在する。
【０００９】さらに、歩留まりの低下なしにマスク・ス
テップの数を減らす、ディスプレイ・デバイスを製造す
る方法の必要が存在する。
テップの数を減らす、ディスプレイ・デバイスを製造す
る方法の必要が存在する。
【００１０】
【課題を解決するための手段】本発明によれば、トラン
ジスタに、基板上に形成されたゲート電極層と、ゲート
電極層の上に形成される絶縁層が含まれる。第１の導電
層が、その間のギャップによって分離された第１部分お
よび第２部分を形成する。ギャップは、ゲート電極層内
のゲート電極に対応する位置に形成される。ドーピング
層を、第１導電層の第１部分および第２部分に形成し
て、トランジスタのソースおよびドレインを形成する。
ゲート電極の活性化の際に、電流がギャップを横切って
第１導電層内の第１部分および第２部分の間を直接流れ
るように、半導体層を、第１部分および第２部分のドー
ピング層の上およびギャップ内で絶縁層に接触して形成
する。
ジスタに、基板上に形成されたゲート電極層と、ゲート
電極層の上に形成される絶縁層が含まれる。第１の導電
層が、その間のギャップによって分離された第１部分お
よび第２部分を形成する。ギャップは、ゲート電極層内
のゲート電極に対応する位置に形成される。ドーピング
層を、第１導電層の第１部分および第２部分に形成し
て、トランジスタのソースおよびドレインを形成する。
ゲート電極の活性化の際に、電流がギャップを横切って
第１導電層内の第１部分および第２部分の間を直接流れ
るように、半導体層を、第１部分および第２部分のドー
ピング層の上およびギャップ内で絶縁層に接触して形成
する。
【００１１】本発明によれば、もう１つのトランジスタ
に、基板上に形成されたゲート電極層と、ゲート電極層
の上に形成された絶縁層が含まれる。ドーピング層が、
その間のギャップによって分離された第１部分および第
２部分を有する。ギャップは、ゲート電極層のゲート電
極に対応する位置に配置される。第１部分および第２部
分は、トランジスタのソースおよびドレインを形成す
る。第１導電層が、ドーピング層の上に形成され、ギャ
ップから凹所を作られる。導電層は、ギャップの両側で
ソース電極およびドレイン電極を形成する。ゲート電極
の活性化時に、電流がギャップを横切ってソース電極お
よびドレイン電極の間を直接に流れるように、半導体層
が、ドーピング層の上で、第１導電層がギャップから凹
所を作られる領域内と、ギャップ内で絶縁層に接触して
形成される。
に、基板上に形成されたゲート電極層と、ゲート電極層
の上に形成された絶縁層が含まれる。ドーピング層が、
その間のギャップによって分離された第１部分および第
２部分を有する。ギャップは、ゲート電極層のゲート電
極に対応する位置に配置される。第１部分および第２部
分は、トランジスタのソースおよびドレインを形成す
る。第１導電層が、ドーピング層の上に形成され、ギャ
ップから凹所を作られる。導電層は、ギャップの両側で
ソース電極およびドレイン電極を形成する。ゲート電極
の活性化時に、電流がギャップを横切ってソース電極お
よびドレイン電極の間を直接に流れるように、半導体層
が、ドーピング層の上で、第１導電層がギャップから凹
所を作られる領域内と、ギャップ内で絶縁層に接触して
形成される。
【００１２】代替実施形態では、第１部分および第２部
分に、少なくとも絶縁層の上に直接に形成される部分を
含めることができる。基板には、ガラスを含めることが
でき、ゲート電極層に、不透明金属層を含めることがで
きる。絶縁層に、窒化物および酸化物のうちの少なくと
も１つを含めることができる。半導体層に、アモルファ
ス・シリコン、多結晶シリコン、および有機半導体材料
のうちの１つを含めることができる。半導体層に、ペン
タセンを含めることができる。第１導電層に、透明導体
を含めることができる。ドーピング層に、ドープされた
アモルファス・シリコンを含めることができる。トラン
ジスタに、薄膜トランジスタ構造を含めることができ、
ドーピング層に、ギャップ内の蓄積チャネルを形成する
半導体層に直接隣接し、これに接触する、ソースおよび
ドレインのドープ接合を含めることができる。ギャップ
内の半導体層は、実質的にドーパントがないことが好ま
しい。ゲート電極に、テーパー付きのエッジを含めて、
ゲート電極上のステップ・カバレージを改善することが
できる。ソース電極およびドレイン電極に、テーパー付
きのエッジを含めて、ソースおよびドレインのステップ
・カバレージを改善することができる。ソース電極また
はドレイン電極に、液晶ディスプレイ用の画素電極を含
めることができる。
分に、少なくとも絶縁層の上に直接に形成される部分を
含めることができる。基板には、ガラスを含めることが
でき、ゲート電極層に、不透明金属層を含めることがで
きる。絶縁層に、窒化物および酸化物のうちの少なくと
も１つを含めることができる。半導体層に、アモルファ
ス・シリコン、多結晶シリコン、および有機半導体材料
のうちの１つを含めることができる。半導体層に、ペン
タセンを含めることができる。第１導電層に、透明導体
を含めることができる。ドーピング層に、ドープされた
アモルファス・シリコンを含めることができる。トラン
ジスタに、薄膜トランジスタ構造を含めることができ、
ドーピング層に、ギャップ内の蓄積チャネルを形成する
半導体層に直接隣接し、これに接触する、ソースおよび
ドレインのドープ接合を含めることができる。ギャップ
内の半導体層は、実質的にドーパントがないことが好ま
しい。ゲート電極に、テーパー付きのエッジを含めて、
ゲート電極上のステップ・カバレージを改善することが
できる。ソース電極およびドレイン電極に、テーパー付
きのエッジを含めて、ソースおよびドレインのステップ
・カバレージを改善することができる。ソース電極また
はドレイン電極に、液晶ディスプレイ用の画素電極を含
めることができる。
【００１３】本発明による薄膜トランジスタ（ＴＦＴ）
製造の方法には、基板上にゲート電極を形成するステッ
プと、基板上でゲート電極の上に絶縁材料を堆積するス
テップと、絶縁材料の第１層上に導電材料の層を堆積
し、堆積された導電層をエッチングして、ギャップによ
って離隔されたソース電極およびドレイン電極を形成す
るステップが含まれる。ギャップは、ゲート電極の位置
に対応する。ドーピング層を、少なくともソース電極お
よびドレイン電極の一部の上に堆積する。半導体材料の
層を、ＴＦＴがゲート電極によって活性化された時に半
導体材料内に蓄積チャネルが形成されるように、ドーピ
ング層の上で、ソース電極およびドレイン電極の一部の
上およびソース電極とドレイン電極との間のギャップ内
のゲート絶縁材料の上に堆積する。
製造の方法には、基板上にゲート電極を形成するステッ
プと、基板上でゲート電極の上に絶縁材料を堆積するス
テップと、絶縁材料の第１層上に導電材料の層を堆積
し、堆積された導電層をエッチングして、ギャップによ
って離隔されたソース電極およびドレイン電極を形成す
るステップが含まれる。ギャップは、ゲート電極の位置
に対応する。ドーピング層を、少なくともソース電極お
よびドレイン電極の一部の上に堆積する。半導体材料の
層を、ＴＦＴがゲート電極によって活性化された時に半
導体材料内に蓄積チャネルが形成されるように、ドーピ
ング層の上で、ソース電極およびドレイン電極の一部の
上およびソース電極とドレイン電極との間のギャップ内
のゲート絶縁材料の上に堆積する。
【００１４】他の方法では、半導体材料の上に第２絶縁
材料の層を堆積するステップを含めることができる。こ
の方法には、さらに、第２絶縁材料、半導体材料、およ
びドーピング層を通って、ソース電極、ドレイン電極、
および絶縁材料の第１層の１つで終わるパターンをエッ
チングするステップを含めることができる。この方法に
は、さらに、ソース電極、ドレイン電極、データ線とゲ
ート電極層の間の相互接続、および蓄積容量電極のうち
の少なくとも１つに接続されるデータ線を形成するステ
ップを含めることができる。第１導電材料は、透明とす
ることができる。この方法は、４つのマスキング・ステ
ップからなることが好ましい。半導体材料には、アモル
ファス・シリコン、アモルファス・ゲルマニウム、多結
晶シリコン、および有機材料のうちの少なくとも１つを
含めることができる。ドーピング層に、リンをドーピン
グすることができ、プラズマ増速気相成長プロセスでリ
ンを用いてドーピング層を選択的に処理するステップを
含めることができる。
材料の層を堆積するステップを含めることができる。こ
の方法には、さらに、第２絶縁材料、半導体材料、およ
びドーピング層を通って、ソース電極、ドレイン電極、
および絶縁材料の第１層の１つで終わるパターンをエッ
チングするステップを含めることができる。この方法に
は、さらに、ソース電極、ドレイン電極、データ線とゲ
ート電極層の間の相互接続、および蓄積容量電極のうち
の少なくとも１つに接続されるデータ線を形成するステ
ップを含めることができる。第１導電材料は、透明とす
ることができる。この方法は、４つのマスキング・ステ
ップからなることが好ましい。半導体材料には、アモル
ファス・シリコン、アモルファス・ゲルマニウム、多結
晶シリコン、および有機材料のうちの少なくとも１つを
含めることができる。ドーピング層に、リンをドーピン
グすることができ、プラズマ増速気相成長プロセスでリ
ンを用いてドーピング層を選択的に処理するステップを
含めることができる。
【００１５】本発明による、薄膜トランジスタ（ＴＦ
Ｔ）を製造するもう１つの方法には、基板上に不透明ゲ
ート電極を形成するステップと、基板上でゲート電極の
上に第１絶縁材料を堆積するステップと、第１絶縁材料
の上にドーピング層を堆積し、ゲート電極の位置に対応
する前記ドーピング層内のギャップを形成するステップ
と、導電層を堆積し、導電層をエッチングして、ゲート
電極を、ソース電極およびドレイン電極をゲート電極に
自己整合させるマスクとして使用することによってソー
ス電極およびドレイン電極を形成するステップと、ＴＦ
Ｔがゲート電極によって活性化された時に半導体材料内
に蓄積チャネルが形成されるように、ドーピング層上で
ソース電極とドレイン電極との間およびギャップ内の第
１絶縁材料の上に半導体材料の層を堆積するステップと
が含まれる。
Ｔ）を製造するもう１つの方法には、基板上に不透明ゲ
ート電極を形成するステップと、基板上でゲート電極の
上に第１絶縁材料を堆積するステップと、第１絶縁材料
の上にドーピング層を堆積し、ゲート電極の位置に対応
する前記ドーピング層内のギャップを形成するステップ
と、導電層を堆積し、導電層をエッチングして、ゲート
電極を、ソース電極およびドレイン電極をゲート電極に
自己整合させるマスクとして使用することによってソー
ス電極およびドレイン電極を形成するステップと、ＴＦ
Ｔがゲート電極によって活性化された時に半導体材料内
に蓄積チャネルが形成されるように、ドーピング層上で
ソース電極とドレイン電極との間およびギャップ内の第
１絶縁材料の上に半導体材料の層を堆積するステップと
が含まれる。
【００１６】他の方法では、半導体材料上に絶縁材料の
第２層を堆積するステップを含めることができる。この
方法には、第２絶縁材料、半導体材料、およびドーピン
グ層を通って、導電層および第１絶縁材料の１つで終わ
るパターンをエッチングするステップを含めることがで
きる。この方法には、さらに、透明導電材料の層を堆積
し、透明導電材料をエッチングして、画素電極および冗
長データ線のうちの少なくとも１つを形成するステップ
を含めることができる。この方法には、導電層を堆積
し、導電層をエッチングして、ゲート電極を、ソース電
極およびドレイン電極をゲート電極に自己整合させるマ
スクとして使用することによってソース電極およびドレ
イン電極を形成するステップを含めることができ、この
方法には、第１絶縁材料の上に透明導電材料の層として
導電層を堆積するステップと、ポジティブ・レジストお
よび上面照明露光を使用して不要な透明導電材料領域を
除去するステップと、ネガティブ・レジストおよび裏面
照明露光を使用して、透明電極材料をエッチングして、
ソース電極およびドレイン電極をゲート電極に自己整合
させるステップとを含めることができる。
第２層を堆積するステップを含めることができる。この
方法には、第２絶縁材料、半導体材料、およびドーピン
グ層を通って、導電層および第１絶縁材料の１つで終わ
るパターンをエッチングするステップを含めることがで
きる。この方法には、さらに、透明導電材料の層を堆積
し、透明導電材料をエッチングして、画素電極および冗
長データ線のうちの少なくとも１つを形成するステップ
を含めることができる。この方法には、導電層を堆積
し、導電層をエッチングして、ゲート電極を、ソース電
極およびドレイン電極をゲート電極に自己整合させるマ
スクとして使用することによってソース電極およびドレ
イン電極を形成するステップを含めることができ、この
方法には、第１絶縁材料の上に透明導電材料の層として
導電層を堆積するステップと、ポジティブ・レジストお
よび上面照明露光を使用して不要な透明導電材料領域を
除去するステップと、ネガティブ・レジストおよび裏面
照明露光を使用して、透明電極材料をエッチングして、
ソース電極およびドレイン電極をゲート電極に自己整合
させるステップとを含めることができる。
【００１７】もう１つの方法では、半導体材料に、アモ
ルファス・シリコン、アモルファス・ゲルマニウム、多
結晶シリコン、および有機材料のうちの少なくとも１つ
を含めることができる。ドーピング層はリンをドープさ
れ、方法はさらに、プラズマ増速気相成長プロセスでリ
ンを用いてドーピング層を選択的に処理するステップを
含めることができる。
ルファス・シリコン、アモルファス・ゲルマニウム、多
結晶シリコン、および有機材料のうちの少なくとも１つ
を含めることができる。ドーピング層はリンをドープさ
れ、方法はさらに、プラズマ増速気相成長プロセスでリ
ンを用いてドーピング層を選択的に処理するステップを
含めることができる。
【００１８】
【発明の実施の形態】本発明には、高性能ＴＦＴ構造お
よびそれを製造する方法が含まれる。この方法では、Ｔ
ＦＴアクティブ・マトリックス・デバイス用のマスク数
は少ない（４マスク）。本発明は、フラット・パネル・
ディスプレイ技術で液晶ディスプレイ（ＬＣＤ）に対処
するのに特に適する。この方法は、既存の技術を用いて
実施することができ、必要なフォトリソグラフィ・マス
ク・ステップ数が少ないので、コストが低い。本発明に
よるＴＦＴ構造は、具体的には、ソース−ゲート・オー
バーラップ容量およびドレイン−ゲート・オーバーラッ
プ容量を除去し、蓄積ｉ−ａ−Ｓｉ：Ｈチャネル領域へ
のｎ＋ａ−Ｓｉ：Ｈの直接接触を達成し、これによっ
て、とりわけ、ＴＦＴトランジスタのターン・オン／タ
ーン・オフ時間を改善し、蓄積キャパシタを減らし、接
触抵抗を減らし、オン電流を増加させる。
よびそれを製造する方法が含まれる。この方法では、Ｔ
ＦＴアクティブ・マトリックス・デバイス用のマスク数
は少ない（４マスク）。本発明は、フラット・パネル・
ディスプレイ技術で液晶ディスプレイ（ＬＣＤ）に対処
するのに特に適する。この方法は、既存の技術を用いて
実施することができ、必要なフォトリソグラフィ・マス
ク・ステップ数が少ないので、コストが低い。本発明に
よるＴＦＴ構造は、具体的には、ソース−ゲート・オー
バーラップ容量およびドレイン−ゲート・オーバーラッ
プ容量を除去し、蓄積ｉ−ａ−Ｓｉ：Ｈチャネル領域へ
のｎ＋ａ−Ｓｉ：Ｈの直接接触を達成し、これによっ
て、とりわけ、ＴＦＴトランジスタのターン・オン／タ
ーン・オフ時間を改善し、蓄積キャパシタを減らし、接
触抵抗を減らし、オン電流を増加させる。
【００１９】理論的結果および経験的結果から、チャネ
ルに誘導される電荷が十分に大きい時に、電子バンド移
動度（５から２５ｃｍ2Ｖ-1ｓ-1の間と推定される）に
近い電界効果移動度の値を達成できることが示される。
測定されたＴＦＴ移動度は、通常は、約０．５から１ｃ
ｍ2Ｖ-1ｓ-1の間であり、これは、半導体／ゲート絶縁
体界面の蓄積チャネルとソースおよびドレインのｎ＋
ａ−Ｓｉ：Ｈの間の非蓄積（空乏）ｉ−ａ−Ｓｉ：Ｈ領
域の空間電荷制限電流のために制限されている可能性が
ある。この非蓄積ｉ−ａ−Ｓｉ：Ｈ領域を除去すると、
空間電荷制限電流の制約がなくなり、したがって、より
高い固有ＴＦＴ移動度が達成される。
ルに誘導される電荷が十分に大きい時に、電子バンド移
動度（５から２５ｃｍ2Ｖ-1ｓ-1の間と推定される）に
近い電界効果移動度の値を達成できることが示される。
測定されたＴＦＴ移動度は、通常は、約０．５から１ｃ
ｍ2Ｖ-1ｓ-1の間であり、これは、半導体／ゲート絶縁
体界面の蓄積チャネルとソースおよびドレインのｎ＋
ａ−Ｓｉ：Ｈの間の非蓄積（空乏）ｉ−ａ−Ｓｉ：Ｈ領
域の空間電荷制限電流のために制限されている可能性が
ある。この非蓄積ｉ−ａ−Ｓｉ：Ｈ領域を除去すると、
空間電荷制限電流の制約がなくなり、したがって、より
高い固有ＴＦＴ移動度が達成される。
【００２０】非蓄積ｉ−ａ−Ｓｉ：Ｈ領域を除去する方
法の１つが、ソースおよびドレインのｎ＋ ａ−Ｓｉ：
Ｈ接合が蓄積チャネルに直接隣接し、これに接触するＴ
ＦＴ設計構造によるものである。
法の１つが、ソースおよびドレインのｎ＋ ａ−Ｓｉ：
Ｈ接合が蓄積チャネルに直接隣接し、これに接触するＴ
ＦＴ設計構造によるものである。
【００２１】本発明の一実施形態には、裏側フォト・レ
ジスト照明中にゲートをマスクとして使用して、自己整
合されたソース電極およびドレイン電極を作ることので
きる、ボトム・ゲート、非スタッガード（共面）ＴＦＴ
構造が含まれる。後続のステップでは、ソース電極およ
びドレイン電極の表面領域にリン（Ｐ）原子を選択的に
組み込むか、ゲート誘電体／ａ−Ｓｉ：Ｈ ＴＦＴチャ
ネル界面が形成するのと同じ側（共面）上にソース電極
およびドレイン電極と接触するＮ＋ ａ−Ｓｉ：Ｈを配
置する。マスキング・ステップの数が４まで減少すると
同時に、１００％冗長データ線（データ金属およびデー
タ透明導体）、ならびに、データおよびゲート金属のク
ロスオーバー領域間の単一層または３層薄膜保護などの
任意選択によって、実際の歩留まり改善がもたらされ
る。
ジスト照明中にゲートをマスクとして使用して、自己整
合されたソース電極およびドレイン電極を作ることので
きる、ボトム・ゲート、非スタッガード（共面）ＴＦＴ
構造が含まれる。後続のステップでは、ソース電極およ
びドレイン電極の表面領域にリン（Ｐ）原子を選択的に
組み込むか、ゲート誘電体／ａ−Ｓｉ：Ｈ ＴＦＴチャ
ネル界面が形成するのと同じ側（共面）上にソース電極
およびドレイン電極と接触するＮ＋ ａ−Ｓｉ：Ｈを配
置する。マスキング・ステップの数が４まで減少すると
同時に、１００％冗長データ線（データ金属およびデー
タ透明導体）、ならびに、データおよびゲート金属のク
ロスオーバー領域間の単一層または３層薄膜保護などの
任意選択によって、実際の歩留まり改善がもたらされ
る。
【００２２】ここで図面を参照するが、図では、同様の
符号が同一または類似する要素を表し、図１には、本発
明の一実施形態によるＴＦＴ画素セル１０が示されてい
る。ゲート絶縁層またはゲート誘電層１４に隣接する蓄
積ｉ−ａ−Ｓｉ：Ｈ薄膜領域である半導体層１２が、ソ
ース１６接合およびドレイン１８接合（ｎ＋ ａ−Ｓ
ｉ：Ｈ接合）を直接接続する電流チャネルをもたらす。
有利なことに、電流チャネルの直接接続によって、通常
のａ−Ｓｉ：Ｈ ＴＦＴに一般に見られるｎ＋−ａ−Ｓ
ｉ：Ｈ接合に隣接する非蓄積（空乏）ｉ−ａ−Ｓｉ：Ｈ
領域の除去に起因する、より大きい電流がもたらされ
る。ＴＦＴ画素セル１０には、画素電極２２の電荷を蓄
積するための蓄積キャパシタ２０が含まれる。冗長デー
タ線２４が、主データ線２３の障害時に画素電極２２に
よって表示されるデータを供給するために含まれる。Ｔ
ＦＴ２８の活性化に使用されるゲート電極３０も、含ま
れる。ソース電極およびドレイン電極４０が、ソース１
６接合およびドレイン１８接合に接触する。
符号が同一または類似する要素を表し、図１には、本発
明の一実施形態によるＴＦＴ画素セル１０が示されてい
る。ゲート絶縁層またはゲート誘電層１４に隣接する蓄
積ｉ−ａ−Ｓｉ：Ｈ薄膜領域である半導体層１２が、ソ
ース１６接合およびドレイン１８接合（ｎ＋ ａ−Ｓ
ｉ：Ｈ接合）を直接接続する電流チャネルをもたらす。
有利なことに、電流チャネルの直接接続によって、通常
のａ−Ｓｉ：Ｈ ＴＦＴに一般に見られるｎ＋−ａ−Ｓ
ｉ：Ｈ接合に隣接する非蓄積（空乏）ｉ−ａ−Ｓｉ：Ｈ
領域の除去に起因する、より大きい電流がもたらされ
る。ＴＦＴ画素セル１０には、画素電極２２の電荷を蓄
積するための蓄積キャパシタ２０が含まれる。冗長デー
タ線２４が、主データ線２３の障害時に画素電極２２に
よって表示されるデータを供給するために含まれる。Ｔ
ＦＴ２８の活性化に使用されるゲート電極３０も、含ま
れる。ソース電極およびドレイン電極４０が、ソース１
６接合およびドレイン１８接合に接触する。
【００２３】図１に示された構造を、その構造を製造す
る方法の以下の説明で詳細に説明する。以下の方法は、
ボトム・ゲート、非スタッガード反転ＴＦＴ構造の製造
の例であり、本発明の実現および実践に他の方法を使用
することもできる。
る方法の以下の説明で詳細に説明する。以下の方法は、
ボトム・ゲート、非スタッガード反転ＴＦＴ構造の製造
の例であり、本発明の実現および実践に他の方法を使用
することもできる。
【００２４】図２を参照すると、ゲート電極３０（およ
びゲート線２６）がガラスの基板３２上に画定される第
１マスキング・ステップの後の画素セルが示されてい
る。ゲート電極３０は、金属または導体の体積と、図２
の画素配置の上面図に示されているリソグラフィによる
パターン形成によって形成される。ゲート電極３０は、
クロム（Ｃｒ）、タングステン（Ｗ）、アルミニウム
（Ａｌ）、銅（Ｃｕ）、および他の電気的に同等の導電
体などの金属の単一導電層、アルミニウムの上または下
のクロム（Ｃｒ／Ａｌ）、タングステンの上のモリブデ
ン（Ｍｏ／Ｗ）、アルミニウムの上または下のモリブデ
ン（Ｍｏ／Ａｌ）、および他の同様の導体などのキャッ
プ配置またはクラッド配置の金属の多層構造、および、
たとえば数％のネオジムを含むアルミニウムなどを含む
合金構造とすることができる。
びゲート線２６）がガラスの基板３２上に画定される第
１マスキング・ステップの後の画素セルが示されてい
る。ゲート電極３０は、金属または導体の体積と、図２
の画素配置の上面図に示されているリソグラフィによる
パターン形成によって形成される。ゲート電極３０は、
クロム（Ｃｒ）、タングステン（Ｗ）、アルミニウム
（Ａｌ）、銅（Ｃｕ）、および他の電気的に同等の導電
体などの金属の単一導電層、アルミニウムの上または下
のクロム（Ｃｒ／Ａｌ）、タングステンの上のモリブデ
ン（Ｍｏ／Ｗ）、アルミニウムの上または下のモリブデ
ン（Ｍｏ／Ａｌ）、および他の同様の導体などのキャッ
プ配置またはクラッド配置の金属の多層構造、および、
たとえば数％のネオジムを含むアルミニウムなどを含む
合金構造とすることができる。
【００２５】ゲート誘電層１４（図１）には、たとえ
ば、窒化シリコン、酸化シリコン、酸化窒化シリコン、
または酸化タンタルを含めることができる。ゲート誘電
層１４には、複数層、たとえばＳｉＮx、ＳｉＮx／Ｓｉ
Ｏy、ＳｉＮx／ＳｉＯy／ＳｉＮxを含めることができ
る。これらの層は、陽極処理によるか、プラズマ増速気
相成長法（ＰＥＣＶＤ）、電子サイクロトロン共鳴ＣＶ
Ｄ、レーザＣＶＤ、またはスパッタリングによって作成
することができる。ゲート誘電層１４の総膜厚は、約５
００Åから約４０００Åの範囲とすることができる。ゲ
ート線２６には、冗長データ線２４との交差点のテーパ
ー部分１１が含まれることが好ましい（図３参照）。
ば、窒化シリコン、酸化シリコン、酸化窒化シリコン、
または酸化タンタルを含めることができる。ゲート誘電
層１４には、複数層、たとえばＳｉＮx、ＳｉＮx／Ｓｉ
Ｏy、ＳｉＮx／ＳｉＯy／ＳｉＮxを含めることができ
る。これらの層は、陽極処理によるか、プラズマ増速気
相成長法（ＰＥＣＶＤ）、電子サイクロトロン共鳴ＣＶ
Ｄ、レーザＣＶＤ、またはスパッタリングによって作成
することができる。ゲート誘電層１４の総膜厚は、約５
００Åから約４０００Åの範囲とすることができる。ゲ
ート線２６には、冗長データ線２４との交差点のテーパ
ー部分１１が含まれることが好ましい（図３参照）。
【００２６】図３を参照すると、ＴＦＴ２８のソース電
極およびドレイン電極４０と画素電極２２が画定される
第２マスキング・ステップが使用されている。ゲート誘
電体１４が透明であり、その結果、図３でゲート線およ
びゲート電極が可視になっていることを理解されたい。
ソース電極およびドレイン電極４０と画素電極２２の堆
積は、透明導電材料、好ましくはインジウム−スズ酸化
物（ＩＴＯ）またはインジウム−亜鉛酸化物（ＩＺＯ）
を使用することと、その後、ポジティブ・レジストおよ
び上面照明露光を使用して不要な透明導電材料領域を除
去する透明導電材料パターン形成によって行われる。図
３には、フォト・レジストが除去された後の画素配置の
上面図が示されている。任意選択として、透明導体を後
に残して、図３（および図１）に示されているように画
素の信号線ごとに冗長データ線２４を形成することがで
きることに留意されたい。キャパシタ蓄積ノード２０
は、ソース電極およびドレイン電極４０と共に透明導電
材料から蓄積キャパシタのために形成されることが好ま
しい。
極およびドレイン電極４０と画素電極２２が画定される
第２マスキング・ステップが使用されている。ゲート誘
電体１４が透明であり、その結果、図３でゲート線およ
びゲート電極が可視になっていることを理解されたい。
ソース電極およびドレイン電極４０と画素電極２２の堆
積は、透明導電材料、好ましくはインジウム−スズ酸化
物（ＩＴＯ）またはインジウム−亜鉛酸化物（ＩＺＯ）
を使用することと、その後、ポジティブ・レジストおよ
び上面照明露光を使用して不要な透明導電材料領域を除
去する透明導電材料パターン形成によって行われる。図
３には、フォト・レジストが除去された後の画素配置の
上面図が示されている。任意選択として、透明導体を後
に残して、図３（および図１）に示されているように画
素の信号線ごとに冗長データ線２４を形成することがで
きることに留意されたい。キャパシタ蓄積ノード２０
は、ソース電極およびドレイン電極４０と共に透明導電
材料から蓄積キャパシタのために形成されることが好ま
しい。
【００２７】図４を参照すると、第３マスキング・ステ
ップによって、上部誘電体４２のパターン形成がもたら
され、アモルファス・シリコン（ａ−Ｓｉまたはａ−Ｓ
ｉ：Ｈ）を含むことが好ましい半導体層１２（図１）
と、ソース１６およびドレイン１８のＰ−ドープされた
（代替案ではＮ＋ドープされた）島（islands）を含む
ことができるドーピング層が画定される（図１）。
ップによって、上部誘電体４２のパターン形成がもたら
され、アモルファス・シリコン（ａ−Ｓｉまたはａ−Ｓ
ｉ：Ｈ）を含むことが好ましい半導体層１２（図１）
と、ソース１６およびドレイン１８のＰ−ドープされた
（代替案ではＮ＋ドープされた）島（islands）を含む
ことができるドーピング層が画定される（図１）。
【００２８】ソース電極およびドレイン電極４０（図
３）は、ソース電極およびドレイン電極４０の透明導電
材料（図３参照）内でゲート誘電層１４内（図１）でな
い表面領域に選択的にリンを組み込むために通常のＰＥ
ＣＶＤ機器を使用してホスフィン（ＰＨ3）プラズマ処
理（Ｐ−ドープ）によってドープされることが好まし
い。ホスフィン・プラズマ処理は、効果的に、図１に示
された側壁を含めて透明導電材料を完全にカバーする。
ホスフィン処理の後に、ａ−Ｓｉ堆積（図１のソース１
６およびドレイン１８の間のチャネル（半導体層１２）
を形成する）を行い、その後、上部誘電体層４２（たと
えば、窒化シリコン、酸化シリコン、酸化窒化シリコ
ン、または酸化タンタル）を堆積することができる。上
部誘電体４２には、多層構造、たとえばＳｉＮx、Ｓｉ
Ｎx／ＳｉＯy、ＳｉＮx／ＳｉＯy／ＳｉＮxを含めるこ
ともできる。これらの材料は、真空条件を破壊せずに連
続的に付着させることができ、これによって、ａ−Ｓｉ
と誘電層の間のよりよい電気的界面を保証することがで
きる。ａ−Ｓｉと上誘電構造は、プラズマ増速気相成長
法（ＰＥＣＶＤ）、電子サイクロトロン共鳴ＣＶＤ、レ
ーザＣＶＤ、またはスパッタリングによって堆積するこ
とができる。個々の膜厚は、約４００Åから約４０００
Åの間の範囲に含めることができる。
３）は、ソース電極およびドレイン電極４０の透明導電
材料（図３参照）内でゲート誘電層１４内（図１）でな
い表面領域に選択的にリンを組み込むために通常のＰＥ
ＣＶＤ機器を使用してホスフィン（ＰＨ3）プラズマ処
理（Ｐ−ドープ）によってドープされることが好まし
い。ホスフィン・プラズマ処理は、効果的に、図１に示
された側壁を含めて透明導電材料を完全にカバーする。
ホスフィン処理の後に、ａ−Ｓｉ堆積（図１のソース１
６およびドレイン１８の間のチャネル（半導体層１２）
を形成する）を行い、その後、上部誘電体層４２（たと
えば、窒化シリコン、酸化シリコン、酸化窒化シリコ
ン、または酸化タンタル）を堆積することができる。上
部誘電体４２には、多層構造、たとえばＳｉＮx、Ｓｉ
Ｎx／ＳｉＯy、ＳｉＮx／ＳｉＯy／ＳｉＮxを含めるこ
ともできる。これらの材料は、真空条件を破壊せずに連
続的に付着させることができ、これによって、ａ−Ｓｉ
と誘電層の間のよりよい電気的界面を保証することがで
きる。ａ−Ｓｉと上誘電構造は、プラズマ増速気相成長
法（ＰＥＣＶＤ）、電子サイクロトロン共鳴ＣＶＤ、レ
ーザＣＶＤ、またはスパッタリングによって堆積するこ
とができる。個々の膜厚は、約４００Åから約４０００
Åの間の範囲に含めることができる。
【００２９】続いて、マスク３に従ってドライ・エッチ
ングをすることにより、上部誘電体４２、ａ−Ｓｉ：Ｈ
である１２、Ｐ−ドープされた島であるソース１６およ
びドレイン１８（または、使用された場合にはＮ＋ ａ
−Ｓｉ：Ｈ）を分離することが好ましい。これらの材料
は、透明導電材料から除去される。上部誘電体、ａ−Ｓ
ｉ：Ｈ、およびＰ−ドープされた島（または、使用され
た場合にＮ＋ ａ−Ｓｉ：Ｈ）の分離のためのドライ・
エッチング（マスク３）により、これら３つの成分の一
部がＴＦＴ２８（部分４７）のために残され、また、蓄
積キャパシタ（Ｃｓ）（部分４９）および交差（ＸＯ）
（部分５１）のためにも残される、他の実施形態が存在
可能であることに留意されたい。
ングをすることにより、上部誘電体４２、ａ−Ｓｉ：Ｈ
である１２、Ｐ−ドープされた島であるソース１６およ
びドレイン１８（または、使用された場合にはＮ＋ ａ
−Ｓｉ：Ｈ）を分離することが好ましい。これらの材料
は、透明導電材料から除去される。上部誘電体、ａ−Ｓ
ｉ：Ｈ、およびＰ−ドープされた島（または、使用され
た場合にＮ＋ ａ−Ｓｉ：Ｈ）の分離のためのドライ・
エッチング（マスク３）により、これら３つの成分の一
部がＴＦＴ２８（部分４７）のために残され、また、蓄
積キャパシタ（Ｃｓ）（部分４９）および交差（ＸＯ）
（部分５１）のためにも残される、他の実施形態が存在
可能であることに留意されたい。
【００３０】図４では、画素配置の上面図が、上部誘電
体４２、ａ−Ｓｉ：Ｈの半導体層１２、Ｐ−ドープされ
た島であるソース１６およびドレイン１８（または、使
用された場合にはｎ＋ ａ−Ｓｉ：Ｈ）の分離のための
ドライ・エッチング（マスク３を使用する）の実施形態
に対応する。上部誘電体、ａ−Ｓｉ：Ｈ、およびＰ−ド
ープされた島の一部が、ＴＦＴ２８の上およびデータ−
ゲート金属交差（ＸＯ）４８の上に残る。
体４２、ａ−Ｓｉ：Ｈの半導体層１２、Ｐ−ドープされ
た島であるソース１６およびドレイン１８（または、使
用された場合にはｎ＋ ａ−Ｓｉ：Ｈ）の分離のための
ドライ・エッチング（マスク３を使用する）の実施形態
に対応する。上部誘電体、ａ−Ｓｉ：Ｈ、およびＰ−ド
ープされた島の一部が、ＴＦＴ２８の上およびデータ−
ゲート金属交差（ＸＯ）４８の上に残る。
【００３１】マスク番号４に関する図５を参照すると、
データ線が画定されている。マスク４に従ったデータ線
の堆積およびエッチングが行われている。図５は、デー
タ線金属のエッチングの後の画素配置の上面図である。
断面線１−１での横断面図を、図１に示す。
データ線が画定されている。マスク４に従ったデータ線
の堆積およびエッチングが行われている。図５は、デー
タ線金属のエッチングの後の画素配置の上面図である。
断面線１−１での横断面図を、図１に示す。
【００３２】追加のマスキング・ステップ（マスキング
・ステップ５）を、任意選択として含めることができ
る。マスク・ステップ５を使用して、画素配置の上にパ
シベーション層（図示せず）を堆積し、画定することが
できる。任意選択のパシベーション層の堆積およびエッ
チングが、上の処理のもう１つの変形形態として可能で
ある。
・ステップ５）を、任意選択として含めることができ
る。マスク・ステップ５を使用して、画素配置の上にパ
シベーション層（図示せず）を堆積し、画定することが
できる。任意選択のパシベーション層の堆積およびエッ
チングが、上の処理のもう１つの変形形態として可能で
ある。
【００３３】図６を参照すると、本発明のもう１つの実
施形態によるＴＦＴ画素セル１００の横断面図が示され
ている。ゲート絶縁体またはゲート誘電体１１４に隣接
する蓄積ｉ−ａ−Ｓｉ：Ｈ薄膜領域である１１２が、ソ
ース１１６接合およびドレイン１１８接合（ｎ＋ ａ−
Ｓｉ：Ｈ接合）に直接に接続する電流チャネルをもたら
す。有利なことに、電流チャネルの直接接続によって、
通常のａ−Ｓｉ：ＨＴＦＴに一般的に見られたｎ＋−ａ
−Ｓｉ：Ｈ接合に隣接する非蓄積（空乏）ｉ−ａ−Ｓ
ｉ：Ｈ領域がなくなるため、より大きい電流がもたらさ
れる。ＴＦＴ画素セル１００には、画素電極の電荷を蓄
積するための蓄積キャパシタ（図示せず）を含めること
ができる。ＴＦＴ１２８の活性化に使用されるゲート電
極１３０も含まれる。ソース電極およびドレイン電極１
４０が、ソース１１６接合およびドレイン１１８接合に
接触する。
施形態によるＴＦＴ画素セル１００の横断面図が示され
ている。ゲート絶縁体またはゲート誘電体１１４に隣接
する蓄積ｉ−ａ−Ｓｉ：Ｈ薄膜領域である１１２が、ソ
ース１１６接合およびドレイン１１８接合（ｎ＋ ａ−
Ｓｉ：Ｈ接合）に直接に接続する電流チャネルをもたら
す。有利なことに、電流チャネルの直接接続によって、
通常のａ−Ｓｉ：ＨＴＦＴに一般的に見られたｎ＋−ａ
−Ｓｉ：Ｈ接合に隣接する非蓄積（空乏）ｉ−ａ−Ｓ
ｉ：Ｈ領域がなくなるため、より大きい電流がもたらさ
れる。ＴＦＴ画素セル１００には、画素電極の電荷を蓄
積するための蓄積キャパシタ（図示せず）を含めること
ができる。ＴＦＴ１２８の活性化に使用されるゲート電
極１３０も含まれる。ソース電極およびドレイン電極１
４０が、ソース１１６接合およびドレイン１１８接合に
接触する。
【００３４】図６の構造を、その構造を製造する方法の
以下の説明で詳細に説明する。以下の方法は、ボトム・
ゲートの非スタッガード反転ＴＦＴ構造の製造の例であ
り、本発明の実現および実践に他の方法を使用すること
もできる。処理の詳細は、前に説明した処理に類似する
が、注記の変形形態を有する。
以下の説明で詳細に説明する。以下の方法は、ボトム・
ゲートの非スタッガード反転ＴＦＴ構造の製造の例であ
り、本発明の実現および実践に他の方法を使用すること
もできる。処理の詳細は、前に説明した処理に類似する
が、注記の変形形態を有する。
【００３５】図７を参照すると、画素セルは、ゲート電
極１３０（およびゲート線１２６）がガラスの基板１３
２上に画定される第１マスキング・ステップの後に画定
される。ゲート電極１３０は、図７の画素配置の上面図
からわかるように、金属または導体の堆積およびリソグ
ラフィを用いるパターン形成によって形成される。ゲー
ト電極１３０は、クロム（Ｃｒ）、タングステン
（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、および他
の電気的に同等の導電体などの金属の単一導電層、アル
ミニウムの上または下のクロム（Ｃｒ／Ａｌ）、タング
ステンの上のモリブデン（Ｍｏ／Ｗ）、アルミニウムの
上または下のモリブデン（Ｍｏ／Ａｌ）、および他の同
様の導体などのキャップ配置またはクラッド配置の金属
の多層構造、および、たとえば数％のネオジムを含むア
ルミニウムなどを含む合金構造とすることができる。
極１３０（およびゲート線１２６）がガラスの基板１３
２上に画定される第１マスキング・ステップの後に画定
される。ゲート電極１３０は、図７の画素配置の上面図
からわかるように、金属または導体の堆積およびリソグ
ラフィを用いるパターン形成によって形成される。ゲー
ト電極１３０は、クロム（Ｃｒ）、タングステン
（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、および他
の電気的に同等の導電体などの金属の単一導電層、アル
ミニウムの上または下のクロム（Ｃｒ／Ａｌ）、タング
ステンの上のモリブデン（Ｍｏ／Ｗ）、アルミニウムの
上または下のモリブデン（Ｍｏ／Ａｌ）、および他の同
様の導体などのキャップ配置またはクラッド配置の金属
の多層構造、および、たとえば数％のネオジムを含むア
ルミニウムなどを含む合金構造とすることができる。
【００３６】ゲート誘電体１１４（図６）には、たとえ
ば、窒化シリコン、酸化シリコン、酸化窒化シリコン、
または酸化タンタルを含めることができる。ゲート誘電
層１１４には、複数層、たとえばＳｉＮx、ＳｉＮx／Ｓ
ｉＯy、ＳｉＮx／ＳｉＯy／ＳｉＮxを含めることができ
る。これらの層は、陽極処理によるか、プラズマ増速気
相成長法（ＰＥＣＶＤ）、電子サイクロトロン共鳴ＣＶ
Ｄ、レーザＣＶＤ、またはスパッタリングによって作成
することができる。ゲート誘電層１１４の総膜厚は、約
５００Åから約４０００Åの範囲とすることができる。
ゲート線１２６には、データ線１２４との交差点のテー
パー部分１２７が含まれることが好ましい。
ば、窒化シリコン、酸化シリコン、酸化窒化シリコン、
または酸化タンタルを含めることができる。ゲート誘電
層１１４には、複数層、たとえばＳｉＮx、ＳｉＮx／Ｓ
ｉＯy、ＳｉＮx／ＳｉＯy／ＳｉＮxを含めることができ
る。これらの層は、陽極処理によるか、プラズマ増速気
相成長法（ＰＥＣＶＤ）、電子サイクロトロン共鳴ＣＶ
Ｄ、レーザＣＶＤ、またはスパッタリングによって作成
することができる。ゲート誘電層１１４の総膜厚は、約
５００Åから約４０００Åの範囲とすることができる。
ゲート線１２６には、データ線１２４との交差点のテー
パー部分１２７が含まれることが好ましい。
【００３７】ドーピング層が直接にまたは導体の堆積お
よび導体のドーピングによってのいずれかで堆積される
第２マスキング・ステップが、使用される。ソース１１
６およびドレイン１１８は、ＩＴＯまたはＩＺＯなどの
透明導体を含むことが好ましいが、ドーピング層のパタ
ーン形成によって形成される。
よび導体のドーピングによってのいずれかで堆積される
第２マスキング・ステップが、使用される。ソース１１
６およびドレイン１１８は、ＩＴＯまたはＩＺＯなどの
透明導体を含むことが好ましいが、ドーピング層のパタ
ーン形成によって形成される。
【００３８】その後、透明導体の堆積が行われ、ここで
ソース電極およびドレイン電極１４０が形成される。こ
の堆積の後に、ゲート電極１３０に対する自己整合パタ
ーン作成が行われる。この自己整合をもたらすさまざま
な方法がありえる。透明導体の堆積の後に、ポジティブ
・レジストおよび上面照明露光を使用して透明導体をエ
ッチングして、不要な透明導体領域を除去する（マスク
＃２）。その後、ネガティブ・レジストと裏面照明露光
を使用して透明導体をエッチングして、透明導体（ソー
ス電極およびドレイン電極１４０）をゲート電極１３０
に自己整合させる。これは、上で説明したボトム・ゲー
トの非スタッガード反転構造と比較して、追加のマスク
（マスク＃５）を必要とする可能性がある。しかし、ソ
ース電極およびドレイン電極１４０とゲート電極１３０
の間の自己整合がもたらされる。
ソース電極およびドレイン電極１４０が形成される。こ
の堆積の後に、ゲート電極１３０に対する自己整合パタ
ーン作成が行われる。この自己整合をもたらすさまざま
な方法がありえる。透明導体の堆積の後に、ポジティブ
・レジストおよび上面照明露光を使用して透明導体をエ
ッチングして、不要な透明導体領域を除去する（マスク
＃２）。その後、ネガティブ・レジストと裏面照明露光
を使用して透明導体をエッチングして、透明導体（ソー
ス電極およびドレイン電極１４０）をゲート電極１３０
に自己整合させる。これは、上で説明したボトム・ゲー
トの非スタッガード反転構造と比較して、追加のマスク
（マスク＃５）を必要とする可能性がある。しかし、ソ
ース電極およびドレイン電極１４０とゲート電極１３０
の間の自己整合がもたらされる。
【００３９】キャパシタ蓄積ノード１３８も、透明導体
材料から蓄積キャパシタのために形成される。透明導体
材料は、ウェット・エッチングを使用することによって
除去されることが好ましい。
材料から蓄積キャパシタのために形成される。透明導体
材料は、ウェット・エッチングを使用することによって
除去されることが好ましい。
【００４０】図８を参照すると、第３マスキング・ステ
ップによって、上部誘電体１４２、アモルファス・シリ
コン（ａ−Ｓｉまたはａ−Ｓｉ：Ｈ）の半導体層１１２
（図６）、および、ソース１１６およびドレイン１１８
（図６）用のＰ−ドープされた（またはＮ＋ドープされ
た）島のパターン形成がもたらされる。
ップによって、上部誘電体１４２、アモルファス・シリ
コン（ａ−Ｓｉまたはａ−Ｓｉ：Ｈ）の半導体層１１２
（図６）、および、ソース１１６およびドレイン１１８
（図６）用のＰ−ドープされた（またはＮ＋ドープされ
た）島のパターン形成がもたらされる。
【００４１】ソース電極およびドレイン電極１４０は、
ソースおよびドレインの透明導電材料の、ゲート誘電層
１１４内（図６）でない表面領域に選択的にリンを組み
込むために通常のＰＥＣＶＤ機器を使用してホスフィン
（ＰＨ3）プラズマ処理（Ｐ−ドープ）によって形成さ
れることが好ましい。ホスフィン処理の後に、半導体層
１１２のａ−Ｓｉ堆積（図６のソース１１６およびドレ
イン１１８の間のチャネルを形成する）を行い、その
後、上部誘電体層１４２（たとえば、窒化シリコン、酸
化シリコン、酸化窒化シリコン、または酸化タンタル）
を堆積することができる。上部誘電体１４２には、多層
構造、たとえばＳｉＮx、ＳｉＮx／ＳｉＯ y、ＳｉＮx／
ＳｉＯy／ＳｉＮxを含めることもできる。これらの材料
は、真空条件を破壊せずに連続的に付着させることがで
き、これによって、ａ−Ｓｉと誘電層の間のよりよい電
気的界面を保証することができる。ａ−Ｓｉと上誘電構
造は、プラズマ増速気相成長法（ＰＥＣＶＤ）、電子サ
イクロトロン共鳴ＣＶＤ、レーザＣＶＤ、またはスパッ
タリングによって堆積することができる。個々の膜厚
は、約４００Åから約４０００Åの間の範囲に含めるこ
とができる。
ソースおよびドレインの透明導電材料の、ゲート誘電層
１１４内（図６）でない表面領域に選択的にリンを組み
込むために通常のＰＥＣＶＤ機器を使用してホスフィン
（ＰＨ3）プラズマ処理（Ｐ−ドープ）によって形成さ
れることが好ましい。ホスフィン処理の後に、半導体層
１１２のａ−Ｓｉ堆積（図６のソース１１６およびドレ
イン１１８の間のチャネルを形成する）を行い、その
後、上部誘電体層１４２（たとえば、窒化シリコン、酸
化シリコン、酸化窒化シリコン、または酸化タンタル）
を堆積することができる。上部誘電体１４２には、多層
構造、たとえばＳｉＮx、ＳｉＮx／ＳｉＯ y、ＳｉＮx／
ＳｉＯy／ＳｉＮxを含めることもできる。これらの材料
は、真空条件を破壊せずに連続的に付着させることがで
き、これによって、ａ−Ｓｉと誘電層の間のよりよい電
気的界面を保証することができる。ａ−Ｓｉと上誘電構
造は、プラズマ増速気相成長法（ＰＥＣＶＤ）、電子サ
イクロトロン共鳴ＣＶＤ、レーザＣＶＤ、またはスパッ
タリングによって堆積することができる。個々の膜厚
は、約４００Åから約４０００Åの間の範囲に含めるこ
とができる。
【００４２】続いて、マスク３に従ってドライ・エッチ
ングすることにより、上部誘電体１４２、ａ−Ｓｉ：Ｈ
である１１２、Ｐ−ドープされた島であるソース１１６
およびドレイン１１８（または、使用された場合にはＮ
＋ ａ−Ｓｉ：Ｈ）を分離することが好ましい。これら
の材料は、透明導電材料から除去される。上部誘電体、
ａ−Ｓｉ：Ｈ、およびＰ−ドープされた島（または、使
用された場合にＮ＋ａ−Ｓｉ：Ｈ）の分離のためのドラ
イ・エッチング（マスク３）により、これら３つの成分
の一部がＴＦＴ１２８（部分１４７）のために残され、
また、蓄積キャパシタ（Ｃｓ）（部分１４９）および交
差（ＸＯ）（部分１５１）のためにも残される、他の実
施形態が存在可能であることに留意されたい。
ングすることにより、上部誘電体１４２、ａ−Ｓｉ：Ｈ
である１１２、Ｐ−ドープされた島であるソース１１６
およびドレイン１１８（または、使用された場合にはＮ
＋ ａ−Ｓｉ：Ｈ）を分離することが好ましい。これら
の材料は、透明導電材料から除去される。上部誘電体、
ａ−Ｓｉ：Ｈ、およびＰ−ドープされた島（または、使
用された場合にＮ＋ａ−Ｓｉ：Ｈ）の分離のためのドラ
イ・エッチング（マスク３）により、これら３つの成分
の一部がＴＦＴ１２８（部分１４７）のために残され、
また、蓄積キャパシタ（Ｃｓ）（部分１４９）および交
差（ＸＯ）（部分１５１）のためにも残される、他の実
施形態が存在可能であることに留意されたい。
【００４３】図９を参照すると、マスク番号４につい
て、画素電極１２２およびキャパシタ・ノード１２０
が、透明導体の堆積およびパターン形成によって形成さ
れる。マスク４による画素電極１２２およびキャパシタ
・ノード１２０の堆積およびエッチングがもたらされ
る。
て、画素電極１２２およびキャパシタ・ノード１２０
が、透明導体の堆積およびパターン形成によって形成さ
れる。マスク４による画素電極１２２およびキャパシタ
・ノード１２０の堆積およびエッチングがもたらされ
る。
【００４４】追加のマスキング・ステップ（マスキング
・ステップ６）を、任意選択として含めることができ
る。マスク・ステップ６を使用して、画素配置の上にパ
シベーション層（図示せず）を堆積し、画定することが
できる。任意選択のパシベーション層の堆積およびエッ
チングが、上の処理のもう１つの変形形態として可能で
ある。
・ステップ６）を、任意選択として含めることができ
る。マスク・ステップ６を使用して、画素配置の上にパ
シベーション層（図示せず）を堆積し、画定することが
できる。任意選択のパシベーション層の堆積およびエッ
チングが、上の処理のもう１つの変形形態として可能で
ある。
【００４５】図１０ないし１６を参照すると、本発明に
よるトランジスタを形成する方法の横断面図が示されて
いる。図１０では、基板３２が、透明ガラス材料から形
成されることが好ましい。導電層が堆積され、エッチン
グされて、ゲート電極３０が形成される。ゲート電極３
０には、テーパー付きのエッジを含めて、図１１のゲー
ト絶縁層１４によるステップ・カバレージを高めること
が好ましい。ゲート絶縁層１４には、窒化シリコン、酸
化シリコン、酸化窒化シリコン、酸化アルミニウム、ま
たは他の窒化物および酸化物およびその同等物などの誘
電材料の１つまたは複数の層を含めることができる。図
１２では、導電層１３を形成し、パターン形成して、ゲ
ート電極２５の上にギャップ１５を残す。導電層１３に
は、ＩＴＯまたはＩＺＯなどの透明導電層を含めること
ができる。ギャップに隣接して、ソース電極およびドレ
イン電極４０がある。これらの電極は、必要に応じて、
データ線または画素電極または他の構成要素に接続する
ことができる。ソース電極およびドレイン電極４０に
は、アモルファス・シリコン、多結晶シリコン、または
他の導電材料を含めることができる。ソース電極および
ドレイン電極４０に、Ｐ−ドーパントまたはＮ−ドーパ
ントをドープして、ソース１６およびドレイン１８を含
むドーピング層を形成する。上で説明したように、リン
処理プロセスでリン・ドーパントを使用することが好ま
しい。ドーピング・プロセスは、ソース電極およびドレ
イン電極４０に対して選択的であり、これによって、ド
ーパントが、絶縁層１４および他の領域に侵入しないよ
うにする。ドーピングによって、ドーピング層１７がも
たらされる。
よるトランジスタを形成する方法の横断面図が示されて
いる。図１０では、基板３２が、透明ガラス材料から形
成されることが好ましい。導電層が堆積され、エッチン
グされて、ゲート電極３０が形成される。ゲート電極３
０には、テーパー付きのエッジを含めて、図１１のゲー
ト絶縁層１４によるステップ・カバレージを高めること
が好ましい。ゲート絶縁層１４には、窒化シリコン、酸
化シリコン、酸化窒化シリコン、酸化アルミニウム、ま
たは他の窒化物および酸化物およびその同等物などの誘
電材料の１つまたは複数の層を含めることができる。図
１２では、導電層１３を形成し、パターン形成して、ゲ
ート電極２５の上にギャップ１５を残す。導電層１３に
は、ＩＴＯまたはＩＺＯなどの透明導電層を含めること
ができる。ギャップに隣接して、ソース電極およびドレ
イン電極４０がある。これらの電極は、必要に応じて、
データ線または画素電極または他の構成要素に接続する
ことができる。ソース電極およびドレイン電極４０に
は、アモルファス・シリコン、多結晶シリコン、または
他の導電材料を含めることができる。ソース電極および
ドレイン電極４０に、Ｐ−ドーパントまたはＮ−ドーパ
ントをドープして、ソース１６およびドレイン１８を含
むドーピング層を形成する。上で説明したように、リン
処理プロセスでリン・ドーパントを使用することが好ま
しい。ドーピング・プロセスは、ソース電極およびドレ
イン電極４０に対して選択的であり、これによって、ド
ーパントが、絶縁層１４および他の領域に侵入しないよ
うにする。ドーピングによって、ドーピング層１７がも
たらされる。
【００４６】半導体層１２は、ソース１６およびドレイ
ン１８の上に形成され、ギャップ１５内で絶縁層１４に
接触する。半導体層１２は、ゲート電極３０によって活
性化され、ソース１６電極とドレイン１８電極の間に十
分な電圧が存在する時にソース１６をドレイン１８に直
接に接続する蓄積電流チャネルを形成する。半導体層１
２には、ａ−Ｓｉ：Ｈ、ポリシリコン、ゲルマニウム、
ペンタセンなどの有機材料または同等物を含めることが
できる。有利なことに、電流チャネルの直接接続によっ
て、通常のａ−Ｓｉ：Ｈ ＴＦＴに一般的に見られたｎ
＋−ａ−Ｓｉ：Ｈ接合に隣接する非蓄積（空乏）ｉ−ａ
−Ｓｉ：Ｈ領域がなくなるため、より大きい電流がもた
らされる。上部誘電体４２が堆積されるが、これには、
窒化シリコンが含まれることが好ましい（図１３）。
ン１８の上に形成され、ギャップ１５内で絶縁層１４に
接触する。半導体層１２は、ゲート電極３０によって活
性化され、ソース１６電極とドレイン１８電極の間に十
分な電圧が存在する時にソース１６をドレイン１８に直
接に接続する蓄積電流チャネルを形成する。半導体層１
２には、ａ−Ｓｉ：Ｈ、ポリシリコン、ゲルマニウム、
ペンタセンなどの有機材料または同等物を含めることが
できる。有利なことに、電流チャネルの直接接続によっ
て、通常のａ−Ｓｉ：Ｈ ＴＦＴに一般的に見られたｎ
＋−ａ−Ｓｉ：Ｈ接合に隣接する非蓄積（空乏）ｉ−ａ
−Ｓｉ：Ｈ領域がなくなるため、より大きい電流がもた
らされる。上部誘電体４２が堆積されるが、これには、
窒化シリコンが含まれることが好ましい（図１３）。
【００４７】図１４では、上部誘電体４２、半導体層１
２、および任意選択のドーピング層１７がパターン形成
されて、各デバイスが分離される。透明導体を含むこと
が好ましい導電層２９が、堆積され（図１５）、パター
ン形成されて、キャパシタ電極、データ線、冗長データ
線２４などのうちの少なくとも１つが形成される。
２、および任意選択のドーピング層１７がパターン形成
されて、各デバイスが分離される。透明導体を含むこと
が好ましい導電層２９が、堆積され（図１５）、パター
ン形成されて、キャパシタ電極、データ線、冗長データ
線２４などのうちの少なくとも１つが形成される。
【００４８】図１７ないし１９を参照すると、図１０に
示された構造から始めて、図１７の絶縁層１４上にドー
ピング層１１７が堆積される。一実施形態では、ドーピ
ング層１１７は、ａ−Ｓｉ：Ｈなどのベース材料また
は、たとえばリン処理または同等物を使用することによ
って後にドープされるポリシリコンを堆積することによ
って形成される。その代わりに、ドーピング層を、層を
形成しながらドーパントと共に堆積することができる。
その後、透明材料を含めることができる導電層１１３
を、堆積する。図１８では、導電層１１３を、好ましく
はウェット・エッチング・プロセスを使用することによ
ってオーバーエッチングして、ソース電極およびドレイ
ン電極１４０を形成する。その後、たとえばｎ＋反応性
イオン・エッチング・プロセスによって、ドーピング層
１１７をエッチングして、ソース１１６とドレイン１１
８の間のギャップ１５を形成する。図１９では、半導体
層１１２を堆積して、ソース１１６とドレイン１１８の
間の蓄積チャネルを形成する。上部誘電体１４２を堆積
し、処理は、図１４ないし１６と同様に継続される。
示された構造から始めて、図１７の絶縁層１４上にドー
ピング層１１７が堆積される。一実施形態では、ドーピ
ング層１１７は、ａ−Ｓｉ：Ｈなどのベース材料また
は、たとえばリン処理または同等物を使用することによ
って後にドープされるポリシリコンを堆積することによ
って形成される。その代わりに、ドーピング層を、層を
形成しながらドーパントと共に堆積することができる。
その後、透明材料を含めることができる導電層１１３
を、堆積する。図１８では、導電層１１３を、好ましく
はウェット・エッチング・プロセスを使用することによ
ってオーバーエッチングして、ソース電極およびドレイ
ン電極１４０を形成する。その後、たとえばｎ＋反応性
イオン・エッチング・プロセスによって、ドーピング層
１１７をエッチングして、ソース１１６とドレイン１１
８の間のギャップ１５を形成する。図１９では、半導体
層１１２を堆積して、ソース１１６とドレイン１１８の
間の蓄積チャネルを形成する。上部誘電体１４２を堆積
し、処理は、図１４ないし１６と同様に継続される。
【００４９】本発明によれば、以下の利点の一部または
すべて（実施形態に依存する）が、高性能ａ−Ｓｉ：Ｈ
ＴＦＴアクティブ・マトリックス構造または高性能ａ
−Ｓｉ：Ｈ ＴＦＴアクティブ・マトリックス・プロセ
スによって含まれる。 １）ゲート電極に対するソース／ドレイン金属電極の自
己整合、したがって、ドレイン−ゲート容量（Ｃｇｄ）
およびソース−ゲート容量（Ｃｇｓ）によって誘導され
る画素充電誤差の最小化。 ２）（１）ｎ＋ａ−Ｓｉ：Ｈ接合および蓄積チャネル領
域の間の空乏ｉ−ａ−Ｓｉ：Ｈ領域の除去、したがっ
て、空間電荷制限電流効果の低下と、（２）ａ−Ｓｉ膜
厚の最適化による、可能な独立の最適化によって改善さ
れたオン電流駆動。 ３）一実施形態ではゲート金属電極についてのホトリソ
グラフィおよびエッチング・バイアスだけに依存する、
ＴＦＴチャネル長の短縮。 ４）リンの選択的堆積またはｎ＋ ａ−Ｓｉ：Ｈエッチ
ングが、ソース電極またはドレイン電極に隣接する領域
でのカバレージの発生を防ぐことによる低いオフ電流。 ５）ａ−Ｓｉ：Ｈ層へのソースおよびドレインの接点が
非スタッガード（共面）であることによって、ＴＦＴ性
能がｉ−ａ−Ｓｉ：Ｈ層厚さおよびディスプレイ全体で
の厚さ変動とは無関係になることによる、真のＴＦＴス
ケーラビリティ。 ６）データ金属導体および透明画素導体を介するデータ
線の１００％冗長性に起因するデータ線オープン歩留ま
りの改善。他の長所および利益も、本発明によって実現
される。
すべて（実施形態に依存する）が、高性能ａ−Ｓｉ：Ｈ
ＴＦＴアクティブ・マトリックス構造または高性能ａ
−Ｓｉ：Ｈ ＴＦＴアクティブ・マトリックス・プロセ
スによって含まれる。 １）ゲート電極に対するソース／ドレイン金属電極の自
己整合、したがって、ドレイン−ゲート容量（Ｃｇｄ）
およびソース−ゲート容量（Ｃｇｓ）によって誘導され
る画素充電誤差の最小化。 ２）（１）ｎ＋ａ−Ｓｉ：Ｈ接合および蓄積チャネル領
域の間の空乏ｉ−ａ−Ｓｉ：Ｈ領域の除去、したがっ
て、空間電荷制限電流効果の低下と、（２）ａ−Ｓｉ膜
厚の最適化による、可能な独立の最適化によって改善さ
れたオン電流駆動。 ３）一実施形態ではゲート金属電極についてのホトリソ
グラフィおよびエッチング・バイアスだけに依存する、
ＴＦＴチャネル長の短縮。 ４）リンの選択的堆積またはｎ＋ ａ−Ｓｉ：Ｈエッチ
ングが、ソース電極またはドレイン電極に隣接する領域
でのカバレージの発生を防ぐことによる低いオフ電流。 ５）ａ−Ｓｉ：Ｈ層へのソースおよびドレインの接点が
非スタッガード（共面）であることによって、ＴＦＴ性
能がｉ−ａ−Ｓｉ：Ｈ層厚さおよびディスプレイ全体で
の厚さ変動とは無関係になることによる、真のＴＦＴス
ケーラビリティ。 ６）データ金属導体および透明画素導体を介するデータ
線の１００％冗長性に起因するデータ線オープン歩留ま
りの改善。他の長所および利益も、本発明によって実現
される。
【００５０】図に示された構造を、上部ゲート電極と共
に使用することができることを理解されたい。図示の構
造には、これによって、基板に対して相対的に蓄積チャ
ネルの反対側、すなわち、構造の最下部ではなく最上部
のゲートが含まれるはずである。さらに、テーパー付き
のゲートおよびソース／ドレイン電極を、その主要な表
面に対して実質的に垂直にすることができる。
に使用することができることを理解されたい。図示の構
造には、これによって、基板に対して相対的に蓄積チャ
ネルの反対側、すなわち、構造の最下部ではなく最上部
のゲートが含まれるはずである。さらに、テーパー付き
のゲートおよびソース／ドレイン電極を、その主要な表
面に対して実質的に垂直にすることができる。
【００５１】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００５２】（１）基板上に形成されたゲート電極層
と、前記ゲート電極層上に形成された絶縁層と、その間
のギャップによって分離された第１部分および第２部分
を形成する第１導電層であって、前記ギャップが、前記
ゲート電極層内のゲート電極に対応する位置に形成され
る、第１導電層と、前記トランジスタのソースおよびド
レインを形成する、前記第１導電層の前記第１部分およ
び前記第２部分に形成されるドーピング層と、前記ゲー
ト電極の活性化時に電流が前記ギャップを横切って前記
第１導電層内の前記第１部分と前記第２部分との間を直
接に流れるように、前記第１部分および前記第２部分の
前記ドーピング層の上および前記ギャップ内で前記絶縁
層に接触して形成される半導体層とを含むトランジス
タ。 （２）前記第１部分および前記第２部分が、少なくと
も、前記絶縁層上に直接に形成される部分を含む、上記
（１）に記載のトランジスタ。 （３）前記基板が、ガラスを含み、前記ゲート電極層
が、不透明金属層を含む、上記（１）に記載のトランジ
スタ。 （４）前記絶縁層が、窒化物および酸化物のうちの少な
くとも１つを含む、上記（１）に記載のトランジスタ。 （５）前記半導体層が、アモルファス・シリコン、多結
晶シリコン、および有機半導体材料のうちの１つを含
む、上記（１）に記載のトランジスタ。 （６）前記半導体層が、ペンタセンを含む、上記（５）
に記載のトランジスタ。 （７）前記第１導電層が、透明導体を含む、上記（１）
に記載のトランジスタ。 （８）接触層が、ドープされたアモルファス・シリコン
を含む、上記（１）に記載のトランジスタ。 （９）前記トランジスタが、薄膜トランジスタ構造を含
み、前記接触層が、前記ギャップ内で蓄積チャネルを形
成する前記半導体層に直接隣接し、これに接触するソー
スおよびドレインのドープ接合を含む、上記（１）に記
載のトランジスタ。 （１０）前記ギャップ内の前記半導体層が、実質的にド
ーパントがない、上記（１）に記載のトランジスタ。 （１１）前記ゲート電極が、前記ゲート電極に対するス
テップ・カバレージを改善するためにテーパー付きのエ
ッジを含む、上記（１）に記載のトランジスタ。 （１２）前記ソース電極および前記ドレイン電極が、前
記ソース電極および前記ドレイン電極に対するステップ
・カバレージを改善するためにテーパー付きのエッジを
含む、上記（１）に記載のトランジスタ。 （１３）前記ソース電極および前記ドレイン電極の１つ
が、液晶ディスプレイ用の画素電極を含む、上記（１）
に記載のトランジスタ。 （１４）基板上に形成されたゲート電極層と、前記ゲー
ト電極層上に形成された絶縁層と、その間のギャップに
よって分離される第１部分および第２部分を有するドー
ピング層であって、前記ギャップが、前記ゲート電極層
内のゲート電極に対応する位置にあり、前記第１部分お
よび前記第２部分が、前記トランジスタのソースおよび
ドレインを形成する、ドーピング層と、前記ドーピング
層上に形成され、前記ギャップから凹所を作られる、第
１導電層であって、前記第１導電層が、前記ギャップの
両側でソース電極およびドレイン電極を形成する、第１
導電層と、前記ゲート電極の活性化時に、電流が前記ギ
ャップにまたがって前記ソース電極と前記ドレイン電極
との間を直接流れるように、第１導電層が前記ギャップ
から凹所を作られる領域内のドーピング層上および前記
ギャップ内で前記絶縁層に接触して形成される半導体層
とを含むトランジスタ。 （１５）前記第１部分および前記第２部分が、少なくと
も前記絶縁層上に直接に形成される部分を含む、上記
（１４）に記載のトランジスタ。 （１６）前記基板が、ガラスを含み、前記ゲート電極層
が、不透明金属層を含む、上記（１４）に記載のトラン
ジスタ。 （１７）前記絶縁層が、窒化物および酸化物のうちの少
なくとも１つを含む、上記（１４）に記載のトランジス
タ。 （１８）前記半導体層が、アモルファス・シリコン、多
結晶シリコン、および有機半導体材料のうちの１つを含
む、上記（１４）に記載のトランジスタ。 （１９）前記半導体層が、ペンタセンを含む、上記（１
８）に記載のトランジスタ。 （２０）前記第１導電層が、透明導体を含む、上記（１
４）に記載のトランジスタ。 （２１）前記ドーピング層が、ドープされたアモルファ
ス・シリコンを含む、上記（１４）に記載のトランジス
タ。 （２２）前記トランジスタが、薄膜トランジスタ構造を
含み、前記ドーピング層が、前記ギャップ内で蓄積チャ
ネルを形成する前記半導体層に直接隣接し、これに接触
するソースおよびドレインのドープ接合を含む、上記
（１４）に記載のトランジスタ。 （２３）前記ギャップ内の前記半導体層が、実質的にド
ーパントがない、上記（１４）に記載のトランジスタ。 （２４）前記ゲート電極が、前記ゲート電極に対するス
テップ・カバレージを改善するためにテーパー付きのエ
ッジを含む、上記（１４）に記載のトランジスタ。 （２５）前記ソース電極および前記ドレイン電極が、前
記ソース電極および前記ドレイン電極に対するステップ
・カバレージを改善するためにテーパー付きのエッジを
含む、上記（１４）に記載のトランジスタ。 （２６）前記ソース電極および前記ドレイン電極の１つ
が、液晶ディスプレイ用の画素電極を含む、上記（１
５）に記載のトランジスタ。 （２７）薄膜トランジスタ（ＴＦＴ）を製造する方法で
あって、基板上にゲート電極を形成するステップと、基
板上で前記ゲート電極の上に絶縁材料を堆積するステッ
プと、絶縁材料の第１層上に導電材料の層を堆積し、前
記堆積された導電層をエッチングして、ギャップによっ
て離隔されたソース電極およびドレイン電極を形成する
ステップであって、前記ギャップが、前記ゲート電極の
位置に対応する、形成ステップと、少なくとも前記ソー
ス電極および前記ドレイン電極の一部の上にドーピング
層を堆積するステップと、前記ＴＦＴが前記ゲート電極
によって活性化された時に前記半導体材料内に蓄積チャ
ネルが形成されるように、前記ドーピング層の上で前記
ソース電極および前記ドレイン電極の前記一部の上と、
前記ソース電極と前記ドレイン電極との間の前記ギャッ
プ内の前記ゲート絶縁材料の上とに半導体材料の層を堆
積するステップとを含む方法。 （２８）さらに、前記半導体材料の上に第２の絶縁材料
の層を堆積するステップを含む、上記（２７）に記載の
方法。 （２９）さらに、前記第２絶縁材料、前記半導体材料、
および前記ドーピング層を通り、前記ソース電極、前記
ドレイン電極、および前記絶縁材料の第１層の１つで終
了するパターンをエッチングするステップを含む、上記
（２８）に記載の方法。 （３０）さらに、前記ソース電極、前記ドレイン電極、
データ線と前記ゲート電極層との間の相互接続、および
蓄積容量電極のうちの少なくとも１つに接続されるデー
タ線を形成するステップを含む、上記（２７）に記載の
方法。 （３１）前記第１導電材料が、透明である、上記（２
７）に記載の方法。 （３２）前記方法が、４つのマスキング・ステップを含
む、上記（２７）に記載の方法。 （３３）前記半導体材料が、アモルファス・シリコン、
アモルファス・ゲルマニウム、多結晶シリコン、および
有機材料のうちの少なくとも１つを含む、上記（２７）
に記載の方法。 （３４）前記ドーピング層がリンをドープされ、プラズ
マ増速気相成長プロセスでリンを用いて前記ドーピング
層を選択的に処理するステップをさらに含む、上記（２
７）に記載の方法。 （３５）薄膜トランジスタ（ＴＦＴ）を製造する方法で
あって、基板上に不透明ゲート電極を形成するステップ
と、前記基板上で前記ゲート電極の上に第１絶縁材料を
堆積するステップと、前記第１絶縁材料の上にドーピン
グ層を堆積し、前記ゲート電極の位置に対応する前記ド
ーピング層内のギャップを形成するステップと、導電層
を堆積し、前記導電層をエッチングして、前記ゲート電
極を、ソース電極およびドレイン電極を前記ゲート電極
に自己整合させるマスクとして使用することによって前
記ソース電極および前記ドレイン電極を形成するステッ
プと、前記ＴＦＴが前記ゲート電極によって活性化され
た時に前記半導体材料内に蓄積チャネルが形成されるよ
うに、前記ドーピング層上で前記ソース電極と前記ドレ
イン電極との間および前記ギャップ内の前記第１絶縁材
料の上に半導体材料の層を堆積するステップとを含む方
法。 （３６）前記半導体材料の上に絶縁材料の第２層を堆積
するステップをさらに含む、上記（３５）に記載の方
法。 （３７）前記第２絶縁材料、前記半導体材料、および前
記ドーピング層を通り、前記導電層および前記第１絶縁
材料の１つで終わるパターンをエッチングするステップ
をさらに含む、上記（３６）に記載の方法。 （３８）透明導電材料の層を堆積し、前記透明導電材料
をエッチングして、画素電極および冗長データ線のうち
の少なくとも１つを形成するステップをさらに含む、上
記（３５）に記載の方法。 （３９）導電層を堆積し、前記導電層をエッチングし
て、前記ゲート電極を、ソース電極およびドレイン電極
を前記ゲート電極に自己整合させるマスクとして使用す
ることによって前記ソース電極および前記ドレイン電極
を形成するステップが、前記第１絶縁材料の上に透明導
電材料の層として前記導電材料を堆積するステップと、
ポジティブ・レジストおよび上面照明露光を使用して、
不要な透明導体材料領域を除去するステップと、ネガテ
ィブ・レジストおよび裏面照明露光を使用して前記透明
導体材料をエッチングして、前記ソース電極および前記
ドレイン電極を前記ゲート電極に自己整合させるステッ
プとを含む、上記（３５）に記載の方法。 （４０）前記半導体材料が、アモルファス・シリコン、
アモルファス・ゲルマニウム、多結晶シリコン、および
有機材料のうちの少なくとも１つを含む、上記（３５）
に記載の方法。 （４１）前記ドーピング層がリンをドープされ、プラズ
マ増速気相成長プロセスでリンを用いて前記ドーピング
層を選択的に処理するステップをさらに含む、上記（３
５）に記載の方法。
と、前記ゲート電極層上に形成された絶縁層と、その間
のギャップによって分離された第１部分および第２部分
を形成する第１導電層であって、前記ギャップが、前記
ゲート電極層内のゲート電極に対応する位置に形成され
る、第１導電層と、前記トランジスタのソースおよびド
レインを形成する、前記第１導電層の前記第１部分およ
び前記第２部分に形成されるドーピング層と、前記ゲー
ト電極の活性化時に電流が前記ギャップを横切って前記
第１導電層内の前記第１部分と前記第２部分との間を直
接に流れるように、前記第１部分および前記第２部分の
前記ドーピング層の上および前記ギャップ内で前記絶縁
層に接触して形成される半導体層とを含むトランジス
タ。 （２）前記第１部分および前記第２部分が、少なくと
も、前記絶縁層上に直接に形成される部分を含む、上記
（１）に記載のトランジスタ。 （３）前記基板が、ガラスを含み、前記ゲート電極層
が、不透明金属層を含む、上記（１）に記載のトランジ
スタ。 （４）前記絶縁層が、窒化物および酸化物のうちの少な
くとも１つを含む、上記（１）に記載のトランジスタ。 （５）前記半導体層が、アモルファス・シリコン、多結
晶シリコン、および有機半導体材料のうちの１つを含
む、上記（１）に記載のトランジスタ。 （６）前記半導体層が、ペンタセンを含む、上記（５）
に記載のトランジスタ。 （７）前記第１導電層が、透明導体を含む、上記（１）
に記載のトランジスタ。 （８）接触層が、ドープされたアモルファス・シリコン
を含む、上記（１）に記載のトランジスタ。 （９）前記トランジスタが、薄膜トランジスタ構造を含
み、前記接触層が、前記ギャップ内で蓄積チャネルを形
成する前記半導体層に直接隣接し、これに接触するソー
スおよびドレインのドープ接合を含む、上記（１）に記
載のトランジスタ。 （１０）前記ギャップ内の前記半導体層が、実質的にド
ーパントがない、上記（１）に記載のトランジスタ。 （１１）前記ゲート電極が、前記ゲート電極に対するス
テップ・カバレージを改善するためにテーパー付きのエ
ッジを含む、上記（１）に記載のトランジスタ。 （１２）前記ソース電極および前記ドレイン電極が、前
記ソース電極および前記ドレイン電極に対するステップ
・カバレージを改善するためにテーパー付きのエッジを
含む、上記（１）に記載のトランジスタ。 （１３）前記ソース電極および前記ドレイン電極の１つ
が、液晶ディスプレイ用の画素電極を含む、上記（１）
に記載のトランジスタ。 （１４）基板上に形成されたゲート電極層と、前記ゲー
ト電極層上に形成された絶縁層と、その間のギャップに
よって分離される第１部分および第２部分を有するドー
ピング層であって、前記ギャップが、前記ゲート電極層
内のゲート電極に対応する位置にあり、前記第１部分お
よび前記第２部分が、前記トランジスタのソースおよび
ドレインを形成する、ドーピング層と、前記ドーピング
層上に形成され、前記ギャップから凹所を作られる、第
１導電層であって、前記第１導電層が、前記ギャップの
両側でソース電極およびドレイン電極を形成する、第１
導電層と、前記ゲート電極の活性化時に、電流が前記ギ
ャップにまたがって前記ソース電極と前記ドレイン電極
との間を直接流れるように、第１導電層が前記ギャップ
から凹所を作られる領域内のドーピング層上および前記
ギャップ内で前記絶縁層に接触して形成される半導体層
とを含むトランジスタ。 （１５）前記第１部分および前記第２部分が、少なくと
も前記絶縁層上に直接に形成される部分を含む、上記
（１４）に記載のトランジスタ。 （１６）前記基板が、ガラスを含み、前記ゲート電極層
が、不透明金属層を含む、上記（１４）に記載のトラン
ジスタ。 （１７）前記絶縁層が、窒化物および酸化物のうちの少
なくとも１つを含む、上記（１４）に記載のトランジス
タ。 （１８）前記半導体層が、アモルファス・シリコン、多
結晶シリコン、および有機半導体材料のうちの１つを含
む、上記（１４）に記載のトランジスタ。 （１９）前記半導体層が、ペンタセンを含む、上記（１
８）に記載のトランジスタ。 （２０）前記第１導電層が、透明導体を含む、上記（１
４）に記載のトランジスタ。 （２１）前記ドーピング層が、ドープされたアモルファ
ス・シリコンを含む、上記（１４）に記載のトランジス
タ。 （２２）前記トランジスタが、薄膜トランジスタ構造を
含み、前記ドーピング層が、前記ギャップ内で蓄積チャ
ネルを形成する前記半導体層に直接隣接し、これに接触
するソースおよびドレインのドープ接合を含む、上記
（１４）に記載のトランジスタ。 （２３）前記ギャップ内の前記半導体層が、実質的にド
ーパントがない、上記（１４）に記載のトランジスタ。 （２４）前記ゲート電極が、前記ゲート電極に対するス
テップ・カバレージを改善するためにテーパー付きのエ
ッジを含む、上記（１４）に記載のトランジスタ。 （２５）前記ソース電極および前記ドレイン電極が、前
記ソース電極および前記ドレイン電極に対するステップ
・カバレージを改善するためにテーパー付きのエッジを
含む、上記（１４）に記載のトランジスタ。 （２６）前記ソース電極および前記ドレイン電極の１つ
が、液晶ディスプレイ用の画素電極を含む、上記（１
５）に記載のトランジスタ。 （２７）薄膜トランジスタ（ＴＦＴ）を製造する方法で
あって、基板上にゲート電極を形成するステップと、基
板上で前記ゲート電極の上に絶縁材料を堆積するステッ
プと、絶縁材料の第１層上に導電材料の層を堆積し、前
記堆積された導電層をエッチングして、ギャップによっ
て離隔されたソース電極およびドレイン電極を形成する
ステップであって、前記ギャップが、前記ゲート電極の
位置に対応する、形成ステップと、少なくとも前記ソー
ス電極および前記ドレイン電極の一部の上にドーピング
層を堆積するステップと、前記ＴＦＴが前記ゲート電極
によって活性化された時に前記半導体材料内に蓄積チャ
ネルが形成されるように、前記ドーピング層の上で前記
ソース電極および前記ドレイン電極の前記一部の上と、
前記ソース電極と前記ドレイン電極との間の前記ギャッ
プ内の前記ゲート絶縁材料の上とに半導体材料の層を堆
積するステップとを含む方法。 （２８）さらに、前記半導体材料の上に第２の絶縁材料
の層を堆積するステップを含む、上記（２７）に記載の
方法。 （２９）さらに、前記第２絶縁材料、前記半導体材料、
および前記ドーピング層を通り、前記ソース電極、前記
ドレイン電極、および前記絶縁材料の第１層の１つで終
了するパターンをエッチングするステップを含む、上記
（２８）に記載の方法。 （３０）さらに、前記ソース電極、前記ドレイン電極、
データ線と前記ゲート電極層との間の相互接続、および
蓄積容量電極のうちの少なくとも１つに接続されるデー
タ線を形成するステップを含む、上記（２７）に記載の
方法。 （３１）前記第１導電材料が、透明である、上記（２
７）に記載の方法。 （３２）前記方法が、４つのマスキング・ステップを含
む、上記（２７）に記載の方法。 （３３）前記半導体材料が、アモルファス・シリコン、
アモルファス・ゲルマニウム、多結晶シリコン、および
有機材料のうちの少なくとも１つを含む、上記（２７）
に記載の方法。 （３４）前記ドーピング層がリンをドープされ、プラズ
マ増速気相成長プロセスでリンを用いて前記ドーピング
層を選択的に処理するステップをさらに含む、上記（２
７）に記載の方法。 （３５）薄膜トランジスタ（ＴＦＴ）を製造する方法で
あって、基板上に不透明ゲート電極を形成するステップ
と、前記基板上で前記ゲート電極の上に第１絶縁材料を
堆積するステップと、前記第１絶縁材料の上にドーピン
グ層を堆積し、前記ゲート電極の位置に対応する前記ド
ーピング層内のギャップを形成するステップと、導電層
を堆積し、前記導電層をエッチングして、前記ゲート電
極を、ソース電極およびドレイン電極を前記ゲート電極
に自己整合させるマスクとして使用することによって前
記ソース電極および前記ドレイン電極を形成するステッ
プと、前記ＴＦＴが前記ゲート電極によって活性化され
た時に前記半導体材料内に蓄積チャネルが形成されるよ
うに、前記ドーピング層上で前記ソース電極と前記ドレ
イン電極との間および前記ギャップ内の前記第１絶縁材
料の上に半導体材料の層を堆積するステップとを含む方
法。 （３６）前記半導体材料の上に絶縁材料の第２層を堆積
するステップをさらに含む、上記（３５）に記載の方
法。 （３７）前記第２絶縁材料、前記半導体材料、および前
記ドーピング層を通り、前記導電層および前記第１絶縁
材料の１つで終わるパターンをエッチングするステップ
をさらに含む、上記（３６）に記載の方法。 （３８）透明導電材料の層を堆積し、前記透明導電材料
をエッチングして、画素電極および冗長データ線のうち
の少なくとも１つを形成するステップをさらに含む、上
記（３５）に記載の方法。 （３９）導電層を堆積し、前記導電層をエッチングし
て、前記ゲート電極を、ソース電極およびドレイン電極
を前記ゲート電極に自己整合させるマスクとして使用す
ることによって前記ソース電極および前記ドレイン電極
を形成するステップが、前記第１絶縁材料の上に透明導
電材料の層として前記導電材料を堆積するステップと、
ポジティブ・レジストおよび上面照明露光を使用して、
不要な透明導体材料領域を除去するステップと、ネガテ
ィブ・レジストおよび裏面照明露光を使用して前記透明
導体材料をエッチングして、前記ソース電極および前記
ドレイン電極を前記ゲート電極に自己整合させるステッ
プとを含む、上記（３５）に記載の方法。 （４０）前記半導体材料が、アモルファス・シリコン、
アモルファス・ゲルマニウム、多結晶シリコン、および
有機材料のうちの少なくとも１つを含む、上記（３５）
に記載の方法。 （４１）前記ドーピング層がリンをドープされ、プラズ
マ増速気相成長プロセスでリンを用いて前記ドーピング
層を選択的に処理するステップをさらに含む、上記（３
５）に記載の方法。
【図１】本発明による、図５の断面線１−１での、薄膜
トランジスタおよび蓄積キャパシタの横断面図である。
トランジスタおよび蓄積キャパシタの横断面図である。
【図２】本発明による画素セルのゲート層の上面図であ
る。
る。
【図３】本発明による、誘電層（図示せず）上にパター
ン形成された導電層を有する図２の画素セルの上面図で
ある。
ン形成された導電層を有する図２の画素セルの上面図で
ある。
【図４】本発明による、ドーピング層、半導体層、およ
び最上部誘電体がその上にパターン形成されている、図
３の画素セルの上面図である。
び最上部誘電体がその上にパターン形成されている、図
３の画素セルの上面図である。
【図５】本発明による、冗長データ線がその上にパター
ン形成されている、図４の画素セルの上面図である。
ン形成されている、図４の画素セルの上面図である。
【図６】本発明による、もう１つの薄膜トランジスタの
横断面図である。
横断面図である。
【図７】本発明による、ゲート導体層の上の誘電層（図
示せず）の上に導電層がパターン形成されている画素セ
ルの上面図である。
示せず）の上に導電層がパターン形成されている画素セ
ルの上面図である。
【図８】本発明による、ドーピング層、半導体層、およ
び最上部誘電体がその上にパターン形成されている、図
７の画素セルの上面図である。
び最上部誘電体がその上にパターン形成されている、図
７の画素セルの上面図である。
【図９】本発明による、画素電極がその上にパターン形
成されている、図８の画素セルの上面図である。
成されている、図８の画素セルの上面図である。
【図１０】本発明によるトランジスタ形成の処理ステッ
プを示す図である。
プを示す図である。
【図１１】本発明によるトランジスタ形成の処理ステッ
プを示す図である。
プを示す図である。
【図１２】本発明によるトランジスタ形成の処理ステッ
プを示す図である。
プを示す図である。
【図１３】本発明によるトランジスタ形成の処理ステッ
プを示す図である。
プを示す図である。
【図１４】本発明によるトランジスタ形成の処理ステッ
プを示す図である。
プを示す図である。
【図１５】本発明によるトランジスタ形成の処理ステッ
プを示す図である。
プを示す図である。
【図１６】本発明によるトランジスタ形成の処理ステッ
プを示す図である。
プを示す図である。
【図１７】本発明によるトランジスタ形成の処理ステッ
プを示す図である。
プを示す図である。
【図１８】本発明によるトランジスタ形成の処理ステッ
プを示す図である。
プを示す図である。
【図１９】本発明によるトランジスタ形成の処理ステッ
プを示す図である。
プを示す図である。
１０ ＴＦＴ画素セル １１ テーパー部分 １２ 半導体層 １３ 導電層 １４ ゲート誘電層 １５ ギャップ １６ ソース １７ ドーピング層 １８ ドレイン ２０ 蓄積キャパシタ ２２ 画素電極 ２３ 主データ線 ２５ ゲート電極 ２４ 冗長データ線 ２６ ゲート線 ２８ ＴＦＴ ２９ 導電層 ３０ ゲート電極 ３２ 基板 ４０ ソース電極およびドレイン電極 ４２ 上部誘電体 ４７ 部分 ４８ データ−ゲート金属交差（ＸＯ） ４９ 部分 ５１ 部分
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６１８Ｂ (72)発明者 ポール・エス・アンドリ アメリカ合衆国10547 ニューヨーク州モ ヒーガン・レイク ニュー・チャレット・ ドライブ 184 (72)発明者 フランク・アール・リブシュ アメリカ合衆国10605 ニューヨーク州ホ ワイト・プレインズ デービス・アベニュ ー 100
Claims (41)
- 【請求項１】基板上に形成されたゲート電極層と、前記
ゲート電極層上に形成された絶縁層と、 その間のギャップによって分離された第１部分および第
２部分を形成する第１導電層であって、前記ギャップ
が、前記ゲート電極層内のゲート電極に対応する位置に
形成される、第１導電層と、 前記トランジスタのソースおよびドレインを形成する、
前記第１導電層の前記第１部分および前記第２部分に形
成されるドーピング層と、 前記ゲート電極の活性化時に電流が前記ギャップを横切
って前記第１導電層内の前記第１部分と前記第２部分と
の間を直接に流れるように、前記第１部分および前記第
２部分の前記ドーピング層の上および前記ギャップ内で
前記絶縁層に接触して形成される半導体層とを含むトラ
ンジスタ。 - 【請求項２】前記第１部分および前記第２部分が、少な
くとも、前記絶縁層上に直接に形成される部分を含む、
請求項１に記載のトランジスタ。 - 【請求項３】前記基板が、ガラスを含み、前記ゲート電
極層が、不透明金属層を含む、請求項１に記載のトラン
ジスタ。 - 【請求項４】前記絶縁層が、窒化物および酸化物のうち
の少なくとも１つを含む、請求項１に記載のトランジス
タ。 - 【請求項５】前記半導体層が、アモルファス・シリコ
ン、多結晶シリコン、および有機半導体材料のうちの１
つを含む、請求項１に記載のトランジスタ。 - 【請求項６】前記半導体層が、ペンタセンを含む、請求
項５に記載のトランジスタ。 - 【請求項７】前記第１導電層が、透明導体を含む、請求
項１に記載のトランジスタ。 - 【請求項８】接触層が、ドープされたアモルファス・シ
リコンを含む、請求項１に記載のトランジスタ。 - 【請求項９】前記トランジスタが、薄膜トランジスタ構
造を含み、前記接触層が、前記ギャップ内で蓄積チャネ
ルを形成する前記半導体層に直接隣接し、これに接触す
るソースおよびドレインのドープ接合を含む、請求項１
に記載のトランジスタ。 - 【請求項１０】前記ギャップ内の前記半導体層が、実質
的にドーパントがない、請求項１に記載のトランジス
タ。 - 【請求項１１】前記ゲート電極が、前記ゲート電極に対
するステップ・カバレージを改善するためにテーパー付
きのエッジを含む、請求項１に記載のトランジスタ。 - 【請求項１２】前記ソース電極および前記ドレイン電極
が、前記ソース電極および前記ドレイン電極に対するス
テップ・カバレージを改善するためにテーパー付きのエ
ッジを含む、請求項１に記載のトランジスタ。 - 【請求項１３】前記ソース電極および前記ドレイン電極
の１つが、液晶ディスプレイ用の画素電極を含む、請求
項１に記載のトランジスタ。 - 【請求項１４】基板上に形成されたゲート電極層と、前
記ゲート電極層上に形成された絶縁層と、 その間のギャップによって分離される第１部分および第
２部分を有するドーピング層であって、前記ギャップ
が、前記ゲート電極層内のゲート電極に対応する位置に
あり、前記第１部分および前記第２部分が、前記トラン
ジスタのソースおよびドレインを形成する、ドーピング
層と、 前記ドーピング層上に形成され、前記ギャップから凹所
を作られる、第１導電層であって、前記第１導電層が、
前記ギャップの両側でソース電極およびドレイン電極を
形成する、第１導電層と、 前記ゲート電極の活性化時に、電流が前記ギャップにま
たがって前記ソース電極と前記ドレイン電極との間を直
接流れるように、第１導電層が前記ギャップから凹所を
作られる領域内のドーピング層上および前記ギャップ内
で前記絶縁層に接触して形成される半導体層とを含むト
ランジスタ。 - 【請求項１５】前記第１部分および前記第２部分が、少
なくとも前記絶縁層上に直接に形成される部分を含む、
請求項１４に記載のトランジスタ。 - 【請求項１６】前記基板が、ガラスを含み、前記ゲート
電極層が、不透明金属層を含む、請求項１４に記載のト
ランジスタ。 - 【請求項１７】前記絶縁層が、窒化物および酸化物のう
ちの少なくとも１つを含む、請求項１４に記載のトラン
ジスタ。 - 【請求項１８】前記半導体層が、アモルファス・シリコ
ン、多結晶シリコン、および有機半導体材料のうちの１
つを含む、請求項１４に記載のトランジスタ。 - 【請求項１９】前記半導体層が、ペンタセンを含む、請
求項１８に記載のトランジスタ。 - 【請求項２０】前記第１導電層が、透明導体を含む、請
求項１４に記載のトランジスタ。 - 【請求項２１】前記ドーピング層が、ドープされたアモ
ルファス・シリコンを含む、請求項１４に記載のトラン
ジスタ。 - 【請求項２２】前記トランジスタが、薄膜トランジスタ
構造を含み、前記ドーピング層が、前記ギャップ内で蓄
積チャネルを形成する前記半導体層に直接隣接し、これ
に接触するソースおよびドレインのドープ接合を含む、
請求項１４に記載のトランジスタ。 - 【請求項２３】前記ギャップ内の前記半導体層が、実質
的にドーパントがない、請求項１４に記載のトランジス
タ。 - 【請求項２４】前記ゲート電極が、前記ゲート電極に対
するステップ・カバレージを改善するためにテーパー付
きのエッジを含む、請求項１４に記載のトランジスタ。 - 【請求項２５】前記ソース電極および前記ドレイン電極
が、前記ソース電極および前記ドレイン電極に対するス
テップ・カバレージを改善するためにテーパー付きのエ
ッジを含む、請求項１４に記載のトランジスタ。 - 【請求項２６】前記ソース電極および前記ドレイン電極
の１つが、液晶ディスプレイ用の画素電極を含む、請求
項１５に記載のトランジスタ。 - 【請求項２７】薄膜トランジスタ（ＴＦＴ）を製造する
方法であって、 基板上にゲート電極を形成するステップと、 基板上で前記ゲート電極の上に絶縁材料を堆積するステ
ップと、 絶縁材料の第１層上に導電材料の層を堆積し、前記堆積
された導電層をエッチングして、ギャップによって離隔
されたソース電極およびドレイン電極を形成するステッ
プであって、前記ギャップが、前記ゲート電極の位置に
対応する、形成ステップと、 少なくとも前記ソース電極および前記ドレイン電極の一
部の上にドーピング層を堆積するステップと、 前記ＴＦＴが前記ゲート電極によって活性化された時に
前記半導体材料内に蓄積チャネルが形成されるように、
前記ドーピング層の上で前記ソース電極および前記ドレ
イン電極の前記一部の上と、前記ソース電極と前記ドレ
イン電極との間の前記ギャップ内の前記ゲート絶縁材料
の上とに半導体材料の層を堆積するステップとを含む方
法。 - 【請求項２８】さらに、前記半導体材料の上に第２の絶
縁材料の層を堆積するステップを含む、請求項２７に記
載の方法。 - 【請求項２９】さらに、前記第２絶縁材料、前記半導体
材料、および前記ドーピング層を通り、前記ソース電
極、前記ドレイン電極、および前記絶縁材料の第１層の
１つで終了するパターンをエッチングするステップを含
む、請求項２８に記載の方法。 - 【請求項３０】さらに、前記ソース電極、前記ドレイン
電極、データ線と前記ゲート電極層との間の相互接続、
および蓄積容量電極のうちの少なくとも１つに接続され
るデータ線を形成するステップを含む、請求項２７に記
載の方法。 - 【請求項３１】前記第１導電材料が、透明である、請求
項２７に記載の方法。 - 【請求項３２】前記方法が、４つのマスキング・ステッ
プを含む、請求項２７に記載の方法。 - 【請求項３３】前記半導体材料が、アモルファス・シリ
コン、アモルファス・ゲルマニウム、多結晶シリコン、
および有機材料のうちの少なくとも１つを含む、請求項
２７に記載の方法。 - 【請求項３４】前記ドーピング層がリンをドープされ、
プラズマ増速気相成長プロセスでリンを用いて前記ドー
ピング層を選択的に処理するステップをさらに含む、請
求項２７に記載の方法。 - 【請求項３５】薄膜トランジスタ（ＴＦＴ）を製造する
方法であって、 基板上に不透明ゲート電極を形成するステップと、 前記基板上で前記ゲート電極の上に第１絶縁材料を堆積
するステップと、 前記第１絶縁材料の上にドーピング層を堆積し、前記ゲ
ート電極の位置に対応する前記ドーピング層内のギャッ
プを形成するステップと、 導電層を堆積し、前記導電層をエッチングして、前記ゲ
ート電極を、ソース電極およびドレイン電極を前記ゲー
ト電極に自己整合させるマスクとして使用することによ
って前記ソース電極および前記ドレイン電極を形成する
ステップと、 前記ＴＦＴが前記ゲート電極によって活性化された時に
前記半導体材料内に蓄積チャネルが形成されるように、
前記ドーピング層上で前記ソース電極と前記ドレイン電
極との間および前記ギャップ内の前記第１絶縁材料の上
に半導体材料の層を堆積するステップとを含む方法。 - 【請求項３６】前記半導体材料の上に絶縁材料の第２層
を堆積するステップをさらに含む、請求項３５に記載の
方法。 - 【請求項３７】前記第２絶縁材料、前記半導体材料、お
よび前記ドーピング層を通り、前記導電層および前記第
１絶縁材料の１つで終わるパターンをエッチングするス
テップをさらに含む、請求項３６に記載の方法。 - 【請求項３８】透明導電材料の層を堆積し、前記透明導
電材料をエッチングして、画素電極および冗長データ線
のうちの少なくとも１つを形成するステップをさらに含
む、請求項３５に記載の方法。 - 【請求項３９】導電層を堆積し、前記導電層をエッチン
グして、前記ゲート電極を、ソース電極およびドレイン
電極を前記ゲート電極に自己整合させるマスクとして使
用することによって前記ソース電極および前記ドレイン
電極を形成するステップが、 前記第１絶縁材料の上に透明導電材料の層として前記導
電材料を堆積するステップと、 ポジティブ・レジストおよび上面照明露光を使用して、
不要な透明導体材料領域を除去するステップと、 ネガティブ・レジストおよび裏面照明露光を使用して前
記透明導体材料をエッチングして、前記ソース電極およ
び前記ドレイン電極を前記ゲート電極に自己整合させる
ステップとを含む、請求項３５に記載の方法。 - 【請求項４０】前記半導体材料が、アモルファス・シリ
コン、アモルファス・ゲルマニウム、多結晶シリコン、
および有機材料のうちの少なくとも１つを含む、請求項
３５に記載の方法。 - 【請求項４１】前記ドーピング層がリンをドープされ、
プラズマ増速気相成長プロセスでリンを用いて前記ドー
ピング層を選択的に処理するステップをさらに含む、請
求項３５に記載の方法。
Applications Claiming Priority (2)
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|---|---|
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