JP2001144256A - 半導体受動素子およびその製造方法 - Google Patents
半導体受動素子およびその製造方法Info
- Publication number
- JP2001144256A JP2001144256A JP32348999A JP32348999A JP2001144256A JP 2001144256 A JP2001144256 A JP 2001144256A JP 32348999 A JP32348999 A JP 32348999A JP 32348999 A JP32348999 A JP 32348999A JP 2001144256 A JP2001144256 A JP 2001144256A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- film
- passive element
- semiconductor
- polycrystalline silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 大きな値の抵抗やインダクタンスを多数形成
すると、これら受動素子の占有面積が大きくなりやすい
という欠点があった。 【解決手段】 素子の幅と同等もしくはより大きい平面
が複数個残るように酸化膜の表面をエッチングし、この
平面とエッチング面が交互に並ぶような構造を下地にし
て、その上に抵抗やインダクタンス等になる受動素子用
導電膜を堆積形成する。酸化膜のエッチング深さは、下
地の半導体基板が表面に現れない深さとし、導電膜は任
意の材質の材料を均一な厚さに堆積するものとする。
すると、これら受動素子の占有面積が大きくなりやすい
という欠点があった。 【解決手段】 素子の幅と同等もしくはより大きい平面
が複数個残るように酸化膜の表面をエッチングし、この
平面とエッチング面が交互に並ぶような構造を下地にし
て、その上に抵抗やインダクタンス等になる受動素子用
導電膜を堆積形成する。酸化膜のエッチング深さは、下
地の半導体基板が表面に現れない深さとし、導電膜は任
意の材質の材料を均一な厚さに堆積するものとする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置におけ
る受動素子の形成方法および構造に関するものである。
る受動素子の形成方法および構造に関するものである。
【０００２】
【従来の技術】図３に、半導体受動素子の製造方法の従
来技術例を示す。
来技術例を示す。
【０００３】例えば、抵抗素子の場合は図３（ａ）に示
すように、シリコン基板１の表面に熱酸化またはＣＶＤ
法により第１の酸化膜２を形成し、第１の酸化膜２の表
面にリンもしくはボロンを含む雰囲気中でＣＶＤ法によ
り多結晶シリコン膜５を形成し、さらに多結晶シリコン
膜５の表面に多結晶シリコン膜加工用レジスト膜６を形
成し、多結晶シリコン膜５で抵抗素子を形成するために
多結晶シリコン膜加工用レジスト膜６にホトリソグラフ
ィによりパターンを形成し、多結晶シリコン膜加工用レ
ジスト膜６をマスクにして多結晶シリコン膜５をエッチ
ングする。
すように、シリコン基板１の表面に熱酸化またはＣＶＤ
法により第１の酸化膜２を形成し、第１の酸化膜２の表
面にリンもしくはボロンを含む雰囲気中でＣＶＤ法によ
り多結晶シリコン膜５を形成し、さらに多結晶シリコン
膜５の表面に多結晶シリコン膜加工用レジスト膜６を形
成し、多結晶シリコン膜５で抵抗素子を形成するために
多結晶シリコン膜加工用レジスト膜６にホトリソグラフ
ィによりパターンを形成し、多結晶シリコン膜加工用レ
ジスト膜６をマスクにして多結晶シリコン膜５をエッチ
ングする。
【０００４】次に、図３（ｂ）に示すように、多結晶シ
リコン膜加工用レジスト膜６を除去後、シリコン基板１
の表面に第２の酸化膜７をＣＶＤ法で形成し、多結晶シ
リコン膜５上の所定の位置にコンタクト穴８を形成し、
コンタクト穴８を介して多結晶シリコン膜５と接続した
電極９を形成する。
リコン膜加工用レジスト膜６を除去後、シリコン基板１
の表面に第２の酸化膜７をＣＶＤ法で形成し、多結晶シ
リコン膜５上の所定の位置にコンタクト穴８を形成し、
コンタクト穴８を介して多結晶シリコン膜５と接続した
電極９を形成する。
【０００５】
【発明が解決しようとする課題】前述の従来技術には、
大きな値の抵抗やインダクタを複数個形成すると、これ
ら受動素子の占有面積が大きくなりやすいという欠点が
あった。
大きな値の抵抗やインダクタを複数個形成すると、これ
ら受動素子の占有面積が大きくなりやすいという欠点が
あった。
【０００６】本発明の目的は、上記のような欠点を除去
し、受動素子の占有面積を低減することにある。
し、受動素子の占有面積を低減することにある。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、素子の幅と同等もしくは大きい複数個の平面が残
るように酸化膜の表面をエッチングし、この平面とエッ
チング面が交互に並ぶ構造を下地にして受動素子用導電
膜を形成する。
めに、素子の幅と同等もしくは大きい複数個の平面が残
るように酸化膜の表面をエッチングし、この平面とエッ
チング面が交互に並ぶ構造を下地にして受動素子用導電
膜を形成する。
【０００８】
【発明の実施の形態】図１に、本発明の抵抗素子につい
て一実施例を示す。酸化膜の表面に形成された凹凸を下
地として抵抗素子を形成し、抵抗素子が立体的に構成さ
れるものである。抵抗素子の凹面における任意の点のＡ
点とＢ点の間に形成できる抵抗素子（多結晶シリコン膜
５）の長さは、抵抗素子の下地が平面な場合に比べて、
より長くなる。
て一実施例を示す。酸化膜の表面に形成された凹凸を下
地として抵抗素子を形成し、抵抗素子が立体的に構成さ
れるものである。抵抗素子の凹面における任意の点のＡ
点とＢ点の間に形成できる抵抗素子（多結晶シリコン膜
５）の長さは、抵抗素子の下地が平面な場合に比べて、
より長くなる。
【０００９】抵抗素子の面積低減のためには、任意の深
さ４を深くするほどより効果的であることはいうまでも
ない。例えば、従来は、単位面積あたりの抵抗値が１０
０オームで抵抗幅が１０マイクロメートルで１キロオー
ムの抵抗素子を実現しようとすると１００マイクロメー
トルの長さが必要となるが、本発明の図１に示すよう
に、３つの凸部分を下地として、また、凸の深さ５マイ
クロメートル、凸と凸の間隔５マイクロメートルとし
て、同一抵抗値の抵抗素子を形成すると、７０マイクロ
メートルとなり、３０％の低減が図れる。この低減率
は、深さおよび凸部分の数に依存する。
さ４を深くするほどより効果的であることはいうまでも
ない。例えば、従来は、単位面積あたりの抵抗値が１０
０オームで抵抗幅が１０マイクロメートルで１キロオー
ムの抵抗素子を実現しようとすると１００マイクロメー
トルの長さが必要となるが、本発明の図１に示すよう
に、３つの凸部分を下地として、また、凸の深さ５マイ
クロメートル、凸と凸の間隔５マイクロメートルとし
て、同一抵抗値の抵抗素子を形成すると、７０マイクロ
メートルとなり、３０％の低減が図れる。この低減率
は、深さおよび凸部分の数に依存する。
【００１０】次に、本発明の形成方法の一実施例を、図
２を用い、抵抗素子について説明する。
２を用い、抵抗素子について説明する。
【００１１】図２（ａ）に示すように、シリコン基板１
の表面に熱酸化またはＣＶＤ法により第１の酸化膜２を
形成する。
の表面に熱酸化またはＣＶＤ法により第１の酸化膜２を
形成する。
【００１２】次に図２（ｂ）に示すように、第１の酸化
膜２の表面を素子の幅より大きな平面が複数個残るよう
にエッチングするためのレジスト膜３を形成し、本レジ
スト膜３をマスクとして第１の酸化膜２を任意の深さ４
だけエッチングする。
膜２の表面を素子の幅より大きな平面が複数個残るよう
にエッチングするためのレジスト膜３を形成し、本レジ
スト膜３をマスクとして第１の酸化膜２を任意の深さ４
だけエッチングする。
【００１３】次に図２（ｃ）に示すように、レジスト膜
３を除去した後、第１の酸化膜２の表面にリンもしくは
ボロンを含む雰囲気中でＣＶＤ法により多結晶シリコン
膜５を形成し、さらに多結晶シリコン膜５の表面に多結
晶シリコン膜加工用レジスト膜６を形成し、多結晶シリ
コン膜５で抵抗素子を形成するために多結晶シリコン膜
加工用レジスト膜６にホトリソグラフィによりパターン
を形成し、多結晶シリコン膜加工用レジスト膜６をマス
クにして多結晶シリコン膜５をエッチングする。
３を除去した後、第１の酸化膜２の表面にリンもしくは
ボロンを含む雰囲気中でＣＶＤ法により多結晶シリコン
膜５を形成し、さらに多結晶シリコン膜５の表面に多結
晶シリコン膜加工用レジスト膜６を形成し、多結晶シリ
コン膜５で抵抗素子を形成するために多結晶シリコン膜
加工用レジスト膜６にホトリソグラフィによりパターン
を形成し、多結晶シリコン膜加工用レジスト膜６をマス
クにして多結晶シリコン膜５をエッチングする。
【００１４】最後に、図２（ｄ）に示すように、シリコ
ン基板１表面に第２の酸化膜７を形成し、多結晶シリコ
ン膜５上の所定の位置にコンタクト穴８を形成し、コン
タクト穴８を介して多結晶シリコン膜５と接続した電極
９を形成する。
ン基板１表面に第２の酸化膜７を形成し、多結晶シリコ
ン膜５上の所定の位置にコンタクト穴８を形成し、コン
タクト穴８を介して多結晶シリコン膜５と接続した電極
９を形成する。
【００１５】また、以上述べた工程は抵抗素子を形成す
るものであるが、図２の多結晶シリコン膜５を任意の金
属膜に変更し、同様に製作することで、インダクタを製
作することも可能である。
るものであるが、図２の多結晶シリコン膜５を任意の金
属膜に変更し、同様に製作することで、インダクタを製
作することも可能である。
【００１６】さらに、特に素子の占有面積が大きくなり
やすいコンデンサについても、前述方法で形成された酸
化膜表面の複数個の凸部分を下地としてコンデンサ用導
電膜を形成することにより、基板の表面に対してパター
ン長が短くなって、占有面積の低減を図ることができ
る。
やすいコンデンサについても、前述方法で形成された酸
化膜表面の複数個の凸部分を下地としてコンデンサ用導
電膜を形成することにより、基板の表面に対してパター
ン長が短くなって、占有面積の低減を図ることができ
る。
【００１７】
【発明の効果】以上のように本発明によれば、基板に対
してある高さを持ち、かつ、素子の幅と同等もしくは大
きくなるような複数の平面が、前記基板面と交互に、あ
る間隔で並んでいる構造を下地に有するような半導体受
動素子を形成することで、受動素子の占有面積の低減が
図れる。
してある高さを持ち、かつ、素子の幅と同等もしくは大
きくなるような複数の平面が、前記基板面と交互に、あ
る間隔で並んでいる構造を下地に有するような半導体受
動素子を形成することで、受動素子の占有面積の低減が
図れる。
【図１】本発明の一実施例。
【図２】本発明の形成方法の一実施例を示す製造工程の
断面図。
断面図。
【図３】従来の製造工程の断面図。
１：シリコン基板、２：第１の酸化膜、３：レジスト
膜、４：任意の深さ、５：多結晶シリコン膜、６：第２
の酸化膜、７：多結晶シリコン膜加工用レジスト膜、
８：コンタクト穴、９：電極。
膜、４：任意の深さ、５：多結晶シリコン膜、６：第２
の酸化膜、７：多結晶シリコン膜加工用レジスト膜、
８：コンタクト穴、９：電極。
Claims (4)
- 【請求項１】 基板上の酸化膜の表面に凹凸をつけ、そ
の表面に添って半導体受動素子を配置したことを特徴と
する半導体受動素子。 - 【請求項２】 請求項１において、前記半導体受動素子
は凹凸が交互に構成された基板上の酸化膜の表面に添っ
て配置したことを特徴とする半導体受動素子。 - 【請求項３】 請求項１において、前記基板上の酸化膜
の表面の凹凸の幅を、素子の幅より大きくしたことを特
徴とする半導体受動素子の構造。 - 【請求項４】 半導体装置の製造工程において、任意の
導電形の半導体基板上に酸化膜を形成し、これから形成
する素子の幅と同等もしくは大きい平面を複数個残して
前記酸化膜表面をエッチングし、このエッチングの深さ
は、前記酸化膜の下地の前記半導体基板が表面に現れな
い深さであって、前記複数個の平面と前記エッチングし
た面が交互に並ぶ構造とし、前記酸化膜表面に任意の材
質の均一な厚さを持つ導電膜を形成し、該導電膜を前記
複数個の平面と前記エッチングした面が交互に並ぶ構造
を下地とする素子形状に加工する工程と、前記導電膜の
両端に電極を形成する工程とを有することを特徴とする
半導体受動素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32348999A JP2001144256A (ja) | 1999-11-15 | 1999-11-15 | 半導体受動素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32348999A JP2001144256A (ja) | 1999-11-15 | 1999-11-15 | 半導体受動素子およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001144256A true JP2001144256A (ja) | 2001-05-25 |
Family
ID=18155272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32348999A Pending JP2001144256A (ja) | 1999-11-15 | 1999-11-15 | 半導体受動素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001144256A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7736095B2 (en) | 2003-08-06 | 2010-06-15 | Yasuhiro Fujita | Pile assembly for engineering and construction works |
-
1999
- 1999-11-15 JP JP32348999A patent/JP2001144256A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7736095B2 (en) | 2003-08-06 | 2010-06-15 | Yasuhiro Fujita | Pile assembly for engineering and construction works |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101006583A (zh) | 集成电路电阻器 | |
| TWI334177B (en) | Method for forming a semiconductor device | |
| KR100462878B1 (ko) | 길이가 긴 부하저항을 구비한 반도체 장치 및 그의 제조방법 | |
| JP2001144256A (ja) | 半導体受動素子およびその製造方法 | |
| TW200411733A (en) | Semiconductor device capable of preventing a pattern collapse | |
| US6627936B2 (en) | Semiconductor device and method of producing the same | |
| JP2002270776A (ja) | 半導体装置の配線構造 | |
| TW571426B (en) | Manufacturing method of non-optical etched thin film resistor | |
| JPH04298072A (ja) | 半導体装置の製造方法 | |
| JPS6066435A (ja) | 薄膜形成方法 | |
| JPS63202953A (ja) | 半導体装置の製造方法 | |
| JPH05304267A (ja) | 半導体集積回路装置の製造方法 | |
| JPS60227459A (ja) | 集積回路装置 | |
| JPS6232637A (ja) | 半導体装置 | |
| JP4028629B2 (ja) | 集積回路用コンデンサ、その製造方法並びにこのコンデンサを使用したメモリフィールド | |
| JP2771999B2 (ja) | 半導体装置の製造方法 | |
| JPH01298746A (ja) | 半導体装置及びその製造方法 | |
| JPS6149473A (ja) | ポリサイドゲ−トｍｏｓ ｉｃの製造方法 | |
| JPS61100950A (ja) | 半導体素子の製造方法 | |
| JPH02117132A (ja) | 半導体装置の製造方法 | |
| JPH0194649A (ja) | 半導体装置 | |
| JPH0564850B2 (ja) | ||
| JPS5892239A (ja) | 半導体装置の製造方法 | |
| JPS61174649A (ja) | 半導体装置 | |
| JP2002110912A (ja) | 半導体装置の製造方法 |