JP2001144082A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2001144082A JP2001144082A JP32550799A JP32550799A JP2001144082A JP 2001144082 A JP2001144082 A JP 2001144082A JP 32550799 A JP32550799 A JP 32550799A JP 32550799 A JP32550799 A JP 32550799A JP 2001144082 A JP2001144082 A JP 2001144082A
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Abstract
(57)【要約】
【課題】 従来はトレンチ内壁に凹凸が生じ、また、ト
レンチ端部が尖った形状となるため、半導体装置の特性
が劣化する問題があった。 【解決手段】 半導体材料であるシリコンとアルカリ系
溶液との双方に対して親和性を備えるアニオン系界面活
性剤とアルカリ系溶液との混合溶液でトレンチ２６内に
犠牲酸化膜を形成し、トレンチ２６の内壁２８の凹凸を
少なくする。また、この犠牲膜をエッチングで除去する
際に、シリコン窒化膜２２はシリコン酸化膜２４よりエ
ッチング速度が大きいため、早くエッチングされる。し
たがって、トレンチ２６の端部３１にエッチャントがあ
たることを妨げる部材がなく、端部３１の尖りを抑制す
ることができる。
レンチ端部が尖った形状となるため、半導体装置の特性
が劣化する問題があった。 【解決手段】 半導体材料であるシリコンとアルカリ系
溶液との双方に対して親和性を備えるアニオン系界面活
性剤とアルカリ系溶液との混合溶液でトレンチ２６内に
犠牲酸化膜を形成し、トレンチ２６の内壁２８の凹凸を
少なくする。また、この犠牲膜をエッチングで除去する
際に、シリコン窒化膜２２はシリコン酸化膜２４よりエ
ッチング速度が大きいため、早くエッチングされる。し
たがって、トレンチ２６の端部３１にエッチャントがあ
たることを妨げる部材がなく、端部３１の尖りを抑制す
ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、溝を備える半導体装置の製造方法に
関する。
方法に関し、特に、溝を備える半導体装置の製造方法に
関する。
【０００２】
【従来の技術】半導体基板に溝（トレンチ）を備えた半
導体装置として、トレンチゲート型ＩＧＢＴ（Ｉｎｓｕ
ｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉ
ｓｔｏｒ）や、トレンチキャパシタを用いたＤＲＡＭ
（Ｄｙｎａｍｉｃ ＲａｎｄｏｍＡｃｃｅｓ Ｍｅｍｏ
ｒｙ）セルが広く使用されている。
導体装置として、トレンチゲート型ＩＧＢＴ（Ｉｎｓｕ
ｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉ
ｓｔｏｒ）や、トレンチキャパシタを用いたＤＲＡＭ
（Ｄｙｎａｍｉｃ ＲａｎｄｏｍＡｃｃｅｓ Ｍｅｍｏ
ｒｙ）セルが広く使用されている。
【０００３】これらのトレンチを備えた半導体装置の中
で、トレンチゲート型ＩＧＢＴの製造方法が図６及び図
７に示されている。
で、トレンチゲート型ＩＧＢＴの製造方法が図６及び図
７に示されている。
【０００４】まず、シリコンなどの半導体を材料とした
ｐ型半導体基板１０上に、ベース領域となるｎ型高濃度
不純物ドリフト層１２及びｎ型低濃度不純物ドリフト領
域１４、チャネルが形成されるｐ型ボディ領域１６が選
択的に形成されている。ｐ型ボディ領域１６には、エミ
ッタ領域となるｎ型エミッタ領域１８が選択的に形成さ
れている。半導体基板２０（ここで、半導体基板２０
は、ｐ型半導体基板１０、ｎ型高濃度不純物ドリフト層
１２、ｎ型低濃度不純物ドリフト領域１４、ｐ型ボディ
領域１６、ｎ型エミッタ領域１８を含むとする）上に
は、後にトレンチを形成するときのマスクとなるシリコ
ン酸化膜２４が全面に形成されている（図６（ａ））。
ｐ型半導体基板１０上に、ベース領域となるｎ型高濃度
不純物ドリフト層１２及びｎ型低濃度不純物ドリフト領
域１４、チャネルが形成されるｐ型ボディ領域１６が選
択的に形成されている。ｐ型ボディ領域１６には、エミ
ッタ領域となるｎ型エミッタ領域１８が選択的に形成さ
れている。半導体基板２０（ここで、半導体基板２０
は、ｐ型半導体基板１０、ｎ型高濃度不純物ドリフト層
１２、ｎ型低濃度不純物ドリフト領域１４、ｐ型ボディ
領域１６、ｎ型エミッタ領域１８を含むとする）上に
は、後にトレンチを形成するときのマスクとなるシリコ
ン酸化膜２４が全面に形成されている（図６（ａ））。
【０００５】シリコン酸化膜２４は、後にトレンチが形
成されるｎ型エミッタ領域１８上の一部分が露出される
ように選択的に除去される（図６（ｂ））。
成されるｎ型エミッタ領域１８上の一部分が露出される
ように選択的に除去される（図６（ｂ））。
【０００６】そして、残されたシリコン酸化膜２４をマ
スクとして、半導体基板２０が異方性エッチングされ、
トレンチ２６が形成される（図６（ｃ））。
スクとして、半導体基板２０が異方性エッチングされ、
トレンチ２６が形成される（図６（ｃ））。
【０００７】トレンチ２６形成時の異方性エッチングに
よって、トレンチ２６の内壁２８にダメージ層が形成さ
れる。このダメージ層を除去するため、アルカリ系溶液
を用いて、トレンチ２６の内壁２８を酸化して、ダメー
ジ層の表面を取り込むと共に薄い犠牲酸化膜を形成す
る。その後、犠牲酸化膜がエッチングで除去されるとと
もに、ダメージ層も除去される（図７（ａ））。
よって、トレンチ２６の内壁２８にダメージ層が形成さ
れる。このダメージ層を除去するため、アルカリ系溶液
を用いて、トレンチ２６の内壁２８を酸化して、ダメー
ジ層の表面を取り込むと共に薄い犠牲酸化膜を形成す
る。その後、犠牲酸化膜がエッチングで除去されるとと
もに、ダメージ層も除去される（図７（ａ））。
【０００８】その後、シリコン酸化膜２４が除去され、
ゲート酸化膜３５が、トレンチ２６の内壁２８及び半導
体基板２０上の全面に形成される。その後、ゲート電極
となる多結晶シリコン層３６が、ゲート酸化膜３５上に
形成される（図７（ｂ））。
ゲート酸化膜３５が、トレンチ２６の内壁２８及び半導
体基板２０上の全面に形成される。その後、ゲート電極
となる多結晶シリコン層３６が、ゲート酸化膜３５上に
形成される（図７（ｂ））。
【０００９】その後、多結晶シリコン層３６とゲート酸
化膜３５が選択的に除去される。そして、層間絶縁膜３
８が選択的に形成された後、半導体基板２０上にエミッ
タ電極４０が形成される。また、半導体基板２０のエミ
ッタ電極４０が形成された面の裏側の面にコレクタ電極
４２が形成される（図７（ｃ））。
化膜３５が選択的に除去される。そして、層間絶縁膜３
８が選択的に形成された後、半導体基板２０上にエミッ
タ電極４０が形成される。また、半導体基板２０のエミ
ッタ電極４０が形成された面の裏側の面にコレクタ電極
４２が形成される（図７（ｃ））。
【００１０】
【発明が解決しようとする課題】ところで、トレンチ２
６が形成された直後（図６（ｃ））のトレンチ２６の部
分拡大図が図８（ａ）に示されている。トレンチ２６の
内壁２８には薄くダメージ層３２が形成されている。こ
のダメージ層３２は必ずしても均一には形成されず、表
面にマイクロラフネスと呼ばれる凹凸が形成される場合
がある。
６が形成された直後（図６（ｃ））のトレンチ２６の部
分拡大図が図８（ａ）に示されている。トレンチ２６の
内壁２８には薄くダメージ層３２が形成されている。こ
のダメージ層３２は必ずしても均一には形成されず、表
面にマイクロラフネスと呼ばれる凹凸が形成される場合
がある。
【００１１】図８（ｂ）には、このようなダメージ層３
２を有するトレンチ２６の内壁２８をアルカリ系溶液で
酸化して、シリコン酸化物からなる薄い犠牲酸化膜３４
を形成したときのトレンチの断面拡大図が示されてい
る。アルカリ系溶液はシリコンと親和性を備えていない
ため、シリコンを材料とするトレンチ２６の内壁２８に
均一に行き渡らず、犠牲酸化膜３４が不均一に形成され
る。不均一に形成された犠牲酸化膜３４はエッチングで
ダメージ層３２とともに除去されるが、シリコン酸化物
である犠牲酸化膜３４はシリコンであるダメージ層３２
よりエッチング速度が遅いため、図５（ｃ）に示されて
いるように、エッチング後のトレンチ２６の内壁２８に
凹凸が生じる。トレンチ２６の内壁２８にはその後ゲー
ト酸化膜３５及びゲート電極となる多結晶シリコン層３
６が形成されるため、トレンチ２６の内壁２８の凹凸は
半導体装置の特性の劣化を生じさせる場合がある。
２を有するトレンチ２６の内壁２８をアルカリ系溶液で
酸化して、シリコン酸化物からなる薄い犠牲酸化膜３４
を形成したときのトレンチの断面拡大図が示されてい
る。アルカリ系溶液はシリコンと親和性を備えていない
ため、シリコンを材料とするトレンチ２６の内壁２８に
均一に行き渡らず、犠牲酸化膜３４が不均一に形成され
る。不均一に形成された犠牲酸化膜３４はエッチングで
ダメージ層３２とともに除去されるが、シリコン酸化物
である犠牲酸化膜３４はシリコンであるダメージ層３２
よりエッチング速度が遅いため、図５（ｃ）に示されて
いるように、エッチング後のトレンチ２６の内壁２８に
凹凸が生じる。トレンチ２６の内壁２８にはその後ゲー
ト酸化膜３５及びゲート電極となる多結晶シリコン層３
６が形成されるため、トレンチ２６の内壁２８の凹凸は
半導体装置の特性の劣化を生じさせる場合がある。
【００１２】また、犠牲酸化膜３４をエッチングした後
（図７（ａ））のトレンチ２６の拡大断面図が、図９に
示されている。犠牲酸化膜３４をドライエッチングする
とき、半導体基板２０のトレンチ２６の端部３１は、シ
リコン酸化膜２４の陰となり、エッチャントが供給され
ず、端部３１が尖った形状となる。トレンチ２６の内壁
２８にはゲート酸化膜３５及びゲート電極となる多結晶
シリコン層３６が形成され、ＩＧＢＴが動作する際にゲ
ート酸化膜３５に電界が生じる。トレンチ２６の端部３
１が尖った形状となっていると、トレンチ２６の端部３
１のゲート酸化膜３５部分に電界が集中し、ゲート酸化
膜３５の絶縁破壊が生じる場合がある。
（図７（ａ））のトレンチ２６の拡大断面図が、図９に
示されている。犠牲酸化膜３４をドライエッチングする
とき、半導体基板２０のトレンチ２６の端部３１は、シ
リコン酸化膜２４の陰となり、エッチャントが供給され
ず、端部３１が尖った形状となる。トレンチ２６の内壁
２８にはゲート酸化膜３５及びゲート電極となる多結晶
シリコン層３６が形成され、ＩＧＢＴが動作する際にゲ
ート酸化膜３５に電界が生じる。トレンチ２６の端部３
１が尖った形状となっていると、トレンチ２６の端部３
１のゲート酸化膜３５部分に電界が集中し、ゲート酸化
膜３５の絶縁破壊が生じる場合がある。
【００１３】本発明は上記課題を解決するために成され
たものであり、トレンチ内壁の凹凸を抑え、また、トレ
ンチ端部の形状の尖りを抑えることが可能な半導体装置
の製造方法を提供することを目的とする。
たものであり、トレンチ内壁の凹凸を抑え、また、トレ
ンチ端部の形状の尖りを抑えることが可能な半導体装置
の製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】第一の本発明は、半導体
基板に溝を備えた半導体装置の製造方法であって、半導
体基板に溝を形成する溝形成工程と、アルカリ系溶液
と、前記半導体と前記アルカリ系溶液とに対して親和性
を有する界面活性剤との混合溶液を用いて前記溝内壁に
犠牲酸化膜を形成する犠牲酸化膜形成工程と、前記犠牲
酸化膜を除去する犠牲酸化膜除去工程と、を備えること
を特徴とする。
基板に溝を備えた半導体装置の製造方法であって、半導
体基板に溝を形成する溝形成工程と、アルカリ系溶液
と、前記半導体と前記アルカリ系溶液とに対して親和性
を有する界面活性剤との混合溶液を用いて前記溝内壁に
犠牲酸化膜を形成する犠牲酸化膜形成工程と、前記犠牲
酸化膜を除去する犠牲酸化膜除去工程と、を備えること
を特徴とする。
【００１５】第一の本発明では、アルカリ系溶液と前記
半導体と前記アルカリ系溶液とに対して親和性を有する
界面活性剤との混合溶液を用いて溝内壁に犠牲酸化膜を
形成するので、犠牲酸化膜を溝内壁に均一に形成するこ
とができる。したがって、犠牲酸化膜を除去した後の溝
内壁の凹凸が少なくなり、製造された半導体装置の素子
特性を向上することができる。
半導体と前記アルカリ系溶液とに対して親和性を有する
界面活性剤との混合溶液を用いて溝内壁に犠牲酸化膜を
形成するので、犠牲酸化膜を溝内壁に均一に形成するこ
とができる。したがって、犠牲酸化膜を除去した後の溝
内壁の凹凸が少なくなり、製造された半導体装置の素子
特性を向上することができる。
【００１６】また、第二の本発明は、半導体基板に溝を
備えた半導体装置の製造方法であって、半導体基板上に
第一のマスク層と第二のマスク層とを順に形成し、前記
第一及び第二のマスク層に所定のパターンを形成するマ
スク層形成工程と、前記第一及び第二のマスク層をマス
クとして、前記半導体基板に溝を形成する溝形成工程
と、前記第二のマスク層をマスクとして、前記溝内壁と
第一のマスク層とをエッチングする内壁エッチング工程
と、を備え、前記第一のマスク層は、前記内壁エッチン
グ工程におけるエッチング速度が前記第二のマスク層の
材料のエッチング速度より速い材料で形成されているこ
とを特徴とする。
備えた半導体装置の製造方法であって、半導体基板上に
第一のマスク層と第二のマスク層とを順に形成し、前記
第一及び第二のマスク層に所定のパターンを形成するマ
スク層形成工程と、前記第一及び第二のマスク層をマス
クとして、前記半導体基板に溝を形成する溝形成工程
と、前記第二のマスク層をマスクとして、前記溝内壁と
第一のマスク層とをエッチングする内壁エッチング工程
と、を備え、前記第一のマスク層は、前記内壁エッチン
グ工程におけるエッチング速度が前記第二のマスク層の
材料のエッチング速度より速い材料で形成されているこ
とを特徴とする。
【００１７】第二の本発明では、内壁エッチング工程に
おいて、第一のマスク層は、エッチング速度が前記第二
のマスク層より速い材料で形成されているので、第一の
マスク層は第二のマスク層より早くエッチングされる。
そのため、エッチング時に溝内壁の端部のエッチングを
妨げる部材がなく、端部が充分にエッチングされ、尖り
が少ない形状となる。したがって、半導体装置の特性を
向上させることができる。
おいて、第一のマスク層は、エッチング速度が前記第二
のマスク層より速い材料で形成されているので、第一の
マスク層は第二のマスク層より早くエッチングされる。
そのため、エッチング時に溝内壁の端部のエッチングを
妨げる部材がなく、端部が充分にエッチングされ、尖り
が少ない形状となる。したがって、半導体装置の特性を
向上させることができる。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態（以下
実施形態という）を、図面に従って説明する。
実施形態という）を、図面に従って説明する。
【００１９】図１には、本実施形態の半導体装置である
ＩＧＢＴの製造方法が示されている。
ＩＧＢＴの製造方法が示されている。
【００２０】まず、シリコンなどの半導体を材料とした
ｐ型半導体基板１０上に、ベース領域となるｎ型高濃度
不純物ドリフト層１２及びｎ型低濃度不純物ドリフト領
域１４、チャネルが形成されるｐ型ボディ領域１６が選
択的に形成されている。ｐ型ボディ領域１６には、エミ
ッタ領域となるｎ型エミッタ領域１８が選択的に形成さ
れている。半導体基板２０（ここで、半導体基板は、ｐ
型半導体基板１０、ｎ型高濃度不純物ドリフト層１２、
ｎ型低濃度不純物ドリフト領域１４、ｐ型ボディ領域１
６、ｎ型エミッタ領域１８を含むとする）上には、後に
溝（トレンチ）を形成するときのマスクとなるシリコン
窒化膜（ＳｉＮ膜）２２及びシリコン酸化膜（ＳｉＯ2
膜）２４が全面に形成されている（図１（ａ））。
ｐ型半導体基板１０上に、ベース領域となるｎ型高濃度
不純物ドリフト層１２及びｎ型低濃度不純物ドリフト領
域１４、チャネルが形成されるｐ型ボディ領域１６が選
択的に形成されている。ｐ型ボディ領域１６には、エミ
ッタ領域となるｎ型エミッタ領域１８が選択的に形成さ
れている。半導体基板２０（ここで、半導体基板は、ｐ
型半導体基板１０、ｎ型高濃度不純物ドリフト層１２、
ｎ型低濃度不純物ドリフト領域１４、ｐ型ボディ領域１
６、ｎ型エミッタ領域１８を含むとする）上には、後に
溝（トレンチ）を形成するときのマスクとなるシリコン
窒化膜（ＳｉＮ膜）２２及びシリコン酸化膜（ＳｉＯ2
膜）２４が全面に形成されている（図１（ａ））。
【００２１】このシリコン窒化膜２２とシリコン酸化膜
２４は、後にトレンチが形成されるｎ型エミッタ領域１
８上の一部分が露出されるように選択的に除去される
（図１（ｂ））。
２４は、後にトレンチが形成されるｎ型エミッタ領域１
８上の一部分が露出されるように選択的に除去される
（図１（ｂ））。
【００２２】そして、残されたシリコン窒化膜２０及び
シリコン酸化膜２２をマスクとして、半導体基板２０が
ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）
法を用いてエッチングされ、トレンチ２６が形成され
る。ＲＩＥ法は異方性エッチング法であり、トレンチ２
６は半導体基板２０のｎ型エミッタ領域１８、ｐ型ボデ
ィ領域１６及びｎ型低濃度不純物ドリフト領域１４の上
層部を貫いて、半導体基板２０の厚さ方向に形成される
（図１（ｃ））。シリコン窒化膜２２及びシリコン酸化
膜２４はともに、ＲＩＥ法でエッチングされるときのエ
ッチング速度が、半導体基板２０の半導体材料より遅い
ため、好適にエッチングを行うことができる。
シリコン酸化膜２２をマスクとして、半導体基板２０が
ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）
法を用いてエッチングされ、トレンチ２６が形成され
る。ＲＩＥ法は異方性エッチング法であり、トレンチ２
６は半導体基板２０のｎ型エミッタ領域１８、ｐ型ボデ
ィ領域１６及びｎ型低濃度不純物ドリフト領域１４の上
層部を貫いて、半導体基板２０の厚さ方向に形成される
（図１（ｃ））。シリコン窒化膜２２及びシリコン酸化
膜２４はともに、ＲＩＥ法でエッチングされるときのエ
ッチング速度が、半導体基板２０の半導体材料より遅い
ため、好適にエッチングを行うことができる。
【００２３】トレンチ形成時の異方性エッチング（図１
（ｃ））によって、トレンチ２６の内壁２８にダメージ
層が形成される。本実施形態では、生じたダメージ層を
除去するため、アルカリ系溶液とアニオン系界面活性剤
との混合溶液を用いて、トレンチ２６の内壁２８を酸化
して、ダメージ層の表面を取り込むと共に、トレンチ２
６の内壁２８に薄いシリコン酸化物（ＳｉＯ2）の犠牲
酸化膜を形成する。図３は、図１（ｃ）の部分３０の拡
大図が示されている。図３（ａ）には、トレンチ２６の
内壁２８に形成されたダメージ層３２及び犠牲酸化膜３
４が示されている。
（ｃ））によって、トレンチ２６の内壁２８にダメージ
層が形成される。本実施形態では、生じたダメージ層を
除去するため、アルカリ系溶液とアニオン系界面活性剤
との混合溶液を用いて、トレンチ２６の内壁２８を酸化
して、ダメージ層の表面を取り込むと共に、トレンチ２
６の内壁２８に薄いシリコン酸化物（ＳｉＯ2）の犠牲
酸化膜を形成する。図３は、図１（ｃ）の部分３０の拡
大図が示されている。図３（ａ）には、トレンチ２６の
内壁２８に形成されたダメージ層３２及び犠牲酸化膜３
４が示されている。
【００２４】アルカリ系溶液として、例えば、コリン過
水が用いられる。コリン過水は、その液組成が、４．０
ｗｔ％ＴＭＡＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：５：３５（ＴＭ
ＡＨ：テトラメチルアンモニウムハイドロオキサイド）
の溶液である。このコリン過水に対して、アニオン系界
面活性剤を２００〜６００ｐｐｍ程度混合する。アニオ
ン系界面活性剤は、カルボキシル基、スルホ基、硫酸基
をもち、水中で解離して陰イオンとなる。そして、アニ
オン系界面活性剤の親油基側がトレンチ２６の内壁２８
のシリコンと結合し、親水基側アルカリ系水溶液と結合
する。このように、アニオン系界面活性剤はシリコンと
アルカリ系溶液の双方に対して親和性を備え、シリコン
とアルカリ系溶液との界面の自由エネルギーを低下させ
る作用を備える。アニオン系界面活性剤として、例え
ば、アルキルベンゼンスルホン酸塩等がある。
水が用いられる。コリン過水は、その液組成が、４．０
ｗｔ％ＴＭＡＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：５：３５（ＴＭ
ＡＨ：テトラメチルアンモニウムハイドロオキサイド）
の溶液である。このコリン過水に対して、アニオン系界
面活性剤を２００〜６００ｐｐｍ程度混合する。アニオ
ン系界面活性剤は、カルボキシル基、スルホ基、硫酸基
をもち、水中で解離して陰イオンとなる。そして、アニ
オン系界面活性剤の親油基側がトレンチ２６の内壁２８
のシリコンと結合し、親水基側アルカリ系水溶液と結合
する。このように、アニオン系界面活性剤はシリコンと
アルカリ系溶液の双方に対して親和性を備え、シリコン
とアルカリ系溶液との界面の自由エネルギーを低下させ
る作用を備える。アニオン系界面活性剤として、例え
ば、アルキルベンゼンスルホン酸塩等がある。
【００２５】このように、アニオン系界面活性剤は、半
導体材料であるシリコンとアルカリ系溶液との双方に対
して親和性を備えている。したがって、アニオン系界面
活性剤を介して、シリコンから形成されているトレンチ
２６の内壁２８のダメージ層３２にアルカリ溶液が均一
に行き渡ることが可能となり、ダメージ層３２に均一な
犠牲酸化膜３４が形成される。
導体材料であるシリコンとアルカリ系溶液との双方に対
して親和性を備えている。したがって、アニオン系界面
活性剤を介して、シリコンから形成されているトレンチ
２６の内壁２８のダメージ層３２にアルカリ溶液が均一
に行き渡ることが可能となり、ダメージ層３２に均一な
犠牲酸化膜３４が形成される。
【００２６】本実施形態では、アルカリ系溶液としてコ
リン過水を使用したが、他のアルカリ系溶液を使用して
もよい。例えば、コリン過水にかえて、アンモニア過水
を使用してもよい。アンモニア過水は、液組成がＮＨ4
ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：１０：５０であるアルカリ
系溶液である。このように種々のアルカリ系溶液を使用
することが可能である。
リン過水を使用したが、他のアルカリ系溶液を使用して
もよい。例えば、コリン過水にかえて、アンモニア過水
を使用してもよい。アンモニア過水は、液組成がＮＨ4
ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：１０：５０であるアルカリ
系溶液である。このように種々のアルカリ系溶液を使用
することが可能である。
【００２７】また、本実施形態は、アルカリ系溶液にア
ニオン系界面活性剤を混合したが、これはアニオン系界
面活性剤に限定したものではなく、アルカリ系溶液と半
導体材料との双方に親和性を有する界面活性剤であれば
よい。例えば、非イオン系界面活性剤、両性イオン系界
面活性剤も、半導体材料との双方に親和性を有するので
好適である。
ニオン系界面活性剤を混合したが、これはアニオン系界
面活性剤に限定したものではなく、アルカリ系溶液と半
導体材料との双方に親和性を有する界面活性剤であれば
よい。例えば、非イオン系界面活性剤、両性イオン系界
面活性剤も、半導体材料との双方に親和性を有するので
好適である。
【００２８】このように本実施形態のＩＧＢＴの製造方
法では、アルカリ系溶液にアニオン系界面活性剤を混合
しており、アニオン系界面活性剤は半導体基板２０の材
料であるシリコンとアルカリ系溶液とに対して親和性を
有しているので、トレンチ２６の内壁２８に均一な厚さ
の酸化シリコンの犠牲酸化膜３４を形成することができ
る。
法では、アルカリ系溶液にアニオン系界面活性剤を混合
しており、アニオン系界面活性剤は半導体基板２０の材
料であるシリコンとアルカリ系溶液とに対して親和性を
有しているので、トレンチ２６の内壁２８に均一な厚さ
の酸化シリコンの犠牲酸化膜３４を形成することができ
る。
【００２９】犠牲酸化膜３４が形成された後、シリコン
酸化膜２４をマスクとして、犠牲酸化膜３４がケミカル
ドライエッチング（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃ
ｈｉｎｇ、ＣＤＥ）で除去されるとともに、ダメージ層
３２も除去される（図２（ａ））。図２（ａ）における
部分３０の拡大図が図４に示されている。犠牲酸化膜３
４が均一な厚さに形成されたので、トレンチ２６の内壁
２８の凹凸が少なくなり、製造された半導体装置の素子
特性を向上することができる。
酸化膜２４をマスクとして、犠牲酸化膜３４がケミカル
ドライエッチング（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃ
ｈｉｎｇ、ＣＤＥ）で除去されるとともに、ダメージ層
３２も除去される（図２（ａ））。図２（ａ）における
部分３０の拡大図が図４に示されている。犠牲酸化膜３
４が均一な厚さに形成されたので、トレンチ２６の内壁
２８の凹凸が少なくなり、製造された半導体装置の素子
特性を向上することができる。
【００３０】また、このＣＤＥを行うとき、シリコン窒
化膜２２のエッチング速度はシリコン酸化膜２４よりも
速い。例えば、９０Ｐａ、６０℃で、ＣＦ4を２．５×
１０- 3Ｌ／ｓ（１５０ｃｃｍ）、酸素（Ｏ2）を１．０
×１０-3Ｌ／ｓ（６０ｃｃｍ）の流量の条件下でＣＤＥ
を行うとき、半導体基板２０のシリコン（Ｓｉ）のエッ
チング速度に対するシリコン酸化膜２４のシリコン酸化
物（ＳｉＯ2）のエッチング速度の比（エッチングレー
ト比）は１／２０である。しかし、同じ条件下で、半導
体基板２０のシリコン（Ｓｉ）のエッチング速度に対す
るシリコン窒化膜２２のシリコン窒化物（ＳｉＮ）のエ
ッチング速度の比（エッチングレート比）は１／２とな
る。このように、シリコン窒化膜２２はシリコン酸化膜
２４より、上記ＣＤＥ条件でのエッチング速度が大き
い。したがって、トレンチ２６の内壁２８にＣＤＥを行
うときに、シリコン窒化膜２２は、シリコン酸化膜２４
より多くエッチングされる。図５にＣＤＥが行われた後
のトレンチ２６の拡大図が示されている。シリコン窒化
膜２２はシリコン酸化膜２４より多くエッチングされて
いるので、エッチャントがトレンチ２６の内壁２８の端
部３１にあたることを遮るものが少なくなる。したがっ
て、トレンチ２６の端部３１の形状の尖りを少なくする
ことができる。
化膜２２のエッチング速度はシリコン酸化膜２４よりも
速い。例えば、９０Ｐａ、６０℃で、ＣＦ4を２．５×
１０- 3Ｌ／ｓ（１５０ｃｃｍ）、酸素（Ｏ2）を１．０
×１０-3Ｌ／ｓ（６０ｃｃｍ）の流量の条件下でＣＤＥ
を行うとき、半導体基板２０のシリコン（Ｓｉ）のエッ
チング速度に対するシリコン酸化膜２４のシリコン酸化
物（ＳｉＯ2）のエッチング速度の比（エッチングレー
ト比）は１／２０である。しかし、同じ条件下で、半導
体基板２０のシリコン（Ｓｉ）のエッチング速度に対す
るシリコン窒化膜２２のシリコン窒化物（ＳｉＮ）のエ
ッチング速度の比（エッチングレート比）は１／２とな
る。このように、シリコン窒化膜２２はシリコン酸化膜
２４より、上記ＣＤＥ条件でのエッチング速度が大き
い。したがって、トレンチ２６の内壁２８にＣＤＥを行
うときに、シリコン窒化膜２２は、シリコン酸化膜２４
より多くエッチングされる。図５にＣＤＥが行われた後
のトレンチ２６の拡大図が示されている。シリコン窒化
膜２２はシリコン酸化膜２４より多くエッチングされて
いるので、エッチャントがトレンチ２６の内壁２８の端
部３１にあたることを遮るものが少なくなる。したがっ
て、トレンチ２６の端部３１の形状の尖りを少なくする
ことができる。
【００３１】シリコン酸化膜２４及びシリコン窒化膜２
２のエッチングレート比は、ＣＤＥを行うときに流すガ
ス流量等で制御することができる。例えば、９０Ｐａ、
６０℃で、ＣＦ4を２．５×１０-3Ｌ／ｓ（１５０ｃｃ
ｍ）、Ｏ2を１．０×１０-3Ｌ／ｓ（６０ｃｃｍ）、Ｎ2
を０．５×１０-3Ｌ／ｓ（３０ｃｃｍ）の流量の条件下
でＣＤＥを行うとき、シリコン酸化膜２４のエッチング
レート比は１／１５程度であるが、シリコン窒化膜２２
のエッチングレート比は、１／１．２程度となる。この
ように、シリコン窒化膜２２のエッチングレート比は容
易に制御することができ、１〜１／５程度であることが
好適である。
２のエッチングレート比は、ＣＤＥを行うときに流すガ
ス流量等で制御することができる。例えば、９０Ｐａ、
６０℃で、ＣＦ4を２．５×１０-3Ｌ／ｓ（１５０ｃｃ
ｍ）、Ｏ2を１．０×１０-3Ｌ／ｓ（６０ｃｃｍ）、Ｎ2
を０．５×１０-3Ｌ／ｓ（３０ｃｃｍ）の流量の条件下
でＣＤＥを行うとき、シリコン酸化膜２４のエッチング
レート比は１／１５程度であるが、シリコン窒化膜２２
のエッチングレート比は、１／１．２程度となる。この
ように、シリコン窒化膜２２のエッチングレート比は容
易に制御することができ、１〜１／５程度であることが
好適である。
【００３２】その後、シリコン酸化膜２４がウェットエ
ッチングで除去され、続いて、シリコン窒化膜２２がウ
ェットエッチングで除去される。この後、熱酸化を行
い、トレンチ２６の内壁２８に、熱酸化による犠牲酸化
膜を一旦形成し、犠牲酸化膜を除去することで、更なる
ダメージ層の除去を行うことができる。そして、ゲート
酸化膜３５が、トレンチ２６の内壁２８及び半導体基板
２０上の全面に形成される。その後、ゲート電極となる
多結晶シリコン層３６が、ゲート酸化膜３５上に形成さ
れる（図２（ｂ））。
ッチングで除去され、続いて、シリコン窒化膜２２がウ
ェットエッチングで除去される。この後、熱酸化を行
い、トレンチ２６の内壁２８に、熱酸化による犠牲酸化
膜を一旦形成し、犠牲酸化膜を除去することで、更なる
ダメージ層の除去を行うことができる。そして、ゲート
酸化膜３５が、トレンチ２６の内壁２８及び半導体基板
２０上の全面に形成される。その後、ゲート電極となる
多結晶シリコン層３６が、ゲート酸化膜３５上に形成さ
れる（図２（ｂ））。
【００３３】その後、多結晶シリコン層３６とゲート酸
化膜３５が選択的に除去される。そして、層間絶縁膜３
８を選択的に形成した後、半導体基板２０上にエミッタ
電極４０が形成される。また、半導体基板２０のエミッ
タ電極４０が形成された面の裏側の面にコレクタ電極４
２が形成される（図２（ｃ））。
化膜３５が選択的に除去される。そして、層間絶縁膜３
８を選択的に形成した後、半導体基板２０上にエミッタ
電極４０が形成される。また、半導体基板２０のエミッ
タ電極４０が形成された面の裏側の面にコレクタ電極４
２が形成される（図２（ｃ））。
【００３４】トレンチ２６の内壁２８の端部３１の尖り
が少なくなっているため、トレンチ２６の内壁２８に形
成されるゲート酸化膜３５の端部の尖りも少なくなる。
したがって、ゲート酸化膜の信頼性が向上するととも
に、ＩＧＢＴを動作させるときに、ゲート酸化膜３５に
電解の集中が起こりにくいため、電流のリークが少なく
なり、ＩＧＢＴの特性が向上する。
が少なくなっているため、トレンチ２６の内壁２８に形
成されるゲート酸化膜３５の端部の尖りも少なくなる。
したがって、ゲート酸化膜の信頼性が向上するととも
に、ＩＧＢＴを動作させるときに、ゲート酸化膜３５に
電解の集中が起こりにくいため、電流のリークが少なく
なり、ＩＧＢＴの特性が向上する。
【００３５】本実施形態は、ＩＧＢＴの製造方法に限定
したものではなく、例えば、トレンチキャパシタを用い
たＤＲＡＭセル等の半導体基板にトレンチを備えた半導
体装置に適用することが可能である。
したものではなく、例えば、トレンチキャパシタを用い
たＤＲＡＭセル等の半導体基板にトレンチを備えた半導
体装置に適用することが可能である。
【００３６】
【発明の効果】本発明の半導体装置の製造方法は、溝
（トレンチ）内壁の凹凸を抑え、また、溝端部の形状の
尖りを抑えることが可能であり、半導体装置の特性を向
上することができる。
（トレンチ）内壁の凹凸を抑え、また、溝端部の形状の
尖りを抑えることが可能であり、半導体装置の特性を向
上することができる。
【図１】 本実施形態の半導体装置の製造方法が示され
た工程断面図である。
た工程断面図である。
【図２】 本実施形態の半導体装置の製造方法が示され
た工程断面図である。
た工程断面図である。
【図３】 図１の部分３０の拡大断面図である。
【図４】 犠牲酸化膜が除去された後のトレンチの断面
拡大図である。
拡大図である。
【図５】 犠牲酸化膜が除去された後のトレンチの断面
拡大図である。
拡大図である。
【図６】 従来の半導体装置の製造方法が示された工程
断面図である。
断面図である。
【図７】 従来の半導体装置の製造方法が示された工程
断面図である。
断面図である。
【図８】 従来の犠牲酸化膜除去工程時のトレンチの断
面拡大図である。
面拡大図である。
【図９】 従来の犠牲酸化膜が除去された後のトレンチ
の断面拡大図である。
の断面拡大図である。
２０ 半導体基板、２２ シリコン窒化膜、２４ シリ
コン酸化膜、２６ 溝（トレンチ）、２８ 内壁、３４
犠牲酸化膜、３５ ゲート酸化膜。
コン酸化膜、２６ 溝（トレンチ）、２８ 内壁、３４
犠牲酸化膜、３５ ゲート酸化膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｆターム(参考） 5F004 AA07 AA09 DA01 DA25 DA26 DB00 DB01 DB03 DB07 EA06 EA07 EA10 EB04 5F043 BB01 BB27 BB28 DD15 DD30 FF01 GG05 GG10 5F083 AD15 PR03
Claims (2)
- 【請求項１】 半導体基板に溝を備えた半導体装置の製
造方法であって、 半導体基板に溝を形成する溝形成工程と、 アルカリ系溶液と、前記半導体と前記アルカリ系溶液と
に対して親和性を有する界面活性剤と、の混合溶液を用
いて前記溝内壁に犠牲酸化膜を形成する犠牲酸化膜形成
工程と、 前記犠牲酸化膜を除去する犠牲酸化膜除去工程と、を備
えることを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板に溝を備えた半導体装置の製
造方法であって、 半導体基板上に第一のマスク層と第二のマスク層とを順
に形成し、前記第一及び第二のマスク層に所定のパター
ンを形成するマスク層形成工程と、 前記第一及び第二のマスク層をマスクとして、前記半導
体基板に溝を形成する溝形成工程と、 前記第二のマスク層をマスクとして、前記溝内壁と第一
のマスク層とをエッチングする内壁エッチング工程と、
を備え、 前記第一のマスク層は、前記内壁エッチング工程におけ
るエッチング速度が前記第二のマスク層の材料のエッチ
ング速度より速い材料で形成されていることを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32550799A JP4379982B2 (ja) | 1999-11-16 | 1999-11-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32550799A JP4379982B2 (ja) | 1999-11-16 | 1999-11-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001144082A true JP2001144082A (ja) | 2001-05-25 |
| JP4379982B2 JP4379982B2 (ja) | 2009-12-09 |
Family
ID=18177656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32550799A Expired - Fee Related JP4379982B2 (ja) | 1999-11-16 | 1999-11-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4379982B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005322880A (ja) * | 2004-05-06 | 2005-11-17 | Hynix Semiconductor Inc | リセスチャネル領域を備えた半導体素子の製造方法 |
| JP2007250837A (ja) * | 2006-03-16 | 2007-09-27 | Sony Corp | 半導体装置の製造方法 |
| JP2009283969A (ja) * | 2001-08-10 | 2009-12-03 | Siliconix Inc | トレンチゲート電極を有する金属−絶縁体−半導体デバイスの製造方法 |
-
1999
- 1999-11-16 JP JP32550799A patent/JP4379982B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009283969A (ja) * | 2001-08-10 | 2009-12-03 | Siliconix Inc | トレンチゲート電極を有する金属−絶縁体−半導体デバイスの製造方法 |
| JP2005322880A (ja) * | 2004-05-06 | 2005-11-17 | Hynix Semiconductor Inc | リセスチャネル領域を備えた半導体素子の製造方法 |
| JP4610323B2 (ja) * | 2004-05-06 | 2011-01-12 | 株式会社ハイニックスセミコンダクター | リセスチャネル領域を備えた半導体素子の製造方法 |
| JP2007250837A (ja) * | 2006-03-16 | 2007-09-27 | Sony Corp | 半導体装置の製造方法 |
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|---|---|
| JP4379982B2 (ja) | 2009-12-09 |
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