JP2001127200A - 半導体素子収納用パッケージの実装構造 - Google Patents
半導体素子収納用パッケージの実装構造Info
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Abstract
(57)【要約】
【課題】外部回路基板との電気的接続性に優れ、信頼性
の高い半導体素子収納用パッケージの実装構造を提供す
る。 【解決手段】半導体素子収納用パッケージＡの実装構造
において、セラミック絶縁基板１の表面に積載した半導
体素子２の中心部に相当するセラミック絶縁基板１の裏
面に、前記半導体素子２と電気的に接続していない接続
端子５ａを複数配置したことを特徴とする半導体素子収
納用パッケージＡとその実装構造。
の高い半導体素子収納用パッケージの実装構造を提供す
る。 【解決手段】半導体素子収納用パッケージＡの実装構造
において、セラミック絶縁基板１の表面に積載した半導
体素子２の中心部に相当するセラミック絶縁基板１の裏
面に、前記半導体素子２と電気的に接続していない接続
端子５ａを複数配置したことを特徴とする半導体素子収
納用パッケージＡとその実装構造。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子を気密
に収納する半導体素子収納用パッケージの実装構造に関
するものであり、特にパッケージにおけるセラミック絶
縁基板と外部回路基板との熱膨張係数差が小さい場合に
おいて、パッケージと外部配線基板との電気的接続に関
する信頼性を向上するための改善に関するものである。
に収納する半導体素子収納用パッケージの実装構造に関
するものであり、特にパッケージにおけるセラミック絶
縁基板と外部回路基板との熱膨張係数差が小さい場合に
おいて、パッケージと外部配線基板との電気的接続に関
する信頼性を向上するための改善に関するものである。
【０００２】
【従来技術】従来より、ＬＳＩ等の半導体集積回路素子
（以下、単に半導体素子という。）は、半導体素子収納
用パッケージに収容され、気密封止して環境の悪影響を
遮断し、フリップチップ型やボールグリッドアレイ型の
実装が施されている。例えば、図３にボールグリッドア
レイ実装の例を示す。これによれば、半導体素子収納用
パッケージａは、アルミナセラミックス等からなる絶縁
基板２１と、絶縁基板２１の一方の表面に搭載され、絶
縁基板２１に当接して接着した半導体素子２２と、半導
体素子２２を電気的に接続する立体配線２３と、半導体
素子２２と立体配線２３とを環境の悪影響から保護する
ために気密封止して設けられた熱硬化性樹脂２４とから
構成されている。
（以下、単に半導体素子という。）は、半導体素子収納
用パッケージに収容され、気密封止して環境の悪影響を
遮断し、フリップチップ型やボールグリッドアレイ型の
実装が施されている。例えば、図３にボールグリッドア
レイ実装の例を示す。これによれば、半導体素子収納用
パッケージａは、アルミナセラミックス等からなる絶縁
基板２１と、絶縁基板２１の一方の表面に搭載され、絶
縁基板２１に当接して接着した半導体素子２２と、半導
体素子２２を電気的に接続する立体配線２３と、半導体
素子２２と立体配線２３とを環境の悪影響から保護する
ために気密封止して設けられた熱硬化性樹脂２４とから
構成されている。
【０００３】すなわち、半導体素子２２は、絶縁基板２
１の表面にガラス、樹脂、ロウ材等から成る接着剤にて
接着固定されており、半導体素子２２の接続用電極と、
絶縁基板２１の素子搭載部周辺に形成された表層配線２
５とがワイヤボンディング方式によりＡｕ、Ａｌ等のワ
イヤで連結されている。そして、半導体素子２２、立体
配線２３および表層配線２５は、エポキシ樹脂等の熱硬
化性樹脂２４にて封止されている。
１の表面にガラス、樹脂、ロウ材等から成る接着剤にて
接着固定されており、半導体素子２２の接続用電極と、
絶縁基板２１の素子搭載部周辺に形成された表層配線２
５とがワイヤボンディング方式によりＡｕ、Ａｌ等のワ
イヤで連結されている。そして、半導体素子２２、立体
配線２３および表層配線２５は、エポキシ樹脂等の熱硬
化性樹脂２４にて封止されている。
【０００４】また、絶縁基板２１の内部には表層配線２
５と絶縁基板２１の裏面に形成された接続パッド２６と
を電気的に連結する内部配線２７がタングステン、モリ
ブデン等の高融点金属を用いて形成されている。さら
に、接続パッド２６は外部回路基板２８の外部配線２９
と、球状の半田からなる接続端子３０を介してそれぞれ
接合されている。
５と絶縁基板２１の裏面に形成された接続パッド２６と
を電気的に連結する内部配線２７がタングステン、モリ
ブデン等の高融点金属を用いて形成されている。さら
に、接続パッド２６は外部回路基板２８の外部配線２９
と、球状の半田からなる接続端子３０を介してそれぞれ
接合されている。
【０００５】かかる実装構造において、パッケージの絶
縁基板２１と外部回路基板２８の熱膨張係数との差が大
きいと、使用環境の温度変化や稼働中の自己発熱によっ
て半田からなる接続端子３０にせん断歪みが負荷され、
この接続端子３０が熱疲労破壊しやすくなり、接続端子
３０と外部配線２９との電気的接続が悪くなるため、対
策が必要であった（例えば、特開平８−１３９２３３号
公報参照）。
縁基板２１と外部回路基板２８の熱膨張係数との差が大
きいと、使用環境の温度変化や稼働中の自己発熱によっ
て半田からなる接続端子３０にせん断歪みが負荷され、
この接続端子３０が熱疲労破壊しやすくなり、接続端子
３０と外部配線２９との電気的接続が悪くなるため、対
策が必要であった（例えば、特開平８−１３９２３３号
公報参照）。
【０００６】そのため、高い接続信頼性を要する場合
は、外部回路基板２８はパッケージの絶縁基板２１に近
い熱膨張係数を有する絶縁材料が使用されている。
は、外部回路基板２８はパッケージの絶縁基板２１に近
い熱膨張係数を有する絶縁材料が使用されている。
【０００７】
【発明が解決しようとする課題】しかしながら、絶縁基
板２１と外部回路基板２８との熱膨張係数が近い場合で
あっても、逆に半導体素子２２と絶縁基板２１との熱膨
張係数差が大きくなり、その熱膨張差に起因して絶縁基
板２１が変形し、半田からなる接続端子３０は次第に疲
労して最後には破壊に至ってしまう。特に、絶縁基板２
１と外部回路基板２８との熱膨張係数が近い場合には、
半導体素子２２搭載部の中心部に位置する半田からなる
接続端子３０が熱疲労破壊を引き起こすという問題があ
った。
板２１と外部回路基板２８との熱膨張係数が近い場合で
あっても、逆に半導体素子２２と絶縁基板２１との熱膨
張係数差が大きくなり、その熱膨張差に起因して絶縁基
板２１が変形し、半田からなる接続端子３０は次第に疲
労して最後には破壊に至ってしまう。特に、絶縁基板２
１と外部回路基板２８との熱膨張係数が近い場合には、
半導体素子２２搭載部の中心部に位置する半田からなる
接続端子３０が熱疲労破壊を引き起こすという問題があ
った。
【０００８】例えば、図３において、絶縁基板２１と外
部回路基板２８とがいずれもアルミナセラミックスから
なる場合、半導体素子の作動／停止に伴う熱サイクルが
繰り返し印加されると、絶縁基板２１と半導体素子２２
との熱膨張係数差に起因する熱応力により、絶縁基板２
１には、半導体素子２２搭載側が凹となるような反り変
形が生じる。
部回路基板２８とがいずれもアルミナセラミックスから
なる場合、半導体素子の作動／停止に伴う熱サイクルが
繰り返し印加されると、絶縁基板２１と半導体素子２２
との熱膨張係数差に起因する熱応力により、絶縁基板２
１には、半導体素子２２搭載側が凹となるような反り変
形が生じる。
【０００９】その際、接続端子３０により絶縁基板２１
と接続されている外部回路基板２８も同じ方向に反り変
形する。パッケージの外周に位置する接続端子３０は、
絶縁基板２１と外部回路基板２８との熱膨張差が小さい
ために、小さな熱応力しか生じない。これに対して、半
導体素子２２搭載部の中心部に対応する位置にある接続
端子３０では、絶縁基板２１の反り変形によって厚さ方
向の変位が最大となる。その結果、パッケージａを外部
回路基板２８に実装した形態において、特に、半導体素
子搭載部の中心部直下付近の接続端子３０と外部回路基
板２８との電気的接続性が損なわれ、導通不良が起こる
という問題があった。
と接続されている外部回路基板２８も同じ方向に反り変
形する。パッケージの外周に位置する接続端子３０は、
絶縁基板２１と外部回路基板２８との熱膨張差が小さい
ために、小さな熱応力しか生じない。これに対して、半
導体素子２２搭載部の中心部に対応する位置にある接続
端子３０では、絶縁基板２１の反り変形によって厚さ方
向の変位が最大となる。その結果、パッケージａを外部
回路基板２８に実装した形態において、特に、半導体素
子搭載部の中心部直下付近の接続端子３０と外部回路基
板２８との電気的接続性が損なわれ、導通不良が起こる
という問題があった。
【００１０】本発明は、外部回路基板との電気的接続性
に優れ、信頼性の高い半導体素子収納用パッケージの実
装構造を提供することを目的とするものである。
に優れ、信頼性の高い半導体素子収納用パッケージの実
装構造を提供することを目的とするものである。
【００１１】
【課題を解決するための手段】本発明の半導体素子収納
用パッケージの実装構造は、セラミック絶縁基板と、該
セラミック絶縁基板の一方の表面に実装搭載された半導
体素子と、該半導体素子を前記セラミック絶縁基板表面
に気密封止して設けられた熱硬化性樹脂と、前記セラミ
ック絶縁基板の他方の表面に設けられた複数の接続パッ
ドと、該接続パッドに取り付けられ、外部回路基板にロ
ウ付けされる接続端子と、前記接続パッドと前記半導体
素子とを電気的に接続する配線とを具備してなる半導体
素子収納用パッケージにおいて、前記接続パッドのう
ち、前記半導体素子搭載部の中心部に対向する位置の複
数の接続パッドが、前記半導体素子と電気的に接続して
いない非接続端子であることを特徴とするものであり、
これによって、パッケージの耐疲労性を飛躍的に向上で
きる。
用パッケージの実装構造は、セラミック絶縁基板と、該
セラミック絶縁基板の一方の表面に実装搭載された半導
体素子と、該半導体素子を前記セラミック絶縁基板表面
に気密封止して設けられた熱硬化性樹脂と、前記セラミ
ック絶縁基板の他方の表面に設けられた複数の接続パッ
ドと、該接続パッドに取り付けられ、外部回路基板にロ
ウ付けされる接続端子と、前記接続パッドと前記半導体
素子とを電気的に接続する配線とを具備してなる半導体
素子収納用パッケージにおいて、前記接続パッドのう
ち、前記半導体素子搭載部の中心部に対向する位置の複
数の接続パッドが、前記半導体素子と電気的に接続して
いない非接続端子であることを特徴とするものであり、
これによって、パッケージの耐疲労性を飛躍的に向上で
きる。
【００１２】すなわち、半導体素子とセラミック基板間
に発生する熱歪による電気的断線を抑制し、半導体素子
と外部回路基板との電気接続の信頼性を高め、半導体素
子収納用パッケージの耐久性を顕著に向上することがで
きる。
に発生する熱歪による電気的断線を抑制し、半導体素子
と外部回路基板との電気接続の信頼性を高め、半導体素
子収納用パッケージの耐久性を顕著に向上することがで
きる。
【００１３】また、非接続端子の配置する領域を、半導
体素子の大きさと略同一とすることが好ましく、接続端
子の接触不良の発生をより低減する効果がある。
体素子の大きさと略同一とすることが好ましく、接続端
子の接触不良の発生をより低減する効果がある。
【００１４】さらに、セラミック絶縁基板と外部回路基
板とが同一材料であることが好適である。このように、
絶縁基板と外部回路基板との熱膨張率を同一にして発生
する熱応力を最小にすることにより、接続端子に発生す
る不良を抑制して半導体収納用パッケージの実装構造を
信頼性の高いものにできる。
板とが同一材料であることが好適である。このように、
絶縁基板と外部回路基板との熱膨張率を同一にして発生
する熱応力を最小にすることにより、接続端子に発生す
る不良を抑制して半導体収納用パッケージの実装構造を
信頼性の高いものにできる。
【００１５】
【発明の実施の形態】本発明によれば、図１（ａ）およ
び（ｂ）に示すように、セラミック絶縁基板１の表面
に、半導体素子２を設け、エポキシ樹脂等の熱硬化性樹
脂３によって気密に封止されている。また、接続パッド
４がセラミック絶縁基板１の他の表面に設けられ、接続
端子５および非接続端子５ａによって外部回路基板６と
接着してある。ここで、半導体素子２の電極端子と接続
パッド４とは内部配線７とボンディングワイヤ等からな
る立体配線８を介して電気的に接続されている。さら
に、外部回路基板６と半導体収納用パッケージＡとの電
気的接続は、外部接続パッド９を介して行われる。
び（ｂ）に示すように、セラミック絶縁基板１の表面
に、半導体素子２を設け、エポキシ樹脂等の熱硬化性樹
脂３によって気密に封止されている。また、接続パッド
４がセラミック絶縁基板１の他の表面に設けられ、接続
端子５および非接続端子５ａによって外部回路基板６と
接着してある。ここで、半導体素子２の電極端子と接続
パッド４とは内部配線７とボンディングワイヤ等からな
る立体配線８を介して電気的に接続されている。さら
に、外部回路基板６と半導体収納用パッケージＡとの電
気的接続は、外部接続パッド９を介して行われる。
【００１６】本発明によれば、パッケージＡのセラミッ
ク絶縁基板１に搭載した半導体素子２の中心部付近に相
当する位置の裏側に、半導体素子と電気的に接続してい
ない複数の非接続端子５ａが形成されている。即ち、半
導体素子の作動／停止に伴う熱サイクルが繰り返し印加
された場合、絶縁基板１と半導体素子２との熱膨張係数
差に起因する熱応力により、セラミック絶縁基板１全体
には、半導体素子２搭載側が凹となるような反り変形が
生じる。
ク絶縁基板１に搭載した半導体素子２の中心部付近に相
当する位置の裏側に、半導体素子と電気的に接続してい
ない複数の非接続端子５ａが形成されている。即ち、半
導体素子の作動／停止に伴う熱サイクルが繰り返し印加
された場合、絶縁基板１と半導体素子２との熱膨張係数
差に起因する熱応力により、セラミック絶縁基板１全体
には、半導体素子２搭載側が凹となるような反り変形が
生じる。
【００１７】その結果、非接続端子５ａには最大の熱応
力が加わり、非接続端子５ａから熱疲労破壊が生じるも
のの、半導体素子２とは電気的に接続していない端子で
あり、パッケージＡの機能には何ら影響を及ぼさない。
また、パッケージＡの熱疲労寿命は、電気的に接続され
た接続端子の寿命によって決まるが、本発明の構造にお
いては、かかる接続端子５には小さい熱応力しか生じな
いため、熱疲労寿命は飛躍的に長くなる。
力が加わり、非接続端子５ａから熱疲労破壊が生じるも
のの、半導体素子２とは電気的に接続していない端子で
あり、パッケージＡの機能には何ら影響を及ぼさない。
また、パッケージＡの熱疲労寿命は、電気的に接続され
た接続端子の寿命によって決まるが、本発明の構造にお
いては、かかる接続端子５には小さい熱応力しか生じな
いため、熱疲労寿命は飛躍的に長くなる。
【００１８】なお、半導体素子２と電気的に接続してい
ない非接続端子５ａは、接続端子の電気的接続の信頼性
を高めるために、１つの端子だけでなく、図２（ａ）お
よび（ｂ）に示すように、複数の端子を格子状に配置す
ることが望ましい。
ない非接続端子５ａは、接続端子の電気的接続の信頼性
を高めるために、１つの端子だけでなく、図２（ａ）お
よび（ｂ）に示すように、複数の端子を格子状に配置す
ることが望ましい。
【００１９】また、上記以外のパッケージの実装方法と
して、絶縁基板１裏面の半導体素子２搭載部の中心に対
向する部位には、あらかじめ接続端子を取り付けないペ
リフェラル型の接続端子を配列することもあるが、この
場合には非接続端子５ａを設けた場合よりも絶縁基板１
の半導体素子搭載部中心の厚み方向への変形量が大きく
なるため、電気的な接続を有する接続端子に生じる熱応
力は大きくなり、耐熱疲労性は悪化する。
して、絶縁基板１裏面の半導体素子２搭載部の中心に対
向する部位には、あらかじめ接続端子を取り付けないペ
リフェラル型の接続端子を配列することもあるが、この
場合には非接続端子５ａを設けた場合よりも絶縁基板１
の半導体素子搭載部中心の厚み方向への変形量が大きく
なるため、電気的な接続を有する接続端子に生じる熱応
力は大きくなり、耐熱疲労性は悪化する。
【００２０】これに対して電気的に非接続である非接続
端子５ａを設けた場合、非接続端子５ａはセラミック絶
縁基板１に搭載した半導体素子２中心の厚み方向の変形
量を抑制する働きをするため、接続端子５に生じる熱応
力も小さくなり、耐疲労性が向上する。すなわち、本発
明で設けた非接続端子５ａは、機械的な変形を抑制する
働きがある。
端子５ａを設けた場合、非接続端子５ａはセラミック絶
縁基板１に搭載した半導体素子２中心の厚み方向の変形
量を抑制する働きをするため、接続端子５に生じる熱応
力も小さくなり、耐疲労性が向上する。すなわち、本発
明で設けた非接続端子５ａは、機械的な変形を抑制する
働きがある。
【００２１】なお、本発明の半導体素子収納用パッケー
ジＡにおける、半導体素子２とセラミック絶縁基板１と
の熱膨張差による非接続端子５ａへの熱応力の発生、お
よびそれに基づくパッケージＡと外部回路基板６との電
気接続信頼性の低下は、セラミック絶縁基板１と半導体
素子２との−４０〜１２５℃における熱膨張係数差（α
1）が２ｐｐｍ／℃以上の場合、およびセラミック絶縁
基板１と外部回路基板６との−４０〜１２５℃における
熱膨張係数差（α2）が３ｐｐｍ／℃以下の場合に特に
顕著に観察される挙動である。
ジＡにおける、半導体素子２とセラミック絶縁基板１と
の熱膨張差による非接続端子５ａへの熱応力の発生、お
よびそれに基づくパッケージＡと外部回路基板６との電
気接続信頼性の低下は、セラミック絶縁基板１と半導体
素子２との−４０〜１２５℃における熱膨張係数差（α
1）が２ｐｐｍ／℃以上の場合、およびセラミック絶縁
基板１と外部回路基板６との−４０〜１２５℃における
熱膨張係数差（α2）が３ｐｐｍ／℃以下の場合に特に
顕著に観察される挙動である。
【００２２】すなわち、α1が２ｐｐｍ／℃以下の場
合、およびα2が３ｐｐｍ／℃以上の場合に、セラミッ
ク絶縁基板１と外部回路基板６とに反り変形が生じ、半
導体素子２の外周部に相当する位置に配置された接続端
子に最大応力が加わり、本発明で設けた非接続端子５ａ
ではなく、その周囲の接続端子５の接続不良が発生す
る。したがって、応力の印加モードを制御するために、
本発明のパッケージ構造は、α1が２ｐｐｍ／℃以上
で、α2が３ｐｐｍ／℃以下であることが必要で、その
効果を十分に引き出すことができる。
合、およびα2が３ｐｐｍ／℃以上の場合に、セラミッ
ク絶縁基板１と外部回路基板６とに反り変形が生じ、半
導体素子２の外周部に相当する位置に配置された接続端
子に最大応力が加わり、本発明で設けた非接続端子５ａ
ではなく、その周囲の接続端子５の接続不良が発生す
る。したがって、応力の印加モードを制御するために、
本発明のパッケージ構造は、α1が２ｐｐｍ／℃以上
で、α2が３ｐｐｍ／℃以下であることが必要で、その
効果を十分に引き出すことができる。
【００２３】さらに、非接続端子を配置する領域を、半
導体素子の大きさと略同一とすることにより、パッケー
ジの信頼性を大きく高めることができる。すなわち、セ
ラミック絶縁基板１の裏面に格子状に配列する接続端子
５および非接続端子５ａのうち、発生する応力が大き
く、熱疲労により劣化する度合いの激しい領域は、セラ
ミック絶縁基板１の表面に搭載する半導体素子２の搭載
部と対向する部位であり、この部位に配置されるものを
全て非接続端子５ａとすることにより、非接続端子５ａ
の周囲に配置した接続端子５に加わる熱応力を極めて小
さいものとし、熱疲労による破壊の可能性を無視しうる
ものとできる。
導体素子の大きさと略同一とすることにより、パッケー
ジの信頼性を大きく高めることができる。すなわち、セ
ラミック絶縁基板１の裏面に格子状に配列する接続端子
５および非接続端子５ａのうち、発生する応力が大き
く、熱疲労により劣化する度合いの激しい領域は、セラ
ミック絶縁基板１の表面に搭載する半導体素子２の搭載
部と対向する部位であり、この部位に配置されるものを
全て非接続端子５ａとすることにより、非接続端子５ａ
の周囲に配置した接続端子５に加わる熱応力を極めて小
さいものとし、熱疲労による破壊の可能性を無視しうる
ものとできる。
【００２４】セラミック絶縁基板１は、アルミナ、ムラ
イト等のセラミックス、あるいは低温焼成のガラスセラ
ミックスなどの電気絶縁材料から成り、内部にはタング
ステン、モリブデン、マンガン等の高融点金属粉末から
成る内部配線７を有しているが、本発明においては、半
導体素子２搭載部の中心部に相当する部分の接続端子５
ａへの内部配線は設けず、半導体素子２の外周部および
その外側に位置する接続端子５への内部配線のみを設け
ている。
イト等のセラミックス、あるいは低温焼成のガラスセラ
ミックスなどの電気絶縁材料から成り、内部にはタング
ステン、モリブデン、マンガン等の高融点金属粉末から
成る内部配線７を有しているが、本発明においては、半
導体素子２搭載部の中心部に相当する部分の接続端子５
ａへの内部配線は設けず、半導体素子２の外周部および
その外側に位置する接続端子５への内部配線のみを設け
ている。
【００２５】また、半導体素子２は、絶縁基板１の上面
にガラス、樹脂、ロウ材等から成る接着剤を介して接着
固定され、ボンディングワイヤ等の立体配線８と共にエ
ポキシ樹脂等の熱硬化性樹脂３にて封止されており、半
導体素子２と立体配線８は外部環境からの影響を受けな
い構造になっている。
にガラス、樹脂、ロウ材等から成る接着剤を介して接着
固定され、ボンディングワイヤ等の立体配線８と共にエ
ポキシ樹脂等の熱硬化性樹脂３にて封止されており、半
導体素子２と立体配線８は外部環境からの影響を受けな
い構造になっている。
【００２６】接続パツド４および外部接続パッド９は、
タングステン、モリブデン、マンガン等の高融点金属粉
末から成り、セラミック絶縁基板１の内部配線７と接続
しており、接続端子５と機械的に接着していると共に、
電気的にも接続している。また、接続端子５および非接
続端子５ａは、Ｓｎ?Ｐｂ、Ｓｎ?Ｐｂ?Ｂｉ、Ｓｎ?Ａｇ
等の球状半田からなり、ロウ付け等により接続パッド４
または外部接続パッド９に取付けられている。
タングステン、モリブデン、マンガン等の高融点金属粉
末から成り、セラミック絶縁基板１の内部配線７と接続
しており、接続端子５と機械的に接着していると共に、
電気的にも接続している。また、接続端子５および非接
続端子５ａは、Ｓｎ?Ｐｂ、Ｓｎ?Ｐｂ?Ｂｉ、Ｓｎ?Ａｇ
等の球状半田からなり、ロウ付け等により接続パッド４
または外部接続パッド９に取付けられている。
【００２７】外部回路基板６は、酸化アルミニウム質焼
結体、ムライト質焼結体、窒化アルミニウム質焼結体、
炭化珪素質焼結体、ガラスセラミック焼結体等のセラミ
ック材料以外に、プリント配線板等の有機材料基板を用
いることができる。
結体、ムライト質焼結体、窒化アルミニウム質焼結体、
炭化珪素質焼結体、ガラスセラミック焼結体等のセラミ
ック材料以外に、プリント配線板等の有機材料基板を用
いることができる。
【００２８】本発明の実装構造を有する半導体収納用パ
ッケージの形成法について具体的に説明する。まず、セ
ラミックス絶縁基板１および外部配線基板６がアルミナ
セラミックスから成る場合は、アルミナ粉末に対して、
ＳｉＯ2、ＭｇＯ、ＣａＯなどの助剤粉末を所望により
添加し、例えば、アルミナおよび助剤からなる混合粉末
に適当な有機バインダー、溶剤等を添加混合してスラリ
ーを作るとともに、スラリーをドクターブレード法やカ
レンダーロール法によってグリーンシート（生シート）
を作製し、しかる後、前記グリーンシートに適当な打ち
抜き加工を施す。
ッケージの形成法について具体的に説明する。まず、セ
ラミックス絶縁基板１および外部配線基板６がアルミナ
セラミックスから成る場合は、アルミナ粉末に対して、
ＳｉＯ2、ＭｇＯ、ＣａＯなどの助剤粉末を所望により
添加し、例えば、アルミナおよび助剤からなる混合粉末
に適当な有機バインダー、溶剤等を添加混合してスラリ
ーを作るとともに、スラリーをドクターブレード法やカ
レンダーロール法によってグリーンシート（生シート）
を作製し、しかる後、前記グリーンシートに適当な打ち
抜き加工を施す。
【００２９】次に、タングステン、モリブデン、マンガ
ン等の高融点金属粉末に適当な有機バインダー、可塑
剤、溶剤を添加混合して得た金属ペーストをセラミック
絶縁基板１となるグリーンシート表面、予め従来周知の
スクリーン印刷法により所定パターンに印刷塗布してお
くとともに、スルーホール内に充填することによってセ
ラミック絶縁基板１の所定位置に所定パターンを被着形
成し、内部配線７を形成する。
ン等の高融点金属粉末に適当な有機バインダー、可塑
剤、溶剤を添加混合して得た金属ペーストをセラミック
絶縁基板１となるグリーンシート表面、予め従来周知の
スクリーン印刷法により所定パターンに印刷塗布してお
くとともに、スルーホール内に充填することによってセ
ラミック絶縁基板１の所定位置に所定パターンを被着形
成し、内部配線７を形成する。
【００３０】これらのグリーンシートを複数枚積層し、
１５００〜１７００℃の温度で焼成することによってセ
ラミック絶縁基板１および外部配線基板６を作製でき
る。このように得られたセラミック絶縁基板１の所定の
位置にガラス、樹脂またはロウ材等の接着剤を塗布し、
その上に半導体素子２を搭載して接着固定する。また、
ボンディング装置により半導体素子２の端子と内部配線
７との電気接続を行い、立体配線８を形成する。その
後、エポキシ樹脂等の熱硬化性樹脂３を半導体素子２と
立体配線８とを覆うように充填し、１５０〜２００℃に
加熱することにより固化して封止する。
１５００〜１７００℃の温度で焼成することによってセ
ラミック絶縁基板１および外部配線基板６を作製でき
る。このように得られたセラミック絶縁基板１の所定の
位置にガラス、樹脂またはロウ材等の接着剤を塗布し、
その上に半導体素子２を搭載して接着固定する。また、
ボンディング装置により半導体素子２の端子と内部配線
７との電気接続を行い、立体配線８を形成する。その
後、エポキシ樹脂等の熱硬化性樹脂３を半導体素子２と
立体配線８とを覆うように充填し、１５０〜２００℃に
加熱することにより固化して封止する。
【００３１】次に、接続パッド４に半田を過剰に供給
し、しかる後、これを約１５０〜２５０℃で加熱するこ
とによって溶融した半田の表面張力によって球状とし、
接続端子５を形成するとともに、セラミック絶縁基板１
と外部接続基板６とを接合することができる。また、場
合によっては、高融点半田からなる球状半田を低融点半
田によってロウ付けすることも可能である。
し、しかる後、これを約１５０〜２５０℃で加熱するこ
とによって溶融した半田の表面張力によって球状とし、
接続端子５を形成するとともに、セラミック絶縁基板１
と外部接続基板６とを接合することができる。また、場
合によっては、高融点半田からなる球状半田を低融点半
田によってロウ付けすることも可能である。
【００３２】
【実施例】セラミック絶縁基板１を形成する各種セラミ
ック材料について、表１の焼成条件で焼成して５×４×
４０ｍｍの形状の焼結体を作製し、各焼結体について４
０〜８００℃の熱膨張係数を測定し表１に示した。
ック材料について、表１の焼成条件で焼成して５×４×
４０ｍｍの形状の焼結体を作製し、各焼結体について４
０〜８００℃の熱膨張係数を測定し表１に示した。
【００３３】また、表１に示す各種セラミック材料を用
いて表２の材質からなる図１の半導体素子収納用パッケ
ージの実装構造を試作した。
いて表２の材質からなる図１の半導体素子収納用パッケ
ージの実装構造を試作した。
【００３４】メタライズ金属を含むペーストを塗布し、
またスルーホールを形成してペーストを充填するととも
に、基板の下面にスルーホールに接続する箇所にＷのメ
タライズからなる接続パッド４を形成し、表１の条件で
内部配線７、スルーホール、接続パッド４とともに積層
グリーンシートを同時焼成してセラミック絶縁基板１を
作製した。
またスルーホールを形成してペーストを充填するととも
に、基板の下面にスルーホールに接続する箇所にＷのメ
タライズからなる接続パッド４を形成し、表１の条件で
内部配線７、スルーホール、接続パッド４とともに積層
グリーンシートを同時焼成してセラミック絶縁基板１を
作製した。
【００３５】なお、セラミック絶縁基板１の寸法は縦１
７ｍｍ×横１７ｍｍ×厚さ０．７５ｍｍ、また、パッケ
ージにおける接続パッド４径は０．６ｍｍ、接続パッド
４のピッチは１ｍｍであり、接続端子５および非接続端
子５ａを合計で２２５個設けた。
７ｍｍ×横１７ｍｍ×厚さ０．７５ｍｍ、また、パッケ
ージにおける接続パッド４径は０．６ｍｍ、接続パッド
４のピッチは１ｍｍであり、接続端子５および非接続端
子５ａを合計で２２５個設けた。
【００３６】半導体素子２としては、縦９ｍｍ×横９ｍ
ｍ×厚さ０．３ｍｍのシリコンウエハ（熱膨張係数３ｐ
ｐｍ／℃）を用い、球状の接続端子５および非接続端子
５ａとしては、Ｓｎ６３重量％?Ｐｂ３７重量％の直径
が０．７ｍｍの半田ボールを形成した。
ｍ×厚さ０．３ｍｍのシリコンウエハ（熱膨張係数３ｐ
ｐｍ／℃）を用い、球状の接続端子５および非接続端子
５ａとしては、Ｓｎ６３重量％?Ｐｂ３７重量％の直径
が０．７ｍｍの半田ボールを形成した。
【００３７】本発明の半導体素子収納用パッケージの実
装構造においては、セラミック絶縁基板１の製造時に半
導体素子２中心部の直下に位置するｍ×ｎ列（ｍ，ｎは
正数）を半導体素子２と電気的に非接続である非接続端
子５ａとし、これを非接続端子数として表２に記載し
た。
装構造においては、セラミック絶縁基板１の製造時に半
導体素子２中心部の直下に位置するｍ×ｎ列（ｍ，ｎは
正数）を半導体素子２と電気的に非接続である非接続端
子５ａとし、これを非接続端子数として表２に記載し
た。
【００３８】そして、アルミナ質セラミックス（熱膨張
係数６．７ｐｐｍ／℃）または他のセラミックスからな
るセラミック絶縁基板１を用いたパッケージを外部回路
基板６の表面の外部接続パッド９に対して、２３０℃で
処理してパッケージを外部回路基板６に実装した。外部
回路基板６の大きさを、縦６７ｍｍ×横６７ｍｍ×厚さ
１．２５ｍｍとした。
係数６．７ｐｐｍ／℃）または他のセラミックスからな
るセラミック絶縁基板１を用いたパッケージを外部回路
基板６の表面の外部接続パッド９に対して、２３０℃で
処理してパッケージを外部回路基板６に実装した。外部
回路基板６の大きさを、縦６７ｍｍ×横６７ｍｍ×厚さ
１．２５ｍｍとした。
【００３９】このように作製した実装基板に対して−４
０℃〜１２５℃の温度サイクル試験を行った。実施例に
使用した外部回路基板６には電気的導通の有無を確認す
ることができるように外部接続パッド９を設けており、
テスターを用いて接続端子５による実装部の抵抗変化を
検出することができるようにした。そして、１００サイ
クル毎にそれぞれのパッケージの各接続端子５による実
装部の電気的抵抗を測定し、パッケージ内に１個以上の
初期抵抗に対して１０％以上の抵抗変化を有する接続端
子が現れるまでの回数を表２に示した。なお、表２にお
ける熱膨張係数差Δα1はセラミック絶縁基板１と半導
体素子２との熱膨張係数差を、Δα2はセラミック絶縁
基板１と外部回路基板６との熱膨張係数差を示してい
る。
０℃〜１２５℃の温度サイクル試験を行った。実施例に
使用した外部回路基板６には電気的導通の有無を確認す
ることができるように外部接続パッド９を設けており、
テスターを用いて接続端子５による実装部の抵抗変化を
検出することができるようにした。そして、１００サイ
クル毎にそれぞれのパッケージの各接続端子５による実
装部の電気的抵抗を測定し、パッケージ内に１個以上の
初期抵抗に対して１０％以上の抵抗変化を有する接続端
子が現れるまでの回数を表２に示した。なお、表２にお
ける熱膨張係数差Δα1はセラミック絶縁基板１と半導
体素子２との熱膨張係数差を、Δα2はセラミック絶縁
基板１と外部回路基板６との熱膨張係数差を示してい
る。
【００４０】
【表１】
【００４１】
【表２】
【００４２】表１および表２から明らかなように、本発
明の試料Ｎｏ．３〜１９のパッケージでは、２０００回
以上と熱疲労寿命が長くなっている。また、半導体素子
２と略同一の大きさに相当する本発明の試料Ｎｏ．９
は、疲労寿命が３０００回と非常に長くなった。
明の試料Ｎｏ．３〜１９のパッケージでは、２０００回
以上と熱疲労寿命が長くなっている。また、半導体素子
２と略同一の大きさに相当する本発明の試料Ｎｏ．９
は、疲労寿命が３０００回と非常に長くなった。
【００４３】一方、非接続端子のない試料Ｎｏ．１と非
接続端子が１本の試料Ｎｏ．２では、非接続端子の数が
少ないために熱サイクルテストは１５００回となった。
また、Δα2が３ｐｐｍ／℃より大きな試料Ｎｏ．２０
および２２は、熱サイクルテストが１７００回以下であ
った。さらに、Δα1が２ｐｐｍ／℃より小さな試料Ｎ
ｏ．２１は熱サイクルテストが１７００回であった。さ
らにまた、Δα1が２ｐｐｍ／℃より小さく、かつΔα2
が３ｐｐｍ／℃より大きい試料Ｎｏ．２３は熱サイクル
テストが１５００回であった。
接続端子が１本の試料Ｎｏ．２では、非接続端子の数が
少ないために熱サイクルテストは１５００回となった。
また、Δα2が３ｐｐｍ／℃より大きな試料Ｎｏ．２０
および２２は、熱サイクルテストが１７００回以下であ
った。さらに、Δα1が２ｐｐｍ／℃より小さな試料Ｎ
ｏ．２１は熱サイクルテストが１７００回であった。さ
らにまた、Δα1が２ｐｐｍ／℃より小さく、かつΔα2
が３ｐｐｍ／℃より大きい試料Ｎｏ．２３は熱サイクル
テストが１５００回であった。
【００４４】
【発明の効果】本発明によれば、半導体素子搭載部直下
のセラミック絶縁基板底面に半導体素子と電気的に接続
していない複数の非接続端子を形成することにより、外
部回路基板と絶縁基板との熱膨張差が近似し、半導体素
子とセラミック絶縁基板の熱膨張差が大きい場合におい
て、外部回路基板に対して長期間にわたり安定的に電気
的接続されたパッケージを提供できる。
のセラミック絶縁基板底面に半導体素子と電気的に接続
していない複数の非接続端子を形成することにより、外
部回路基板と絶縁基板との熱膨張差が近似し、半導体素
子とセラミック絶縁基板の熱膨張差が大きい場合におい
て、外部回路基板に対して長期間にわたり安定的に電気
的接続されたパッケージを提供できる。
【図１】本発明の半導体素子収納用パッケージの実装構
造を示すもので、（ａ）は全体の断面図、（ｂ）は接続
部の断面図である。
造を示すもので、（ａ）は全体の断面図、（ｂ）は接続
部の断面図である。
【図２】本発明の半導体素子収納用パッケージの実装構
造における接続端子および非接続端子の配置図である。
造における接続端子および非接続端子の配置図である。
【図３】従来の実装構造の断面図である。
Ａ・・・半導体素子収納用パッケージ １・・・セラミック絶縁基板 ２・・・半導体素子 ３・・・熱硬化性樹脂 ４・・・接続パッド ５・・・接続端子 ５ａ・・・非接続端子 ６・・・外部回路基板 ７・・・内部配線 ８・・・立体配線 ９・・・外部接続パッド
Claims (3)
- 【請求項１】セラミック絶縁基板と、該セラミック絶縁
基板の一方の表面に実装搭載された半導体素子と、該半
導体素子を前記セラミック絶縁基板表面に気密封止して
設けられた熱硬化性樹脂と、前記セラミック絶縁基板の
他方の表面に設けられた複数の接続パッドと、該接続パ
ッドに取り付けられ、外部回路基板にロウ付けされる接
続端子と、前記接続パッドと前記半導体素子とを電気的
に接続する配線とを具備してなる半導体素子収納用パッ
ケージを、前記接続端子を介して外部回路基板に実装し
てなる半導体素子収納用パッケージの実装構造におい
て、半導体素子とセラミック絶縁基板との熱膨張係数差
が２ｐｐｍ／℃以上、前記セラミック絶縁基板と外部回
路基板との熱膨張係数差が３ｐｐｍ／℃以下であるとと
もに、前記接続パッドのうち、前記半導体素子搭載部の
中心部に対向する位置の複数の接続パッドが、前記半導
体素子と電気的に接続していない非接続端子であること
を特徴とする半導体素子収納用パッケージの実装構造。 - 【請求項２】半導体素子の大きさと略同一な領域に、非
接続端子を配置したことを特徴とする請求項１記載の半
導体素子収納用パッケージの実装構造。 - 【請求項３】セラミック絶縁基板と外部回路基板とが同
一材料からなることを特徴とする請求項１または２記載
の半導体素子収納用パッケージの実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30964299A JP2001127200A (ja) | 1999-10-29 | 1999-10-29 | 半導体素子収納用パッケージの実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30964299A JP2001127200A (ja) | 1999-10-29 | 1999-10-29 | 半導体素子収納用パッケージの実装構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001127200A true JP2001127200A (ja) | 2001-05-11 |
Family
ID=17995508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30964299A Pending JP2001127200A (ja) | 1999-10-29 | 1999-10-29 | 半導体素子収納用パッケージの実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001127200A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11019292B2 (en) | 2018-02-22 | 2021-05-25 | Fujifilm Corporation | Imager and imaging device |
-
1999
- 1999-10-29 JP JP30964299A patent/JP2001127200A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11019292B2 (en) | 2018-02-22 | 2021-05-25 | Fujifilm Corporation | Imager and imaging device |
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