JP2001092465A

JP2001092465A - ブザー鳴動装置

Info

Publication number: JP2001092465A
Application number: JP27073999A
Authority: JP
Inventors: Hirokazu Suzuki; 広和鈴木
Original assignee: Yazaki Corp
Current assignee: Yazaki Corp
Priority date: 1999-09-24
Filing date: 1999-09-24
Publication date: 2001-04-06

Abstract

(57)【要約】【課題】半導体スイッチング装置を利用して他励型の
ブザー鳴動装置を容易に実現する。【解決手段】ワンチップ型の半導体スイッチング装置
であるスイッチングデバイス１１０を用い、負荷にブザ
ー１０２を接続して駆動電流を供給し鳴動させる。スイ
ッチングデバイス１１０は、サーマルＦＥＴ・ＱＡと、
これに並列接続されたＦＥＴ・ＱＢとを備えており、Ｆ
ＥＴ・ＱＢ及び抵抗素子Ｒｒ１によって過電流検出を行
うための基準電圧を生成し、コンパレータＣＭＰ１によ
りサーマルＦＥＴ・ＱＡの端子間電圧と基準電圧を比較
して、駆動回路１１１によりサーマルＦＥＴ・ＱＡをオ
ン・オフ制御する。スイッチＳＷ１をオンすると、サー
マルＦＥＴ・ＱＡがピンチオフ領域でオン・オフ動作を
繰り返し、ブザー１０２に駆動電流が供給される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば車両のホー
ンやアラーム等に用いる他励型のブザー鳴動装置に関
し、詳細には、電力供給をオン・オフする半導体スイッ
チング装置を利用したブザー鳴動装置に関する。

【０００２】

【従来の技術】従来より、車両のホーンや警報用のアラ
ーム、家庭用電化製品の各種報知用のアラームなど、ブ
ザーを駆動して鳴動するブザー鳴動装置が各種装置に搭
載されている。この種のブザーは、直流供給によって鳴
動する自励型やパルスなどのブザー駆動信号の供給によ
って鳴動する他励型が周知である。

【０００３】図３は従来の他励型のブザー鳴動装置の構
成を示すブロック図である。この他励型のブザー鳴動装
置は、ＣＰＵ１からの警報音信号（例えば、所定の時間
間隔でオン・オフするパルス信号）を駆動回路２を通じ
て駆動信号としてブザー３に供給することにより、ブザ
ー３が鳴動するようになっている。

【０００４】また、例えば、特開平８−２０７６６０号
公報に開示されている「車載用警報ブザーの駆動回路」
では、マイクロコンピュータからの警報音信号（発振パ
ルス）をスイッチング素子（トランジスタ）を通じて、
負荷のブザーに供給するようになっている。更に、ブザ
ーと接地との間にスイッチング素子を直列接続し、この
スイッチング素子をマイクロコンピュータからのオン・
オフ信号で制御して、ブザーの鳴動・非鳴動を制御して
いる。

【０００５】

【発明が解決しようとする課題】上記公報のような従来
例の他励型のブザー鳴動装置では、ＣＰＵ（又は、マイ
クロコンピュータ）を用いて、そのブザー駆動を行って
いるため、ＣＰＵの処理負担（負荷）が増大化する問題
点がある。このようなＣＰＵでの負荷の増大を避けるた
めには、図３に示すように、ＣＰＵと共に駆動回路を用
いる構成とする必要がある。この場合、ブザー鳴動のた
めに専用のブザー駆動回路を設けることになるため、装
置コストがかさみ、また、実装規模が増大化して小型化
も困難になる。

【０００６】本発明は、上記事情に鑑みてなされたもの
で、ＣＰＵを使用することなく、半導体スイッチング装
置を利用して他励型のブザー鳴動装置を容易に実現で
き、装置の小型化と共にコスト削減が可能なブザー鳴動
装置を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明によるブザー鳴動
装置は、ブザーへの電力供給をオン・オフする半導体ス
イッチと、前記半導体スイッチの電力供給側と前記ブザ
ー側との端子間電圧特性とほぼ等価な基準電圧を生成す
る基準電圧生成手段と、前記基準電圧に対する前記半導
体スイッチの端子間電圧の大小によって前記半導体スイ
ッチのオン・オフを制御する駆動制御手段と、を備えて
いる。

【０００８】また、前記駆動制御手段は、前記基準電圧
生成手段により生成される基準電圧と前記半導体スイッ
チの端子間電圧とを比較して、前記半導体スイッチがピ
ンチオフ領域において繰り返しオン・オフ動作するよう
に制御するものである。

【０００９】また、前記基準電圧生成手段は、前記半導
体スイッチと同一チップ上に形成され前記半導体スイッ
チ及びブザーと並列接続される第２半導体スイッチと、
この第２半導体スイッチに直列接続した抵抗素子とを有
し、前記第２半導体スイッチの端子間電圧を前記基準電
圧として生成するものである。

【００１０】また、前記抵抗素子の抵抗値は、前記ブザ
ーの抵抗値に対して、直列接続されたそれぞれの半導体
スイッチから見て負荷抵抗成分がほぼ等価か又は大きく
なるように設定される。

【００１１】また、前記半導体スイッチ、基準電圧生成
手段、駆動制御手段は、ワンチップデバイスとして実装
されるものとする。

【００１２】このような構成のブザー鳴動装置は、半導
体スイッチの端子間電圧と等価な電圧特性を持つ基準電
圧に対する、半導体スイッチの端子間電圧の大小によっ
て、この半導体スイッチをオン・オフ制御する。すなわ
ち、前記基準電圧と半導体スイッチの端子間電圧とを比
較して、これらの差に応じて半導体スイッチをオン・オ
フ動作させる。この場合、半導体スイッチがピンチオフ
領域においてオン・オフ動作を繰り返すように、オン・
オフ制御がなされる。これにより、ブザーへの供給電力
として半導体スイッチのオン・オフに対応した所定の周
波数を持つ駆動電流が供給され、ブザーが鳴動する。

【００１３】この結果、スイッチング駆動機能、過熱保
護機能、負荷電流検出機能（過電流検出機能、過電流保
護機能）などを有する半導体スイッチング装置を利用し
て、他励型のブザー鳴動装置が容易に実現可能になる。
この場合、ブザーの駆動にＣＰＵ（又はマイクロコンピ
ュータ）などが不要であり、他の処理のために設けるＣ
ＰＵの処理負担が軽減され、装置コストも削減可能であ
る。また、半導体スイッチ、基準電圧生成手段、及び駆
動制御手段をワンチップデバイスとして実装することに
より、装置の小型化が可能で回路基板などにおける実装
スペースを縮小できるとともに、装置コストが削減され
る。更に、同一のチップ上に半導体スイッチ、基準電圧
生成手段、及び駆動制御手段を設けることにより、電源
電圧変動や温度ドリフト等が同一的に発生し、半導体素
子間の特性差が生じることもなく、また、生産ロット間
のバラツキも発生しないので、動作誤差が生じ難く、高
精度で安定した動作が得られる。

【００１４】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図１は本発明の一実施形態に係る
ブザー鳴動装置の構成を示すブロック及び回路図であ
る。

【００１５】本実施形態のブザー鳴動装置は、半導体ス
イッチング装置を用いてブザーを駆動するようになって
いる。この半導体スイッチング装置は、ワンチップのス
イッチングデバイス１１０として構成されており、この
基本構成を本出願人が特願平１１−１４０４２１号をも
って提案している。初めに、スイッチングデバイス１１
０の構成及び作用について説明する。

【００１６】スイッチングデバイス１１０には、電源１
０１からの供給電圧ＶＢラインが接続されるとともに、
負荷となるブザー１０２が接続されている。また、この
ブザー１０２に対するオン・オフ指示を行うためのスイ
ッチＳＷ１及び抵抗素子Ｒ１０が設けられ、供給電圧Ｖ
Ｂラインとスイッチングデバイス１１０とに接続されて
いる。

【００１７】スイッチングデバイス１１０は、半導体ス
イッチとしてのスイッチング機能と自己の温度保護機能
とを有するサーマルＦＥＴ・ＱＡを備えており、電源１
０１からの供給電圧ＶＢをブザー１０２に供給する経路
に、サーマルＦＥＴ・ＱＡのドレインＤ−ソースＳが直
列接続されている。スイッチングデバイス１１０は、サ
ーマルＦＥＴ・ＱＡのスイッチング制御により電力供給
を制御するもので、サーマルＦＥＴ・ＱＡに駆動制御手
段、過熱保護手段及び負荷電流検出手段等を合わせて、
一つのチップに集積化して実装した集積回路である。

【００１８】スイッチングデバイス１１０は、サーマル
ＦＥＴ・ＱＡをオン・オフ制御する駆動制御手段として
チャージポンプ３０５及び駆動回路１１１を備えてい
る。駆動回路１１１は、コレクタ側がチャージポンプ３
０５の出力に接続されたソーストランジスタと、エミッ
タ側が接地電位に接続されたシンクトランジスタとを直
列接続して備え、スイッチＳＷ１のオン・オフ切換えに
よる切換え信号に基づき、これらソーストランジスタ及
びシンクトランジスタをオン・オフ制御して、サーマル
ＦＥＴ・ＱＡを駆動制御する信号を出力する。なお、供
給電圧ＶＢが例えば１２［Ｖ］のとき、チャージポンプ
の出力電圧は例えばＶＢ＋１０［Ｖ］に設定される。

【００１９】また、サーマルＦＥＴ・ＱＡの過熱保護手
段として、遮断ラッチ回路３０６を備えている。遮断ラ
ッチ回路３０６は、一般のサーマルＦＥＴにも付加され
ている過熱遮断機能を実現するものであり、サーマルＦ
ＥＴ・ＱＡが規定以上の温度まで上昇したことを内蔵の
温度センサによって検出した場合には、その旨の検出情
報がラッチ回路に保持され、サーマルＦＥＴ・ＱＡのゲ
ート−ソース間に接続されている過熱遮断用ＦＥＴをオ
ン状態に遷移させることによって、サーマルＦＥＴ・Ｑ
Ａを強制的にオフ制御する。なお、ラッチ回路の保持情
報は端子Ｔ１４を介して出力され、ダイアグ（診断）情
報信号として例えば図示しないマイクロコンピュータ等
で利用可能である。

【００２０】また、サーマルＦＥＴ・ＱＡの負荷電流検
出手段として、過電流検出機能３０１と過小電流検出機
能とを備えている。過電流検出機能３０１は、具体的に
は、第２半導体スイッチとしてのＦＥＴ・ＱＢ、抵抗素
子Ｒ１，Ｒ２，Ｒ５，Ｒｒ１、ダイオードＤ１及びコン
パレータＣＭＰ１によって実現されている。すなわち、
サーマルＦＥＴ・ＱＡ及びブザー１０２に対し並列接続
されたＦＥＴ・ＱＢ及び抵抗素子Ｒｒ１は、過電流検出
における第１基準電圧を発生する手段であり、ＦＥＴ・
ＱＢのソースＳＢ電位がコンパレータＣＭＰ１の反転入
力端子（−）に供給されている。また、コンパレータＣ
ＭＰ１の非反転入力端子（＋）には、サーマルＦＥＴ・
ＱＡのドレインＤ−ソースＳ間電圧ＶDSA を抵抗素子Ｒ
１とＲ２とで分圧した電圧が抵抗素子Ｒ５を介して供給
されている。

【００２１】つまり、基準電圧生成手段として、サーマ
ルＦＥＴ・ＱＡのドレインＤ−ソースＳ間電圧ＶDSA と
ほぼ等価な電圧特性を持つ第１基準電圧を同一チップ上
のＦＥＴ・ＱＢと外付け回路の抵抗素子Ｒｒ１とによっ
て生成する。そして、コンパレータＣＭＰ１において、
第１基準電圧とサーマルＦＥＴ・ＱＡのドレインＤ−ソ
ースＳ間電圧ＶDSA とを比較してこれらの差を検出する
ことによって、過電流検出を行っている。

【００２２】この過電流検出機能３０１によって、負荷
（ブザー１０２）側で完全短絡（デッドショート）が発
生したときには、コンパレータＣＭＰ１の出力が有効
（Ｈレベル）となって、駆動回路１１１によりサーマル
ＦＥＴ・ＱＡをオフ制御する。また、ある程度の短絡抵
抗を持つ不完全短絡（レアショート）が発生している場
合には、サーマルＦＥＴ・ＱＡのオン・オフ制御を繰り
返し行うようになっている。一般に負荷側でショートが
発生した場合はデッドショートであっても配線の抵抗な
どがあるため、サーマルＦＥＴ・ＱＡはオン・オフ動作
を繰り返す。サーマルＦＥＴ・ＱＡがオフ状態からオン
状態に遷移してドレインＤ−ソースＳ間電圧ＶDSA が飽
和するまでの期間は、いわゆるＦＥＴのピンチオフ領域
での動作となる。すなわち、上記のような過大電流が流
れた場合は、サーマルＦＥＴ・ＱＡはピンチオフ領域で
動作し、オン・オフ制御が繰り返される。このようなオ
ン・オフ制御によって、電源１０１の供給電圧ＶＢライ
ンから負荷に至る電源供給経路において、サーマルＦＥ
Ｔ・ＱＡを含めた回路の過大電流に対する保護が可能と
なる。

【００２３】ここで、第１基準電圧の設定、即ち抵抗素
子Ｒｒ１の抵抗値の設定は次のようにして行われる。す
なわち、通常、サーマルＦＥＴ・ＱＡはｎ個のＦＥＴ
（ＦＥＴ・ＱＢと同等の特性を持つ）を並列接続して構
成されるので、過電流検出のためには抵抗素子Ｒｒ１を
［負荷（ブザー１０２）の抵抗値×ｎ］、すなわちサー
マルＦＥＴ・ＱＡとＦＥＴ・ＱＢそれぞれから見て負荷
抵抗成分がほぼ等価となるように設定すれば良い。この
場合、設定基準とする負荷の抵抗値として不完全短絡
（レアショート）時の短絡抵抗程度の値（すなわち抵抗
素子Ｒｒ１がブザー１０２の抵抗値より若干大きくなる
値）を採用するのが適切である。また、図１では、コン
パレータＣＭＰ１の出力を駆動回路１１１にのみ供給す
る構成としているが、端子を介して外部に出力するよう
にして、他の制御等に利用することも可能である。

【００２４】次に、過小電流検出機能は、具体的には、
ＦＥＴ・ＱＣ、抵抗素子Ｒｒ２及びコンパレータＣＭＰ
２によって実現されている。すなわち、ＦＥＴ・ＱＣ及
び抵抗素子Ｒｒ２は、過小電流検出における第２基準電
圧を発生する手段であり、ＦＥＴ・ＱＣのソースＳＣ電
位がコンパレータＣＭＰ２の反転入力端子（−）に供給
されている。また、コンパレータＣＭＰ２の非反転入力
端子（＋）には、サーマルＦＥＴ・ＱＡのソースＳＡ電
位が供給されている。

【００２５】つまり、サーマルＦＥＴ・ＱＡのドレイン
Ｄ−ソースＳ間電圧ＶDSA とほぼ等価な電圧特性を持つ
第２基準電圧を同一チップ上のＦＥＴ・ＱＣと外付け回
路の抵抗素子Ｒｒ２とによって生成する。そして、コン
パレータＣＭＰ２において、第２基準電圧とサーマルＦ
ＥＴ・ＱＡのドレインＤ−ソースＳ間電圧ＶDSA とを比
較してこれらの差を検出することによって、過小電流検
出を行っている。

【００２６】この過小電流検出機能によって、負荷（ブ
ザー１０２）側で断線故障等が発生したときには、コン
パレータＣＭＰ２の出力が有効（Ｌレベル）となって、
負荷のオープン（例えば、ブザー１０２の非鳴動情報）
を示す信号として過小電流検出信号が端子Ｔ１５を介し
て外部に出力される。ここで、第２基準電圧の設定、す
なわち抵抗素子Ｒｒ２の抵抗値の設定は次のようにして
行われる。第１基準電圧（抵抗素子Ｒｒ１）と同様に、
抵抗素子Ｒｒ２の抵抗値を［負荷（ブザー１０２）の抵
抗値×ｎ］に設定すれば良いが、設定基準とする負荷の
抵抗値として断線故障時の負荷抵抗程度の値を採用する
のが適切である。なお、過小電流検出機能は、ブザー１
０２の駆動制御動作には直接関係しないため、本実施形
態ではＦＥＴ・ＱＣ及び抵抗素子Ｒｒ２の機能は特に使
用しないものとする。

【００２７】以上説明した駆動制御手段、保護手段及び
負荷電流検出手段の他に、スイッチングデバイス１１０
には、電源Ｅｎａｂｌｅ３０２、突入電流の過電流判定
を回避するマスキング（突入電流マスク回路）３０３、
オン・オフ回数の積算による遮断制御を行うＯＮ／ＯＦ
Ｆ計数積算回路３０４も設けられている。これらの構成
要素は本発明のブザー駆動と直接的には関係しないので
説明を省略する。

【００２８】最後に、スイッチングデバイス１１０の特
徴をまとめれば、第１に、サーマルＦＥＴ・ＱＡに流れ
る電流検出用のシャント抵抗を不要として電源供給経路
の電力消費を抑制できることから大電流回路に有利であ
る点、第２に、電流感度が高く電流検出精度が高い点、
第３に、シンプルな駆動制御でサーマルＦＥＴ・ＱＡを
オン・オフ制御することができ、過熱遮断機能やＯＮ／
ＯＦＦ計数積算回路３０４によりマイクロコンピュータ
等のプログラム処理に比べて高速処理が可能である点、
第４に、ワンチップ化により回路構成を小型化でき、実
装スペースを縮小できるとともに、装置コストを削減で
きる点、第５に、電流検出がサーマルＦＥＴ・ＱＡのド
レイン−ソース間電圧ＶDSA と第１基準電圧及び第２基
準電圧との差の検出によって行われることから、同一チ
ップ上にＦＥＴ・ＱＢ，ＱＣ及びサーマルＦＥＴ・ＱＡ
を形成することにより、電流検出における同相的誤差要
因、すなわち電源電圧変動、温度ドリフト、ロット間の
バラツキなどによる影響を排除することができる点、等
々を挙げることができる。

【００２９】次に、本実施形態のブザー鳴動装置におけ
るブザー駆動に関する動作について説明する。本実施形
態のブザー鳴動装置は、スイッチングデバイス１１０の
過電流保護機能としてサーマルＦＥＴ・ＱＡがピンチオ
フ領域でオン・オフ動作を繰り返す性質を利用して、負
荷にブザー１０２を接続して所定周期でオン・オフする
駆動電流を供給し、ブザーを鳴動させるものである。こ
の場合、サーマルＦＥＴ・ＱＡのドレインＤ−ソースＳ
間電圧ＶDSA が、所定範囲内で第１基準電圧以上となる
ように、すなわちスイッチングデバイス１１０の過電流
検出において第１基準電圧の抵抗素子Ｒｒ１に対してブ
ザー１０２の抵抗値が同等か又は少し小さい不完全短絡
（レアショート）状態となるように、抵抗素子Ｒｒ１の
抵抗値を選定して第１基準電圧を設定する。

【００３０】このような構成により、スイッチＳＷ１を
オンするとサーマルＦＥＴ・ＱＡがピンチオフ領域にお
いて所定周期でオン・オフのスイッチング動作を繰り返
し、図２に示すように、所定周期で変動する駆動電流が
ブザー１０２に供給される。この駆動電流によって、ブ
ザー１０２が所定周波数で鳴動する。また、スイッチＳ
Ｗ１をオフすることによって、サーマルＦＥＴ・ＱＡか
らブザー１０２への駆動電流の供給が停止し、ブザー１
０２の鳴動が停止する。

【００３１】ここで、サーマルＦＥＴ・ＱＡのオン・オ
フ動作をより詳しく説明する。サーマルＦＥＴ・ＱＡが
オン状態に遷移すると、ドレイン電流ＩＤQAは回路抵抗
で決まる最終負荷電流値を目指して立ち上がって行く。
また、サーマルＦＥＴ・ＱＡのゲート−ソース間電圧Ｖ
TGSAは、ドレイン電流ＩＤQAで決まる値を取り、ドレイ
ン−ソース間電圧ＶDSA の低下によるコンデンサ容量Ｃ
GDのミラー効果でブレーキをかけられながら、これも立
ち上がっていく。さらに、ＦＥＴ・ＱＢのゲート−ソー
ス間電圧ＶTGSBは、ＦＥＴ・ＱＢがＲｒ１を負荷とする
ソースフォロアとして動作することにより決まる。

【００３２】また、サーマルＦＥＴ・ＱＡのゲート−ソ
ース間電圧ＶTGSAは、ドレイン電流ＩＤQAの増加に応じ
て大きくなって行くので、ゲート−ソース間電圧はＶTG
SB＜ＶTGSAとなる。また、ＶDSA ＝ＶTGSA＋ＶTGD 、Ｖ
DSB ＝ＶTGSB＋ＶTGD の関係があるから、ＶDSA −ＶDS
B ＝ＶTGSA−ＶTGSBとなる。ここで、ゲート−ソース間
電圧の差ＶTGSA−ＶTGSBは、ドレイン電流ＩＤQA−ＩＤ
QBを表わすから、ＶTGSA−ＶTGSBを検出することによ
り、サーマルＦＥＴ・ＱＡを流れる電流ＩＤQAとＦＥＴ
・ＱＢを流れる電流ＩＤQBとの差を得ることができる。
ＩＤQBはＶDSB が小さくなるにつれて（このときはＶDS
A も小さくなっている）ＩＤQAに相当する電流（ＩＤQA
／ｎ）に近づく。

【００３３】ＦＥＴ・ＱＢのドレイン−ソース間電圧Ｖ
DSB はコンパレータＣＭＰ１に直接入力され、サーマル
ＦＥＴ・ＱＡのドレイン−ソース間電圧ＶDSA は抵抗素
子Ｒ１とＲ２で分圧した値ＶINがコンパレータＣＭＰ１
に入力される。即ち、ＶIN＝ＶDSA ×Ｒ１／（Ｒ１＋Ｒ２） …（１）がコンパレータＣＭＰ１に入力されることになる。

【００３４】サーマルＦＥＴ・ＱＡがオン状態に遷移し
た直後は、コンパレータＣＭＰ１の入力電圧ＶINはＦＥ
Ｔ・ＱＢのドレイン−ソース間電圧ＶDSB に対してＶDS
B ＞ＶINであるが、サーマルＦＥＴ・ＱＡのドレイン電
流ＩＤQAが増加するに連れてＶINは増加し、ついにはＶ
DSB より大きくなる。このとき、コンパレータＣＭＰ１
の出力はＨレベルからＬレベルに変化して、サーマルＦ
ＥＴ・ＱＡをオフ状態に遷移させる。

【００３５】サーマルＦＥＴ・ＱＡがオフ状態に遷移す
るときのドレイン−ソース間電圧ＶDSA をしきい値ＶDS
Ath とすると、次式が成立する。ＶDSAth −ＶDSB ＝Ｒ２／Ｒ１×ＶDSB …（２）したがって、過電流判定値は（２）式に基づいて決まる
ことになる。

【００３６】つまり、サーマルＦＥＴ・ＱＡがオン状態
に遷移してから時間が経つにつれてドレイン電流ＩＤQA
が増加していき、過電流判定値を超えてドレイン−ソー
ス間電圧ＶDSA がＶDSAth より大きくなると、サーマル
ＦＥＴ・ＱＡはオフ状態に遷移する。

【００３７】サーマルＦＥＴ・ＱＡがオフ状態に遷移し
た後は、ドレイン電流ＩＤQAが減少していって再びコン
パレータＣＭＰ１の入力電圧ＶINがＦＥＴ・ＱＢのドレ
イン−ソース間電圧ＶDSB に対してＶDSB ＞ＶINとな
る。このとき、コンパレータＣＭＰ１の出力はＬレベル
からＨレベルに変化して、サーマルＦＥＴ・ＱＡをオン
状態に遷移させる。以上のようにして、サーマルＦＥＴ
・ＱＡはピンチオフ領域においてオン状態及びオフ状態
への遷移を繰り返す。

【００３８】なお、このピンチオフ領域でのサーマルＦ
ＥＴ・ＱＡの繰り返しオン・オフ制御は、負荷（ここで
はブザー１０２）が不完全短絡状態となっている場合の
動作であるが、本実施形態では抵抗素子Ｒｒ１の設定に
より意図的にこのような不完全短絡状態を生成して利用
するものであり、サーマルＦＥＴ・ＱＡからブザー１０
２へ供給する駆動電流は十分に小さいものとし、前記し
た過熱保護手段が動作しない状態とする。またこのと
き、抵抗素子Ｒｒ１の抵抗値は、負荷となるブザー１０
２の抵抗値のばらつきを考慮して設定する。

【００３９】また、上記構成において、抵抗素子Ｒｒ１
やＲ１，Ｒ２の抵抗値を変化させると、サーマルＦＥＴ
・ＱＡの繰り返しオン・オフ動作における周期とデュー
ティ比が変化するため、ブザー１０２の鳴動音の高さや
音質を変えることが可能である。サーマルＦＥＴ・ＱＡ
のオン・オフ動作の周期において、オンからオフまでの
時間（過電流判定の時間）は主に抵抗素子Ｒｒ１の値に
よって変化し、オフからオンまでの時間は主にピンチオ
フ領域でのゲート充放電特性などのＦＥＴの特性に依存
することとなる。ただし、汎用性を有するユニットとし
て製造された半導体スイッチング装置を利用する場合
は、抵抗素子Ｒｒ１の設定のみでは鳴動音の大幅な変更
は困難であるため、予め設定されたものを使用すること
になる。なお、半導体スイッチング装置を、所望の周波
数とデューティ比を有する駆動信号を出力する専用のブ
ザー鳴動装置として作製することも可能であり、この所
望の周波数とデューティ比を設定したブザー鳴動装置も
本発明に含まれる。

【００４０】上述したような本実施形態のブザー鳴動装
置は、比較的汎用性を有し、スイッチング駆動機能、過
熱保護機能、負荷電流検出機能（過電流検出機能、過電
流保護機能など）を備えた半導体スイッチング装置であ
るスイッチングデバイス１１０を利用して構成してい
る。このため、例えば、車両に搭載する場合は、車両用
として量産される半導体スイッチング装置を用いて容易
に、ホーンとかドアの閉め忘れやライトの消し忘れ等を
警告するアラームなどのための他励型のブザー鳴動装置
を実現できるようになる。また、本実施形態ではブザー
の駆動手段にＣＰＵ（又はマイクロコンピュータ）を用
いる必要がなく、スイッチングデバイス１１０のみでブ
ザーを鳴動させることができる。このため、ブザー駆動
においてＣＰＵを不要とし、車両の制御装置に実装され
るＣＰＵの処理負担（負荷）を軽減でき、より多くの他
の処理実行にＣＰＵの能力を割り当てることができるよ
うになる。

【００４１】また、ブザー鳴動装置は、スイッチングデ
バイス１１０として構成されているため、装置の小型化
が可能で実装スペースを縮小できるとともに、装置コス
トを削減できる。更に、同一のスイッチングデバイス１
１０上にＦＥＴ・ＱＢ，ＱＣ及びサーマルＦＥＴ・ＱＡ
（請求項における半導体スイッチ、第２半導体スイッ
チ、基準電圧生成手段に対応）を実装しているため、電
源電圧変動や温度ドリフト等が同一的に発生し、半導体
素子間の特性差が生じることもなく、また、生産ロット
間のバラツキも発生しないので、動作誤差が生じ難く、
高精度で安定した動作が得られる。

【００４２】

【発明の効果】以上説明したように本発明によれば、Ｃ
ＰＵを使用することなく、半導体スイッチング装置を利
用して他励型のブザー鳴動装置を容易に実現でき、装置
の小型化と共にコスト削減が可能なブザー鳴動装置を提
供できる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施形態に係るブザー鳴動装置の構
成を示すブロック図である。

【図２】本実施形態の動作としてブザーの駆動電流を示
す波形図である。

【図３】従来例のブザー鳴動装置の構成を示すブロック
図である。

【符号の説明】

１０１電源１０２ブザー１１０スイッチングデバイス１１１駆動回路３０１過電流検出機能３０５チャージポンプＣＭＰ１コンパレータＱＡサーマルＦＥＴＱＢＦＥＴＲ１，Ｒ２，Ｒｒ１抵抗素子ＳＷ１スイッチ

Claims

【特許請求の範囲】

【請求項１】ブザーへの電力供給をオン・オフする半
導体スイッチと、前記半導体スイッチの電力供給側と前記ブザー側との端
子間電圧特性とほぼ等価な基準電圧を生成する基準電圧
生成手段と、前記基準電圧に対する前記半導体スイッチの端子間電圧
の大小によって前記半導体スイッチのオン・オフを制御
する駆動制御手段と、を備えたことを特徴とするブザー鳴動装置。
【請求項２】前記駆動制御手段は、前記基準電圧生成
手段により生成される基準電圧と前記半導体スイッチの
端子間電圧とを比較して、前記半導体スイッチがピンチ
オフ領域において繰り返しオン・オフ動作するように制
御することを特徴とする請求項１に記載のブザー鳴動装
置。
【請求項３】前記基準電圧生成手段は、前記半導体ス
イッチと同一チップ上に形成され前記半導体スイッチ及
びブザーと並列接続される第２半導体スイッチと、この
第２半導体スイッチに直列接続した抵抗素子とを有し、
前記第２半導体スイッチの端子間電圧を前記基準電圧と
して生成することを特徴とする請求項１に記載のブザー
鳴動装置。
【請求項４】前記抵抗素子の抵抗値は、前記ブザーの
抵抗値に対して、直列接続されたそれぞれの半導体スイ
ッチから見て負荷抵抗成分がほぼ等価か又は大きくなる
ように設定されることを特徴とする請求項３に記載のブ
ザー鳴動装置。
【請求項５】前記半導体スイッチ、基準電圧生成手
段、駆動制御手段は、ワンチップデバイスとして実装さ
れることを特徴とする請求項１に記載のブザー鳴動装
置。