JP2001077785A - 時分割多重伝送装置 - Google Patents

Abstract

(57)【要約】 【課題】 多重化される１回線毎の伝送ビット数を増加
させる場合や、回線数を増加させた場合にもシフトレジ
スタの規模を大きくする必要の無い時分割多重伝送装置
を提供する。 【解決手段】 各入力回線基板２１〜２４は各入力時分
割伝送データの多重化のためのシフト量を設定する多重
化シフト量設定手段２９〜３８を有し、多重化シフト量
設定手段２９〜３８は入力回線基板２１〜２４が親基板
２７及び多重化基板２５と接続される際に親基板２７か
らの指示によりシフト量を設定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、時分割多重通信技
術を用いたデジタル伝送装置に関する。

【０００２】

【従来の技術】従来から、時分割多重通信技術を用いた
伝送装置では、回線端末の増減に応じて入出力の回線基
板を増減できるように、メンテナンスやバージョンアッ
プや不良による交換等のために基板変更が容易にできる
ように、親基板上に各端末毎の回線基板と多重化基板等
の子基板を接続する構成が用いられている。そのような
伝送装置、例えば、端末回線の４回線分を多重化伝送線
路の１回線に多重化する時分割多重伝送装置では、親基
板上に４枚の入力回線基板を接続すると、親基板に接続
された多重化基板と相互に接続されて多重化出力を行う
ようになっている。図３は、従来の時分割多重通信技術
を用いた伝送装置の例を示す構成ブロック図である。図
３では、シェルフ又はマザーボードと称される親基板７
上に４個の入力回線基板１〜４（パッケージＡ〜Ｄ）と
多重化基板５が配置され、各入力回線基板１〜４は多重
化基板５と親基板７のプリント配線パターンを介して接
続されている。多重化基板５の多重化出力は出力回線基
板６に出力される。入力回線基板１は、ビット長がｎの
時分割伝送データを４×ｎビットの伝送時間に１回の割
合で多重化基板５へ出力する回路基板であり、先頭の時
分割伝送データをＡ１とするとき、Ａ１出力後は、３×
ｎビットの伝送時間の間隔を空けた後に次のｎビットの
時分割伝送データＡ２を多重化基板５に対して出力する
よう動作する。同様にして、入力回線基板２〜４は、い
ずれもビット長がｎの時分割伝送データを４×ｎビット
の伝送時間に１回の割合で且つ入力回線基板１と同じタ
イミングで多重化基板５へ出力する回路基板である。

【０００３】入力回線基板１から多重化基板５へのｎビ
ット長の入力データは、多重化のためのタイミング遅延
は行われずにそのままのタイミングでマルチプレクサ８
に入力される。入力回線基板２から多重化基板５へのｎ
ビットの入力データは、多重化のためにｎビットのタイ
ミング遅延がシフトレジスタ９で行われてマルチプレク
サ８に入力される。入力回線基板３から多重化基板５へ
のｎビットの入力データは、多重化のために２ｎビット
のタイミング遅延がシフトレジスタ１０で行われてマル
チプレクサ８に入力される。入力回線基板４から多重化
基板５へのｎビットの入力データは、多重化のために３
ｎビットのタイミング遅延がシフトレジスタ１１で行わ
れてマルチプレクサ８に入力される。マルチプレクサ８
は、上記のようにシフトレジスタ９〜１１によりタイミ
ングがシフトされた４入力を入力順に１出力として多重
化し出力回線基板６に出力するよう動作する。出力回線
基板６は、４枚の入力回線基板からのｎビットの各入力
データが多重化されたデータＡ１、Ｂ１、Ｃ１、Ｄ１、
Ａ２、Ｂ２、Ｃ２、Ｄ２、・・・を多重化伝送線路に送
出する。また、多重化された１入力の伝送データを４出
力の伝送データに分離化する場合には、図３のマルチプ
レクサ８を分離化を行うデマルチプレクサに置換するこ
とによって実現可能であり、上記処理とは逆向きの処理
が行われる。即ち、多重化された伝送データがデマルチ
プレクサで分離化され、Ａ１、Ａ２、・・・等のＡ系列
の伝送データはシフトレジスタにより３ｎビットの遅延
が行われてＡ系列の出力回線基板に出力される。同様
に、Ｂ１、Ｂ２、・・・等のＢ系列の伝送データはシフ
トレジスタにより２ｎビットの遅延が行われてＢ系列の
出力回線基板に出力される。Ｃ１、Ｃ２、・・・等のＣ
系列の伝送データはシフトレジスタによりｎビットの遅
延が行われてＣ系列の出力回線基板に出力される。Ｄ
１、Ｄ２、・・・等のＤ系列の伝送データはシフトレジ
スタによる遅延は行われずにＤ系列の出力回線基板に出
力される。このようにして、多重化された伝送データ
は、上記のＡ、Ｂ、Ｃ、Ｄの各系列毎に伝送データが分
離化されて、各系列毎の伝送データは同じタイミングで
各回線端末に向けて出力される。

【０００４】

【発明が解決しようとする課題】上述した従来の時分割
多重化伝送装置においては、１枚の多重化基板で多重化
処理できる入力回線数（入力回線基板）を増加させるた
めには上記タイミング遅延用のシフトレジスタの数も増
加させなければならず、例えば、図４（ａ）に示す様な
６個の入力回線を多重化する多重化基板１２にはｎビッ
ト〜５ｎビットのタイミング遅延用シフトレジスタが５
個必要となる。しかしながら、一般には、上記多重化基
板１２が常に能力一杯の状態で動作されているわけでは
なく、例えば、ユーザの少ない地域に多重化設備が設置
された場合、図４（ｂ）に示す様に６入力回線の能力の
内、３入力回線のみしか使用しない場合（すなわち、３
個の入力回線基板１３のみが親基板１４に配置される場
合）が少なくない。この場合、全く稼働しないタイミン
グ遅延用シフトレジスタが３つ存在してしまい非常に無
駄な設備となってしまう問題があった。すなわち、図４
（ｂ）に示す様に、６個の入力回線を多重化する多重化
基板１２において３入力回線のみしか使用しない場合ｎ
ビット〜２ｎビットのタイミング遅延用シフトレジスタ
が使用され、３ｎ〜５ｎビットのタイミング遅延用シフ
トレジスタが使用されない状態となり大きな無駄とな
る。上述したユーザの少ない地域には、予め能力の低い
（入力回線数およびタイミング遅延用シフトレジスタの
少ない）多重化設備を設置すれば無駄は省けるかもしれ
ないが、入力回線が増えた場合の対応が取れず融通がき
かないものであった。本発明は、上述した従来の欠点を
除去するためになされたものであり、無駄なシフトレジ
スタの設備を予め設置する必要のない時分割多重伝送装
置を提供することを目的とする。

【０００５】

【課題を解決するための手段】上述の目的を達成するた
め、請求項１に記載の本発明の時分割多重伝送装置は、
通信端末毎の時分割伝送データの入力処理を行う複数の
入力回線基板と、前記入力回線基板から入力される時分
割伝送データを多重化して多重化伝送データの伝送線路
に出力する多重化基板と、前記入力回線基板及び前記多
重化基板を子基板としてコネクタ接続する親基板とを有
する時分割多重伝送装置であって、各入力回線基板は、
前記各入力時分割伝送データの多重化を行う際のタイミ
ング遅延を行うシフトレジスタと、上記シフトレジスタ
のシフト量を設定する多重化シフト量設定手段を有し、
該多重化シフト量設定手段は前記入力回線基板が前記親
基板及び前記多重化基板と接続される際に前記親基板か
らの指示により前記シフト量を設定することを特徴とす
る。請求項２に記載の本発明の時分割多重伝送装置は、
通信端末毎の時分割伝送データの出力処理を行う出力回
線基板と、多重化伝送データの伝送線路から入力した時
分割伝送データを分離化して前記出力回線基板へ出力す
る分離化基板と、前記出力回線基板及び前記分離化基板
を子基板としてコネクタ接続する親基板とを有する時分
割多重伝送装置であって、各出力回線基板は前記多重化
伝送データの分離化を行う際のタイミング遅延を行うシ
フトレジスタと、上記シフトレジスタのシフト量を設定
する分離化シフト量設定手段を有し、該分離化シフト量
設定手段は前記出力回線基板が前記親基板及び前記分離
化基板と接続される際に前記親基板からの指示により前
記シフト量を設定することを特徴とする。

【０００６】

【発明の実施の形態】以下、本発明を図示した実施形態
に基づいて説明する。図１（ａ）、（ｂ）は、本発明の
時分割多重伝送装置の一実施形態を示す構成ブロック図
である。図１（ａ）において、シェルフ又はマザーボー
ドと称される親基板２７上に４個の入力回線基板２１〜
２４と多重化基板２５が配置され、各入力回線基板２１
〜２４（パッケージＡ〜Ｄ）は多重化基板２５と親基板
７を介して接続されている。多重化基板２５の多重化出
力は出力回線基板２６に出力される。本発明の要旨は、
上記各入力回線基板２１〜２４内に遅延シフト量を自由
に設定可能なシフトレジスタ２９、３２、３５、３８を
設けたことであり、それにより後述する様に使用しない
可能性のある無駄なシフトレジスタの設備を予め設備す
る必要がなくなるものである。上記入力回線基板２１
は、ビット長がｎの時分割伝送データを４×ｎビットの
伝送時間に１回の割合で多重化基板２５へ出力する回路
基板であり、先頭のｎビットの時分割伝送データをＡ１
とするとき、Ａ１出力後は、３×ｎビットの伝送時間の
間隔を空けた後に次のｎビットの時分割伝送データＡ２
を多重化基板２５に対して出力するよう動作する。上記
入力回線基板２１においては、シフトレジスタ２９にお
ける伝送データの遅延シフト量を親基板２７よりの指示
に基づきシフト量設定部３０により設定することによ
り、時分割伝送データＡ１、Ａ２等の多重化基板２５へ
の出力タイミングを設定している。本実施形態の場合に
は、上記入力回線基板２１のシフトレジスタ２９におけ
る伝送データの遅延シフト量は無しで、伝送データＡ
１、Ａ２等はそのまま入力回線基板２１から多重化基板
２５へ出力される。同様に、入力回線基板２２〜２４
も、ビット長がｎの時分割伝送データを４×ｎビットの
伝送時間に１回の割合で且つ入力回線基板１と同じタイ
ミングで多重化基板２５へ出力する回路基板である。な
お、入力回線基板２２の場合には、シフトレジスタ３２
における伝送データの遅延シフト量は１×ｎビットであ
り、入力回線基板２３の場合には、シフトレジスタ３５
における伝送データの遅延シフト量は２×ｎビットであ
り、入力回線基板２４の場合には、シフトレジスタ３８
における伝送データの遅延シフト量は３×ｎビットであ
る。上記多重化基板２５は、入力された信号をそのまま
マルチプレクサ２８に入力し多重化を行うものであっ
て、従来のように各入力回線基板からの入力のタイミン
グ調整を行うためのシフトレジスタは存在しないところ
が特徴的である。従って、例えば、図１（ｂ）に示す様
に、ユーザの少ない地域において２つの入力回線のみし
か使用せず２つの入力回線基板２１、２２のみが親基板
２７上に配置される場合でも、使用されないシフトレジ
スタは無く、無駄なシフトレジスタの設備がいらなくな
る。

【０００７】次に、図１（ａ）に示した時分割多重伝送
装置の動作の説明をすると、入力回線基板２１から多重
化基板２５へのｎビットの入力データは、多重化のため
のタイミング遅延が入力回線基板２１のシフトレジスタ
２９において行われず、そのままのタイミングでマルチ
プレクサ２８に入力される。入力回線基板２２から多重
化基板２５へのｎビットの入力データは、多重化のため
にｎビットのタイミング遅延がシフトレジスタ３２で行
われるので、ｎビット分だけタイミング遅延してマルチ
プレクサ２８に入力される。入力回線基板２３から多重
化基板２５へのｎビットの入力データは、多重化のため
に２ｎビットのタイミング遅延がシフトレジスタ３５で
行われるので、２ｎビット分だけタイミング遅延してマ
ルチプレクサ２８に入力される。入力回線基板２４から
多重化基板２５へのｎビットの入力データは、多重化の
ために３ｎビットのタイミング遅延がシフトレジスタ３
８で行われるので、３ｎビット分だけタイミング遅延し
てマルチプレクサ２８に入力される。マルチプレクサ２
８は、上記のようにシフトレジスタ２９、３２、３５、
３８によりタイミングが０ビット分、ｎビット分、２ｎ
ビット分、３ｎビット分だけシフトされた４入力を入力
順に１出力として多重化し出力回線基板２６に出力す
る。ところで、各シフト量設定部３０、３３、３６、３
９へのシフト量の設定の指示は、コネクタ３１、３４、
３７、４０を介して接続された親基板２７から行われ、
各入力回線基板２１〜２４毎に０、１、２、３の各シフ
ト量を示す信号（＝α）が送出される。この０〜４の信
号（＝α）は２ビットで示すことが出来るので、各入力
回線基板２１〜２４と親基板２７のコネクタ３１、３
４、３７、４０の各々から２接点の信号を選んでα１、
α２とすると、次の図２の図表に示すようにシェルフ２
７から各入力回線基板２１〜２４毎にα１、α２の指示
を出力することにより各シフトレジスタ２９、３２、３
５、３８のシフト量を示す信号α（０、１、２、３）を
設定することができる。また、多重化された１入力の伝
送データを４出力の伝送データに分離化する場合には、
図１のマルチプレクサ２８を分離化を行うデマルチプレ
クサに置換することにより上記処理とは逆向きの処理を
実現することができる。即ち、多重化された伝送データ
がデマルチプレクサで分離化され、Ａ１、Ａ２、・・・
等のＡ系列の伝送データはシフトレジスタにより３ｎビ
ットの遅延が行われてＡ系列の出力回線基板に出力され
る。同様に、Ｂ１、Ｂ２、・・・等のＢ系列の伝送デー
タはシフトレジスタにより２ｎビットの遅延が行われて
Ｂ系列の出力回線基板に出力される。Ｃ１、Ｃ２、・・
・等のＣ系列の伝送データはシフトレジスタによりｎビ
ットの遅延が行われてＣ系列の出力回線基板に出力され
る。Ｄ１、Ｄ２、・・・等のＤ系列の伝送データはシフ
トレジスタによる遅延は行われずにＤ系列の出力回線基
板に出力される。このようにして、多重化された伝送デ
ータは、上記のＡ、Ｂ、Ｃ、Ｄの各系列毎に伝送データ
が分離化されて、各系列毎の伝送データは同じタイミン
グで各回線端末に向けて出力される。上記のように構成
することにより、入力回線基板と多重化基板との間のイ
ンターフェースや分離化基板と出力回線基板との間のイ
ンターフェースを良好に保ったまま多重化基板あるいは
分離化基板に設置されていたｎビットや２ｎビット等の
シフトレジスタを不要にすることができ、且つ、入力回
線基板や出力回線基板は親基板のコネクタのどの位置に
入力回線基板や出力回線基板を装着するかによりシフト
量の設定を行うことができるため共通の構成として般用
化でき、増設も容易となる。

【０００８】

【発明の効果】上記のように本発明では、各入力時分割
伝送データの多重化のためのシフト量を設定する多重化
シフト量設定手段を入力回線基板に有し、多重化シフト
量設定手段は入力回線基板が親基板及び多重化基板と接
続される際に親基板からの指示によりシフト量を設定す
るようにしたので、多重化基板に入力回線基板数だけの
シフトレジスタを用意しておく必要が無くなる。また、
各出力回線基板は多重化伝送データの分離化のためのシ
フト量を設定する分離化シフト量設定手段を有し、分離
化シフト量設定手段は出力回線基板が親基板及び分離化
基板と接続される際に親基板からの指示により前記シフ
ト量を設定するようにしたので、分離化基板に出力回線
基板数だけのシフトレジスタを用意しておく必要が無く
なる。更に、入力回線基板や出力回線基板を共通構成と
して親基板のコネクタのどの位置に入力回線基板や出力
回線基板を装着するかにより多重化や分離化のためのシ
フト量の設定を行うことができる。従って、多重化基板
や分離化基板の回路規模を小さく低価格化することがで
きる。

【図面の簡単な説明】

【図１】本発明の時分割多重伝送装置の一実施形態を示
す構成ブロック図である。

【図２】親基板（シェルフ）から出力される各入力回線
基板毎に、２ビットの出力α１、α２の値に対応する各
シフトレジスタに出力されるシフト量を示す値αの値を
示す図表である。

【図３】従来の時分割多重伝送装置の例を示す構成ブロ
ック図である。

【図４】従来の時分割多重伝送装置の問題点の説明図で
ある。

【符号の説明】

１、２、３、４、１３、２１、２２、２３、２４…入力
回線基板（パッケージＡ〜Ｄ）、 ５、１２、２５…多重化基板（パッケージＭ）、 ６…出力回線基板（パッケージＹ）、 ７、１４、２７…親基板（シェルフ：マザーボード）、 ８、２８…マルチプレクサ、 ９、１０、１１、２９、３２、３５、３８…シフトレジ
スタ、 ３０、３３、３６、３９…シフト量設定手段、 ３１、３４、３７、４０…コネクタ、

Claims (2)

【特許請求の範囲】
1. 【請求項１】 通信端末毎の時分割伝送データの入力処
   理を行う複数の入力回線基板と、前記入力回線基板から
   入力される時分割伝送データを多重化して多重化伝送デ
   ータの伝送線路に出力する多重化基板と、前記入力回線
   基板及び前記多重化基板を子基板としてコネクタ接続す
   る親基板とを有する時分割多重伝送装置であって、 前記各入力回線基板は、前記各入力時分割伝送データの
   多重化を行う際のタイミング遅延を行うシフトレジスタ
   と、上記シフトレジスタのシフト量を設定する多重化シ
   フト量設定手段を有し、該多重化シフト量設定手段は前
   記入力回線基板が前記親基板及び前記多重化基板と接続
   される際に前記親基板からの指示により前記シフト量を
   設定することを特徴とする時分割多重伝送装置。
2. 【請求項２】 通信端末毎の時分割伝送データの出力処
   理を行う出力回線基板と、多重化伝送データの伝送線路
   から入力した時分割伝送データを分離化して前記出力回
   線基板へ出力する分離化基板と、前記出力回線基板及び
   前記分離化基板を子基板としてコネクタ接続する親基板
   とを有する時分割多重伝送装置であって、 各出力回線基板は、前記多重化伝送データの分離化を行
   う際のタイミング遅延を行うシフトレジスタと、上記シ
   フトレジスタのシフト量を設定する分離化シフト量設定
   手段を有し、該分離化シフト量設定手段は前記出力回線
   基板が前記親基板及び前記分離化基板と接続される際に
   前記親基板からの指示により前記シフト量を設定するこ
   とを特徴とする時分割多重伝送装置。