JPH02311033A - シリアルデータ送受信回路 - Google Patents
シリアルデータ送受信回路Info
- Publication number
- JPH02311033A JPH02311033A JP13318489A JP13318489A JPH02311033A JP H02311033 A JPH02311033 A JP H02311033A JP 13318489 A JP13318489 A JP 13318489A JP 13318489 A JP13318489 A JP 13318489A JP H02311033 A JPH02311033 A JP H02311033A
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- JP
- Japan
- Prior art keywords
- serial data
- time division
- circuit
- cpu
- outputted
- Prior art date
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- Pending
Links
- 230000005540 biological transmission Effects 0.000 title claims abstract description 8
- 238000003780 insertion Methods 0.000 claims abstract description 8
- 230000037431 insertion Effects 0.000 claims abstract description 8
- 238000000926 separation method Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシリアルデータ送受信回路に関する。
第２図は従来のシリアルデータ送受信回路の一例を示す
回路ブロック図で、１対１の入力シリアルデータ線１０
および出力シリアルデータ線１５ごとにそれぞれ１つの
シリアルデータ処理回路５を設けて送受信するようにな
っていた。
回路ブロック図で、１対１の入力シリアルデータ線１０
および出力シリアルデータ線１５ごとにそれぞれ１つの
シリアルデータ処理回路５を設けて送受信するようにな
っていた。
上述した従来のシリアルデータ送受信回路では、１対１
の入出カシリアルデータ線ごとに１個のシリアルデータ
処理回路を設けており、入出カシリアルデータ線の数と
同数のシリアルデータ処理回路が必要となるため、シリ
アルデータ処理回路を制御するＣＰＵの処理能力によっ
て入出カシリアルデータ線の本数が限られるという問題
があった。
の入出カシリアルデータ線ごとに１個のシリアルデータ
処理回路を設けており、入出カシリアルデータ線の数と
同数のシリアルデータ処理回路が必要となるため、シリ
アルデータ処理回路を制御するＣＰＵの処理能力によっ
て入出カシリアルデータ線の本数が限られるという問題
があった。
本発明のシリアルデータ送受信回路は、複数本の入力シ
リアルデータを時分割多重する時分割多重手段と、ＣＰ
Ｕからの制御により前記時分割多重手段の出力信号上の
特定のタイムスロットのデータを分離する分離手段と、
この分離手段の出力を受信し前記ＣＰＵからの制御によ
り処理を行なって送信データを出力するシリアルデータ
処理手段と、このシリアルデータ処理手段の出力データ
を前記ＣＰＵからの制御により時分割多重信号上の特定
のタイムスロットに挿入する挿入手段と、この挿入手段
の出力を複数本の出力シリアルデータに分離する時分割
分離手段とを備えることを特徴とする。
リアルデータを時分割多重する時分割多重手段と、ＣＰ
Ｕからの制御により前記時分割多重手段の出力信号上の
特定のタイムスロットのデータを分離する分離手段と、
この分離手段の出力を受信し前記ＣＰＵからの制御によ
り処理を行なって送信データを出力するシリアルデータ
処理手段と、このシリアルデータ処理手段の出力データ
を前記ＣＰＵからの制御により時分割多重信号上の特定
のタイムスロットに挿入する挿入手段と、この挿入手段
の出力を複数本の出力シリアルデータに分離する時分割
分離手段とを備えることを特徴とする。
次に本発明について第１図を参照して詳細に説明する。
第１図は本発明のシリアルデータ送受信回路の一実施例
を示す回路ブロック図である。
を示す回路ブロック図である。
時分割多重回路１により複数本の入力シリアルデータ線
１０を時分割多重して受信時分割多重シリアルデータ線
１１を出力する０分離回路２は受信時分割多重シリアル
データ線１１を入力し、ＣＰＵ制御線１６を介してＣＰ
Ｕ６によって制御されて受信したいシリアルデータのみ
を分離して受信シリアルデータ線１２を介してシリアル
データ処理回路５に入力する。
１０を時分割多重して受信時分割多重シリアルデータ線
１１を出力する０分離回路２は受信時分割多重シリアル
データ線１１を入力し、ＣＰＵ制御線１６を介してＣＰ
Ｕ６によって制御されて受信したいシリアルデータのみ
を分離して受信シリアルデータ線１２を介してシリアル
データ処理回路５に入力する。
また、シリアルデータ処理回路５から出力される送信シ
リアルデータ線１３は挿入回路３に入力され、挿入回路
３はＣＰＵ６からの制御により時分割多重化された信号
上のある特定のタイムスロットに挿入する。送信したい
データをのせた挿入回路３出力の送信時分割多重シリア
ルデータ線１４は時分割分離回路４によって複数本の出
力シリアルデータ線１５に時分割分離して出力する。
リアルデータ線１３は挿入回路３に入力され、挿入回路
３はＣＰＵ６からの制御により時分割多重化された信号
上のある特定のタイムスロットに挿入する。送信したい
データをのせた挿入回路３出力の送信時分割多重シリア
ルデータ線１４は時分割分離回路４によって複数本の出
力シリアルデータ線１５に時分割分離して出力する。
以上説明したように本発明によれば、多数のシリアルデ
ータを少数のシリアルデータ処理回路で送受信できるの
で、ＣＰＵの処理能力によって入出力するシリアルデー
タの本数が制限されることがなくなるという効果がある
。
ータを少数のシリアルデータ処理回路で送受信できるの
で、ＣＰＵの処理能力によって入出力するシリアルデー
タの本数が制限されることがなくなるという効果がある
。
図面の簡単な説明
第１図は本発明のシリアルデータ送受信回路の一実施例
を示す回路ブロック図、第２図は従来のシリアルデータ
送受信回路の一例を示す回路ブロック図である。
を示す回路ブロック図、第２図は従来のシリアルデータ
送受信回路の一例を示す回路ブロック図である。
１・・・時分割多重回路、２・・・分離回路、３・・・
挿入回路、４・・・時分割分離回路、５・・・シリアル
データ処理回路、６・・・ＣＰＵ、１０・・・入力シリ
アルデータ線、１１・・・受信時分割多重シリアルデー
タ線、１２・・・受信シリアルデータ線、１３・・・送
信シリアルデータ線、１４・・・送信時分割多重シリア
ルデータ線、１５・・・出力シリアルデータ線、１６・
・・ＣＰＵ制御線。
挿入回路、４・・・時分割分離回路、５・・・シリアル
データ処理回路、６・・・ＣＰＵ、１０・・・入力シリ
アルデータ線、１１・・・受信時分割多重シリアルデー
タ線、１２・・・受信シリアルデータ線、１３・・・送
信シリアルデータ線、１４・・・送信時分割多重シリア
ルデータ線、１５・・・出力シリアルデータ線、１６・
・・ＣＰＵ制御線。
Claims (1)
- 複数本の入力シリアルデータを時分割多重する時分割多
重手段と、ＣＰＵからの制御により前記時分割多重手段
の出力信号上の特定のタイムスロットのデータを分離す
る分離手段と、この分離手段の出力を受信し前記ＣＰＵ
からの制御により処理を行なって送信データを出力する
シリアルデータ処理手段と、このシリアルデータ処理手
段の出力データを前記ＣＰＵからの制御により時分割多
重信号上の特定のタイムスロットに挿入する挿入手段と
、この挿入手段の出力を複数本の出力シリアルデータに
分離する時分割分離手段とを備えることを特徴とするシ
リアルデータ送受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13318489A JPH02311033A (ja) | 1989-05-26 | 1989-05-26 | シリアルデータ送受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13318489A JPH02311033A (ja) | 1989-05-26 | 1989-05-26 | シリアルデータ送受信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02311033A true JPH02311033A (ja) | 1990-12-26 |
Family
ID=15098657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13318489A Pending JPH02311033A (ja) | 1989-05-26 | 1989-05-26 | シリアルデータ送受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02311033A (ja) |
-
1989
- 1989-05-26 JP JP13318489A patent/JPH02311033A/ja active Pending
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