JP2001053011A - 化合物半導体ウエーハ及びこれを用いた半導体デバイス - Google Patents
化合物半導体ウエーハ及びこれを用いた半導体デバイスInfo
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Abstract
(57)【要約】
【課題】 デバイス特性にほとんど影響が無い程度まで
にエピタキシャル層と基板との界面の不純物を低減した
エピタキシャル層を成長させた化合物半導体ウエーハ及
びこれを用いた半導体デバイスを提供する。 【解決手段】 （１）基板の洗浄方法、（２）エピタキ
シャル成長する迄の基板の保管方法、（３）エピタキシ
ャル成長開始前の成長条件、の３点について最適化する
ことにより、エピタキシャル層と基板との界面のＣ、
Ｏ、Ｓｉ及びＳの不純物の面密度が１×１０１１ｃｍ
−２以下及び／又は前記不純物のピーク値が５×１０
１６ｃｍ−３以下、好ましくは、更に、Ｓｅ、Ｔｅ、Ｚ
ｎ、Ｂｅ、Ｍｎ、Ｆｅ、Ｍｇ、Ｃｒ及びＣｕの不純物の
面密度が１×１０１１ｃｍ−２以下及び／又は前記不純
物のピーク値が５×１０１６ｃｍ−３以下とする。
にエピタキシャル層と基板との界面の不純物を低減した
エピタキシャル層を成長させた化合物半導体ウエーハ及
びこれを用いた半導体デバイスを提供する。 【解決手段】 （１）基板の洗浄方法、（２）エピタキ
シャル成長する迄の基板の保管方法、（３）エピタキシ
ャル成長開始前の成長条件、の３点について最適化する
ことにより、エピタキシャル層と基板との界面のＣ、
Ｏ、Ｓｉ及びＳの不純物の面密度が１×１０１１ｃｍ
−２以下及び／又は前記不純物のピーク値が５×１０
１６ｃｍ−３以下、好ましくは、更に、Ｓｅ、Ｔｅ、Ｚ
ｎ、Ｂｅ、Ｍｎ、Ｆｅ、Ｍｇ、Ｃｒ及びＣｕの不純物の
面密度が１×１０１１ｃｍ−２以下及び／又は前記不純
物のピーク値が５×１０１６ｃｍ−３以下とする。
Description
【０００１】
【発明の属する技術分野】本発明は、化合物半導体ウエ
ーハに関し、特にIII−V族化合物半導体基板上にエピタ
キシャル層を成長させた化合物半導体ウエーハにおい
て、前記エピタキシャル層と前記基板との界面の不純物
の面密度及び／又はピーク値（体積密度、本発明ではピ
ーク値と記載する）を大幅に低減した化合物半導体ウエ
ーハ及びこれを用いた半導体デバイス、例えば、電界効
果トランジスタ（ＦＥＴ）等に関する。
ーハに関し、特にIII−V族化合物半導体基板上にエピタ
キシャル層を成長させた化合物半導体ウエーハにおい
て、前記エピタキシャル層と前記基板との界面の不純物
の面密度及び／又はピーク値（体積密度、本発明ではピ
ーク値と記載する）を大幅に低減した化合物半導体ウエ
ーハ及びこれを用いた半導体デバイス、例えば、電界効
果トランジスタ（ＦＥＴ）等に関する。
【０００２】
【従来の技術】現在、例えば、携帯電話等に用いられる
ＦＥＴ等を製造する際、分子線エピタキシャル成長法
（ＭＢＥ法）や有機金属気相エピタキシャル成長法（Ｍ
ＯＶＰＥ法）等により、例えば、ＧａＡｓ基板上にＧａ
Ａｓ層やＡｌＧａＡｓ層等をエピタキシャルさせること
が行われている。この際、ＧａＡｓ基板等の表面に付着
している不純物等を前処理により十分に除去し、基板表
面を清浄化してしておくことが重要であり、そうしない
と、良質なエピタキシャル成長層は得られない。
ＦＥＴ等を製造する際、分子線エピタキシャル成長法
（ＭＢＥ法）や有機金属気相エピタキシャル成長法（Ｍ
ＯＶＰＥ法）等により、例えば、ＧａＡｓ基板上にＧａ
Ａｓ層やＡｌＧａＡｓ層等をエピタキシャルさせること
が行われている。この際、ＧａＡｓ基板等の表面に付着
している不純物等を前処理により十分に除去し、基板表
面を清浄化してしておくことが重要であり、そうしない
と、良質なエピタキシャル成長層は得られない。
【０００３】すなわち、エピタキシャル層と基板界面の
不純物、例えばＳｉは界面付近において自由電子とな
り、ＦＥＴのピンチオフ特性、ドレイン耐圧に影響を与
えることが知られており、これを防ぐために、（１）エ
ピタキシャル成長する前の基板表面に紫外線オゾンを照
射して、厚さが２〜３０ｎｍの酸化膜を形成する（特開
平９−３２０９６７）、（２）エピタキシャル成長開始
前にメトキシ基を含有する有機金属を反応炉内に流すこ
とにより、基板表面に酸素を含む原子層を形成する（特
開平１０−１２５５３）、こと等によりＳｉを不活性化
する方法がある。しかしながら、上記のような酸素を含
む原子層は電子のトラップとして作用するために、ＦＥ
ＴのＤＣ特性においてヒステリシスが出るなどの問題が
あることが知られている。
不純物、例えばＳｉは界面付近において自由電子とな
り、ＦＥＴのピンチオフ特性、ドレイン耐圧に影響を与
えることが知られており、これを防ぐために、（１）エ
ピタキシャル成長する前の基板表面に紫外線オゾンを照
射して、厚さが２〜３０ｎｍの酸化膜を形成する（特開
平９−３２０９６７）、（２）エピタキシャル成長開始
前にメトキシ基を含有する有機金属を反応炉内に流すこ
とにより、基板表面に酸素を含む原子層を形成する（特
開平１０−１２５５３）、こと等によりＳｉを不活性化
する方法がある。しかしながら、上記のような酸素を含
む原子層は電子のトラップとして作用するために、ＦＥ
ＴのＤＣ特性においてヒステリシスが出るなどの問題が
あることが知られている。
【０００４】又、エピタキシャル層と基板界面に不純物
として炭素が存在する場合には、エピタキシャル成長さ
れた化合物半導体層とＧａＡｓ基板との界面に空乏層が
生成され、電気特性が低下することが知られており、こ
れを防止するため、ＧａＡｓ基板をウエット処理する最
終段階で純水の流水中に浸漬した後、純水の静水中に放
置し表面に酸化膜を生成させる方法がある（特許第２６
０８４４８）。しかしながら、形成された酸化膜が成長
前までのプロセスで除去できず、界面に酸素が残ること
があるという問題点があることが知られている。
として炭素が存在する場合には、エピタキシャル成長さ
れた化合物半導体層とＧａＡｓ基板との界面に空乏層が
生成され、電気特性が低下することが知られており、こ
れを防止するため、ＧａＡｓ基板をウエット処理する最
終段階で純水の流水中に浸漬した後、純水の静水中に放
置し表面に酸化膜を生成させる方法がある（特許第２６
０８４４８）。しかしながら、形成された酸化膜が成長
前までのプロセスで除去できず、界面に酸素が残ること
があるという問題点があることが知られている。
【０００５】一方、基板中に存在する深い準位を構成す
る不純物、表面の酸化物或いは基板表面に付着した不純
物等により形成されると考えられている界面遷移層によ
る高周波特性の低下を防止するため、エピタキシャル成
長を行う基板表面を黄色硫化アンモニア液に曝した後、
真空中１００℃で熱処理する方法も知られている（特許
２５８６６２６）。しかしながら、硫化処理で表面につ
いた硫黄が界面に残ることがあるという問題点があるこ
とが知られている。
る不純物、表面の酸化物或いは基板表面に付着した不純
物等により形成されると考えられている界面遷移層によ
る高周波特性の低下を防止するため、エピタキシャル成
長を行う基板表面を黄色硫化アンモニア液に曝した後、
真空中１００℃で熱処理する方法も知られている（特許
２５８６６２６）。しかしながら、硫化処理で表面につ
いた硫黄が界面に残ることがあるという問題点があるこ
とが知られている。
【０００６】
【発明が解決しようとする課題】この様に、エピタキシ
ャル成長を行う前に、基板の表面に付着している不純物
等を前処理により十分に除去し、基板表面を清浄化して
しておくことが重要であり、そうしないと、良質なエピ
タキシャル成長層は得られないことは十分に認識されて
おり、又、種々の方法が提案されているが、洗浄技術や
成長装置等の制約により、エピタキシャル層と基板との
界面の不純物を完全に除去することは困難であるという
のが現状である。本発明は、上記の問題点を解決したも
ので、本発明の目的は、デバイス特性にほとんど影響が
無い程度までにエピタキシャル層と基板との界面の不純
物を低減したエピタキシャル層を成長させた化合物半導
体ウエーハ及びこれを用いた半導体デバイスを提供する
ことにある。
ャル成長を行う前に、基板の表面に付着している不純物
等を前処理により十分に除去し、基板表面を清浄化して
しておくことが重要であり、そうしないと、良質なエピ
タキシャル成長層は得られないことは十分に認識されて
おり、又、種々の方法が提案されているが、洗浄技術や
成長装置等の制約により、エピタキシャル層と基板との
界面の不純物を完全に除去することは困難であるという
のが現状である。本発明は、上記の問題点を解決したも
ので、本発明の目的は、デバイス特性にほとんど影響が
無い程度までにエピタキシャル層と基板との界面の不純
物を低減したエピタキシャル層を成長させた化合物半導
体ウエーハ及びこれを用いた半導体デバイスを提供する
ことにある。
【０００７】
【課題を解決するための手段】本発明者らは、上記目的
を達成するために、エピタキシャル層と基板との界面の
不純物の除去方法について鋭意検討した結果、（１）基
板の洗浄方法、（２）エピタキシャル成長する迄の基板
の保管方法、（３）エピタキシャル成長開始前の成長条
件、の３点について最適化することにより、デバイス特
性にほとんど影響が無い程度までにエピタキシャル層と
基板との界面の不純物を低減したエピタキシャル層を成
長させた化合物半導体ウエーハが得られることを見出し
た。この知見に基づいて、本発明は、（１）III−V族化
合物半導体基板上にエピタキシャル層を成長させた化合
物半導体ウエーハにおいて、前記エピタキシャル層と前
記基板との界面のＣ、Ｏ、Ｓｉ及びＳの不純物の面密度
が１×１０１１ｃｍ−２以下及び／又は前記不純物のピ
ーク値が５×１０１６ｃｍ−３以下であることを特徴と
する化合物半導体ウエーハ、（２）上記エピタキシャル
層と上記基板との界面のＳｅ、Ｔｅ、Ｚｎ、Ｂｅ、Ｍ
ｎ、Ｆｅ、Ｍｇ、Ｃｒ及びＣｕの不純物の面密度が１×
１０１１ｃｍ−２以下及び／又は前記不純物のピーク値
が５×１０１６ｃｍ−３以下であることを特徴とする前
記（１）記載の化合物半導体ウエーハ、（３）上記III
−V族化合物半導体基板が半絶縁性ＧａＡｓ基板である
ことを特徴とする前記（１）又は前記（２）記載の化合
物半導体ウエーハ、（４）上記エピタキシャル層が有機
金属気相成長法により形成されたものであることを特徴
とする前記（１）〜前記（３）記載の化合物半導体ウエ
ーハ、（５）前記（１）〜前記（４）記載の化合物半導
体ウエーハを用いて作製されたことを特徴とする半導体
デバイス、を提供する。
を達成するために、エピタキシャル層と基板との界面の
不純物の除去方法について鋭意検討した結果、（１）基
板の洗浄方法、（２）エピタキシャル成長する迄の基板
の保管方法、（３）エピタキシャル成長開始前の成長条
件、の３点について最適化することにより、デバイス特
性にほとんど影響が無い程度までにエピタキシャル層と
基板との界面の不純物を低減したエピタキシャル層を成
長させた化合物半導体ウエーハが得られることを見出し
た。この知見に基づいて、本発明は、（１）III−V族化
合物半導体基板上にエピタキシャル層を成長させた化合
物半導体ウエーハにおいて、前記エピタキシャル層と前
記基板との界面のＣ、Ｏ、Ｓｉ及びＳの不純物の面密度
が１×１０１１ｃｍ−２以下及び／又は前記不純物のピ
ーク値が５×１０１６ｃｍ−３以下であることを特徴と
する化合物半導体ウエーハ、（２）上記エピタキシャル
層と上記基板との界面のＳｅ、Ｔｅ、Ｚｎ、Ｂｅ、Ｍ
ｎ、Ｆｅ、Ｍｇ、Ｃｒ及びＣｕの不純物の面密度が１×
１０１１ｃｍ−２以下及び／又は前記不純物のピーク値
が５×１０１６ｃｍ−３以下であることを特徴とする前
記（１）記載の化合物半導体ウエーハ、（３）上記III
−V族化合物半導体基板が半絶縁性ＧａＡｓ基板である
ことを特徴とする前記（１）又は前記（２）記載の化合
物半導体ウエーハ、（４）上記エピタキシャル層が有機
金属気相成長法により形成されたものであることを特徴
とする前記（１）〜前記（３）記載の化合物半導体ウエ
ーハ、（５）前記（１）〜前記（４）記載の化合物半導
体ウエーハを用いて作製されたことを特徴とする半導体
デバイス、を提供する。
【０００８】
【発明の実施の形態】以下、本発明の実施の形態につい
て、詳細に説明する。先ず、本発明の適用できるエピタ
キシャル層を成長させるIII−V族化合物半導体基板とし
ては、特に限定されるものでないが、代表的には、半絶
縁性のＧａＡｓ、半絶縁性のＩｎＰ等が例示される。な
お、これらの基板は不純物がドーピングされたものでも
良いが、通常はノンドープのものが使用される。又、エ
ピタキシャル層としては、基板がＧａＡｓの場合は、代
表的には、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、Ｉ
ｎＧａＰが、基板がＩｎＰの場合は、代表的には、Ｉｎ
Ｐ、ＩｎＧａＡｓＰ、ＩｎＧａＡｓが例示される。な
お、成長方法としては、分子線エピタキシャル成長法
（ＭＢＥ法）や有機金属気相エピタキシャル成長法（Ｍ
ＯＶＰＥ法）等が例示されるが、特に限定されるもので
はない。
て、詳細に説明する。先ず、本発明の適用できるエピタ
キシャル層を成長させるIII−V族化合物半導体基板とし
ては、特に限定されるものでないが、代表的には、半絶
縁性のＧａＡｓ、半絶縁性のＩｎＰ等が例示される。な
お、これらの基板は不純物がドーピングされたものでも
良いが、通常はノンドープのものが使用される。又、エ
ピタキシャル層としては、基板がＧａＡｓの場合は、代
表的には、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、Ｉ
ｎＧａＰが、基板がＩｎＰの場合は、代表的には、Ｉｎ
Ｐ、ＩｎＧａＡｓＰ、ＩｎＧａＡｓが例示される。な
お、成長方法としては、分子線エピタキシャル成長法
（ＭＢＥ法）や有機金属気相エピタキシャル成長法（Ｍ
ＯＶＰＥ法）等が例示されるが、特に限定されるもので
はない。
【０００９】本発明の化合物半導体ウエーハは、III−V
族化合物半導体基板上にエピタキシャル層を成長させた
化合物半導体ウエーハにおいて、前記エピタキシャル層
と前記基板との界面のＣ、Ｏ、Ｓｉ及びＳの不純物の面
密度が１×１０１１ｃｍ−２以下及び／又は前記不純物
のピーク値が５×１０１６ｃｍ−３以下、好ましくは、
更に、Ｓｅ、Ｔｅ、Ｚｎ、Ｂｅ、Ｍｎ、Ｆｅ、Ｍｇ、Ｃ
ｒ及びＣｕの不純物の面密度が１×１０１１ｃｍ−２以
下及び／又は前記不純物のピーク値が５×１０１ ６ｃｍ
−３以下、であることを最大の特徴とする。又、本発明
の化合物半導体ウエーハを用いて作製される半導体デバ
イスとしては、代表的には、ＦＥＴが例示されるが、ヘ
テロバイポーラトランジスタ（ＨＢＴ）、発光ダイオー
ド（ＬＥＤ）、レーザダイオード（ＬＤ）等にも用いる
ことができることは明らかである。以下、III−V族化合
物半導体基板としてノンドープの半絶縁性ＧａＡｓを用
い、ＭＯＶＰＥ法により、ＧａＡｓをエピタキシャル成
長させ、そしてＦＥＴを作製する場合を例にとって説明
するが、本発明はこれにより何ら制限を受けるものでは
ない。
族化合物半導体基板上にエピタキシャル層を成長させた
化合物半導体ウエーハにおいて、前記エピタキシャル層
と前記基板との界面のＣ、Ｏ、Ｓｉ及びＳの不純物の面
密度が１×１０１１ｃｍ−２以下及び／又は前記不純物
のピーク値が５×１０１６ｃｍ−３以下、好ましくは、
更に、Ｓｅ、Ｔｅ、Ｚｎ、Ｂｅ、Ｍｎ、Ｆｅ、Ｍｇ、Ｃ
ｒ及びＣｕの不純物の面密度が１×１０１１ｃｍ−２以
下及び／又は前記不純物のピーク値が５×１０１ ６ｃｍ
−３以下、であることを最大の特徴とする。又、本発明
の化合物半導体ウエーハを用いて作製される半導体デバ
イスとしては、代表的には、ＦＥＴが例示されるが、ヘ
テロバイポーラトランジスタ（ＨＢＴ）、発光ダイオー
ド（ＬＥＤ）、レーザダイオード（ＬＤ）等にも用いる
ことができることは明らかである。以下、III−V族化合
物半導体基板としてノンドープの半絶縁性ＧａＡｓを用
い、ＭＯＶＰＥ法により、ＧａＡｓをエピタキシャル成
長させ、そしてＦＥＴを作製する場合を例にとって説明
するが、本発明はこれにより何ら制限を受けるものでは
ない。
【００１０】本発明の化合物半導体ウエーハは、基板
の洗浄方法、エピタキシャル成長する迄の基板の保管
方法及びエピタキシャル成長開始前の成長条件、の３
点を最適化することにより得られる。以下、具体的に記
載する。 基板の洗浄方法の最適化 ＨＦ（５０容量％）：Ｈ２Ｏ＝１：１〜１：２５（容量
比）のエッチング液を用い、基板を３０秒〜１０分エッ
チングした後、水洗を２〜２０分行う。 ＨＦ（５０容量％）：Ｈ２Ｏが１：１（容量比）未満で
は、基板自身のエッチングの程度が大きくなり表面荒れ
を起こし、又、１：２５を超えると表面に付着している
不純物を除去できなくなるので、好ましくない。
の洗浄方法、エピタキシャル成長する迄の基板の保管
方法及びエピタキシャル成長開始前の成長条件、の３
点を最適化することにより得られる。以下、具体的に記
載する。 基板の洗浄方法の最適化 ＨＦ（５０容量％）：Ｈ２Ｏ＝１：１〜１：２５（容量
比）のエッチング液を用い、基板を３０秒〜１０分エッ
チングした後、水洗を２〜２０分行う。 ＨＦ（５０容量％）：Ｈ２Ｏが１：１（容量比）未満で
は、基板自身のエッチングの程度が大きくなり表面荒れ
を起こし、又、１：２５を超えると表面に付着している
不純物を除去できなくなるので、好ましくない。
【００１１】エピタキシャル成長する迄の基板の保管
方法の最適化 上記の洗浄処理を施した基板を乾燥処理後、数分（約５
分）以内に、窒素雰囲気下に移動して保管する（具体的
には、酸素濃度１０ｐｐｍ以下の高純度窒素ボックスに
入れるか、又は、アルミパック等に窒素封入することが
例示されるが、本発明の趣旨に反しない限り、何ら制限
されるものではない）。上記の方法以外、例えば、通常
行われている成長開始までクリーンルーム（空気中）に
数十分〜数時間保管する方法は、一度減った不純物が表
面に再付着するので好ましくない。
方法の最適化 上記の洗浄処理を施した基板を乾燥処理後、数分（約５
分）以内に、窒素雰囲気下に移動して保管する（具体的
には、酸素濃度１０ｐｐｍ以下の高純度窒素ボックスに
入れるか、又は、アルミパック等に窒素封入することが
例示されるが、本発明の趣旨に反しない限り、何ら制限
されるものではない）。上記の方法以外、例えば、通常
行われている成長開始までクリーンルーム（空気中）に
数十分〜数時間保管する方法は、一度減った不純物が表
面に再付着するので好ましくない。
【００１２】エピタキシャル成長開始前の成長条件の
最適化 上記、で清浄な表面に保たれている基板を汚染する
ことなく温度を上げるエピタキシャル成長開始前の成長
条件は、重要なポイントであり、基板がＧａＡｓの場合
は、以下の条件が好ましい。 ・成長温度：６００〜７００℃ ・成長圧力：３０〜６０ｔｏｒｒ ・ＡｓＨ３供給量：５００〜１５００ｓｃｃｍ ・成長開始までの保持時間：５〜２０分以内 なお、基板がＩｎＰの場合には、上記の条件に相当する
ような条件（成長温度、ＰＨ３供給量等）を適宜選択す
ればよい。
最適化 上記、で清浄な表面に保たれている基板を汚染する
ことなく温度を上げるエピタキシャル成長開始前の成長
条件は、重要なポイントであり、基板がＧａＡｓの場合
は、以下の条件が好ましい。 ・成長温度：６００〜７００℃ ・成長圧力：３０〜６０ｔｏｒｒ ・ＡｓＨ３供給量：５００〜１５００ｓｃｃｍ ・成長開始までの保持時間：５〜２０分以内 なお、基板がＩｎＰの場合には、上記の条件に相当する
ような条件（成長温度、ＰＨ３供給量等）を適宜選択す
ればよい。
【００１３】以上の処理を施した後、通常の条件でエピ
タキシャル成長することにより、本発明のエピタキシャ
ル層と基板との界面のＣ、Ｏ、Ｓｉ及びＳの不純物の面
密度が１×１０１１ｃｍ−２以下及び／又は前記不純物
のピーク値が５×１０１６ｃｍ −３以下、好ましくは、
更にＳｅ、Ｔｅ、Ｚｎ、Ｂｅ、Ｍｎ、Ｆｅ、Ｍｇ、Ｃｒ
及びＣｕの不純物の面密度が１×１０１１ｃｍ−２以下
及び／又は前記不純物のピーク値が５×１０１６ｃｍ
−３以下、である化合物半導体ウエーハが得られる。そ
して、上記の化合物半導体ウエーハを用い、通常の方法
でＦＥＴ等の半導体デバイスを作製することができる。
タキシャル成長することにより、本発明のエピタキシャ
ル層と基板との界面のＣ、Ｏ、Ｓｉ及びＳの不純物の面
密度が１×１０１１ｃｍ−２以下及び／又は前記不純物
のピーク値が５×１０１６ｃｍ −３以下、好ましくは、
更にＳｅ、Ｔｅ、Ｚｎ、Ｂｅ、Ｍｎ、Ｆｅ、Ｍｇ、Ｃｒ
及びＣｕの不純物の面密度が１×１０１１ｃｍ−２以下
及び／又は前記不純物のピーク値が５×１０１６ｃｍ
−３以下、である化合物半導体ウエーハが得られる。そ
して、上記の化合物半導体ウエーハを用い、通常の方法
でＦＥＴ等の半導体デバイスを作製することができる。
【００１４】
【実施例】以下に、具体的な実施例を挙げて、本発明の
説明をする。
説明をする。
【００１５】
【実施例１】３インチのノンドープＧａＡｓ基板を用
い、基板の洗浄方法、エピタキシャル成長する迄の
基板の保管方法及びエピタキシャル成長開始前の成長
条件を変化させ、そして、通常の方法でＧａＡｓのエピ
タキシャル膜を１μｍ形成した。この時のそれぞれの条
件を表１に示す。
い、基板の洗浄方法、エピタキシャル成長する迄の
基板の保管方法及びエピタキシャル成長開始前の成長
条件を変化させ、そして、通常の方法でＧａＡｓのエピ
タキシャル膜を１μｍ形成した。この時のそれぞれの条
件を表１に示す。
【００１６】
【表１】
【００１７】次に、エピタキシャル層と基板との界面の
不純物のＳＩＭＳ分析結果、該界面のキャリアの測定結
果（Ｃ−Ｖ測定結果）及び通常の方法でＦＥＴを作製し
た場合のＦＥＴの評価結果を表２に示す。
不純物のＳＩＭＳ分析結果、該界面のキャリアの測定結
果（Ｃ−Ｖ測定結果）及び通常の方法でＦＥＴを作製し
た場合のＦＥＴの評価結果を表２に示す。
【００１８】
【表２】
【００１９】なお、参考までに、ＳＩＭＳ分析における
検出下限を表３に示す。
検出下限を表３に示す。
【００２０】
【表３】
【００２１】表１及び表２より、以下のことが判る。実
施例（１）においては、Ｓｉ、Ｓ等の界面不純物の面密
度が１×１０１１ｃｍ −２を超え、ピーク値が５×１０
１６ｃｍ−３を超えており、これにより界面キャリアの
発生とピンチオフ特性の悪化が見られた。実施例（２）
では、Ｓｉ、Ｓ等の界面不純物の面密度が１×１０１１
ｃｍ−２を超え、ピーク値が５×１０１６ｃｍ−３を超
えているものの、実施例（１）よりも低くなっており、
界面キャリアの発生は見られなかったが、ピンチオフ特
性の悪化が見られる。実施例（３）では、酸素を面密度
で１×１０１１ｃｍ−２を超え、ピーク値が５×１０
１６ｃｍ−３を超えて導入することにより、自由電子を
トラップし、界面キャリアの発生を抑制している。又、
ピンチオフ特性とドレイン耐圧においても良好な特性を
示しているものの、ＤＣ特性におけるヒステリシスが発
生しており、全てにおいて良好なＦＥＴ特性とはいえな
い。実施例（４）が本発明の実施例であり、上述のＣ、
Ｏ、Ｓｉ及びＳ等の不純物を面密度で１×１０１１ｃｍ
−２以下、ピーク値で５×１０１６ｃｍ−３以下にした
ものであり、界面キャリアの発生はなく、良好なＦＥＴ
特性を示していることが判る。
施例（１）においては、Ｓｉ、Ｓ等の界面不純物の面密
度が１×１０１１ｃｍ −２を超え、ピーク値が５×１０
１６ｃｍ−３を超えており、これにより界面キャリアの
発生とピンチオフ特性の悪化が見られた。実施例（２）
では、Ｓｉ、Ｓ等の界面不純物の面密度が１×１０１１
ｃｍ−２を超え、ピーク値が５×１０１６ｃｍ−３を超
えているものの、実施例（１）よりも低くなっており、
界面キャリアの発生は見られなかったが、ピンチオフ特
性の悪化が見られる。実施例（３）では、酸素を面密度
で１×１０１１ｃｍ−２を超え、ピーク値が５×１０
１６ｃｍ−３を超えて導入することにより、自由電子を
トラップし、界面キャリアの発生を抑制している。又、
ピンチオフ特性とドレイン耐圧においても良好な特性を
示しているものの、ＤＣ特性におけるヒステリシスが発
生しており、全てにおいて良好なＦＥＴ特性とはいえな
い。実施例（４）が本発明の実施例であり、上述のＣ、
Ｏ、Ｓｉ及びＳ等の不純物を面密度で１×１０１１ｃｍ
−２以下、ピーク値で５×１０１６ｃｍ−３以下にした
ものであり、界面キャリアの発生はなく、良好なＦＥＴ
特性を示していることが判る。
【００２２】なお、実施例では遷移金属は検出下限以下
であったが、これらアクセプタとなりうる不純物が存在
した場合にＦＥＴ特性が悪化することは前述の理由より
明らかである。又、実施例では、ＧａＡｓ基板の例を説
明したが、ＩｎＰ等の他のIII−V族化合物半導体基板に
も適用できることは明らかである。
であったが、これらアクセプタとなりうる不純物が存在
した場合にＦＥＴ特性が悪化することは前述の理由より
明らかである。又、実施例では、ＧａＡｓ基板の例を説
明したが、ＩｎＰ等の他のIII−V族化合物半導体基板に
も適用できることは明らかである。
【００２３】
【発明の効果】以上説明したように、本発明の『III−V
族化合物半導体基板上にエピタキシャル層を成長させた
化合物半導体ウエーハにおいて、前記エピタキシャル層
と前記基板との界面のＣ、Ｏ、Ｓｉ及びＳの不純物の面
密度が１×１０１１ｃｍ−２以下及び／又は前記不純物
のピーク値が５×１０１６ｃｍ−３以下、好ましくは、
更に、Ｓｅ、Ｔｅ、Ｚｎ、Ｂｅ、Ｍｎ、Ｆｅ、Ｍｇ、Ｃ
ｒ及びＣｕの不純物の面密度が１×１０１１ｃｍ−２以
下及び／又は前記不純物のピーク値が５×１０１ ６ｃｍ
−３以下である』ウエーハを用いることにより、良好な
特性を持った半導体デバイス、例えば、ＦＥＴ等を作製
することができる。
族化合物半導体基板上にエピタキシャル層を成長させた
化合物半導体ウエーハにおいて、前記エピタキシャル層
と前記基板との界面のＣ、Ｏ、Ｓｉ及びＳの不純物の面
密度が１×１０１１ｃｍ−２以下及び／又は前記不純物
のピーク値が５×１０１６ｃｍ−３以下、好ましくは、
更に、Ｓｅ、Ｔｅ、Ｚｎ、Ｂｅ、Ｍｎ、Ｆｅ、Ｍｇ、Ｃ
ｒ及びＣｕの不純物の面密度が１×１０１１ｃｍ−２以
下及び／又は前記不純物のピーク値が５×１０１ ６ｃｍ
−３以下である』ウエーハを用いることにより、良好な
特性を持った半導体デバイス、例えば、ＦＥＴ等を作製
することができる。
フロントページの続き Ｆターム(参考） 5F043 AA03 AA04 BB06 DD02 GG10 5F045 AA04 AA05 AB10 AB12 AB17 AC01 AD10 AD11 AE23 AF04 BB14 BB16 CA02 CA10 CA12 HA04 5F052 KA05 5F103 AA04 AA05 DD01 DD03 DD05 DD08 DD11 DD13 DD30 GG01 HH03 LL02 LL03 LL11 PP01 RR05 RR06
Claims (5)
- 【請求項１】 III−V族化合物半導体基板上にエピタキ
シャル層を成長させた化合物半導体ウエーハにおいて、
前記エピタキシャル層と前記基板との界面のＣ、Ｏ、Ｓ
ｉ及びＳの不純物の面密度が１×１０１１ｃｍ−２以下
及び／又は前記不純物のピーク値が５×１０１６ｃｍ
−３以下であることを特徴とする化合物半導体ウエー
ハ。 - 【請求項２】 上記エピタキシャル層と上記基板との界
面のＳｅ、Ｔｅ、Ｚｎ、Ｂｅ、Ｍｎ、Ｆｅ、Ｍｇ、Ｃｒ
及びＣｕの不純物の面密度が１×１０１１ｃｍ −２以下
及び／又は前記不純物のピーク値が５×１０１６ｃｍ
−３以下であることを特徴とする請求項１記載の化合物
半導体ウエーハ。 - 【請求項３】 上記III−V族化合物半導体基板が半絶縁
性ＧａＡｓ基板であることを特徴とする請求項１又は請
求項２記載の化合物半導体ウエーハ。 - 【請求項４】 上記エピタキシャル層が有機金属気相成
長法により形成されたものであることを特徴とする講求
項１〜請求項３記載の化合物半導体ウエーハ。 - 【請求項５】 請求項１〜請求項４記載の化合物半導体
ウエーハを用いて作製されたことを特徴とする半導体デ
バイス。
Priority Applications (1)
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|---|---|---|---|
| JP25144999A JP2001053011A (ja) | 1999-06-02 | 1999-09-06 | 化合物半導体ウエーハ及びこれを用いた半導体デバイス |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11-154880 | 1999-06-02 | ||
| JP15488099 | 1999-06-02 | ||
| JP25144999A JP2001053011A (ja) | 1999-06-02 | 1999-09-06 | 化合物半導体ウエーハ及びこれを用いた半導体デバイス |
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| Publication Number | Publication Date |
|---|---|
| JP2001053011A true JP2001053011A (ja) | 2001-02-23 |
Family
ID=26483035
Family Applications (1)
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|---|---|---|---|
| JP25144999A Pending JP2001053011A (ja) | 1999-06-02 | 1999-09-06 | 化合物半導体ウエーハ及びこれを用いた半導体デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001053011A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7737043B2 (en) | 1920-05-17 | 2010-06-15 | Sumitomo Electric Industries, Ltd. | Inspection method of compound semiconductor substrate, compound semiconductor substrate, surface treatment method of compound semiconductor substrate, and method of producing compound semiconductor crystal |
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| US8772787B2 (en) | 2006-06-14 | 2014-07-08 | Sumitomo Electric Industries, Ltd. | Prepared and stored GaN substrate |
| JP2014197582A (ja) * | 2013-03-29 | 2014-10-16 | 日本碍子株式会社 | Ｉｉｉ族窒化物基板の前処理方法およびｉｉｉ族窒化物デバイスにおける漏れ電流抑制方法 |
| JP2015008318A (ja) * | 2014-08-22 | 2015-01-15 | Jx日鉱日石金属株式会社 | リン化インジウム基板及び半導体エピタキシャルウェハ |
-
1999
- 1999-09-06 JP JP25144999A patent/JP2001053011A/ja active Pending
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| JP2015008318A (ja) * | 2014-08-22 | 2015-01-15 | Jx日鉱日石金属株式会社 | リン化インジウム基板及び半導体エピタキシャルウェハ |
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