JP2001043066A

JP2001043066A - 加算回路リセットシステム

Info

Publication number: JP2001043066A
Application number: JP11214465A
Authority: JP
Inventors: Tatsu Hirayama; 龍平山
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 1999-07-29
Filing date: 1999-07-29
Publication date: 2001-02-16

Abstract

(57)【要約】【課題】出力データが”０”クリアされることなく、
リセット時の加算結果を出力データに反映し連続して累
積加算することを可能とする。【解決手段】入力データ３３はＦ／Ｆ１９を介して、
出力データ３１はＡＮＤゲート２２を介して加算器２０
で加算されるが、リセット３５がかかっているときは
（リセット３５＝”０”）、ＡＮＤゲート２２の出力
が”０”となるため、加算器２０の出力は（入力データ
３３）＋”０”＝（入力データ３３）となる。即ち、リ
セット３５がかかっても出力データが”０”クリアされ
ることなく、リセット時の加算結果を出力データに反映
し連続して累積加算することが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は加算回路リセットシ
ステムに関し、特に連続した入力データを累積加算する
加算回路をリセットする加算回路リセットシステムに関
する。

【０００２】

【従来の技術】従来、連続した入力データを累積加算す
る累積加算回路において累積加算し、ある一定時間経過
したときにリセットし、更に連続して累積加算を続ける
場合のリセットシステムは、図３の従来の加算回路リセ
ットシステムの一例の構成図に示すように、入力データ
取り込み用Ｆ／Ｆ（フリップフロップ）５１と、加算器
５２と、リセット付きＦ／Ｆ５３とで構成される。

【０００３】入力データ６５は入力データ取り込み用Ｆ
／Ｆ５１のデータ入力端子５４から入力され、データ出
力端子５６から出力されたデータが加算器５２のデータ
入力端子５７に入力される。加算器５２で加算されたデ
ータは、データ出力端子５９から出力され、リセット付
きＦ／Ｆ５３のデータ入力端子６０に入力される。リセ
ット付きＦ／Ｆ５３では、データ出力端子６２からデー
タが出力されるとともに出力されたデータをフィードバ
ックし加算器５２のデータ入力端子５８に入力される。

【０００４】ＣＬＫ（クロック）６４は入力データ取り
込み用Ｆ／Ｆ５１のＣＬＫ入力端子５５とリセット付き
Ｆ／Ｆ５３のＣＬＫ入力端子６３に入力され、入力デー
タ６５又は出力データ６８の同期が図られる。

【０００５】リセットパルス６７はリセット付きＦ／Ｆ
５３のリセット入力端子６３に入力される。このリセッ
トパルス６７がリセット付きＦ／Ｆ５３に入力される
と、リセット付きＦ／Ｆ５３の出力データが“０”クリ
アされる。

【０００６】図４は従来の加算回路リセットシステムの
一例の動作を示すタイミング図である。従来の回路構成
（図３）において、タイミング図（図４）に示されるタ
イミングによりＣＬＫ６４、入力データ６５、リセット
６７を入力する。その時の動作を図３と図４に沿って詳
しく説明する。

【０００７】ＣＬＫ６４の１番目の立ち上がりエッジで
入力データ６５の“０１”（以下””内の数値は各々が
１６進数を意味する）を入力データ取り込み用Ｆ／Ｆ５
１に取り込み、ＣＬＫ６４の２番目の立ち上がりエッジ
で入力データ６５の“０２”を入力データ取り込み用Ｆ
／Ｆ５１に取り込み、ＣＬＫ６４の３番目の立ち上がり
エッジで入力データ６５の“０３”を入力データ取り込
み用Ｆ／Ｆ５１に取り込み、ＣＬＫ６４の４番目の立ち
上がりエッジで入力データ６５の“０４”を入力データ
取り込み用Ｆ／Ｆ５１に取り込み、ＣＬＫ６４の５番目
の立ち上がりエッジで入力データ６５の“０５”を入力
データ取り込み用Ｆ／Ｆ５１に取り込み、ＣＬＫ６４の
６番目の立ち上がりエッジで入力データ６５の“０６”
を入力データ取り込み用Ｆ／Ｆ５１に取り込み、ＣＬＫ
６４の７番目の立ち上がりエッジで入力データ６５の
“０７”を入力データ取り込み用Ｆ／Ｆ５１に取り込
み、ＣＬＫ６４の８番目の立ち上がりエッジで入力デー
タ６５の“０８”を入力データ取り込み用Ｆ／Ｆ５１に
取り込む。

【０００８】ＣＬＫ６４の１番目の立ち上がりエッジで
入力データ取り込み用Ｆ／Ｆ５１に取り込まれた“０
１”と加算結果６６の“００”を加算器５２によって加
算することによって加算結果６６が“０１”となる（０
１＋００＝０１）。ＣＬＫ６４の２番目の立ち上がりエ
ッジで加算結果６６の“０１”がリセット付きＦ／Ｆ５
３から出力され、出力データ６８に“０１”が出力され
ると同時に、入力データ取り込み用Ｆ／Ｆ５１に取り込
まれた“０２”と加算結果６６の“０１”を加算器５２
によって加算することによって加算結果６６が“０３”
となる（０２＋０１＝０３）。ＣＬＫ６４の３番目の立
ち上がりエッジで加算結果６６の“０３”がリセット付
きＦ／Ｆ５３から出力され、出力データ６８に“０３”
が出力されると同時に、入力データ取り込み用Ｆ／Ｆ５
１に取り込まれた“０３”と加算結果６６の“０３”を
加算器５２によって加算することによって加算結果６６
が“０６”となる（０３＋０３＝０６）。ＣＬＫ６４の
４番目の立ち上がりエッジでリセット６７が高レベルか
ら低レベルになるためリセット付きＦ／Ｆ５３がリセッ
トされ出力データ６８が“００”となり、ＣＬＫ６４の
３番目の立ち上がりエッジで入力データ取り込み用Ｆ／
Ｆ５１に取り込まれた“０３”が出力に反映されない。
そして、ＣＬＫ６４の４番目の立ち上がりエッジで入力
データ取り込み用Ｆ／Ｆ５１に取り込まれた“０４”
は、そのまま加算結果６６で“０４”となる（０４＋０
０＝０４）。ＣＬＫ６４の５番目の立ち上がりエッジで
加算結果６６の“０４”がリセット付きＦ／Ｆ５３から
出力され、出力データ６８に“０４”が出力されると同
時に、入力データ取り込み用Ｆ／Ｆ５１に取り込まれた
“０５”と加算結果６６の“０４”を加算器５２によっ
て加算することによって加算結果６６が“０９”となる
（０５＋０４＝０９）。ＣＬＫ６４の６番目の立ち上が
りエッジで加算結果６６の“０９”がリセット付きＦ／
Ｆ６３から出力され、出力データ６８に“０９”が出力
されると同時に、入力データ取り込み用Ｆ／Ｆ５１に取
り込まれた“０６”と加算結果６６の“０９”を加算器
５２５よって加算することによって加算結果６６が“０
Ｆ”となる（０６＋０９＝０Ｆ）。ＣＬＫ６４の７番目
の立ち上がりエッジで加算結果６６の“０Ｆ”がリセッ
ト付きＦ／Ｆ５３から出力され、出力データ６８に“０
Ｆ”が出力されると同時に、入力データ取り込み用Ｆ／
Ｆ５１に取り込まれた“０７”と加算結果６６の“０
Ｆ”を加算器５２によって加算することによって加算結
果６６が“１６”となる（０７＋０Ｆ＝１６）。

【０００９】又、この種のリセットシステムの一例が特
開平９−５６０５３号公報（以下、文献１という）及び
特開平３−１０８８３１号公報（以下、文献２という）
に開示されている。文献１記載の技術は混触周波数検出
と最小動作電流検出の論理積の回数を連続判定カウンタ
４でカウントし、所定回数までの途中にレベル以下の検
出期間があった場合は、現在のカウント数を保持し、再
度電流が増大したときにその保持値からカウントを続行
するというものである。文献２記載の技術は加算部５に
おいて累積加算された結果は記憶部（Ｆ／Ｆ）６に格納
され、リセット信号によって記憶部６がリセットされた
ときは、加算部５は入力データ３と記憶部６がリセット
されたことにより出力されたデータ４（００〜０６が全
て”０”）が加算され、さらに累積加算を継続するとい
うものである。

【００１０】

【発明が解決しようとする課題】しかし、図３及び図４
記載の従来のリセットシステムは、従来システムの回路
構成（図３）においてタイミング図（図４）に示される
タイミングによりＣＬＫ６４、入力データ６５、リセッ
ト６７を入力した場合、リセット６７時の出力データ６
８は“００”となり、リセット時に入力されたデータ
“０３”の累積結果６６の“０６”が出力データ６８に
反映されないという欠点があった。その理由は、加算器
５２で加算されたデータを次の累積加算に反映させるた
めに、データを保持する役目を果たすリセット付きＦ／
Ｆ５３にてリセット動作を行い、値をクリアしているか
らである。

【００１１】又、文献１記載の技術は連続判定カウンタ
４がリセットされたときの入力データが加算されず（カ
ウントされない）、加算結果（カウント結果）に”０”
が出力されてしまい、累積加算の連続性が失われてしま
うという欠点があった。

【００１２】又、文献２記載の技術は図３及び図４記載
の従来のリセットシステムそのものである。即ち、図４
に示したようにリセットすることによって、入力デー
タ”０３”の加算結果である”０６”が出力されず、出
力データは”００”となり累積加算の連続性が失われて
しまうのである。

【００１３】そこで本発明の目的は、出力データが”
０”クリアされることなく、リセット時の加算結果を出
力データに反映し連続して累積加算することが可能な加
算回路リセットシステムを提供することにある。

【００１４】

【課題を解決するための手段】前記課題を解決するため
に本発明は、加算回路をリセットする加算回路リセット
システムであって、第１データ及び第２データを加算す
る加算手段と、前記第２データをリセットするリセット
手段とを含むことを特徴とする。

【００１５】本発明によれば、出力データが”０”クリ
アされることなく、リセット時の加算結果を出力データ
に反映し連続して累積加算することが可能となる。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態につい
て添付図面を参照しながら説明する。図１は本発明に係
る加算回路リセットシステムの最良の実施の形態の構成
図である。図１を参照すると、加算回路リセットシステ
ムは入力データ取り込み用Ｆ／Ｆ１９と、加算器２０
と、出力用Ｆ／Ｆ２１と、ＡＮＤ（アンド）ゲート２２
とを含んで構成される。

【００１７】そして、入力データ取り込み用Ｆ／Ｆ１９
のデータ入力端子２３には入力データ２３が入力され、
ＣＬＫ入力端子２４にはＣＬＫ３２が入力され、出力端
子２５から出力データが出力される。その出力端子２５
は加算器２０の入力端子２６と接続される。

【００１８】加算器２０の出力端子２８は出力用Ｆ／Ｆ
２１の入力端子２９と接続される。加算器２０の入力端
子２７はＡＮＤゲート２２の出力端子４３と接続され
る。そして、入力端子２６及び２７に入力されるデータ
が加算され、加算結果が出力端子２８から出力される。

【００１９】出力用Ｆ／Ｆ２１の入力端子３０にはＣＬ
Ｋ３２が入力され、出力端子３１から出力データ３６が
出力される。又、出力端子３１とＡＮＤゲート２２の一
方の入力端子４１とが接続される。

【００２０】ＡＮＤゲート２２の他方の入力端子４２に
はリセット３５が入力される。そして、この入力端子４
１及び４２に入力する信号の論理積が出力端子４３から
出力される。

【００２１】次に、本実施の形態の動作について説明す
る。通常リセット３５がかかっていない状態では、ＡＮ
Ｄゲート２２のリセット信号入力端子４２が高レベル＝
“１”となるので、出力用Ｆ／Ｆ２１のデータ出力端子
３１からのフィードバックデータは、ＡＮＤゲート２２
の入力端子４１及び出力端子４３を介してそのまま加算
器２０のデータ入力端子２７に入力され、通常の累積加
算が連続して行われる。一方、リセット３５がかかって
いる状態では、ＡＮＤゲート２２のリセット信号入力端
子４２が低レベル＝“０”となるので、ＡＮＤゲート２
２の出力端子４３のレベルは低レベル＝“０”となる。
従って、出力用Ｆ／Ｆ２１のデータ出力用端子３１から
のフィードバックデータは“０”クリアされる。これに
より、連続して入力されるデータを続けて加算すること
が可能となり、出力結果もリセット信号３２により
“０”クリアされることなく後段の回路にデータを伝送
することができる。

【００２２】

【実施例】次に、本発明の実施例について説明する。な
お、回路構成は前述した実施の形態と同様なので図１を
参照することとし、その説明を省略する。図１を参照し
て、入力データ３３は入力データ取り込み用Ｆ／Ｆ１９
のデータ入力端子２３から入力され、データ出力端子２
５から出力されたデータが加算器２０のデータ入力端子
２６に入力される。加算器２０で加算されたデータは、
データ出力端子２８から出力され、出力用Ｆ／Ｆ２１の
データ入力端子２９に入力される。出力用Ｆ／Ｆ２１で
は、データ出力端子３１からデータが出力されるととも
に出力されたデータをフィードバックし、ＡＮＤゲート
２２を介して加算器２０のデータ入力端子２７に入力さ
れる。

【００２３】ＣＬＫ３２は入力データ取り込み用Ｆ／Ｆ
１９のＣＬＫ入力端子２４と出力用Ｆ／Ｆ２１のＣＬＫ
入力端子３０に入力され、入力データ３３又は出力デー
タ３１の同期が図られる。リセットパルス３５はＡＮＤ
ゲート２２に入力される。これにより、出力データ３６
は“０”クリアされず加算器２０の入力端子２７に入力
されるデータのみ“０”クリアされる。

【００２４】次に、実施例の動作の詳細について説明す
る。図２は実施例の動作を示すタイミング図である。こ
のタイミング図に示すタイミングによりＣＬＫ３２、入
力データ３３、リセット３５を入力する。通常リセット
３５がかかっていない状態（リセット信号が高レベル＝
“１”）では、ＡＮＤゲート２２がオープンとなるため
出力用Ｆ／Ｆ２１のデータ出力端子３１からの出力デー
タがＡＮＤゲート２２の入力端子４１及び出力端子４３
を介して加算器２０のデータ入力端子２７に入力され
る。一方、入力データ取り込み用Ｆ／Ｆ１９のデータ出
力端子２５からの出力データは加算器２０のデータ入力
端子２６に入力される。従って、加算器２０のデータ入
力端子２６及び２７に入力されたデータが加算される。

【００２５】又、リセットがかかった状態（リセット信
号が低レベル＝“０”）では、ＡＮＤゲート２２の出力
が“０”となるため加算器２０のデータ入力端子２７に
“０”が入力される。従って、加算器２０のデータ入力
端子２６に入力されたデータとデータ入力端子２７に入
力された“０”とが加算される。これにより、図２を参
照して、リセット３５がかかった状態（リセット３５信
号が低レベル＝“０”）では“０”と入力データ３３の
“０３”が加算され出力データ３６に“０３”が出力さ
れる。そしてリセット３５が解除（リセット３５が高レ
ベル＝“１”）されたところから、又累積加算を開始す
ることにより出力データ３６が“０”クリアされること
なく、リセット時の加算結果を出力データ３６に反映し
連続して累積加算することができる。

【００２６】その時の動作を図１と図２に沿って詳しく
説明する。ＣＬＫ３２の１番目の立ち上がりエッジで入
力データ３３の“０１”を入力データ取り込み用Ｆ／Ｆ
１９に取り込み、ＣＬＫ３２の２番目の立ち上がりエッ
ジで入力データ３３の“０２”を入力データ取り込み用
Ｆ／Ｆ１９に取り込み、ＣＬＫ３２の３番目の立ち上が
りエッジで入力データ３３の“０３”を入力データ取り
込み用Ｆ／Ｆ１９に取り込み、ＣＬＫ３２の４番目の立
ち上がりエッジで入力データ３３の“０４”を入力デー
タ取り込み用Ｆ／Ｆ１９に取り込み、ＣＬＫ３２の５番
目の立ち上がりエッジで入力データ３３の“０５”を入
力データ取り込み用Ｆ／Ｆ１９に取り込み、ＣＬＫ３２
の６番目の立ち上がりエッジで入力データ３３の“０
６”を入力データ取り込み用Ｆ／Ｆ１９に取り込み、Ｃ
ＬＫ３２の７番目の立ち上がりエッジで入力データ３３
の“０７”を入力データ取り込み用Ｆ／Ｆ１９に取り込
み、ＣＬＫ３２の８番目の立ち上がりエッジで入力デー
タ３３の“０８”を入力データ取り込み用Ｆ／Ｆ１９に
取り込む。

【００２７】ＣＬＫ３２の１番目の立ち上がりエッジで
入力データ取り込み用Ｆ／Ｆ１９に取り込まれた“０
１”と加算結果３４の“００”を加算器２０によって加
算することによって加算結果３４が“０１”となる（０
１＋００＝０１）。ＣＬＫ３２の２番目の立ち上がりエ
ッジで加算結果３４の“０１”が出力用Ｆ／Ｆ２１から
出力され、出力データ３６に“０１”が出力されると同
時に、入力データ取り込み用Ｆ／Ｆ１９に取り込まれた
“０２”と加算結果３４の“０１”を加算器２０によっ
て加算することによって加算結果３４が“０３”となる
（０２＋０１＝０３）。ＣＬＫ３２の３番目の立ち上が
りエッジでリセット３５が高レベルから低レベルにな
り、ＡＮＤゲート２２の出力が“００”になるため、Ｃ
ＬＫ３２の３番目の立ち上がりエッジで入力データ取り
込み用Ｆ／Ｆ１９に取り込まれた“０３”とＡＮＤゲー
ト２２の出力“００”（リセット３５の低レベル＝“０
０”）が加算器２０によって加算され加算結果３４が
“０３”となる（０３＋００＝０３）。ＣＬＫ３２の４
番目の立ち上がりエッジで加算結果３４の“０３”が出
力用Ｆ／Ｆ２１から出力され、出力データ３６に“０
３”が出力されると同時に、入力データ取り込み用Ｆ／
Ｆ１９に取り込まれた“０４”と加算結果３４の“０
３”を加算器２０によって加算することによって加算結
果３４が“０７”となる（０４＋０３＝０７）。ＣＬＫ
３２の５番目の立ち上がりエッジで加算結果３４の“０
７”が出力用Ｆ／Ｆ２１から出力され、出力データ３６
に“０７”が出力されると同時に、入力データ取り込み
用Ｆ／Ｆ１９に取り込まれた“０５”と加算結果３４の
“０７”を加算器２０によって加算することによって加
算結果３４が“０Ｃ”となる（０５＋０７＝０Ｃ）。Ｃ
ＬＫ３２の６番目の立ち上がりエッジで加算結果３４の
“０Ｃ”が出力用Ｆ／Ｆ２１から出力され、出力データ
３６に“０Ｃ”が出力されると同時に、入力データ取り
込み用Ｆ／Ｆ１９に取り込まれた“０６”と加算結果３
４の“０Ｃ”を加算器２０によって加算することによっ
て加算結果３４が“１２”となる（０６＋０Ｃ＝１
２）。ＣＬＫ３２の７番目の立ち上がりエッジで加算結
果３４の“１２”が出力用Ｆ／Ｆ２１から出力され、出
力データ３６に“１２”が出力されると同時に、入力デ
ータ取り込み用Ｆ／Ｆ１９に取り込まれた“０７”と加
算結果３４の“１２”を加算器２０によって加算するこ
とによって加算結果３４が“１９”となる（０７＋１２
＝１９）。

【００２８】これにより本発明の効果は、リセット３５
がかかった状態ではリセット信号３５（低レベル＝
“０”）と入力データ３３の“０３”が加算され出力デ
ータ３６に“０３”が出力され、リセット３５が解除
（高レベル＝“１”）されたところから、又累積加算を
開始することにより出力データ３６が“０”クリアされ
ることなく、リセット時の加算結果を出力データ３６に
反映し連続して累積加算することができる。

【００２９】効果が得られる理由は、入力データ３３が
入力データ取り込み用Ｆ／Ｆ１９のデータ入力端子２３
から入力され、データ出力端子２５から出力されたデー
タが加算器２０のデータ入力端子２６に入力され、デー
タ出力端子２８から出力されたデータが出力用Ｆ／Ｆ２
１のデータ入力端子２９に入力され、データ出力端子３
１からデータ出力が出力されると同時に、そのデータ出
力はリセット信号３５とともにＡＮＤゲート２２に入力
され、その出力が加算器２０のデータ入力端子２７に入
力される回路構成としたからである。

【００３０】

【発明の効果】本発明によれば、加算回路をリセットす
る加算回路リセットシステムであって、そのシステムを
第１データ及び第２データを加算する加算手段と、前記
第２データをリセットするリセット手段とを含んで構成
したため、出力データが”０”クリアされることなく、
リセット時の加算結果を出力データに反映し連続して累
積加算することが可能となる。

【図面の簡単な説明】

【図１】本発明に係る加算回路リセットシステムの最良
の実施の形態の構成図である。

【図２】実施例の動作を示すタイミング図である。

【図３】従来の加算回路リセットシステムの一例の構成
図である。

【図４】従来の加算回路リセットシステムの一例の動作
を示すタイミング図である。

【符号の説明】

１９入力データ取り込み用Ｆ／Ｆ２０加算器２１出力用Ｆ／Ｆ２２ＡＮＤゲート

Claims

【特許請求の範囲】

【請求項１】加算回路をリセットする加算回路リセッ
トシステムであって、第１データ及び第２データを加算する加算手段と、前記
第２データをリセットするリセット手段とを含むことを
特徴とする加算回路リセットシステム。
【請求項２】前記加算手段での加算結果を保持する保
持手段をさらに含むことを特徴とする請求項１記載の加
算回路リセットシステム。
【請求項３】前記保持手段で保持されるデータは前記
リセット手段を介して前記第２データとして前記加算手
段へ入力されることを特徴とする請求項２記載の加算回
路リセットシステム。
【請求項４】前記リセット手段は前記保持手段で保持
されるデータを前記第２データとして前記加算回路に入
力するか、あるいは前記第２データをリセットするかの
選択を行うことを特徴とする請求項３記載の加算回路リ
セットシステム。
【請求項５】前記リセット手段はリセットがかかった
とき前記第２データをリセットし、リセットがかからな
いとき前記保持手段で保持されるデータを前記第２デー
タとして前記加算回路に入力することを特徴とする請求
項３又は４記載の加算回路リセットシステム。
【請求項６】前記第１データとして昇順データが順次
前記加算手段に入力されることを特徴とする請求項１乃
至５いずれかに記載の加算回路リセットシステム。
【請求項７】前記加算手段は前記第１データを保持す
る第１フリップフロップと、この第１リップフロップに
保持される第１データと前記第２データとを加算する加
算器とからなり、前記保持手段は前記加算器での加算結
果を保持する第２フリップフロップからなり、前記リセ
ット手段は前記第２フリップフロップに保持されるデー
タとリセット入力とが入力され、前記第２データを前記
加算器に出力する論理回路からなることを特徴とする請
求項１乃至６いずれかに記載の加算回路リセットシステ
ム。