JP2001035872A - 半導体素子の実装構造及びバンプの構造 - Google Patents

半導体素子の実装構造及びバンプの構造

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JP2001035872A JP20478999A JP20478999A JP2001035872A JP 2001035872 A JP2001035872 A JP 2001035872A JP 20478999 A JP20478999 A JP 20478999A JP 20478999 A JP20478999 A JP 20478999A JP 2001035872 A JP2001035872 A JP 2001035872A
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bumps
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semiconductor device
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semiconductor element
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Shigeru Mori
茂 森
Joshi Narui
譲司 成井
Tsuguhisa Ishii
嗣久 石井
Norihiro Inoue
則宏 井上
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Denso Ten Ltd
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Denso Ten Ltd
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/06102—Disposition the bonding areas being at different heights

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  • Wire Bonding (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

(57)【要約】 【課題】半導体素子が動作時に発生する熱による熱スト
レスにより半導体素子の電極と基板に形成された接続パ
ターンとのはんだ接合部のバンプにクラックが発生した
り、接続パターンが剥離する等の不具合を防止して信頼
性の高い半導体素子の実装構造を提供することを目的と
する。 【解決手段】半導体素子に形成された複数の電極が複数
のバンプを介して基板に形成された接続パターンに電気
的に接続されてなる半導体素子の実装構造において、動
作時に最も熱ストレスの加わる半導体素子の四隅部分に
は他の部分よりも密集してダミーバンプとバンプが配置
されていることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子の実装
構造に係り、特にフェイスダウン実装に適した半導体素
子、基板およびバンプの構造並びに半導体素子の実装構
造に関する。
【０００２】
【従来の技術】従来の半導体素子のフェイスダウン実装
構造について図１３を用いて説明する。 図１３は従来
の半導体素子のフェイスダウン実装構造を示す概略構成
側面図である。
【０００３】１００は半導体装置で、基板１２０にフェ
イスダウン実装（半導体素子１１０の電子回路側に形成
された電極と基板１２０に形成された接続パターン１２
１とを、はんだ又は接着剤等を用いて直接接続する方
法）用の半導体素子１１０（シリコン等の半導体基材に
電子回路が形成されたもの）等が実装されている。
【０００４】半導体素子１１０はフェイスダウン実装用
のチップで、シリコン基材の下面に電子回路が形成され
ており、該電子回路と基板１２０との接続用の電極１１
１が底面部（図示下面）に形成されている。電極１１１
には基板１２０に形成された接続パターン１２１との接
続用のバンプ１１２（例えば、はんだボール）が形成さ
れている。
【０００５】基板１２０は半導体素子１１０等の電子部
品を実装する基板で、半導体素子１１０の電極１１１と
相対位置に、電極１１１と接続する接続パターン１２１
およびその他の電子部品等との接続回路等が形成されて
いる。
【０００６】次に、半導体素子のフェイスダウン実装に
ついて説明する。
【０００７】半導体素子１１０を基板１２０にフェイス
ダウン実装するには、基板１２０の接続パターン１２１
部に例えば、はんだペーストを印刷し、印刷されたはん
だペーストの上に、半導体素子１１０の電極１１１のバ
ンプ１１２を合致させるように搭載する。その後はんだ
リフロー炉にてはんだペーストを溶融して、半導体素子
１１０の電極１１１と基板１２０の接続パターン１２１
とを電気的に接続する。これにより半導体素子１１０の
電極１１１と基板１２０の接続パターン１２１との間に
はんだ接合部が形成される。
【０００８】
【発明が解決しようとする課題】しかし、上述の半導体
素子１１０のフェイスダウン実装構造では、半導体装置
１００を動作させた際に半導体素子１１０が発熱し、そ
の熱により半導体素子１１０の本体および基板１２０が
各々熱膨張し、また、半導体装置１００の動作を中止す
ると元の状態に戻る現象が繰り返される。特に、半導体
素子１１０と基板１２０の熱膨張の差が大きい場合に
は、半導体素子１１０および基板１２０が変形し、半導
体素子１１０と基板１２０とを電気的に接続しているは
んだ接合部のバンプ１１２に熱ストレスが繰り返し加わ
る。その結果はんだ接合部のバンプ１１２にクラックが
発生（特に、半導体素子１１０の周縁部のバンプ１１２
に大きなストレスが加わる）し半導体装置１０が動作し
なくなるという問題がある。
【０００９】本発明は上述の問題を解決するもので、半
導体素子が動作時に発生する熱による熱ストレスにより
半導体素子の電極と基板に形成された接続パターンとの
はんだ接合部のバンプにクラックが発生したり、または
バンプが接続した接続パターンが剥離する等の不具合を
防止して信頼性の高い半導体素子の実装構造を提供する
ことを目的とする。
【００１０】
【課題を解決するための手段】本発明は上述の目的を達
成するもので、半導体素子に形成された複数の電極が複
数のバンプを介して基板に形成された接続パターンに電
気的に接続されてなる半導体素子の実装構造において、
前記半導体素子の四隅部分には他の部分よりも密集して
前記バンプが配置されてなることを特徴とするものであ
る。
【００１１】また、半導体素子に形成された複数の電極
が複数のバンプを介して基板に形成された接続パターン
に電気的に接続されてなる半導体素子の実装構造におい
て、前記半導体素子の実装面の外周縁部には、素子側段
差部が設けられ該素子側段差部の凹み部分に前記電極が
形成され、且つ該実装面の四隅部分には他の部分よりも
密集してバンプが配置されてなることを特徴とするもの
である。
【００１２】また、半導体素子に形成された複数の電極
が複数のバンプを介して基板に形成された接続パターン
に電気的に接続されてなる半導体素子の実装構造におい
て、前記基板の実装面には、基板側段差部が設けられ該
基板側段差部の凹み部分に前記半導体素子の電極と相対
位置に前記接続パターンが形成されており、且つ該実装
面の四隅部分には他の部分よりも密集してバンプが配置
されてなることを特徴とするものである。
【００１３】また、半導体素子に形成された複数の電極
が複数のバンプを介して基板に形成された接続パターン
に電気的に接続されてなる半導体素子の実装構造におい
て、前記半導体素子の実装面の外周縁部には、素子側段
差部が設けられ該素子側段差部の凹み部分に前記電極が
形成され、前記基板の実装面には、基板側段差部が設け
られ該基板側段差部の凹み部分に前記半導体素子の電極
と相対位置に前記接続パターンが形成されており、且つ
該実装面の四隅部分には他の部分よりも密集してバンプ
が配置されてなることを特徴とするものである。
【００１４】また、前記四隅部分のバンプにダミーバン
プが用いられてなることを特徴とするものである。
【００１５】また、半導体素子に形成された複数の電極
が複数のバンプを介して基板に形成された接続パターン
に電気的に接続されてなる半導体素子の実装構造におい
て、前記半導体素子の実装面の四隅部分にはバンプが設
けられ、前記基板には該バンプと相対位置に該バンプの
径より大きい径のスルーホールが形成されており、該バ
ンプは該スルーホールを介して接続されてなることを特
徴とするものである。
【００１６】また、電気接続に用いられるバンプの構造
において、耐熱性を有する弾性体樹脂部材で形成された
樹脂球を核とし、該樹脂球の表面に銅めっき層が形成さ
れ、該銅めっき層の表面にはんだめっき層が形成されて
いることを特徴とするものである。
【００１７】また、電気接続に用いられるバンプの構造
において、耐熱性を有する弾性体樹脂部材で形成された
樹脂球を核とし、該樹脂球の表面に銅めっき層が形成さ
れ、該銅めっき層の表面にニッケルめっき層が、該ニッ
ケルめっき層の表面にはんだめっき層が形成されている
ことを特徴とするものである。
【００１８】また、電気接続に用いられるバンプの構造
において、球状に形成された金属球を核とし、該金属球
の表面に耐熱性を有する弾性体樹脂部材でコーティング
された樹脂層が形成され、該樹脂層の表面に銅めっき層
が、該銅めっき層の表面にニッケルめっき層が、該ニッ
ケルめっき層の表面にはんだめっき層が形成されている
ことを特徴とするものである。
【００１９】また、前記弾性体樹脂部材には、ウレタン
樹脂が用いられてなることを特徴とするものである。
【００２０】
【発明の実施の形態】本発明の第１の実施の形態を図１
および図２を用いて説明する。
【００２１】図１は本発明の第１の実施の形態に係る半
導体素子のフェイスダウン実装構造を示す概略構成側面
図である。図２は本発明の第１の実施の形態に係る半導
体素子と基板との関係を示す平面図である。
【００２２】１０は半導体装置で、半導体素子２０等の
電子部品が基板３０にフェイスダウン実装されている。
【００２３】半導体素子２０はフェイスダウン実装用の
チップで、シリコン基材の下面に電子回路が形成されて
おり、該電子回路と基板３０との接続用の電極２１およ
びパターン２４が底面部（図示下面）に形成されてい
る。電極２１には基板３０に形成された接続パターン３
１との接続用のバンプ２２（例えば、はんだボール）が
形成されている。尚、半導体素子２０の四隅部分の接合
部には他の接合部よりも熱ストレスが加わり易いので、
最も熱ストレスの加わり易い位置に電子回路と電気的に
接続されていない補強用のダミーバンプ２３（ダミーは
んだボール）が配置されている。
【００２４】基板３０は半導体素子２０等の電子部品を
実装する基板で、実装面には半導体素子２０の電極２１
即ちバンプ２２と相対する位置に、電極２１と接続する
接続パターン３１、半導体素子２０の四隅部分のダミー
バンプ２３用の接続パターン３２およびその他の電子部
品等との接続回路等が形成されている。
【００２５】次に、半導体素子のフェイスダウン実装に
ついて説明する。
【００２６】半導体素子２０を基板３０にフェイスダウ
ン実装するには、基板３０の接続パターン３１部にはん
だペーストを印刷し、印刷されたはんだペーストの上
に、半導体素子２０の電極２１のバンプ２２およびダミ
ーバンプ２３を合致させるように搭載する。その後はん
だリフロー炉を通しはんだペーストを溶融して、半導体
素子２０の電極２１と基板３０の接続パターン３１とを
電気的に接続する。これにより半導体素子２０の電極２
１と基板３０の接続パターン３１との間に、はんだ接合
部が形成される。
【００２７】以上説明したように本実施の形態に係る半
導体素子のフェイスダウン実装構造によれば、半導体素
子２０に最も熱ストレスの加わる四隅部分にダミーバン
プ２３設けることにより四隅部分の接続強度が補強さ
れ、四隅部分近傍のバンプ２２へ加わる熱ストレスを軽
減することができる。その結果、半導体装置１０が動作
時に半導体素子２０等から発生する熱により、半導体素
子２０の本体および基板３０に膨張・収縮によるストレ
スが発生してもこのストレスを吸収することができる。
従って、半導体素子２０の電極２１と接続パターン３１
との間を電気的に接続しているはんだ接合部のバンプ２
２に、無理なストレスが加わるのを防止することができ
るので、バンプ２２にクラックが発生するのを防止し、
信頼性の高い半導体装置１０を得ることができる。
【００２８】尚、半導体素子２０の四隅部分にダミーバ
ンプ２３を設けたが、その他にダミーバンプ２３を用い
ずに、四隅部分のバンプ２２を他の部分のバンプ２２の
配置よりも密に配置することにより、四隅部分のバンプ
２２に集中して加わる熱ストレスを分散させることがで
きるので、はんだ接合部のバンプ２２に無理な熱ストレ
スが加わるのを防止することができる。
【００２９】次に、本発明の第２の実施の形態を図３お
よび図４を用いて説明する。
【００３０】図３は本発明の第２の実施の形態に係る半
導体素子のフェイスダウン実装構造を示す概略構成側面
図である。図４は本発明の第２の実施の形態に係る半導
体素子と基板との関係を示す平面図である。尚、第２の
実施の形態は第１の実施の形態の半導体素子の一部を変
更したもので、その他については第１の実施の形態と略
同じであるので、同じ構成については同じ符号を付し説
明を省略する。
【００３１】１１は半導体装置で、半導体素子４０等の
電子部品が基板３０にフェイスダウン実装されている。
【００３２】半導体素子４０はフェイスダウン実装用の
チップで、シリコン基材の下面に電子回路が形成されて
おり、該電子回路と基板３０との接続用の電極４２が底
面部（図示下面）に形成されている。電極４２には基板
３０に形成された接続パターン３１との接続用のバンプ
４４（例えば、はんだボール）が形成されている。ま
た、半導体素子２０の実装面の外縁部（例えば、４隅
部）には素子側段差部４１が設けられ、その素子側段差
部４１の上段下面には基板３０に形成された接続パター
ン３１と接続する電極４３とダミーバンプ４６用のパタ
ーン４７が形成されている。従って、外縁部の電極４３
と接続パターン３１との接続用のバンプ４５とダミーバ
ンプ４６とは、その他の部分のバンプ４４よりも大きく
することができる。
【００３３】以上説明したように本実施の形態に係る半
導体素子４０のフェイスダウン実装構造によれば、半導
体素子４０の外縁部に素子側段差部４１を設けることに
より外縁部の電極４３のバンプ４５およびパターン４７
のダミーバンプ４６を、その他の部分のバンプ４４より
も大きくすることができるので、ダミーバンプ４６およ
びバンプ４５の剪断応力が増大する。半導体装置１１
は、動作時に半導体素子４０等から発生する熱により、
半導体素子４０の本体および基板３０に膨張・収縮によ
るストレスが発生するが、最もストレスが加わる外縁部
のダミーバンプ４６およびバンプ４５の剪断応力が増大
するので、半導体素子４０の電極４２、４３と接続パタ
ーン３１との間を電気的に接続しているはんだ接合部の
バンプ４４、４５およびダミーバンプ４６にクラックが
発生するのを防止し、信頼性の高い半導体装置１１を得
ることができる。
【００３４】尚、半導体素子４０の四隅部分にダミーバ
ンプ４６を設けたが、その他にダミーバンプ６４を用い
ずに、四隅部分のバンプ４３を他の部分のバンプ４３の
配置よりも密に配置することにより、四隅部分のバンプ
４３に集中して加わる熱ストレスを分散させることがで
きるので、はんだ接合部のバンプ４３に、無理な熱スト
レスが加わるのを防止することができる。
【００３５】次に、本発明の第３の実施の形態を図５お
よび図６を用いて説明する。
【００３６】図５は本発明の第３の実施の形態に係る半
導体素子のフェイスダウン実装構造を示す概略構成側面
図である。図６は本発明の第３の実施の形態に係る半導
体素子と基板との関係を示す平面透視図である。尚、第
３の実施の形態は第１の実施の形態の基板の一部を変更
したもので、その他については第２の実施の形態と略同
じであるので、同じ構成については同じ符号を付し説明
を省略する。
【００３７】１２は半導体装置で、半導体素子５０等の
電子部品が基板３０にフェイスダウン実装されている。
【００３８】半導体素子５０はフェイスダウン実装用の
チップで、シリコン基材の下面に電子回路が形成されて
おり、該電子回路と基板３３との接続用の電極５１およ
びダミーバンプ５５（例えば、はんだボール）用のパタ
ーン５３が底面部（図示下面）に形成されている。電極
５１には基板３３に形成された接続パターン３５との接
続用のバンプ５２（例えば、はんだボール）が形成され
ている。尚、半導体素子５０の四隅部分の接合部には他
の接合部よりも熱ストレスが加わり易いので、最も熱ス
トレスの加わり易い位置に電子回路と電気的に接続され
ていない補強用のダミーバンプ５５が配置されている。
【００３９】基板３３は半導体素子５０等の電子部品を
実装する基板で、実装面には半導体素子５０の電極５１
およびパターン５３と相対する位置に、電極５１と接続
する接続パターン３５、３６およびその他の電子部品等
との接続回路等が形成されている。また、基板３３の実
装面には、半導体素子５０の外縁部に構成される電極５
１と相対する位置に基板側段差部３４が設けられてお
り、その基板側段差部３４の下段上面には電極５１と接
続する接続パターン３６が形成されている。従って、外
縁部の電極５１と接続パターン３６とを接続するバンプ
５２とダミーバンプ５５とは、その他の部分のバンプ２
２よりも大きくすることができる。
【００４０】以上説明したように本実施の形態に係る半
導体素子のフェイスダウン実装構造によれば、基板３３
に基板側段差部３４を設けることにより半導体素子５０
の外縁部の電極５１のバンプ５２とダミーバンプ５５と
を、その他の部分のバンプ５２よりも大きくすることが
できるので、バンプ５２とダミーバンプ５５の剪断応力
が増大する。その結果、半導体装置１２が動作時に発生
する熱により、半導体素子５０の本体および基板３３に
膨張・収縮によるストレスが発生するが、最もストレス
が加わる外縁部のバンプ５２とダミーバンプ５５の剪断
応力が増大するので、半導体素子５０の電極５１と接続
パターン３５、３６との間を電気的に接続しているはん
だ接合部のバンプ５２およびダミーバンプ５５にクラッ
クが発生するのを防止し信頼性の高い半導体装置１２を
得ることができる。
【００４１】次に、本発明の第４の実施の形態を図７お
よび図８を用いて説明する。
【００４２】図７は本発明の第４の実施の形態に係る半
導体素子のフェイスダウン実装構造を示す概略構成側面
図である。図８は本発明の第４の実施の形態に係る半導
体素子と基板との関係を示す平面透視図である。尚、第
４の実施の形態は第２、第３の実施の形態のバンプの一
部を変更したもので、その他については第２、第３の実
施の形態と略同じであるので、同じ構成については同じ
符号を付し説明を省略し第４の実施の形態では半導体素
子のフェイスダウン実装について説明する。
【００４３】１３は半導体装置で、半導体素子４０等の
電子部品が基板３３にフェイスダウン実装されている。
【００４４】次に、半導体素子のフェイスダウン実装に
ついて説明する。
【００４５】半導体素子４０を基板３３にフェイスダウ
ン実装するには、基板３３の接続パターン３５、３６部
にはんだペーストを印刷し、印刷されたはんだペースト
の上に、半導体素子４０の電極４３のバンプ４４、５７
およびダミーバンプ５８を合致させるように搭載する。
その後はんだリフロー炉を通しはんだペーストを溶融し
て、半導体素子４０の電極４３と基板３３の接続パター
ン３５、３６とを電気的に接続する。これにより半導体
素子４０の電極４３と基板３３の接続パターン３５、３
６との間にはんだ接合部が形成される。
【００４６】以上説明したように本実施の形態に係る半
導体素子４０のフェイスダウン実装構造によれば、半導
体素子４０の外縁部に素子側段差部４１を設け、また、
基板３３に基板側段差部３４を設けることにより外縁部
の電極４３およびダミーバンプ５８用のパターン４７と
接続パターン３６とを接続するバンプ５７とダミーバン
プ５８を、その他の部分のバンプ４４よりも大幅に大き
くすることができるので、バンプ５７とダミーバンプ５
８の剪断応力が更に増大される。その結果、半導体装置
１３が動作時に発生する熱により、半導体素子４０の本
体および基板３３の膨張・収縮によるストレスが発生す
る。しかし、最もストレスが加わる外縁部のダミーバン
プ５８とバンプ５７の剪断応力が増大するので、半導体
素子４０の電極４３およびパターン４７と接続パターン
３５、３６との間を電気的に接続しているはんだ接合部
のバンプ５７とダミーバンプ５８にクラックが発生する
のを防止し信頼性の高い半導体装置１３を得ることがで
きる。
【００４７】次に、本発明の第５の実施の形態を図９を
用いて説明する。
【００４８】図９は本発明の第５の実施の形態に係る半
導体素子のフェイスダウン実装構造を示す概略構成側面
図である。
【００４９】半導体素子６０はフェイスダウン実装用の
チップで、シリコン基材の下面に電子回路が形成されて
おり、該電子回路と基板６５との接続用の電極６１とパ
ターン６４が底面部（図示下面）に形成されている。電
極６１には基板６５に形成された接続パターン６６との
接続用のバンプ６２（例えば、はんだボール）が、ま
た、半導体素子６０に最も熱ストレスの加わる四隅部分
の電極６４には基板６５に形成されたスルーホール６７
との接続用のダミーバンプ６３（例えば、はんだボー
ル）が形成されている。尚、ダミーバンプ６３の径はバ
ンプ６２の径より大きく形成されている。
【００５０】基板６５は半導体素子６０等の電子部品を
実装する基板で、実装面には半導体素子６０の電極６１
即ちバンプ６２と相対する位置に、バンプ６２と接続す
る接続パターン６６と、ダミーバンプ６３と接続するス
ルーホール６７およびその他の電子部品等との接続回路
等が形成されている。尚、スルーホール６７の径はダミ
ーバンプ６３の径よりも大きく形成されている。
【００５１】次に、半導体素子のフェイスダウン実装に
ついて説明する。
【００５２】半導体素子６０を基板６５にフェイスダウ
ン実装するには、基板６５の接続パターン６６部にはん
だペーストを印刷し、印刷されたはんだペーストの上
に、半導体素子６０の電極６１のバンプ６２を合致させ
るように搭載する。その後はんだリフロー炉を通しはん
だペーストを溶融して、半導体素子６０の電極６１と基
板６５の接続パターン６６とを電気的に接続する。これ
により半導体素子６０の電極６１と基板３０の接続パタ
ーン３１との間にはんだ接合部が形成される。次に、半
導体素子６０の電極６４のダミーバンプ６３と基板６５
のスルーホール６７を接続するために、基板６５の下面
側（スルーホール６７側）よりフローディップはんだ付
けや、はんだ付けロボット或いは手はんだ付け等により
スルーホール６７をはんだ６８で充満させてダミーバン
プ６３と接続固定する。
【００５３】以上説明したように本実施の形態に係る半
導体素子のフェイスダウン実装構造によれば、半導体素
子６０に最も熱ストレスの加わる四隅部分に設けられた
ダミーバンプ６３の一部が、基板６５側に設けられたス
ルーホール６７に嵌まり込む形となりはんだ付けされる
ので、四隅部分の接続強度がさらに補強され、四隅部分
近傍のバンプ６２へ加わる熱ストレスを軽減することが
できる。その結果、半導体装置１４が動作時に発生する
熱により、半導体素子６０の本体および基板６５に膨張
・収縮によるストレスが発生してもこのストレスを吸収
することができる。従って、半導体素子６０の電極６１
と接続パターン６６との間を電気的に接続しているはん
だ接合部のバンプ６２に、無理な熱ストレスが加わるの
を防止することができるので、バンプ６２にクラックが
発生するのを防止し、信頼性の高い半導体装置１４を得
ることができる。
【００５４】尚、半導体素子６０の四隅部分にダミーバ
ンプ６３を設けたが、その他にダミーバンプ６３を用い
ずに、四隅部分のバンプ６２を他の部分のバンプ６２の
配置よりも密に配置することにより、四隅部分のバンプ
６２に集中して加わる熱ストレスを分散させることがで
きるので、はんだ接合部のバンプ６２に、無理な熱スト
レスが加わるのを防止することができる。
【００５５】次に、本発明の第６の実施の形態を図１０
を用いて説明する。
【００５６】図１０は本発明の第６の実施の形態に係る
半導体素子のフェイスダウン実装用バンプの概略構造を
示す断面図である。
【００５７】７０は半導体素子に形成された電極と基板
に形成された接続パターンとを電気的に接続する小球の
バンプである。バンプ７０は、耐熱性を有する弾性体樹
脂（例えばウレタン部材）で球状に形成されたウレタン
ボール７１（樹脂球に相当）を核とし、その核となるウ
レタンボール７１の表面には導電性の銅めっき層７２が
形成されており、銅めっき層７２の表面には、はんだ付
け性を向上させるためのはんだめっき層７３が形成され
ている。
【００５８】以上説明したように本実施の形態に係る半
導体素子のフェイスダウン実装用バンプ７０によれば、
バンプ７０の核部に耐熱性を有する弾性体のウレタン部
材が用いられているので、半導体装置が動作時に発生す
る熱により半導体素子の本体および基板の膨張・収縮に
より発生するストレスや外的な衝撃が加わった場合でも
ウレタンボール７１で吸収することができる。従って、
バンプ７０にクラックが発生したり、基板の接続パター
ンの剥離等の不具合を防止し信頼性の高い半導体装置を
得ることができる。
【００５９】次に、本発明の第７の実施の形態を図１１
を用いて説明する。
【００６０】図１１は本発明の第７の実施の形態に係る
半導体素子のフェイスダウン実装用バンプの概略構造を
示す断面図である。
【００６１】８０は半導体素子に形成された電極と基板
に形成された接続パターンとを電気的に接続する小球の
バンプである。バンプ８０は、耐熱性を有する弾性体樹
脂（例えばウレタン部材）で球状に形成されたウレタン
ボール８１（樹脂球に相当）を核とし、その核となるウ
レタンボール８１の表面には導電性の銅めっき層８２が
形成されており、銅めっき層８２の表面にははんだ付け
の際に銅が拡散するのを防止するためのニッケルめっき
層８３が形成され、ニッケルめっき層８３の表面には、
はんだ付け性を向上させるためのはんだめっき層８４が
形成されている。
【００６２】以上説明したように本実施の形態に係る半
導体素子のフェイスダウン実装用バンプ８０によれば、
バンプ８０の核部に耐熱性を有する弾性体のウレタン部
材が用いられているので、半導体装置が動作時に発生す
る熱により半導体素子の本体および基板の膨張・収縮に
より発生するストレスや外的な衝撃が加わった場合でも
ウレタンボール８１で吸収することができる。従って、
バンプ８０にクラックが発生したり基板の接続パターン
の剥離等の不具合を防止し信頼性の高い半導体装置を得
ることができる。
【００６３】次に、本発明の第８の実施の形態を図１２
を用いて説明する。
【００６４】図１２は本発明の第８の実施の形態に係る
半導体素子のフェイスダウン実装用バンプの概略構造を
示す断面図である。
【００６５】９０は半導体素子に形成された電極と基板
に形成された接続パターンとを電気的に接続する小球の
バンプである。バンプ９０は、金属（例えば黄銅）で球
状に形成された金属球９１を核とし、その核となる金属
球９１の表面にはウレタン部材をコーティングしてウレ
タンコーティング層９２を形成し、ウレタンコーティン
グ層９２の表面には導電性の銅めっき層９３が形成され
ており、銅めっき層９３の表面には、はんだ付けの際に
銅が拡散するのを防止するためのニッケルめっき層９４
が形成されており、ニッケルめっき層９４の表面には、
はんだ付け性を向上させるためのはんだめっき層９５が
形成されている。
【００６６】以上説明したように本実施の形態に係る半
導体素子のフェイスダウン実装用バンプ９０によれば、
バンプ９０の核部の金属球９１の表面にウレタン部材を
コーティングしてウレタンコーティング層９２が形成さ
れているので半導体装置が動作時に発生する熱により半
導体素子の本体および基板の膨張・収縮により発生する
ストレスや外的な衝撃が加わった場合でもウレタンコー
ティング層９２で吸収することができる。従って、バン
プ９０にクラックが発生したり基板の接続パターンの剥
離等の不具合を防止し信頼性の高い半導体装置を得るこ
とができる。尚、本実施の形態に係るバンプ９０の核部
の金属球９１の材料に黄銅を用いたが、これに限らずそ
の他の金属部材例えばアルミニュウム部材、鋼材または
高温はんだ部材等を用いてもよい。
【００６７】
【発明の効果】以上説明したように本発明によれば、半
導体素子の動作時に発生する熱により発生する半導体素
子および基板の変形によるストレスや外的衝撃を吸収す
ることができるので、半導体素子の電極と基板に形成さ
れた接続パターンとのはんだ接合部に加わるストレスを
防止し、はんだ接合部のバンプにクラックが発生するの
を防止して信頼性の高い半導体素子の実装構造およびバ
ンプの構造を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体素子の
フェイスダウン実装構造を示す概略構成側面図である。
【図２】本発明の第１の実施の形態に係る半導体素子と
基板との関係を示す平面透視図である。
【図３】本発明の第２の実施の形態に係る半導体素子の
フェイスダウン実装構造を示す概略構成側面図である。
【図４】本発明の第２の実施の形態に係る半導体素子と
基板との関係を示す平面透視図である。
【図５】本発明の第３の実施の形態に係る半導体素子の
フェイスダウン実装構造を示す概略構成側面図である。
【図６】本発明の第３の実施の形態に係る半導体素子と
基板との関係を示す平面透視図である。
【図７】本発明の第４の実施の形態に係る半導体素子の
フェイスダウン実装構造を示す概略構成側面図である。
【図８】本発明の第４の実施の形態に係る半導体素子と
基板との関係を示す平面透視図である。
【図９】本発明の第５の実施の形態に係る半導体素子の
フェイスダウン実装構造を示す概略構成側面図である。
【図１０】本発明の第６の実施の形態に係る半導体素子
のフェイスダウン実装用バンプの概略構造を示す断面図
である。
【図１１】本発明の第７の実施の形態に係る半導体素子
のフェイスダウン実装用バンプの概略構造を示す断面図
である。
【図１２】本発明の第８の実施の形態に係る半導体素子
のフェイスダウン実装用バンプの概略構造を示す断面図
である。
【図１３】従来の半導体素子のフェイスダウン実装構造
を示す概略構成側面図である。
【符号の説明】
１０，１１，１２，１３，１４・・・半導体装置 ２０，４０，５０，６０・・・・・・半導体素子 ２１，４２，４３，５１，６１・・・電極 ２２，４４，４５，５２，５３，５４，５７，６２・・
・バンプ ２３，４６，５８，６３・・・・・・ダミーバンプ ２４，４７，５３，６４・・・・・・パターン ３０，３３，６５・・・・・・・・・基板 ３１，３２，３５，３６，６６・・・接続パターン ３４・・・・・・・・・基板側段差部 ４１・・・・・・・・・素子側段差部 ６７・・・・・・・・・スルーホール ６８・・・・・・・・・はんだ ７０，８０，９０・・・バンプ ７１，８１・・・・・・ウレタンボール ７２，８２，９３・・・銅めっき層 ７３，８４，９５・・・はんだめっき層 ８３，９４・・・・・・ニッケルめっき層 ９１・・・・・・・・・金属球 ９２・・・・・・・・・ウレタンコーティング層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 井上 則宏 兵庫県神戸市兵庫区御所通１丁目２番28号 富士通テン株式会社内

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 半導体素子に形成された複数の電極が複
    数のバンプを介して基板に形成された接続パターンに電
    気的に接続されてなる半導体素子の実装構造において、 前記半導体素子の四隅部分には他の部分よりも密集して
    前記バンプが配置されてなることを特徴とする半導体素
    子の実装構造。
  2. 【請求項２】 半導体素子に形成された複数の電極が複
    数のバンプを介して基板に形成された接続パターンに電
    気的に接続されてなる半導体素子の実装構造において、 前記半導体素子の実装面の外周縁部には、素子側段差部
    が設けられ該素子側段差部の凹み部分に前記電極が形成
    され、且つ該実装面の四隅部分には他の部分よりも密集
    してバンプが配置されてなることを特徴とする半導体素
    子の実装構造。
  3. 【請求項３】 半導体素子に形成された複数の電極が複
    数のバンプを介して基板に形成された接続パターンに電
    気的に接続されてなる半導体素子の実装構造において、 前記基板の実装面には、基板側段差部が設けられ該基板
    側段差部の凹み部分に前記半導体素子の電極と相対位置
    に前記接続パターンが形成されており、且つ該実装面の
    四隅部分には他の部分よりも密集してバンプが配置され
    てなることを特徴とする半導体素子の実装構造。
  4. 【請求項４】 半導体素子に形成された複数の電極が複
    数のバンプを介して基板に形成された接続パターンに電
    気的に接続されてなる半導体素子の実装構造において、 前記半導体素子の実装面の外周縁部には、素子側段差部
    が設けられ該素子側段差部の凹み部分に前記電極が形成
    され、 前記基板の実装面には、基板側段差部が設けられ該基板
    側段差部の凹み部分に前記半導体素子の電極と相対位置
    に前記接続パターンが形成されており、且つ該実装面の
    四隅部分には他の部分よりも密集してバンプが配置され
    てなることを特徴とする半導体素子の実装構造。
  5. 【請求項５】 前記四隅部分のバンプにダミーバンプが
    用いられてなることを特徴とする請求項１乃至請求項４
    記載の半導体素子の実装構造。
  6. 【請求項６】 半導体素子に形成された複数の電極が複
    数のバンプを介して基板に形成された接続パターンに電
    気的に接続されてなる半導体素子の実装構造において、 前記半導体素子の実装面の四隅部分にはバンプが設けら
    れ、前記基板には該バンプと相対位置に該バンプの径よ
    り大きい径のスルーホールが形成されており、該バンプ
    は該スルーホールを介して接続されてなることを特徴と
    する半導体素子の実装構造。
  7. 【請求項７】 電気接続に用いられるバンプの構造にお
    いて、 耐熱性を有する弾性体樹脂部材で形成された樹脂球を核
    とし、該樹脂球の表面に銅めっき層が形成され、該銅め
    っき層の表面にはんだめっき層が形成されていることを
    特徴とするバンプの構造。
  8. 【請求項８】 電気接続に用いられるバンプの構造にお
    いて、 耐熱性を有する弾性体樹脂部材で形成された樹脂球を核
    とし、該樹脂球の表面に銅めっき層が形成され、該銅め
    っき層の表面にニッケルめっき層が、該ニッケルめっき
    層の表面にはんだめっき層が形成されていることを特徴
    とするバンプの構造。
  9. 【請求項９】 電気接続に用いられるバンプの構造にお
    いて、 球状に形成された金属球を核とし、該金属球の表面に耐
    熱性を有する弾性体樹脂部材でコーティングされた樹脂
    層が形成され、該樹脂層の表面に銅めっき層が、該銅め
    っき層の表面にニッケルめっき層が、該ニッケルめっき
    層の表面にはんだめっき層が形成されていることを特徴
    とするバンプの構造。
  10. 【請求項１０】 前記弾性体樹脂部材には、ウレタン樹
    脂が用いられてなることを特徴とする請求項７、請求項
    ８または請求項９記載のバンプの構造。
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* Cited by examiner, † Cited by third party
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JP2004104102A (ja) * 2002-08-21 2004-04-02 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
US6960830B2 (en) * 2002-10-31 2005-11-01 Rohm Co., Ltd. Semiconductor integrated circuit device with dummy bumps

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