JP3742732B2 - 実装基板及び実装構造体 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、多数の電子部品を搭載し、モジュールを構成する実装基板及び実装構造体に関し、特にＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型半導体パッケージを搭載するための実装基板及び実装構造体に関する。
【０００２】
【従来の技術】
近年、電子機器の小型化の要求は留まるところを知らず、ますます軽薄短小化が進んでいる。特に、最近「モバイル」と呼ばれている個人用携帯情報機器において、その流れが急である。「より軽く、薄く、小さく」を実現するため、実装分野においても、技術革新が進められ、半導体パッケージの構造、実装基板の構造などに大きな変革が起こってきている。
【０００３】
その一つが、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ／Ｓｃａｌｅ Ｐａｃｋａｇｅ）やＦＢＧＡ（Ｆｉｎｅ−ｐｉｔｃｈ Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）と呼ばれる半導体パッケージの登場である。かつて、表面実装の主流はＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）やＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）などであった。これらのパッケージは電極がパッケージの側面に並んだ構造を持ち、その電極は硬い金属製のリードに、はんだメッキがされているというものであった。そして、これらの半導体パッケージの実装は、リードにメッキされたはんだと、実装基板側にスクリーン印刷により供給されたはんだペーストとを溶融し、凝固させることで行っていた。しかし、このような形態の半導体パッケージにおいては、大雑把な議論において、電極数を増やしていこうとすれば、パッケージの外周長を長くしていく必要がある。電極数が非常に多いチップを、仮にＱＦＰなどの半導体パッケージに搭載し、その半導体パッケージを実装しようとすれば、実装基板上において非常に大きな面積が必要になる。このような問題により、ＳＯＰやＱＦＰ等の旧来の半導体パッケージでは、近年の電子機器の軽薄短小化の要求に応えられなくなってきていた。
【０００４】
この点、ＣＳＰ／ＦＢＧＡにおいては、電極が半導体パッケージ底面にエリアアレイ状に配置されている構造を持つため、同じ電極数の半導体パッケージで比較した場合、ＱＦＰ等と比べ、大幅な実装面積削減効果が得られる。また、球形状のはんだ電極そのものと実装基板側にスクリーン印刷により供給されたはんだペーストとを溶融、凝固させて接続を行うので、硬い金属製のリードを必要とせず、軽量化の要求にも応えることができる。このようなことから、近年ＱＦＰ等にとってかわり、ＣＳＰ／ＦＢＧＡの用途が急速に拡大してきている。
【０００５】
電子機器の軽薄短小化の流れと、１ｍｍ以下という微細なピッチのエリアアレイ型電極配置構造を持つ半導体パッケージの登場により、実装基板側にも変革が起こってきている。従来よりも狭い面積に、より多くの部品が搭載されることになってきているので、基板表面の配線をひきまわすだけでは各種部品間を接続していくことが困難になっている。そのため、より微細なピッチの配線を形成し、また多層化された基板をより低コストに作製する技術が求められてきている。
【０００６】
基板の微細ピッチ化、多層化の必要性は、実装基板のＣＳＰ／ＦＢＧＡを搭載する領域について、より切実な問題である。仮に多層化せず、基板最表面の１層のみの配線を考えた場合、内側に位置した実装基板上のパッドから配線を引き出してこようとすれば、配線をより外側に位置したパッドの間を通す必要がある。この配線引き出しの操作は、内側のパッドになればなるほど困難になる。
【０００７】
現在、よく使用されている０．８ｍｍピッチ程度のＣＳＰ／ＦＢＧＡにおいて、実装基板のパッドの直径は約０．３〜０．４ｍｍ程度が採用されており、その結果パッド間隔は、０．４〜０．５ｍｍ程度となる。現在汎用の多層基板においては、線幅／線間隔は、０．１ｍｍ／０．１ｍｍ程度が限度であり、この仕様ではパッド間を２本の配線を通すのが精一杯である。実装基板を２層以上の多層構造にしなければ、４列以上の電極配置を有するＣＳＰ／ＦＢＧＡは実装できないことになる。現状、４列以上の電極を持つＣＳＰ／ＦＢＧＡは、ごく一般的に使われており、また、実装基板配線の微細ピッチ化の進展に比べ、ＣＳＰ／ＦＢＧＡの小型化、狭ピッチ化の進展速度の方が早いため、ＣＳＰ／ＦＢＧＡを用いて回路を構成しようとすれば、ほとんどの場合、多層基板が必要になることが分かる。
【０００８】
近年の軽薄短小化された電子機器においては、配線形成の完了した両面板の両面に、絶縁性の有機樹脂の塗布と、その上への配線の形成というプロセスを繰り返していくという製法で製造された多層基板、いわゆるビルドアップ基板が、よく使用されている。ビルドアップ基板においては、塗布した有機樹脂に開口を設けたり、中心となる両面板（以後、ベース層と称する）にスルーホールを設けることにより、任意の位置での上下層間の電気的接続が可能である。
【０００９】
一方、多層基板として古くから用いられてきたのは、配線形成の終了した両面基板を複数枚はりあわせた型のものである。この型の多層基板では、はりあわせる前の両面板に予め貫通スルーホールを設けておくことにより、層間の電気的接続を行う。隣り合う層１層ずつの接続しか行えないが、古くから確立されているプロセスで製造でき、コストが安い点が特長である。
【００１０】
このような多層基板において、ＣＳＰ／ＦＢＧＡ等の半導体パッケージを実装する領域の内側のパッドから配線を引き出すとき、前述の問題のために最表層の配線の引き回しだけでは、配線が引き出しきれない可能性が生じる。そのような場合、パッドからの配線の引き出し方として、パッドの中にビアホールを設け、最表層でない配線と電気的接続をとる方法、いわゆるパッド・オン・ビアが採用されることが多い。
【００１１】
ビルドアップ基板に設けられた従来のパッド・オン・ビア構造の上面図を図９に示す。また、図９の点線Ｂでの断面図を図１０に示す。図９、図１０はベース層の上に１層のビルドアップ絶縁層が形成されている例を示している。図９、図１０において、１は実装基板上に形成されているパッド、２は実装基板最表面のパッドと下層の配線６とを接続しているビアホール、３はベース層の上に塗布された有機樹脂（以後この層をビルドアップ絶縁層と呼ぶ）、４は基板最表層上に電気的絶縁やはんだブリッジの防止などの目的で塗布されているソルダーレジスト、５はビルドアップ基板の中心をなすベース層をあらわしている。
【００１２】
多層基板は、その表面に多数の半導体パッケージや電子部品を搭載し、マイクロソルダリングすることによって、実用に供される。一般的なマイクロソルダリングの方法は、以下の通りである。
【００１３】
まず、実装基板上に設けられた多数のパッドの各々に、一定量のはんだペーストを供給する。このはんだペーストは、はんだ粉末ならびにフラックス、粘度調整用の溶剤などから構成されている。はんだペーストをパッドに供給するには、ステンシルと呼ばれる、約０．１ｍｍ〜０．２ｍｍ程度の一定の厚みの金属板に、実装基板上パッドに対応する位置に開口を設けたものを用いて、いわゆるスクリーン印刷によって行う。この結果、パッドの上に、ほぼ一定量の厚みを持つはんだペーストが載せられることになる。
【００１４】
はんだペーストの印刷後、半導体パッケージやその他の電子部品を、実装基板上の所定の位置に搭載機を用いて搭載し、その実装基板をリフロー炉に入れる。リフロー炉の中ではんだペーストが溶融し、はんだペーストの一部は、半導体パッケージや電子部品側の電極や、実装基板のパッドと金属間化合物を形成する。リフロー炉の終端付近において、はんだは室温まで冷却されて固化し、半導体パッケージや電子部品の電極と実装基板パッドとの接合が完了する。
【００１５】
【発明が解決しようとする課題】
一般に、実装基板上に多数の電子部品を搭載して回路を完成させ、それらを筐体に固定し、その完成品である電子機器を使用していると、電子部品のはんだ接続部は熱応力を受ける。この熱応力とは、周囲の気温や機器自体のスイッチのオンオフによる温度の上昇下降によって、電子部品と実装基板との熱膨張率の差により両者の接続部に生じる応力である。熱応力を受けたはんだ接続部は伸び縮みを繰り返し、金属疲労により、やがては破断に至ってしまう。
【００１６】
ＳＯＰやＱＦＰなど、従来の半導体パッケージにおいては、側面から延びるリードを経て実装基板と接続され、パッケージ本体は基板から浮いた構造になっていたので、リードが熱応力を緩和し、その電極形状の効果から、はんだ接続部に生じる熱歪みは、それほど問題視されていなかった。ところが、ＣＳＰ／ＦＢＧＡにおいては、はんだ接続部は半導体パッケージ底面にエリアアレイ状に並んでいる。その結果、半導体パッケージ本体と実装基板間に生じる熱応力を緩和する機構を設けにくく、生じた熱歪みは、直接はんだ接続部が受けることになる。このことから、旧来の半導体パッケージ以上に熱応力によるはんだ接続部の損傷が問題視されている。
【００１７】
ところで、一般に、マイクロソルダリング後のはんだ接続部内部には、ボイドと称される空孔が含まれていることがある。このボイドは、ソルダリング時に気化したフラックスがはんだ内部に閉じこめられたり等、何らかの理由ではんだの溶融中に気体がはんだ中に取り込まれた結果生じるものである。ＣＳＰ／ＦＢＧＡにおいては、旧来の半導体パッケージが硬い金属製のリードを持っていることとは異なり、はんだだけで接続部を構成しているため、接続部内部のボイドの存在は、直接、熱応力などの外力に対するはんだ接続部の弱さにつながる。
【００１８】
ＣＳＰ／ＦＢＧＡのはんだ接続部のうち、特に実装基板上のパッド・オン・ビア部に形成されるものについては、特に大きなボイドが見られることがある。図１１は、パッド・オン・ビア上に形成されたはんだ接続部中に含まれているボイドの一例を示す図である。図１１において、９ははんだ接続部、１０はＣＳＰ／ＦＢＧＡ等の半導体パッケージ本体、１１ははんだ接続部中のボイドを示している。図１２は、パッド・オン・ビア部での、はんだペースト印刷後、半導体パッケージ搭載前の断面形状を示す図である。図１２において、１２は印刷されたはんだペーストを表している。１３はビア部であるが、印刷後、はんだで埋められずに空気が残っており、ビア全体がはんだペーストで蓋をされたような状態になっている。
【００１９】
実装後のはんだ接続部に図１１の１１に示されているような大きなボイドが含まれるのは、はんだペースト印刷後、図１２に示されているようにビアに空気が残っている状態で、上から半導体パッケージを搭載され、リフローされるためである。その結果、ビア内部に閉じこめられていた空気が、リフロー中に抜けきれずに接続部に残ってしまうのである。
【００２０】
はんだ接続部中の巨大なボイドの存在は、その接続部の強度の低下をもたらし、熱応力やその他の外力に対し、非常に脆弱になる。電子機器の中には無数のはんだ接続部があるが、その中のわずか１端子のはんだ接続部の断線でも、その電子機器全体の不良につながってしまう。このようなことから、ＣＳＰ／ＦＢＧＡに代表される最近のエリアアレイ型半導体パッケージのはんだ接続部において、極端な強度の低下をもたらす巨大なボイドの発生を抑える必要がある。
【００２１】
本発明は、上記の問題点に鑑み、近年多用されている多層基板のパッド・オン・ビア構造上に形成されるはんだ接続部において、はんだペースト印刷時にビア部に閉じこめられた空気による巨大なボイドの発生を防ぐことのできる実装基板及び実装構造体を提供することを目的としている。
【００２２】
【課題を解決するための手段】
請求項１にかかる実装基板は、層間絶縁材層と導体回路が交互に積層配置された多層配線層からなる実装基板において、最表面に形成されたパッド領域と、パッド領域内で最表層以外の層に電気的な接続を行うビアホールであって、ビアホールの底面がパッド領域の主面の高さよりも低く、ビアホールの底面がパッド領域の外部にまで延在するビアホールとを備えている。ビアホールの底面におけるパッド領域の内部ははんだに濡れる領域であり、ビアホールの底面におけるパッド領域の外部ははんだ濡れ性の悪い領域であることを特徴とする。
【００２４】
請求項２にかかる実装構造体は、請求項１に記載の実装基板と、少なくとも前記実装基板に形成されたビアホールにおいて、前記実装基板とはんだ接続された電子部品と、を備えたことを特徴とする。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
図１は本発明の実装基板のパッド・オン・ビア構造の一例を示す上面図である。図２は図１の点線Ａにおける断面図を示している。また、図３は図１の実装基板のパッド・オン・ビア構造の斜視図である。これらの図は共に、ベース層の上に１層のビルドアップ絶縁層を形成した例を示している。図１〜図３において、１は実装基板上に形成されている最表層のパッド、２は実装基板最表面のパッドと下層（最表層以外）の配線６とを接続しているビアホール、３はベース層の上に形成されたビルドアップ絶縁層、４は基板最表層の表面に塗布されているソルダーレジスト、５はベース層を表す。
【００２７】
本発明の特徴であるビアホール２の構造について以下に説明する。
【００２８】
本実施の形態では、図１〜図３に示すように、ビアホール２は最表層のパッド１の外部領域にまで延在させている。すなわち、ビアホール２の孔をパッド１からはみ出すように設けている。また、そのはみ出し部分２Ａはソルダーレジスト４で覆われており、はんだ濡れ性が悪くなるように形成されている。
【００２９】
このため、ビアホール２上においてはんだ接続を行う場合に、上記はみだし部分２Ａにおいては、はんだペーストの印刷後もはんだが付着しないため、ビアホール２が蓋をされたような状態にならない。このため、上記はみだし部分２Ａから空気が抜けることができる。このため、上述した従来の例のようにはんだ接続部にボイドが形成されることを抑制できる。
【００３０】
図４に本実施の形態におけるビアホール２に印刷されたはんだペーストの状態を示す主要断面図を示すが、この図に示すように、実際に、印刷はんだペースト１２の下部には、従来（図１０参照）のように空気が存在していない。
【００３１】
したがって、このような実装基板に電子部品が搭載された実装構造体（図示していない）においても、はんだがビアホール２の全体を覆わないようにして、電子部品のはんだ接続が行われるため、そのはんだ接続部で極端な強度の低下が生じず、耐応力性を向上できる。
【００３２】
また、以上説明した実装基板，実装構造体は、当然であるが、２層のものに限らず複数層の実装基板，実装構造体であっても構わない。
【００３３】
次に、本実施の形態における図１〜図３で示したビアホール２の製造方法について説明する。
上記のようなパッド・オン・ビア構造を持つ実装基板の製造方法は、従来のパッド・オン・ビア構造を持つ実装基板の製造方法と全く同様の方法により実施される。以下、一例を工程順に説明する。
【００３４】
まず、ベース層５を形成する。基材の上に銅配線６を形成するが、配線形成の方法は、従来のプリント基板の製法と同様である。
【００３５】
次に、ベース層５の上にビルドアップ絶縁層３を形成する。ビルドアップ絶縁層３のビア形成にフォトプロセスを用いる場合には、その樹脂には感光性が要求される。ビルドアップ絶縁層３の樹脂の塗布後、フォトプロセスにより、ビアホール２になる部分の樹脂を除去する。なお、ビアホールの量産的な穴径は、現在のところ０．１〜０．２ｍｍφが最小である。
【００３６】
さらに、銅の無電解メッキ等を使用してビルドアップ絶縁層３表面に配線１を形成する。
【００３７】
なお、さらにこの上にビルドアップ絶縁層を形成、フォトプロセスによるビアの形成、配線の形成を繰り返すことによって、層数の多いビルドアップ基板の作製が可能である。
【００３８】
このようなフォトプロセスによるビアの形成法を採用する場合、ビルドアップ絶縁層３の樹脂に感光性をはじめ、基板としての十分な特性を織り込むことが困難である。また、樹脂と配線との密着強度の確保も重要な課題の１つとして残されている。そこで、近年、ドリル加工によってビアを形成し、ビルドアップ絶縁層を積層していく方法も提案されている。この方法では、銅箔つきの樹脂フィルムの所定の位置にドリルによって開口がなされ、完成したベース層の上に貼りつける。さらにその上に銅の配線を形成して、ビルドアップ絶縁層を完成する。この方法においては、材料の選択が比較的容易であるが、穴径は量産性の観点から０．２ｍｍφ程度が限界であり、配線の微細ピッチ化に対応しにくい。その点、レーザーによるビア加工を採用すると、０．１ｍｍφ以下の直径での超微小ビア加工が可能である。ベース層の完成後、ビルドアップ絶縁層となる樹脂を塗布し、硬化後、レーザー照射によりビアを開口する。その上に配線を形成して完成であるが、さらにビルドアップ絶縁層の塗布、ビアの開口、配線の形成を繰り返すことで、更なる多層化にも対応している。このレーザー法では、材料の選択がほとんど不要である上に、現在最も微細なビア加工が可能である。しかし、現状では、製造コストが３種類のビア形成法の中で最も高いという点が欠点である。レーザーによる加工を用いると、図５に示すようなパッド構造も容易に作製が可能である。図５は、ベース層の上に２層のビルドアップ絶縁層が形成されている例であり、３’は第１のビルドアップ絶縁層、３”は第２のビルドアップ絶縁層を示している。図５では、第２のビルドアップ絶縁層３”を硬化後、レーザーによって第１、第２の絶縁層３’，３”を一気に開口し、最表層の配線を形成することで、最表層から１層以上隔てた層との電気的接続を可能にしている。
【００３９】
以上では、ビアホール２がパッド１の外部領域にまではみ出しており、且つ、ビアホール２にソルダーレジスト塗布部分（はんだ濡れ性の悪い部分）２Ａが設けてある実装基板及び実装構造体について説明したが、本発明の実装構造体は実装時にビアホール２上の全体を覆うようにはんだが形成されなければ、上記のものに限らない。
【００４０】
例えば、図６の上面図，図７の点線Ａ’での断面図に示すようなビアホール２の内部（中央部分）からビアホール２の外縁部分へと延在する非接続部２Ｂが形成された実装基板，実装構造体であってもよい。ここで、非接続部２Ｂとははんだ接続がなされない部分であり、この部分の存在により、上記図１〜図３の場合と同様にはんだ接続部からの空気を逃がすことができ、耐応力性を向上できる。なお、図６，７では非接続部２Ｂをビルドアップ絶縁層３の露出部としているが、例えばソルダーレジストやポリイミド，テフロン等、樹脂類が絶縁層３上に被覆されている部分であってもよい。
【００４１】
また、さらに他の形態の実装基板，実装構造体にも適用できる。
図８は、本発明の他の実装基板の例を示す断面図である。図８において、１は実装基板上に形成されているパッド、２は実装基板最表面のパッドと下層の配線６とを接続しているビアホール、４は基板最表層の表面に塗布されているソルダーレジスト、７，８は基板の絶縁層を示している。図８のパッド・オン・ビア構造は、２枚の両面板を貼り合わせて製造した多層配線層を有する実装基板である。すなわち、絶縁層７とパッド１，ソルダーレジスト４を有する基板と、絶縁層８と配線６とを有する基板とを貼り合わせることにより製造された実装基板である。この例では、隣り合う層どうしの電気的接続しかできないが、複数の両面板を同一のプロセスで製造し、その後に貼り合わせるという製造法であるので、図１〜図３のパッド・オン・ビア構造よりも安価に製造できる。
【００４２】
この図８の実装基板は、図１の実装基板と同様、ビアホール２が最表層のパッド１の外部領域にまで延在している構造である。したがって、実装時におけるはんだペースト印刷後もビアホール２が蓋をされた状態にならず、その後のリフロー中においても、ビアホール２に空気が留まっている状態が起こることを防止できる。
【００４３】
したがって、はんだ接続部中に巨大なボイドが含まれることがなく、電子部品を搭載したときでもパッド・オン・ビア部に形成されるはんだ接続部において極端な強度の低下をまねくことなく、良好なはんだ接続部が得られる。
【００４４】
【発明の効果】
本発明によれば、実装後にはんだ接続部の耐応力性を著しく低減させる接続部内部のボイド著しく低減させ、はんだ接続部での極端な強度の低下を抑制できる。
【図面の簡単な説明】
【図１】本発明の実装基板のパッド・オン・ビア構造の一例を示す上面図である。
【図２】図１の実装基板の点線Ａの断面図である。
【図３】図１の実装基板のパッド・オン・ビア構造の斜視図である。
【図４】図１の実装基板上に印刷されたはんだペーストの状態を示す断面図である。
【図５】より多層の実装基板の構成を示す断面図である。
【図６】本発明の実装基板のパッド・オン・ビア構造の他の例を示す上面図である。
【図７】図６の実装基板の点線Ａ’での断面図である。
【図８】本発明の実装基板のパッド・オン・ビア構造の他の例を示す断面図である。
【図９】従来の実装基板のパッド・オン・ビア構造を示す上面図である。
【図１０】図９の実装基板の点線Ｂでの断面図である。
【図１１】従来のビアホール上に形成されたはんだ接続部の断面図である。
【図１２】従来のビアホール部上に印刷されたはんだペーストの状態を示す断面図である。
【符号の説明】
１ パッド（最表層のパッド）
２ ビアホール
３ ビルドアップ絶縁層
３’ 第１のビルドアップ絶縁層
３” 第２のビルドアップ絶縁層
４ ソルダーレジスト
５ ベース層
６ 最表層以外の銅配線
７ 第１の絶縁層
８ 第２の絶縁層
９ はんだ接続部

Claims (2)

1. 層間絶縁材層と導体回路が交互に積層配置された多層配線層からなる実装基板において、
   最表面に形成されたパッド領域と、
   前記パッド領域内で最表層以外の層に電気的な接続を行うビアホールであって、前記ビアホールの底面が前記パッド領域の主面の高さよりも低く、前記ビアホールの底面が前記パッド領域の外部にまで延在するビアホールとを備え、
   前記底面における前記パッド領域の内部ははんだに濡れる領域であり、
   前記底面における前記パッド領域の外部ははんだ濡れ性の悪い領域であることを特徴とする、実装基板。
2. 請求項１に記載の実装基板と、
   少なくとも前記実装基板に形成されたビアホールにおいて前記実装基板とはんだ接続された電子部品と、を備えたことを特徴とする実装構造体。

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