JP2001016872A - スイッチング制御回路 - Google Patents
スイッチング制御回路Info
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Abstract
(57)【要約】
【課題】 スイッチング素子のターンオン直前にボディ
ダイオードに流れる電流を低減することが可能なスイッ
チング制御回路を提供することを目的とする。 【解決手段】 半導体スイッチング素子をオンオフ動作
させるための駆動信号を発生する駆動信号発生手段を備
えたスイッチング制御回路において、前記スイッチング
素子部に流れる電流が逆方向に流れたことを検知し逆電
流検知信号を出力する逆電流検知手段と、前記駆動信号
と前記逆電流検知信号の論理和信号を出力するＯＲ回路
を具備し、このＯＲ回路の出力を前記半導体スイッチン
グ素子の駆動信号として出力するドライブ回路を備え
た。
ダイオードに流れる電流を低減することが可能なスイッ
チング制御回路を提供することを目的とする。 【解決手段】 半導体スイッチング素子をオンオフ動作
させるための駆動信号を発生する駆動信号発生手段を備
えたスイッチング制御回路において、前記スイッチング
素子部に流れる電流が逆方向に流れたことを検知し逆電
流検知信号を出力する逆電流検知手段と、前記駆動信号
と前記逆電流検知信号の論理和信号を出力するＯＲ回路
を具備し、このＯＲ回路の出力を前記半導体スイッチン
グ素子の駆動信号として出力するドライブ回路を備え
た。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばスイッチン
グ電源の一次側スイッチング素子のような、高速スイッ
チング動作を行う半導体スイッチング素子を駆動するた
めのスイッチング制御回路に関するものである。
グ電源の一次側スイッチング素子のような、高速スイッ
チング動作を行う半導体スイッチング素子を駆動するた
めのスイッチング制御回路に関するものである。
【０００２】
【従来の技術】従来のスイッチング制御回路は、例え
ば、ＵＳＰ５０６３４８８号公報に開示されているよう
に、スイッチングコンバータ回路のスイッチング素子の
オンオフ制御を、インダクタとキャパシタの共振現象を
利用しスイッチング素子がオフからオンとなる際（以下
ターンオンという。）に、スイッチング素子の出力電圧
をゼロにすることにより、スイッチング時のノイズとス
イッチングロスを低減して行う構成のものがある。この
ような構成のスイッチング制御回路は、例えばスイッチ
ング電源の高周波化技術の一つとして注目されている。
ば、ＵＳＰ５０６３４８８号公報に開示されているよう
に、スイッチングコンバータ回路のスイッチング素子の
オンオフ制御を、インダクタとキャパシタの共振現象を
利用しスイッチング素子がオフからオンとなる際（以下
ターンオンという。）に、スイッチング素子の出力電圧
をゼロにすることにより、スイッチング時のノイズとス
イッチングロスを低減して行う構成のものがある。この
ような構成のスイッチング制御回路は、例えばスイッチ
ング電源の高周波化技術の一つとして注目されている。
【０００３】図５は従来のスイッチングコンバータ回路
の一例を示す回路図である。同図において、これに具備
されるスイッチング制御回路１００はスイッチング素子
として用いられたＦＥＴ（電解効果トランジスタ）１に
直列接続されたＦＥＴ２と、このＦＥＴ２と並列接続さ
れたＬＣ回路３及び駆動信号発生手段６によって構成さ
れている。このＦＥＴ２とＬＣ回路３は上述したスイッ
チング素子ＦＥＴ１がターンオンする際スイッチング素
子の出力電圧をゼロにするゼロ電圧ターンオン回路１１
０を構成している。また、ボディダイオード７はＦＥＴ
１の寄生ダイオードである。（以下、ＦＥＴ１とボディ
ダイオード７を総称してスイッチング素子部という。）
の一例を示す回路図である。同図において、これに具備
されるスイッチング制御回路１００はスイッチング素子
として用いられたＦＥＴ（電解効果トランジスタ）１に
直列接続されたＦＥＴ２と、このＦＥＴ２と並列接続さ
れたＬＣ回路３及び駆動信号発生手段６によって構成さ
れている。このＦＥＴ２とＬＣ回路３は上述したスイッ
チング素子ＦＥＴ１がターンオンする際スイッチング素
子の出力電圧をゼロにするゼロ電圧ターンオン回路１１
０を構成している。また、ボディダイオード７はＦＥＴ
１の寄生ダイオードである。（以下、ＦＥＴ１とボディ
ダイオード７を総称してスイッチング素子部という。）
【０００４】また、同図の回路では、ゼロ電圧ターンオ
ン回路１１０に負荷回路１２０が並列接続され、直列接
続されたＦＥＴ１とＦＥＴ２の両端には、電源５が接続
されている。
ン回路１１０に負荷回路１２０が並列接続され、直列接
続されたＦＥＴ１とＦＥＴ２の両端には、電源５が接続
されている。
【０００５】駆動信号発生手段６は、ＦＥＴ１とＦＥＴ
２を駆動する駆動信号を発生するものである。
２を駆動する駆動信号を発生するものである。
【０００６】このように構成された従来のスイッチング
制御回路の動作を図６のタイムチャートを用いて説明す
る。同図において、駆動信号ｖｇｓはＦＥＴ１を駆動す
る駆動信号であり、駆動信号ｖｚはＦＥＴ２を駆動する
駆動信号である。また電流ｉｄｓはスイッチング素子部
に流れる電流であり、電圧ｖｄｓはスイッチング素子Ｆ
ＥＴ１の出力電圧である。
制御回路の動作を図６のタイムチャートを用いて説明す
る。同図において、駆動信号ｖｇｓはＦＥＴ１を駆動す
る駆動信号であり、駆動信号ｖｚはＦＥＴ２を駆動する
駆動信号である。また電流ｉｄｓはスイッチング素子部
に流れる電流であり、電圧ｖｄｓはスイッチング素子Ｆ
ＥＴ１の出力電圧である。
【０００７】駆動信号ｖｇｓと駆動信号ｖｚは、互いに
逆相であり、両者が同時にオフ状態となる期間を含む期
間Ｔ３を有している。このような駆動信号ｖｇｓと駆動
信号ｖｚをＦＥＴ１とＦＥＴ２に入力することにより、
ＦＥＴ１がターンオンする直前にＬＣ回路３の共振作用
により電流ｉｄｓと逆方向の電流−ｉｄｓが流れる。こ
の逆方向の電流−ｉｄｓの作用によって電流ｉｄｓは逆
方向に流れ、ＦＥＴ１がターンオンする直前にＦＥＴ１
の出力電圧ｖｄｓがゼロとなる。
逆相であり、両者が同時にオフ状態となる期間を含む期
間Ｔ３を有している。このような駆動信号ｖｇｓと駆動
信号ｖｚをＦＥＴ１とＦＥＴ２に入力することにより、
ＦＥＴ１がターンオンする直前にＬＣ回路３の共振作用
により電流ｉｄｓと逆方向の電流−ｉｄｓが流れる。こ
の逆方向の電流−ｉｄｓの作用によって電流ｉｄｓは逆
方向に流れ、ＦＥＴ１がターンオンする直前にＦＥＴ１
の出力電圧ｖｄｓがゼロとなる。
【０００８】従って、従来のスイッチング制御回路で
は、駆動信号ｖｇｓがオフからオンになる信号（以下タ
ーンオン信号という。）を、電流ｉｄｓが逆方向に流れ
ている期間Ｔ３の期間内にはいるように調整することに
より、出力電圧ｖｄｓがゼロの時にＦＥＴ１をターンオ
ンさせることが可能となる。
は、駆動信号ｖｇｓがオフからオンになる信号（以下タ
ーンオン信号という。）を、電流ｉｄｓが逆方向に流れ
ている期間Ｔ３の期間内にはいるように調整することに
より、出力電圧ｖｄｓがゼロの時にＦＥＴ１をターンオ
ンさせることが可能となる。
【０００９】従来のスイッチング制御回路では、このよ
うな動作を行うゼロ電圧ターンオン回路１１０をスイッ
チング制御回路に用いることによって、ＦＥＴ１のスイ
ッチング時のノイズとスイッチングロスを低減すること
が可能となる。
うな動作を行うゼロ電圧ターンオン回路１１０をスイッ
チング制御回路に用いることによって、ＦＥＴ１のスイ
ッチング時のノイズとスイッチングロスを低減すること
が可能となる。
【００１０】
【発明が解決しようとする課題】ところが、従来のスイ
ッチング制御回路では、電流ｉｄｓが逆方向に流れてい
る期間Ｔ３は予め設定された固定値であり、その期間Ｔ
３の長さはスイッチング制御回路を構成する各素子の特
性のばらつきに対応できるように長めに設定されてい
た。
ッチング制御回路では、電流ｉｄｓが逆方向に流れてい
る期間Ｔ３は予め設定された固定値であり、その期間Ｔ
３の長さはスイッチング制御回路を構成する各素子の特
性のばらつきに対応できるように長めに設定されてい
た。
【００１１】また、この期間Ｔ３で発生する逆方向の電
流−ｉｄｓは、ＦＥＴ１がターンオンした後はＦＥＴ１
に流れ問題とならないが、ターンオンする前はＦＥＴ１
の寄生ダイオードであるボディダイオード７に流れるた
め、ここにロスを発生するという問題点があった。
流−ｉｄｓは、ＦＥＴ１がターンオンした後はＦＥＴ１
に流れ問題とならないが、ターンオンする前はＦＥＴ１
の寄生ダイオードであるボディダイオード７に流れるた
め、ここにロスを発生するという問題点があった。
【００１２】つまり、図６中ａに示した範囲の電流がボ
ディダイオード７に流れる電流であり、これがＦＥＴ１
のロスの発生源となる電流である。
ディダイオード７に流れる電流であり、これがＦＥＴ１
のロスの発生源となる電流である。
【００１３】本発明は、上記課題を解決するもので、ス
イッチング素子のターンオン直前にボディダイオードに
流れる電流を低減することが可能なスイッチング制御回
路を提供することを目的とする。
イッチング素子のターンオン直前にボディダイオードに
流れる電流を低減することが可能なスイッチング制御回
路を提供することを目的とする。
【００１４】
【課題を解決するための手段】このような目的を達成す
るために請求項１に記載の発明では、半導体スイッチン
グ素子をオンオフ動作させるための駆動信号を発生する
駆動信号発生手段を備えたスイッチング制御回路におい
て、前記スイッチング素子部に流れる電流が逆方向に流
れたことを検知し逆電流検知信号を出力する逆電流検知
手段と、前記駆動信号と前記逆電流検知信号の論理和信
号を出力するＯＲ回路を具備し、このＯＲ回路の出力を
前記半導体スイッチング素子の駆動信号として出力する
ドライブ回路を備えたことを特徴とするものである。
るために請求項１に記載の発明では、半導体スイッチン
グ素子をオンオフ動作させるための駆動信号を発生する
駆動信号発生手段を備えたスイッチング制御回路におい
て、前記スイッチング素子部に流れる電流が逆方向に流
れたことを検知し逆電流検知信号を出力する逆電流検知
手段と、前記駆動信号と前記逆電流検知信号の論理和信
号を出力するＯＲ回路を具備し、このＯＲ回路の出力を
前記半導体スイッチング素子の駆動信号として出力する
ドライブ回路を備えたことを特徴とするものである。
【００１５】このような構成によれば、上記のスイッチ
ング制御回路はスイッチング素子部に流れる電流が逆方
向に流れスイッチング素子の出力電圧がゼロになった瞬
間にスイッチング素子にターンオン信号を出力すること
が可能となる
ング制御回路はスイッチング素子部に流れる電流が逆方
向に流れスイッチング素子の出力電圧がゼロになった瞬
間にスイッチング素子にターンオン信号を出力すること
が可能となる
【００１６】また、請求項２のように前記スイッチング
制御回路を、ＩＣやＬＳＩ等の半導体集積回路として製
作することにより、低ノイズ高効率のスイッチング制御
回路を低コストで大量生産することが可能となる。
制御回路を、ＩＣやＬＳＩ等の半導体集積回路として製
作することにより、低ノイズ高効率のスイッチング制御
回路を低コストで大量生産することが可能となる。
【００１７】また、上述の目的を達成するための第２の
発明として請求項３に記載の発明では、 半導体スイッ
チング素子をオンオフ動作させるための駆動信号を発生
する駆動信号発生手段を備えたスイッチング制御回路に
おいて、前記駆動信号のオフディレイ信号を出力するオ
フディレイ回路と、前記オフディレイ信号と前記スイッ
チング素子の出力電圧の否定論理和信号を出力するＮＯ
Ｒ回路と、前記ＮＯＲ回路の出力と前記駆動信号の論理
和信号を出力するＯＲ回路を具備し、このＯＲ回路の出
力を前記半導体スイッチング素子の駆動信号として出力
するドライブ回路を備えたことを特徴とするものであ
る。
発明として請求項３に記載の発明では、 半導体スイッ
チング素子をオンオフ動作させるための駆動信号を発生
する駆動信号発生手段を備えたスイッチング制御回路に
おいて、前記駆動信号のオフディレイ信号を出力するオ
フディレイ回路と、前記オフディレイ信号と前記スイッ
チング素子の出力電圧の否定論理和信号を出力するＮＯ
Ｒ回路と、前記ＮＯＲ回路の出力と前記駆動信号の論理
和信号を出力するＯＲ回路を具備し、このＯＲ回路の出
力を前記半導体スイッチング素子の駆動信号として出力
するドライブ回路を備えたことを特徴とするものであ
る。
【００１８】このような構成によれば、上記のスイッチ
ング制御回路はスイッチング素子部に流れる電流が逆方
向に流れスイッチング素子の出力電圧がゼロになった瞬
間にスイッチング素子にターンオン信号を出力すること
が可能となる
ング制御回路はスイッチング素子部に流れる電流が逆方
向に流れスイッチング素子の出力電圧がゼロになった瞬
間にスイッチング素子にターンオン信号を出力すること
が可能となる
【００１９】また、請求項４のように前記スイッチング
制御回路を、ＩＣやＬＳＩ等の半導体集積回路として製
作することにより、低ノイズ高効率のスイッチング制御
回路を低コストで大量生産することが可能となる。
制御回路を、ＩＣやＬＳＩ等の半導体集積回路として製
作することにより、低ノイズ高効率のスイッチング制御
回路を低コストで大量生産することが可能となる。
【００２０】
【発明の実施の形態】以下図面を用いて本発明を詳しく
説明する。図１は本発明に係るスイッチング制御回路の
一実施例を示す回路図である。同図において従来例と異
なる部分はスイッチング制御回路１０１の駆動信号発生
手段６の出力とＦＥＴ１の間にドライブ回路２００を挿
入した点である。その他の構成要素は従来例と同様のた
め同一の符号を付し、その説明を省略する。
説明する。図１は本発明に係るスイッチング制御回路の
一実施例を示す回路図である。同図において従来例と異
なる部分はスイッチング制御回路１０１の駆動信号発生
手段６の出力とＦＥＴ１の間にドライブ回路２００を挿
入した点である。その他の構成要素は従来例と同様のた
め同一の符号を付し、その説明を省略する。
【００２１】同図において、ドライブ回路２００は、Ｆ
ＥＴ１に流れる電流が逆方向に流れたことを検知し逆電
流検知信号−ｉｓｅｎｓを出力する逆電流検知手段２０
１と、駆動信号発生手段６の出力信号Ｃｏｎｔｒｏｌと
逆電流検知信号−ｉｓｅｎｓの論理和信号を出力するＯ
Ｒ回路２０２を具備し、このＯＲ回路２０２の出力を半
導体スイッチング素子として用いられたＦＥＴ１の駆動
信号Ｄｒｉｖｅとして出力する
ＥＴ１に流れる電流が逆方向に流れたことを検知し逆電
流検知信号−ｉｓｅｎｓを出力する逆電流検知手段２０
１と、駆動信号発生手段６の出力信号Ｃｏｎｔｒｏｌと
逆電流検知信号−ｉｓｅｎｓの論理和信号を出力するＯ
Ｒ回路２０２を具備し、このＯＲ回路２０２の出力を半
導体スイッチング素子として用いられたＦＥＴ１の駆動
信号Ｄｒｉｖｅとして出力する
【００２２】このように構成された本発明に係わるスイ
ッチング制御回路の動作を図２のタイムチャートを用い
て説明する。同図において、出力信号Ｃｏｎｔｒｏｌは
駆動信号発生手段６の出力信号であり、電流ｉｄｓはス
イッチング素子部に流れる電流であり、電圧ｖｄｓはス
イッチング素子ＦＥＴ１の出力電圧である。また、逆電
流検知信号−ｉｓｅｎｓは逆電流検知手段２０１の出力
信号であり、駆動信号Ｄｒｉｖｅはドライブ回路２００
から出力されるＦＥＴ１の駆動信号である。
ッチング制御回路の動作を図２のタイムチャートを用い
て説明する。同図において、出力信号Ｃｏｎｔｒｏｌは
駆動信号発生手段６の出力信号であり、電流ｉｄｓはス
イッチング素子部に流れる電流であり、電圧ｖｄｓはス
イッチング素子ＦＥＴ１の出力電圧である。また、逆電
流検知信号−ｉｓｅｎｓは逆電流検知手段２０１の出力
信号であり、駆動信号Ｄｒｉｖｅはドライブ回路２００
から出力されるＦＥＴ１の駆動信号である。
【００２３】逆電流検知信号−ｉｓｅｎｓはスイッチン
グ素子部に流れる電流ｉｄｓが逆方向に流れた時、ハイ
となる信号であり、駆動信号Ｄｒｉｖｅはこの逆電流検
知信号−ｉｓｅｎｓと駆動信号Ｄｒｉｖｅの論理和信号
である。
グ素子部に流れる電流ｉｄｓが逆方向に流れた時、ハイ
となる信号であり、駆動信号Ｄｒｉｖｅはこの逆電流検
知信号−ｉｓｅｎｓと駆動信号Ｄｒｉｖｅの論理和信号
である。
【００２４】つまり、ＦＥＴ１をこのようにして得られ
た駆動信号Ｄｒｉｖｅによって駆動することにより、電
流ｉｄｓが逆方向に流れた瞬間にＦＥＴ１にターンオン
信号が入力される。従って逆方向に流れる電流ｉｄｓ
は、そのほとんどがＦＥＴ１を流れるため、ボディーダ
イオード７にはほとんど電流が流れない。
た駆動信号Ｄｒｉｖｅによって駆動することにより、電
流ｉｄｓが逆方向に流れた瞬間にＦＥＴ１にターンオン
信号が入力される。従って逆方向に流れる電流ｉｄｓ
は、そのほとんどがＦＥＴ１を流れるため、ボディーダ
イオード７にはほとんど電流が流れない。
【００２５】本発明に係るスイッチング制御回路１０１
は、このように構成されたドライブ回路２００をゼロ電
圧ターンオン回路を用いたスイッチング制御回路に備え
ることによって、ＦＥＴ１のロスの発生源となるボディ
ーダイオード７に流れる電流を大幅に削減することが可
能となる。
は、このように構成されたドライブ回路２００をゼロ電
圧ターンオン回路を用いたスイッチング制御回路に備え
ることによって、ＦＥＴ１のロスの発生源となるボディ
ーダイオード７に流れる電流を大幅に削減することが可
能となる。
【００２６】また、本発明に係わる第２の実施例を図３
を用いて詳しく説明する。同図において図１の実施例と
異なる部分はスイッチング制御回路１０２のドライブ回
路３００の構成である。その他の構成要素は従来例と同
様のため同一の符号を付し、その説明を省略する。
を用いて詳しく説明する。同図において図１の実施例と
異なる部分はスイッチング制御回路１０２のドライブ回
路３００の構成である。その他の構成要素は従来例と同
様のため同一の符号を付し、その説明を省略する。
【００２７】同図において、ドライブ回路３００は、駆
動信号発生手段６の出力信号ｃｏｎｔｒｏｌのオフディ
レイ信号ｄｅｌａｙを発生するオフディレイ回路３０１
と、このオフディレイ信号ｄｅｌａｙとＦＥＴ１の出力
電圧ｖｄｓの否定論理和信号ｎｏｒを出力するＮＯＲ路
３０２と、この否定論理和信号ｎｏｒと駆動信号発生手
段６の出力信号ｃｏｎｔｒｏｌの論理和信号を出力する
ＯＲ回路３０３を具備し、このＯＲ回路３０３の出力を
ＦＥＴ１の駆動信号Ｄｒｉｖｅとして出力する
動信号発生手段６の出力信号ｃｏｎｔｒｏｌのオフディ
レイ信号ｄｅｌａｙを発生するオフディレイ回路３０１
と、このオフディレイ信号ｄｅｌａｙとＦＥＴ１の出力
電圧ｖｄｓの否定論理和信号ｎｏｒを出力するＮＯＲ路
３０２と、この否定論理和信号ｎｏｒと駆動信号発生手
段６の出力信号ｃｏｎｔｒｏｌの論理和信号を出力する
ＯＲ回路３０３を具備し、このＯＲ回路３０３の出力を
ＦＥＴ１の駆動信号Ｄｒｉｖｅとして出力する
【００２８】このように構成された本発明に係わるスイ
ッチング制御回路の動作を図４のタイムチャートを用い
て説明する。同図において、出力信号Ｃｏｎｔｒｏｌは
駆動信号発生手段６の出力信号であり、電流ｉｄｓはス
イッチング素子部に流れる電流であり、電圧ｖｄｓはス
イッチング素子ＦＥＴ１の出力電圧である。また、オフ
ディレイ信号ｄｅｌａｙは駆動信号発生手段６の出力信
号ｃｏｎｔｒｏｌの立ち下がりを予め設定された時間ｔ
だけ遅延するオフディレイ信号であり、否定論理和信号
ｎｏｒはオフディレイ信号ｄｅｌａｙとＦＥＴ１の出力
電圧ｖｄｓの否定論理和信号であり、駆動信号Ｄｒｉｖ
ｅはドライブ回路３００から出力されるＦＥＴ１の駆動
信号である。
ッチング制御回路の動作を図４のタイムチャートを用い
て説明する。同図において、出力信号Ｃｏｎｔｒｏｌは
駆動信号発生手段６の出力信号であり、電流ｉｄｓはス
イッチング素子部に流れる電流であり、電圧ｖｄｓはス
イッチング素子ＦＥＴ１の出力電圧である。また、オフ
ディレイ信号ｄｅｌａｙは駆動信号発生手段６の出力信
号ｃｏｎｔｒｏｌの立ち下がりを予め設定された時間ｔ
だけ遅延するオフディレイ信号であり、否定論理和信号
ｎｏｒはオフディレイ信号ｄｅｌａｙとＦＥＴ１の出力
電圧ｖｄｓの否定論理和信号であり、駆動信号Ｄｒｉｖ
ｅはドライブ回路３００から出力されるＦＥＴ１の駆動
信号である。
【００２９】否定論理和信号ｎｏｒは、前述のスイッチ
ング素子ＦＥＴ１の出力電圧ｖｄｓと出力信号ｃｏｎｔ
ｒｏｌのオフディレイ信号ｄｅｌａｙの否定論理和をと
ることにより、電流ｉｄｓが逆方向に流れ出力電圧ｖｄ
ｓがゼロになった時点から出力信号Ｃｏｎｔｒｏｌがオ
ンになるまでの期間、ハイ状態となる。
ング素子ＦＥＴ１の出力電圧ｖｄｓと出力信号ｃｏｎｔ
ｒｏｌのオフディレイ信号ｄｅｌａｙの否定論理和をと
ることにより、電流ｉｄｓが逆方向に流れ出力電圧ｖｄ
ｓがゼロになった時点から出力信号Ｃｏｎｔｒｏｌがオ
ンになるまでの期間、ハイ状態となる。
【００３０】ＮＯＲ回路３０２には、駆動信号発生手段
６の出力信号Ｃｏｎｔｒｏｌのオフディレイ信号ｄｅｌ
ａｙが入力されているが、これは、ＮＯＲ路３０２に出
力信号Ｃｏｎｔｒｏｌと電圧ｖｄｓを直接入力して否定
論理和をとった場合、スイッチング制御回路を構成する
各素子の特性のばらつきなどにより、出力信号Ｃｏｎｔ
ｒｏｌのターンオフ時に否定論理和信号ｎｏｒが一瞬、
ハイ状態で出力される場合があるため、これを防止する
目的でオフディレイ信号ｄｅｌａｙが入力されている。
６の出力信号Ｃｏｎｔｒｏｌのオフディレイ信号ｄｅｌ
ａｙが入力されているが、これは、ＮＯＲ路３０２に出
力信号Ｃｏｎｔｒｏｌと電圧ｖｄｓを直接入力して否定
論理和をとった場合、スイッチング制御回路を構成する
各素子の特性のばらつきなどにより、出力信号Ｃｏｎｔ
ｒｏｌのターンオフ時に否定論理和信号ｎｏｒが一瞬、
ハイ状態で出力される場合があるため、これを防止する
目的でオフディレイ信号ｄｅｌａｙが入力されている。
【００３１】駆動信号Ｄｒｉｖｅはこの否定論理和信号
ｎｏｒと駆動信号Ｃｏｎｔｒｏｌの論理和信号である。
ｎｏｒと駆動信号Ｃｏｎｔｒｏｌの論理和信号である。
【００３２】つまり、ＦＥＴ１をこのようにして得られ
た駆動信号Ｄｒｉｖｅによって駆動することにより、Ｆ
ＥＴ１の出力電圧がゼロになった瞬間にＦＥＴ１にター
ンオン信号が入力されるため、ボディーダイオード７に
はほとんど電流が流れない。
た駆動信号Ｄｒｉｖｅによって駆動することにより、Ｆ
ＥＴ１の出力電圧がゼロになった瞬間にＦＥＴ１にター
ンオン信号が入力されるため、ボディーダイオード７に
はほとんど電流が流れない。
【００３３】従って、本発明に係るスイッチング制御回
路１０２は、このように構成されたドライブ回路３００
をゼロ電圧ターンオン回路を用いたスイッチング制御回
路に備えることによって、図１の実施例と同様にＦＥＴ
１のターンオン時にロスの発生源となるボディーダイオ
ード７に流れる電流を大幅に削減することが可能とな
る。
路１０２は、このように構成されたドライブ回路３００
をゼロ電圧ターンオン回路を用いたスイッチング制御回
路に備えることによって、図１の実施例と同様にＦＥＴ
１のターンオン時にロスの発生源となるボディーダイオ
ード７に流れる電流を大幅に削減することが可能とな
る。
【００３４】なお、以上の説明は、本発明の説明および
例示を目的として特定の好適な実施例を示したに過ぎな
い。したがって本発明は、上記実施例に限定されること
なく、その本質から逸脱しない範囲で更に多くの変更、
変形をも含むものである。
例示を目的として特定の好適な実施例を示したに過ぎな
い。したがって本発明は、上記実施例に限定されること
なく、その本質から逸脱しない範囲で更に多くの変更、
変形をも含むものである。
【００３５】
【発明の効果】以上説明したことから明らかなように、
本発明によれば次のような効果がある。請求項１に記載
の発明では、スイッチング素子部に逆方向に流れる電流
を検出し、これが検出された後、直ちにターンオン信号
をスイッチング素子に出力するドライブ回路を備えるこ
とにより、スイッチング素子のボディーダイオードまた
はスイッチング素子に並列に付加されたダイオードに流
れる電流を最低限に抑えることが可能となり、スイッチ
ング素子の損失を最小に抑えることが可能となる。
本発明によれば次のような効果がある。請求項１に記載
の発明では、スイッチング素子部に逆方向に流れる電流
を検出し、これが検出された後、直ちにターンオン信号
をスイッチング素子に出力するドライブ回路を備えるこ
とにより、スイッチング素子のボディーダイオードまた
はスイッチング素子に並列に付加されたダイオードに流
れる電流を最低限に抑えることが可能となり、スイッチ
ング素子の損失を最小に抑えることが可能となる。
【００３６】また、請求項２に記載の発明では、前記ス
イッチング制御回路をＩＣやＬＳＩ等の半導体集積回路
として製作することにより、低ノイズ高効率のスイッチ
ング制御回路を低コストで大量生産することが可能とな
る。
イッチング制御回路をＩＣやＬＳＩ等の半導体集積回路
として製作することにより、低ノイズ高効率のスイッチ
ング制御回路を低コストで大量生産することが可能とな
る。
【００３７】請求項３に記載の発明では、スイッチング
素子の出力電圧がゼロになった時点から駆動信号発生手
段の出力信号がオンになる期間を検出し、これが検出さ
れた後、直ちにターンオン信号をスイッチング素子に出
力するドライブ回路を備えることにより、スイッチング
素子のボディーダイオードまたはスイッチング素子に並
列に付加されたダイオードに流れる電流を最低限に抑え
ることが可能となり、スイッチング素子の損失を最小に
抑えることが可能となる。
素子の出力電圧がゼロになった時点から駆動信号発生手
段の出力信号がオンになる期間を検出し、これが検出さ
れた後、直ちにターンオン信号をスイッチング素子に出
力するドライブ回路を備えることにより、スイッチング
素子のボディーダイオードまたはスイッチング素子に並
列に付加されたダイオードに流れる電流を最低限に抑え
ることが可能となり、スイッチング素子の損失を最小に
抑えることが可能となる。
【００３８】また、請求項４に記載の発明では、前記ス
イッチング制御回路をＩＣやＬＳＩ等の半導体集積回路
として製作することにより、低ノイズ高効率のスイッチ
ング制御回路を低コストで大量生産することが可能とな
る。
イッチング制御回路をＩＣやＬＳＩ等の半導体集積回路
として製作することにより、低ノイズ高効率のスイッチ
ング制御回路を低コストで大量生産することが可能とな
る。
【図１】本発明に係るスイッチング制御回路の一実施例
を示す構成図である。
を示す構成図である。
【図２】本発明に係るスイッチング制御回路の信号波形
を示す図である。
を示す図である。
【図３】本発明に係るスイッチング制御回路の第２の実
施例を示す構成図である。
施例を示す構成図である。
【図４】図３のスイッチング制御回路の信号波形を示す
図である。
図である。
【図５】従来のスイッチング電源の一例を示す構成図で
ある。
ある。
【図６】従来のスイッチング制御回路の信号波形を示す
図である。
図である。
１、２ ＦＥＴ ３ ＬＣ回路 ５ 電源 ６ 駆動信号発生手段 ７ ボディーダイオード １００、１０１，１０２ スイッチング制御回路 １１０ ゼロ電圧ターンオン回路 １２０ 負荷回路 ２００ ドライブ回路 ２０１ 逆電流検知手段 ２０２ ＯＲ回路 ３００ ドライブ回路 ３０１ オフディレイ回路 ３０２ ＮＯＲ回路 ３０３ ＯＲ回路
Claims (4)
- 【請求項１】半導体スイッチング素子をオンオフ動作さ
せるための駆動信号を発生する駆動信号発生手段を備え
たスイッチング制御回路において、 前記スイッチング素子部に流れる電流が逆方向に流れた
ことを検知し逆電流検知信号を出力する逆電流検知手段
と、 前記駆動信号と前記逆電流検知信号の論理和信号を出力
するＯＲ回路を具備し、このＯＲ回路の出力を前記半導
体スイッチング素子の駆動信号として出力するドライブ
回路を備えたことを特徴とするスイッチング制御回路。 - 【請求項２】前記駆動信号発生手段と前記ＯＲ回路と前
記ドライブ回路は、半導体集積回路として構成されたこ
とを特徴とする請求項１に記載のスイッチング制御回
路。 - 【請求項３】半導体スイッチング素子をオンオフ動作さ
せるための駆動信号を発生する駆動信号発生手段を備え
たスイッチング制御回路において、 前記駆動信号のオフディレイ信号を出力するオフディレ
イ回路と、 前記オフディレイ信号と前記スイッチング素子の出力電
圧の否定論理和信号を出力するＮＯＲ回路と、 前記ＮＯＲ回路の出力と前記駆動信号の論理和信号を出
力するＯＲ回路を具備し、このＯＲ回路の出力を前記半
導体スイッチング素子の駆動信号として出力するドライ
ブ回路を備えたことを特徴とするスイッチング制御回
路。 - 【請求項４】前記駆動信号発生手段と前記ＯＲ回路と前
記ドライブ回路は、半導体集積回路として構成されたこ
とを特徴とする請求項３に記載のスイッチング制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11178369A JP2001016872A (ja) | 1999-06-24 | 1999-06-24 | スイッチング制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11178369A JP2001016872A (ja) | 1999-06-24 | 1999-06-24 | スイッチング制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001016872A true JP2001016872A (ja) | 2001-01-19 |
Family
ID=16047300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11178369A Pending JP2001016872A (ja) | 1999-06-24 | 1999-06-24 | スイッチング制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001016872A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010220385A (ja) * | 2009-03-17 | 2010-09-30 | Fdk Corp | スイッチング素子の損失低減回路 |
-
1999
- 1999-06-24 JP JP11178369A patent/JP2001016872A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010220385A (ja) * | 2009-03-17 | 2010-09-30 | Fdk Corp | スイッチング素子の損失低減回路 |
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| A521 | Written amendment |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090831 |