JP2001010124A - 描画装置及び描画方法、記憶媒体 - Google Patents

Abstract

(57)【要約】 【課題】 データの読取り、論理演算、データの書込み
とを並列に処理して描画処理の高速化を図る。 【解決手段】 ソース画像を生成する画像生成部と、ビ
ットマップメモリからの読み出しと、書き込みのアドレ
スを生成するアドレス生成部と、そのアドレスに従いビ
ットマップメモリから直接にデータを読み出すＤＭＡ読
み出し部と、その読込んだデータを保持する入力データ
保持部と、読み込んだデータとソース画像のデータとに
基き論理演算する論理演算部と、その論理演算されたデ
ータを保持する出力データ保持部と、その出力データを
所定のアドレスに従いビットマップメモリに書き込むＤ
ＭＡ書き込み部とを備え、ビットマップメモリからデー
タを読み出し、そのデータを入力データ保持部に保持す
るデータ入力と、論理演算と、その論理演算の結果をビ
ットマップメモリの所定のアドレスへ書き込む出力とを
同調させて並列に処理する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ビットマップメモ
リ上に画像を形成し印刷を行うプリンタ等の描画装置及
び描画方法、その描画方法をコンピュータで実行するた
めのプログラムを記憶した記憶媒体に関するものであ
る。

【０００２】

【従来の技術】従来、この種の描画装置においては、ビ
ットマップメモリ上のデータを読み込み、読み込んだデ
ータと発生されたソース画像を論理演算し、ビットマッ
プメモリ上の同一アドレスに書き戻すという一連の動作
を順番に処理し、終了したら次のデータに対して同様の
処理を繰り返す構成になっていた。

【０００３】

【発明が解決しようとする課題】しかしながら、上記従
来例ではビットマップメモリからのデータの読み込み
時、あるいはビットマップメモリへのデータの書き込み
時には論理演算動作が休止し、論理演算動作実行中はビ
ットマップメモリへのアクセスが休止するため、画像形
成効率が悪く、高速に描画できないという欠点があっ
た。

【０００４】

【課題を解決するための手段】上記課題を解決するべ
く、本発明にかかる描画装置等は主として以下の構成か
らなることを特徴する。

【０００５】すなわち、ソース画像とビットマップメモ
リ上のデータとを論理演算をしてビットマップメモリに
画像を形成する描画装置は、ソース画像を生成する画像
生成手段と、ビットマップメモリからの読み出しと、該
メモリへの書き込みのアドレスを生成するアドレス生成
手段と、前記生成されたアドレスに従いビットマップメ
モリから直接にデータを読み出すＤＭＡ読み出し手段
と、前記ビットマップメモリから読込んだデータを保持
する入力データ保持手段と、前記読み込んだデータと生
成したソース画像のデータとに基き論理演算する論理演
算手段と、前記論理演算されたデータを保持する出力デ
ータ保持手段と、前記保持されたデータを、前記生成さ
れたアドレスに従いビットマップメモリに書き込むＤＭ
Ａ書き込み手段とを備え、前記ビットマップメモリから
データを読み出し、該データを入力データ保持手段に保
持するデータ入力と、前記論理演算と、該論理演算の結
果をビットマップメモリの所定のアドレスへ書き込む出
力とを同調させて並列に処理する。

【０００６】この描画装置において、前記アドレス発生
手段は、次のデータ入力処理を行う際に実行されている
論理演算処理がカレントラインの最後のデータでないと
きは連続したアドレスを発生し、カレントラインの最後
のデータの時には次ラインのアドレスを発生する。

【０００７】あるいは、ソース画像とビットマップメモ
リ上のデータとを論理演算をしてビットマップメモリに
画像を形成する描画方法は、ソース画像を生成する画像
生成工程と、ビットマップメモリからの読み出しと、該
メモリへの書き込みのアドレスを生成するアドレス生成
工程と、前記生成されたアドレスに従いビットマップメ
モリから直接にデータを読み出すＤＭＡ読み出し工程
と、前記ビットマップメモリから読込んだデータを入力
メモリに保持する入力データ保持工程と、前記読み込ん
だデータと生成したソース画像のデータとに基き論理演
算する論理演算工程と、前記論理演算されたデータを出
力メモリに保持する出力データ保持工程と、前記メモリ
に保持されたデータを、前記生成されたアドレスに従い
ビットマップメモリに書き込むＤＭＡ書き込み工程とを
備え、前記ビットマップメモリからデータを読み出し、
該データを入力用メモリに保持するデータ入力と、前記
論理演算と、該論理演算の結果をビットマップメモリの
所定のアドレスへ書き込む出力とを同調させて並列に処
理する。

【０００８】この描画方法において、前記アドレス発生
工程は、次のデータ入力処理を行う際に実行されている
論理演算処理がカレントラインの最後のデータでないと
きは連続したアドレスを発生し、カレントラインの最後
のデータの時には次ラインのアドレスを発生する。

【０００９】あるいは、ソース画像とビットマップメモ
リ上のデータとを論理演算をしてビットマップメモリに
画像を形成する描画プログラムを記憶した記憶媒体であ
って、該プログラムが、ソース画像を生成する画像生成
工程のコードと、ビットマップメモリからの読み出し
と、該メモリへの書き込みのアドレスを生成するアドレ
ス生成工程のコードと、前記生成されたアドレスに従い
ビットマップメモリから直接にデータを読み出すＤＭＡ
読み出し工程のコードと、前記ビットマップメモリから
読込んだデータを入力メモリに保持する入力データ保持
工程のコードと、前記読み込んだデータと生成したソー
ス画像のデータとに基き論理演算する論理演算工程のコ
ードと、前記論理演算されたデータを出力メモリに保持
する出力データ保持工程のコードと、前記メモリに保持
されたデータを、前記生成されたアドレスに従いビット
マップメモリに書き込むＤＭＡ書き込み工程のコード
と、を備え、前記ビットマップメモリからデータを読み
出し、該データを入力用メモリに保持するデータ入力
と、前記論理演算と、該論理演算の結果をビットマップ
メモリの所定のアドレスへ書き込む出力とを同調させて
並列に処理する。

【００１０】

【発明の実施の形態】（第１の実施形態）図１は本発明
を実施形態にかかる描画装置の構成を示すブロック図で
図１において１０１は本発明の実施形態にかかる描画装
置、１０２はアドレス発生器、１０３はＤＭＡコントロ
ーラ、１０４は画像発生装置に接続されたビットマップ
メモリ、１０５はシーケンスコントローラ、１０６は出
力データバッファ、１０７は画像発生器、１０８論理演
算回路、１０９は入力データバッファである。また、１
１０はプリントエンジンであり、ＣＲＴや液晶ディスプ
レイにも適用することができる。

【００１１】図２は本発明の実施形態にかかる描画装置
の描画処理を説明する図で、２０１は図１の１０７の画
像発生器が発生したソース画像、２０２はビットマップ
メモリから読み出されたすでに以前に描画された画像を
含む描画対象領域のデータ、２０３は描画を開始すべき
ビットマップメモリ上の描画先頭アドレスＳ、２０４は
論理演算後の画像データ、２０５はビットマップメモリ
のバイト幅Ｗである。

【００１２】図３はビットマップメモリの構成を表す図
で矩形領域の描画の場合を例に画像データと描画アドレ
スの対応を説明している。

【００１３】図３において、３０１はビットマップメモ
リ上に描画された矩形画像のイメージで、３０２は前記
イメージのビットマップメモリのアドレスを示し、３０
３は前記メモリ内の画像の表現方法を示している。

【００１４】図４は矩形以外の描画の場合の画像データ
と描画アドレスの対応を説明する図で、４０１はビット
マップ上に描画された図形、円のイメージで、４０２は
前記円のイメージのビットマップメモリのアドレスを示
し、４０３はメモリ内の画像の表現方法を示している。

【００１５】図５は図１の１０２のアドレス発生器の構
成を示す図で、５０１は描画バンドのビットマップメモ
リ上の先頭アドレスを保持するバンド先頭アドレスレジ
スタ、５０２は描画バンドの幅のワード数を保持するバ
ンド幅レジスタ、５０３は乗算器、５０４は加算器、５
０５はセレクタ、５０６は描画カレントラインの先頭ア
ドレスを保持するライン先頭アドレスレジスタ、５０７
は加算器、５０８はセレクタ、５０９は加算器、５１０
は描画のカレントアドレスを発生するカレントアドレス
カウンタ、５１１はセレクタ、５１２は加算器、５１３
は比較器、５１４はデコーダ、５１５，５１６は加算器
である。

【００１６】図６は図１の１０３のＤＭＡコントローラ
の内部構成をあらわす図で、６０１はＤＭＡチャンネル
０のアドレスを保持するチャンネル０アドレスレジス
タ、６０２はＤＭＡチャンネル１のアドレスを保持する
チャンネル１アドレスレジスタ、６０３，６０４は論理
ゲート、６０５はＯＲロジック、６０６は行アドレス、
列アドレスを選択し出力するセレクタ、６０７は前記構
成をコントロールするシーケンサである。

【００１７】図７は図３のデータの矩形描画を行う際の
ビットマップメモリのメモリサイクルと論理演算のタイ
ミングをあらわす図である。図７において上段の箱はメ
モリサイクルが発生していることを示し、箱の中の文字
はそのアクセスアドレスを示し、図３の３０２のアドレ
スに対応する。

【００１８】またその上のＲ，Ｗは前記アドレスのアク
セスがそれぞれリードアクセスかライトアクセスである
ことを示す。さらに下段の箱は論理演算が行われるタイ
ミングを示し、箱の中の文字は演算するデータが描画さ
れるアドレスを示す。また最下段の記号はメモリサイク
ルや論理演算のフェーズが変わるタイミングを示す。

【００１９】まず最初に図１から図３、および図５から
図７を用いて本発明にかかる描画装置の矩形画像におけ
る描画動作を説明し、次に図１から図２、図４から図６
および図８を用いて矩形以外の画像の描画動作を説明す
る。

【００２０】本発明の実施形態にかかる描画装置を用い
て画像の描画を行う場合、まず描画対象メモリである図
１の１０４のビットマップメモリのアドレスを制御する
ために、図１のアドレス発生器１０２にデータバスを通
じて必要なパラメータを設定する。

【００２１】図５のバンド先頭アドレスレジスタ５０１
はデータバス上にドライブされた描画バンドの先頭アド
レスを所定のタイミングで保持する。また、続いてデー
タバス上にドライブされたバンド幅の値を５０２のバン
ド幅レジスタに所定のタイミングで保持する。

【００２２】アドレス発生器１０２へのパラメータの設
定は描画バンド単位で描画を行う場合は１バンドの描画
を開始する前に１回行えばよい。そして１バンドの描画
は通常複数の文字や図形あるいはイメージ画像等の描画
単位で構成され、本発明においてはこれら描画単位１つ
１つに対して以下に説明する動作を繰り返し行うことに
より１バンドの画像形成を実現する。また描画単位毎に
バンド内の描画位置、描画単位のソース画像すなわち文
字フォントや圧縮された文字フォント、イメージデータ
や圧縮されたイメージデータ、図形等の輪郭をエンコー
ドしたコードデータ、等の描画オブジェクトデータの属
性とその格納位置をリストとして構成したいわゆるデイ
スプレイリストによって１バンドの描画データが提供さ
れる。これらのディスプレイリストとしての描画データ
は図示しないメモリ上に図示しないＣＰＵ等の処理手段
によって形成され所定のタイミングで図１の１０７の画
像発生器にデータバスを通じて入力される。

【００２３】ディスプレイリストのフォーマット、その
形成方法および１０７の画像発生器への入力方法等は、
あまりにも一般的な手段としてさまざまな場において繰
り返し開示されているので本説明では記述を省略する。

【００２４】図１の画像発生器１０７はデータバスを通
じてディスプレイリストを読み込みその内容に従って描
画動作を開始する。ディスプレイリストに指定されたオ
ブジェクトデータを次に読み込み画像を発生する。例え
ば発生する画像のオブジェクトデータが圧縮フォントの
場合は、データバスから圧縮されたオブジェクトデータ
を読み込みビットマップデータに伸張した画像データを
出力する。出力される画像データは図２の２０１のよう
な矩形データで、２０３の先頭アドレスＳからの描画さ
れる矩形領域のデータと論理演算される。

【００２５】図１の画像発生器１０７は発生した画像を
出力すると同時に、印字ライン位置すなわちディスプレ
イリストにより指定されるビットマップメモリ上に画像
を描画するライン位置の値と水平印字位置すなわち印刷
領域の左端からの描画規準点の座標と、カレントライン
左座標すなわち処理ラインの画像が開始される位置の描
画規準点からの座標、カレントライン右座標すなわち処
理ラインの画像が終了する位置の描画規準点からの座
標、およびネクストライン左座標すなわち処理ラインの
次のラインの画像が開始される位置の描画規準点からの
座標を図１の１０２のアドレス発生器に出力する。

【００２６】描画動作が開始されると図１のシーケンス
コントローラ１０５が起動され、最初に図１のアドレス
発生器１０２に対してアドレス発生動作を行うシーケン
ス番号とイネーブル信号を出力する。図１のアドレス発
生器１０２はこれをうけて描画ラインの先頭アドレスの
算出を行う。図５のバンドアドレスレジスタ５０１には
前述したように描画バンドの先頭アドレスが保持されて
おり、またバンド幅レジスタ５０２には描画バンド幅が
設定されている。アドレス発生器はバンド幅レジスタ５
０２の値と入力されている印字ライン位置の値を乗算器
５０３で乗算しバンド先頭アドレスレジスタ５０１の値
に加算し描画ラインの先頭アドレスを発生し、ライン先
頭アドレスレジスタ５０６に保持する。

【００２７】次に図１の１０５のシーケンスコントロー
ラは描画先頭アドレスの算出するシーケンス番号とイネ
ーブル信号を出力する。これにより１０２のアドレス発
生器は入力されている水平印字位置の座標とカレントラ
イン左座標を図５の５１５の加算器で加算し、この結果
と５０６のライン先頭アドレスレジスタの値を５０９の
加算器で加算し描画先頭アドレスＳ、図２の２０１を得
る。描画する画像が矩形のときはカレントライン左座
標、ネクストライン左座標の値は０となるので、描画先
頭アドレスＳはライン先頭アドレスレジスタと水平印字
位置座標の和となる。カレントライン右座標の値は描画
規準点からのライン最終ワードの座標となり矩形の場合
この値は一定で図２の例では２０ｈである。またアドレ
スＳはこの時、図５のカウンタロード信号が出力され５
１０の初期値としてカレントアドレスカウンタにロード
される。以上で描画を開始する初期設定が終了し描画装
置は実際の描画動作を開始する。図２の描画動作で描画
される画像は詳細に表現すると図３、３０１のように構
成され、３０２に示すように描画ライン毎に画像の幅だ
け並んだメモリセルに対して描画される。

【００２８】ライン０からラインｎまでワード単位に図
２と同様に行われる。すなわち図１のビットマップメモ
リ１０４からアドレスＳのデータが読み出され、画像発
生器１０７から出力される対応する画像データと論理Ｏ
Ｒされビットマップメモリの同じアドレスに書き込まれ
る。このワード単位の描画動作をアドレスＳからＳ＋
４，Ｓ＋８，…，Ｓ＋２０と連続ワードで繰り返し、こ
こで改行して次ラインのＳ＋Ｗ，Ｓ＋Ｗ＋４，…のよう
にラインｎの最後のデータまで行われる。それぞれのワ
ードデータは図３の３０３で示すように画像の対応する
位置の黒ドット、白ドットをデータ１、０のビットで構
成し画像を表現している。

【００２９】本発明においては上記描画動作を図１の画
像発生器１０７が出力する画像データと、あらかじめ入
力データバッファ１０９中にビットマップメモリから読
込まれた対応するデータとを論理演算回路１０８で論理
演算して出力データバッファ１０６へ書き込む論理演算
工程と、入力データバッファ１０９にビットマップメモ
リ１０４から次に論理演算するデータの読込みあるいは
出力データバッファ１０６からビットマップメモリ１０
４への書き込むメモリアクセス工程を同時行うことを特
徴とする。

【００３０】図７は前記２つの工程を時系列に表現した
ものでメモリサイクルの行がメモリアクセス工程であ
り、論理演算の列が論理演算工程である。先に説明した
ように初期設定が終わった段階で図５のカレントアドレ
スカウンタ５１０には描画先頭アドレスＳがロードされ
ている。この状態が図７でいう時刻ｔｓｓである。また
カレントアドレスカウンタの値はアドレス情報として図
１のＤＭＡコントローラ１０３に出力される。この状態
でアドレス発生器１０２はＤＭＡコントローラ１０３に
対してアドレスセット信号ＡＳＥＴ０を出力し、図６の
チャンネル０アドレスレジスタ６０１に描画先頭アドレ
スＳが保持される。続いて１０５のシーケンスコントロ
ーラは１０３のＤＭＡコントローラにＲＤＲＱ０信号を
出力してメモリリードサイクルを起動する。

【００３１】図６のＤＭＡコントローラはＲＤＲＱ０が
入力されるとチャンネル０選択信号を出力し、６０３の
ゲートをオンし６０５のＯＲを通して６０６のセレクタ
へ出力される６０７のシーケンサはアドレス切り替え信
号を所定のタイミングで切り替えアドレス線に行アドレ
スと列アドレスをドライブするとともに制御線によって
メモリリードサイクルを発生する。

【００３２】またこの時所定のタイミングでＷＲ信号を
データ入力バッファ１０９に出力する。図１のビットマ
ップメモリ１０４は前記アドレス線と制御線のデータに
よってメモリデータをデータ線にドライブし前記ＷＲ信
号によって１０９の入力データバッファに書き込む。上
記アドレスＳのメモリサイクルが終了した時が時刻ｔ０
０である。時刻ｔ００では、図５の加算器５１２によっ
てライン先頭アドレスレジスタ５０６の値と入力されて
いるカレントライン右座標が加算されカレントラインの
描画の最終アドレスが算出されておりこの値とカレント
アドレスカウンタ５１０の値が比較器５１３で比較され
一致していれば改行信号を出力する。改行信号が出力さ
れていないときは図１のシーケンスコントローラ１０５
はアドレスインクリメントのシーケンス番号とイネーブ
ル信号を出力する。

【００３３】この時、図５のデコーダ５１４はカウント
イネーブル信号をカレントアドレスカウンタ５１０へ出
力しカレントアドレスカウンタが次のメモリアドレスに
インクリメントされる。更新されたアドレス情報は図１
のＤＭＡコントローラ１０３に出力されると、デコーダ
５１４はＡＳＥＴ１信号をＤＭＡコントローラ１０３に
出力し図６のチャンネル１アドレスレジスタ６０２に保
持される。

【００３４】その後、図１のシーケンスコントローラ１
０５はＤＭＡコントローラ１０３に対してＲＤＲＱ１信
号を出力しチャンネル１のメモリリードサイクルを発生
する。詳細は上記チャンネル０のリードサイクルと同様
である。この動作によってアドレスＳ＋４のデータが１
０４のビットマップメモリから読み出され入力データバ
ッファ１０９にＷＲ信号によって書き込まれる。この読
み出し動作が終了した時点で図５の改行信号が出力され
ていなければ、５１０のカレントアドレスカウンタがカ
ウントアップして、Ｓ＋４からＳ＋８に変化する。以降
カレントアドレスカウンタの値Ｓ＋８とライン終了アド
レスすなわち５１２の加算器で加算された５０６のライ
ン先頭アドレスレジスタの値とカレントライン右座標の
値の加算値が５１３の比較器で比較され一致していれば
改行信号を出力する。この例ではそれぞれＳ＋８，Ｓ＋
２０であるので改行信号は出力されない。

【００３５】同時にｔ００タイミングで以前に図１の１
０９に保持されているアドレスＳのデータと１０７の画
像発生器の出力する画像データが論理演算回路１０８で
演算され出力データバッファ１０６に対して出力され
る。画像発生器はシーケンスコントローラ１０５に画像
の出力の準備ができたタイミングでデータイネーブル信
号を出力しシーケンスコントローラは論理演算を行うこ
とができるタイミング、すなわちこの場合はｔ００のと
きデータリクエストを画像発生器に出力する。これら２
つの信号が共に発生しているときが出力データバッファ
１０６に書き込むタイミングで、この時シーケンスコン
トローラ１０５は出力データバッファ１０６にＷＲ信号
を出力し、論理演算されたアドレスＳのデータを書き込
む。この書き込みとアドレスＳ＋４の読み出し動作が共
に終了した時点がタイミングｔ０２である。

【００３６】ｔ０２の時点では図１の１０９の入力デー
タバッファには論理演算されたアドレスＳのデータが、
また出力データバッファ１０６にはビットマップメモリ
から読み出されたアドレスＳ＋４のデータが保持されて
いる。また図６のチャンネル０アドレスレジスタ６０１
にはアドレスＳが、チャンネル１アドレスレジスタ６０
２にはアドレスＳ＋４が保持されている。タイミングｔ
０２で図１のシーケンスコントローラ１０５はＷＤＲＱ
０信号１０３を出力し、ビットマップメモリ１０４への
書き込みを開始する。書き込み動作は、先に説明した読
み出し動作と同様に図６のチャンネル０アドレスレジス
タ６０１の値が選択されアドレス線にドライブされ、制
御線にはライトサイクルを行う信号がドライブされる。
メモリサイクルと同時に図１のシーケンスコントローラ
１０５は出力バッファ１０６にＲＤ信号を出力する。Ｒ
Ｄ信号によって出力データバッファは前記保持したアド
レスＳの論理演算されたデータをデータ線にドライブし
このデータがビットマップメモリ１０４のアドレスＳに
書き込まれる。この書き込みが終了した時点がｔ０３で
ある。

【００３７】タイミングｔ０３では図１のアドレス発生
器１０２はＡＳＥＴ０信号を出力し、図６のチャンネル
０アドレスレジスタ６０１にアドレス情報として図５の
カレントアドレスカウンタ５１０の値Ｓ＋８を書き込
む。その後シーケンスコントローラ１０５はＲＤＲＱ０
信号を出力し前記と同様の読み出しメモリサイクルを実
行し、入力データバッファ１０９にアドレスＳ＋８のデ
ータを保持する。その後前記と同様に図５のカレントア
ドレスカウンタ５１０をカウントアップする。

【００３８】ｔ０２，ｔ０３でビットマップメモリへの
リード、ライトサイクルを実行している間に入力データ
バッファ１０９に保持されていたアドレスＳ＋４のデー
タを１０７から出力される画像データと１０８の論理演
算回路で演算し１０６の出力データバッファに書き込
む。この書き込みとｔ０３のビットマップメモリからの
データの読み出しが共に終了する時点がｔ０４である。

【００３９】以降ビットマップメモリのＤＭＡアドレス
を図６の６０１，６０２のチャンネル０，１を交互に切
り替えながら同様の処理を行う。

【００４０】＜改行処理＞次に１ラインの描画が終わり
改行動作が行われる際の処理を説明する。タイミングｔ
０ｄで図７のようにアドレスＳ＋２０のリード動作が終
了したとき図５の比較器５１３は改行信号を出力してい
る。この改行信号はシーケンスコントローラ１０５の改
行処理を示すシーケンス番号とイネーブル信号を出力す
る。これによって図５のデコーダ５１４はセレクト信号
１、セレクト信号２、セレクト信号３を制御してライン
先頭アドレスレジスタ５０６の値とバンド幅レジスタ５
０２の値を加算器５０７で加算したデータをライン先頭
アドレスレジスタ５０６に書き戻し、ライン先頭アドレ
スを次ラインの先頭番地に更新する。同時に水平印字位
置の値とネクストライン左座標の値と更新されたライン
先頭アドレスを加算器５０９で加算し、ラインの描画先
頭アドレスＳ＋Ｗをカウンタロード信号によってカレン
トアドレスカウンタ５１０にロードする。先に述べたよ
うに、矩形描画時はネクストライン左座標の値は０なの
で、描画先頭アドレスＳ＋Ｗはライン先頭アドレスと水
平印字位置の和となる。ロードの完了とアドレスＳ＋１
Ｃの論理演算動作が共に終了する時点がタイミングｔ０
ｅである。

【００４１】ｔ０ｅでは図６のチャンネル０アドレスレ
ジスタ６０１内のアドレスＳ＋１Ｃの図１の出力データ
バッファ１０６からのビットマップメモリへの書き込み
動作が行われる。これが終了する時点がタイミングｔ０
ｆである。

【００４２】ｔ０ｆでは図５のカレントアドレスカウン
タ５１０の値Ｓ＋Ｗが、ＡＳＥＴ０信号によって図６の
チャンネル０アドレスレジスタ６０１に書き込まれて、
前記と同様にビットマップメモリからアドレスＳ＋Ｗの
データが読み出され入力データバッファに保持される。

【００４３】この読み出し動作が終了すると図５のカレ
ントアドレスカウンタ５１０をＳ＋Ｗ＋４に更新する。
上記の動作と同時にｔ０ｅ，ｔ０ｆではアドレスＳ＋２
０のデータが論理演算され出力データバッファに格納さ
れる。この時、図１の１０７の画像発生器は１０５のシ
ーケンスコントローラにラインエンド信号を発生すると
共に改行動作が実行されカレントライン左座標、ネクス
トライン左座標、カレントライン右座標を、次ラインす
なわちアドレスＳ＋Ｗ〜Ｓ＋Ｗ＋２０までのラインのデ
ータに更新する。

【００４４】この時シーケンスコントローラは、シーケ
ンス番号とイネーブル信号によって図５のセレクタ５１
１をカレントライン左座標を出力するように切り替え
る。以上の動作が全て終了した時点がタイミングｔ１０
である。ｔ１０以降は前記説明したのと同様に改行な
し、改行あり共に繰り返し動作し、矩形の描画が実行さ
れる。図７のように最終ラインの最終データはアドレス
Ｓ＋ｎＷ＋２０のデータでこの論理演算工程が終了する
と、１０７の画像発生器は動作を終了する。また図１の
１０２のアドレス発生器、１０３のＤＭＡコントローラ
および１０５のシーケンスコントローラはアドレスＳ＋
ｎＷ＋２０のビットマップメモリへのライトを実行して
から、動作を終了する。

【００４５】＜矩形以外の描画＞次に矩形以外の描画の
動作を説明する。図１の画像発生器１０７はデータバス
を通じてディスプレイリストを読み込みその内容に従っ
て描画動作を開始する。ディスプレイリストに指定され
たオブジェクトデータを次に読み込み画像を発生する。
例えば発生する画像のオブジェクトデータが円のような
圧縮されたグラフィツクデータの場合は、データバスか
ら圧縮されたオブジェクトデータを読み込みビットマッ
プデータに伸張した画像データを出力する。出力される
画像データは図４のような円のデータで、先頭アドレス
Ｓ２０３からの描画される円の領域のデータと論理演算
される。図１の画像発生器１０７は発生した画像を出力
すると同時に、印字ライン位置すなわちディスプレイリ
ストにより指定されるビットマップメモリ上に画像を描
画するライン位置の値とカレントライン左座標すなわち
処理ラインの画像が開始される位置の描画規準点からの
座標、カレントライン右座標すなわち処理ラインの画像
が終了する位置の描画規準点からの座標、およびネクス
トライン左座標すなわち処理ラインの次のラインの画像
が開始される位置の描画規準点からの座標を図１の１０
２のアドレス発生器に出力する。

【００４６】描画動作が開始されると図１のシーケンス
コントローラ１０５が起動され、最初に図１のアドレス
発生器１０２に対してアドレス発生動作を行うシーケン
ス番号とイネーブル信号を出力する。図１のアドレス発
生器１０２はこれをうけて描画ラインの先頭アドレスの
算出行う。図５のバンドアドレスレジスタ５０１には前
述したように描画バンドの先頭アドレスが保持されてお
り、またバンド幅レジスタ５０２には描画バンド幅が設
定されている。アドレス発生器はバンド幅レジスタ５０
２の値と入力されている印字ライン位置の値を乗算器５
０３で乗算しバンド先頭アドレスレジスタ５０１の値に
加算し描画ラインの先頭アドレスを発生し、ライン先頭
アドレスレジスタ５０６に保持する。次に図１のシーケ
ンスコントローラ１０５は描画先頭アドレスの算出する
シーケンス番号とイネーブル信号を出力する。これによ
りアドレス発生器１０２は入力されている水平印字位置
の座標とカレントライン左座標を図５の加算器５１５で
加算し、この結果とライン先頭アドレスレジスタ５０６
の値を加算器５０９で加算し描画先頭アドレスＳ＋Ｌ
０、図２の２０１を得る。

【００４７】描画する画像が矩形でないときはカレント
ライン左座標、ネクストライン左座標の値はそれぞれの
ラインの画像が始まる座標を示し、例えば図４の図形の
場合はＬ０，Ｌ１，…となり、描画先頭アドレスはライ
ン先頭アドレスレジスタと水平印字位置座標とカレント
ライン左座標の和となる。カレントライン右座標の値は
描画規準点からのライン最終ワードの座標となり矩形で
ない場合はライン毎に固有の値を持ち、図４の例ではＲ
０，Ｒ１，…となる。またアドレスＳ＋Ｌ０は、この
時、図５のカウンタロード信号が出力され５１０の初期
値としてカレントアドレスカウンタにロードされる。以
上で描画を開始する初期設定が終了し描画装置は実際の
描画動作を開始する。

【００４８】図４の描画される画像は詳細に表現すると
図４の４０１のように構成され、４０２に示すように描
画ライン毎に画像の幅だけ並んだメモリセルに対して描
画される。ライン０からラインｎまでワード単位に行わ
れる。すなわち図１のビットマップメモリ１０４からア
ドレスＳ＋Ｌ０のデータが読み出され、画像発生器１０
７から出力される対応する画像データと論理ＯＲされビ
ットマップメモリの同じアドレスに書き込まれる。この
ワード単位の描画動作をアドレスＳ＋Ｌ０からＳ＋Ｌ０
＋４，Ｓ＋Ｌ０＋８と連続ワードで繰り返しここで改行
して次ラインのＳ＋Ｗ＋Ｌ１，Ｓ＋Ｗ＋Ｌ１＋４，…の
ようにラインｎの最後のデータまで行われる。それぞれ
のワードデータは図４の４０３，４０４で示すように画
像の対応する位置の黒ドット、白ドットをデータ１，０
のビットで構成し画像を表現している。

【００４９】本発明においては上記描画処理を図１の画
像発生器１０７が出力する画像データとあらかじめ入力
データバッファ１０９中にビットマップメモリから読込
まれた対応するデータとを論理演算回路１０８で論理演
算して出力データバッファ１０６へ書き込む論理演算工
程と、入力データバッファ１０９にビットマップメモリ
１０４から次に論理演算するデータの読込みあるいは出
力データバッファ１０６からビットマップメモリ１０４
への書き込むメモリアクセス工程を同時行うことを特徴
とする。

【００５０】図８は前記２つの工程を時系列に表現した
もので図７と同様にメモリサイクルの行がメモリアクセ
ス工程であり、論理演算の列が論理演算工程である。先
に説説明したように初期設定が終わった段階で図５のカ
レントアドレスカウンタ５１０には描画先頭アドレスＳ
＋Ｌ０がロードされている。この状態が図８でいう時刻
ｕｓｓである。またカレントアドレスカウンタの値はア
ドレス情報として図１のＤＭＡコントローラ１０３に出
力されている。この状態でアドレス発生器１０２はＤＭ
Ａコントローラ１０３に対してアドレスセット信号ＡＳ
ＥＴ０を出力し図６のチャンネル０アドレスレジスタ６
０１に描画先頭アドレスＳ＋Ｌ０が保持される。

【００５１】続いてシーケンスコントローラ１０５はＤ
ＭＡコントローラ１０３にＲＤＲＱ０信号を出力してメ
モリリードサイクルを起動する。図６のＤＭＡコントロ
ーラはＲＤＲＱ０が入力されるとチャンネル０選択信号
を出力しゲート６０３をオンし、ＯＲ６０５を通してセ
レクタ６０６へ出力する。シーケンサ６０７はアドレス
切り替え信号を所定のタイミングで切り替えアドレス線
に行アドレスと列アドレスをドライブするとともに制御
線によってメモリリードサイクルを発生する。またこの
時、所定のタイミングでＷＲ信号をデータ入力バッファ
１０９に出力する。図１のビットマップメモリ１０４は
アドレス線と制御線のデータによってメモリデータをデ
ータ線にドライブしＷＲ信号によって入力データバッフ
ァ１０９に書き込む。アドレスＳ＋Ｌ０のメモリサイク
ルが終了した時が時刻ｕ００である。

【００５２】時刻ｕ００では、図５の加算器５１２によ
ってライン先頭アドレスレジスタ５０６の値と入力され
ている水平印字位置とカレントライン右座標が加算され
カレントラインの描画の最終アドレスが算出されており
この値とカレントアドレスカウンタ５１０の値が比較器
５１３で比較され一致していれば改行信号を出力する。
改行信号が出力されていないときは図１のシーケンスコ
ントローラ１０５はアドレスインクリメントのシーケン
ス番号とイネーブル信号を出力する。この時、図５のデ
コーダ５１４はカウントイネーブル信号をカレントアド
レスカウンタ５１０へ出力し、カレントアドレスカウン
タが次のメモリアドレスにインクリメントされる。更新
されたアドレス情報は図１のＤＭＡコントローラ１０３
に出力されると、デコーダ５１４はＡＳＥＴ１信号をＤ
ＭＡコントローラ１０３に出力し図６のチャンネル１ア
ドレスレジスタ６０２に保持される。その後、図１のシ
ーケンスコントローラ１０５はＤＭＡコントローラ１０
３に対してＲＤＲＱ１信号を出力しチャンネル１のメモ
リリードサイクルを発生する。詳細は上記チャンネル０
のリードサイクルと同様である。この動作によってアド
レスＳ＋Ｌ０＋４のデータがビットマップメモリ１０４
から読み出され入力データバッファ１０９にＷＲ信号に
よって書き込まれる。この読み出し動作が終了した時点
で図５の改行信号が出力されていなければ、カレントア
ドレスカウンタ５１０がカウントアップして、Ｓ＋Ｌ０
＋４からＳ＋Ｌ０＋８に変化する。以降カレントアドレ
スカウンタの値Ｓ＋８とライン終了アドレスすなわち加
算器５１２で加算されたライン先頭アドレスレジスタ５
０６の値とカレントライン右座標の値の加算値が比較器
５１３で比較され一致していれば改行信号を出力する。

【００５３】この例ではそれぞれＳ＋Ｌ０＋８は、図４
の４０２で示すようにＳ＋Ｒ０であるので改行信号が出
力される。同時にｕ００のタイミングで以前に図１の１
０９に保持されているアドレスＳ＋Ｌ０のデータと１０
７の画像発生器の出力する画像データが１０８の論理演
算回路で演算され１０６の出力データバッファに対して
出力される。

【００５４】画像発生器はシーケンスコントローラ１０
５に画像の出力の準備ができたタイミングでデータイネ
ーブル信号を出力し、シーケンスコントローラ１０５は
論理演算を行うことができるタイミング、すなわちこの
場合はｕ００のときデータリクエストを画像発生器に出
力する。これら２つの信号が共に発生しているときが出
力データバッファ１０６に書き込むタイミングで、この
時シーケンスコントローラ１０５は出力データバッファ
１０６にＷＲ信号を出力し、論理演算されたアドレスＳ
＋Ｌ０のデータを書き込む。この書き込みとアドレスＳ
＋Ｌ０＋４の読み出し動作が共に終了した時点がタイミ
ングｕ０２である。

【００５５】ｕ０２の時点では図１の入力データバッフ
ァ１０９には論理演算されたアドレスＳ＋Ｌ０のデータ
が、また出力データバッファ１０６にはビットマップメ
モリから読み出されたアドレスＳ＋Ｌ０＋４のデータが
保持されている。また図６のチャンネル０アドレスレジ
スタ６０１にはアドレスＳ＋Ｌ０が、チャンネル１アド
レスレジスタ６０２にはアドレスＳ＋Ｌ０＋４が保持さ
れている。タイミングｕ０２で図１のシーケンスコント
ローラ１０５はＷＤＲＱ０信号１０３を出力しビットマ
ップメモリ１０４への書き込みを開始する。書き込み動
作は、前記説明した読み出し動作と同様に図６のチャン
ネル０アドレスレジスタ６０１の値が選択されアドレス
線にドライブされ、制御線にはライトサイクルを行う信
号がドライブされる。メモリサイクルと同時に図１のシ
ーケンスコントローラ１０５は出力バッファ１０６にＲ
Ｄ信号を出力する。ＲＤ信号によって出力データバッフ
ァは保持したアドレスＳ＋Ｌ０の論理演算されたデータ
をデータ線にドライブし、このデータがビットマップメ
モリ１０４のアドレスＳ＋Ｌ０に書き込まれる。

【００５６】この書き込みが終了した時点がｕ０３であ
る。タイミングｕ０３では図１のアドレス発生器１０２
はＡＳＥＴ０信号を出力し、図６のチャンネル０アドレ
スレジスタ６０１にアドレス情報として図５のカレント
アドレスカウンタ５１０の値Ｓ＋Ｌ０＋８を書き込む。
その後シーケンスコントローラ１０５はＲＤＲＱ０信号
を出力し前記と同様の読み出しメモリサイクルを実行
し、入力データバッファ１０９にアドレスＳ＋Ｌ０＋８
のデータを保持する。

【００５７】タイミングｕ０３で図８のようにアドレス
Ｓ＋Ｌ０＋８のリード動作が終了したとき図５の比較器
５１３は改行信号を出力している。この改行信号はシー
ケンスコントローラ１０５の改行処理を示すシーケンス
番号とイネーブル信号を出力する。これによって図５の
デコーダ５１４はセレクト信号１、セレクト信号２、セ
レクト信号３を制御してライン先頭アドレスレジスタ５
０６の値とバンド幅レジスタ５０２の値を加算器５０７
で加算したデータをライン先頭アドレスレジスタ５０６
に書き戻し、ライン先頭アドレスを次ラインの先頭番地
を更新する。

【００５８】同時に水平印字位置の値とネクストライン
左座標の値と更新されたライン先頭アドレスを加算器５
０９で加算し、ラインの描画先頭アドレスＳ＋Ｗ＋Ｌ１
をカウンタロード信号によってカレントアドレスカウン
タ５１０のにロードする。

【００５９】ロードの完了とアドレスＳ＋Ｌ０＋４の論
理演算動作が共に終了する時点がタイミングｕ０４であ
る。ｕ０４では図６のチャンネル１アドレスレジスタ６
０２内のアドレスＳ＋Ｌ０＋４の図１の出力データバッ
ファ１０６からのビットマップメモリへの書き込み動作
がおこなわれる。これが終了する時点がタイミングｕ０
５である。ｕ０５では図５のカレントアドレスカウンタ
５１０の値Ｓ＋Ｗ＋Ｌ１が、ＡＳＥＴ０信号によって図
６の６０２のチャンネル１アドレスレジスタに書き込ま
れて、前記と同様にビットマップメモリからアドレスＳ
＋Ｗ＋Ｌ１のデータが読み出され入力データバッファに
保持される。

【００６０】この読み出し動作が終了すると図５のカレ
ントアドレスカウンタ５１０をＳ＋Ｗ＋Ｌ１＋４に更新
する。上記動作と同時にｕ０４，ｕ０５ではアドレスＳ
＋Ｌ０＋８のデータが論理演算され出力データバッファ
に格納される。この時、図１の画像発生器１０７はシー
ケンスコントローラ１０５にラインエンド信号を発生す
ると共に改行動作が実行されカレントライン左座標、ネ
クストライン左座標、カレントライン右座標を、次ライ
ンすなわちアドレスＳ＋Ｗ＋Ｌ１〜Ｓ＋Ｗ＋Ｌ１＋Ｃま
でのラインのデータに更新する。この時シーケンスコン
トローラは、シーケンス番号とイネーブル信号によって
図５のセレクタ５１１をカレントライン左座標を出力す
るように切り替える。

【００６１】以上の動作が全て終了した時点がタイミン
グｕ１０である。ｕ１０以降は前記説明したのと同様に
改行なし、改行あり共に繰り返し動作し、矩形以外の描
画が実行される。図８のように最終ラインの最終データ
はアドレスＳ＋ｎＷ＋Ｌｎ＋８（Ｌｎ＋８＝Ｒｎ）のデ
ータでこの論理演算工程が終了すると、１０７の画像発
生器は動作を終了する。また図１のアドレス発生器１０
２、ＤＭＡコントローラ１０３およびシーケンスコント
ローラ１０５はアドレスＳ＋ｎＷ＋Ｌｎ＋８のビットマ
ップメモリへのライトを実行してから、動作を終了す
る。

【００６２】以上説明したように本発明にかかる実施形
態によれば、ソース画像データと、ビットマップメモリ
のデータとの論理演算中に先に処理済みとなっているデ
ータをビットマップメモリ上に書き込み、さらに次の処
理対象となるデータをビットマップメモリから読み出す
ことにより論理演算動作と、ビットマップメモリの書き
込み、読み出し動作を同時に並行して行なうことができ
る。

【００６３】またビットマップメモリから、次のデータ
を読み出す際に、現在論理演算しているデータがライン
の最後のデータのときは次ラインのデータを読み出すこ
とにより、メモリアクセスの効率が著しく向上し高速描
画が可能なる。

【００６４】（第２の実施形態）図９は本発明の第２の
実施形態にかかる描画装置の構成図で９０１は描画装
置、９０２から９０３はセレクタ、９０５はバッファ
１、９０６はバッファ２、９０７はバッファ３、９０
８、９０９はそれぞれセレクタである。また他の部分は
図１と同様である。

【００６５】本実施形態においては第１の実施形態の入
力データバッファ、出力データバッファを９０５から９
０７のバッファ１からバッファ３で構成したものであ
る。前記３つのバッファの役割を入力バッファ、出力バ
ッファとして交互に切り替えて使用する。例えば図７を
例にして具体的に説明すると、タイミングｔ０２ではア
ドレスＳのデータをバッファ１の９０５から読み出し、
メモリにライトする。タイミングｔ０３では、バッファ
１が空になっているのでアドレスＳ＋８から読み出した
データをバッファ１に書込む、それと同時にタイミング
ｔ０２，ｔ０３では９０６のバッファ２に書かれている
アドレスＳ＋４のデータを読み出し、画像データと論理
演算し、その結果を９０７のバッファ３に書き込む。

【００６６】タイミングｔ０４ではｔ０３でメモリから
読込んだアドレスＳ＋８のデータがバッファ１に入って
おり、またバッファ３にはアドレスＳ＋４の論理演算済
みのデータが入っている。また、バッファ２はすでに使
用されて必要のないデータが入っている。したがって、
タイミングｔ０４でバッファ３からアドレスＳ＋４のデ
ータをメモリにライトし、タイミングｔ０５で空になっ
たバッファ３にアドレスＳ＋Ｃのデータをリードし、保
持する。またｔ０４，ｔ０５では同時にバッファ１内の
アドレスＳ＋８のデータと画像データを論理演算して、
バッファ２に書込む。このように３つのバッファを次々
に役割を変えて使用するようにしても同じ効果が得られ
るうえに、入力、あるいは、出力バッファのサイズを小
さくすることができる。

【００６７】（第３の実施形態）第１の実施形態、第２
の実施形態ではメモリのアクセスあるいは論理演算をワ
ード単位で処理したがこれを複数ワード単位で行っても
良い。この場合入力バッファ、出力バッファ、あるいは
バッファ１から３のサイズを処理ワード数に比例して増
し、また、アドレス等の加算も処理ワード数分行うこと
で実現でき、同様の効果が得られるばかりでなく、さら
に著しい描画速度の向上が図れる。

【００６８】

【他の実施形態】なお、本発明は、複数の機器（例えば
ホストコンピュータ、インタフェイス機器、リーダ、プ
リンタなど）から構成されるシステムに適用しても、一
つの機器からなる装置（例えば、複写機、ファクシミリ
装置など）に適用してもよい。

【００６９】また、本発明の目的は、前述した実施形態
の機能を実現するソフトウェアのプログラムコードを記
録した記憶媒体（または記録媒体）を、システムあるい
は装置に供給し、そのシステムあるいは装置のコンピュ
ータ（またはCPUやMPU）が記憶媒体に格納されたプログ
ラムコードを読み出し実行することによっても、達成さ
れることは言うまでもない。この場合、記憶媒体から読
み出されたプログラムコード自体が前述した実施形態の
機能を実現することになり、そのプログラムコードを記
憶した記憶媒体は本発明を構成することになる。また、
コンピュータが読み出したプログラムコードを実行する
ことにより、前述した実施形態の機能が実現されるだけ
でなく、そのプログラムコードの指示に基づき、コンピ
ュータ上で稼働しているオペレーティングシステム(OS)
などが実際の処理の一部または全部を行い、その処理に
よって前述した実施形態の機能が実現される場合も含ま
れることは言うまでもない。

【００７０】さらに、記憶媒体から読み出されたプログ
ラムコードが、コンピュータに挿入された機能拡張カー
ドやコンピュータに接続された機能拡張ユニットに備わ
るメモリに書込まれた後、そのプログラムコードの指示
に基づき、その機能拡張カードや機能拡張ユニットに備
わるCPUなどが実際の処理の一部または全部を行い、そ
の処理によって前述した実施形態の機能が実現される場
合も含まれることは言うまでもない。

【００７１】本発明を上記記憶媒体に適用する場合、そ
の記憶媒体には、先に説明した（図７および図８に示
す）メモリサイクル（タイミングチャート）の処理に対
応するプログラムコードが格納されることになる。

【００７２】

【発明の効果】以上説明したように、本発明によれば、
ソース画像データとビットマップメモリのデータとの論
理演算と、先に処理したデータをビットマップメモリへ
の書き込み、さらに次の処理対象となるデータの読み出
し、とを同調させることにより論理演算と、ビットマッ
プメモリの書き込み、読み出しを並行して行い、ビット
マップメモリからのデータの読み込み、あるいは書き込
み時に論理演算処理が休止したり、論理演算処理の実行
中にビットマップメモリへのアクセスが休止するという
従来の問題は解決され、描画処理の高速化が可能とな
る。

【図面の簡単な説明】

【図１】本発明の実施形態にかかる描画装置の構成を示
すブロック図である。

【図２】本発明の実施形態にかかる描画装置の描画処理
を説明する図である。

【図３】ビットマップメモリの構成を説明する図であ
る。

【図４】矩形以外の描画を説明する図である。

【図５】アドレス発生器の構成を説明する図である。

【図６】ＤＭＡコントローラの構成を説明する図であ
る。

【図７】矩形描画におけるメモリサイクルを説明する図
である。

【図８】矩形以外の描画におけるメモリサイクルを説明
する図である。

【図９】本発明の第２の実施形態にかかる描画装置の構
成を説明する図である。

【符号の説明】

１０１ 描画装置 １０２ アドレス発生器 １０３ ＤＭＡコントローラ １０４ ビットマップメモリ １０５ シーケンスコントローラ １０６ 出力データバッファ １０７ 画像発生器 １０８ 論理演算回路 １０９ 入力データバッファ

Claims (13)

【特許請求の範囲】
1. 【請求項１】 ソース画像とビットマップメモリ上のデ
   ータとを論理演算をしてビットマップメモリに画像を形
   成する描画装置であって、 ソース画像を生成する画像生成手段と、 ビットマップメモリからの読み出しと、該メモリへの書
   き込みのアドレスを生成するアドレス生成手段と、 前記生成されたアドレスに従いビットマップメモリから
   直接にデータを読み出すＤＭＡ読み出し手段と、 前記ビットマップメモリから読込んだデータを保持する
   入力データ保持手段と、 前記読み込んだデータと生成したソース画像のデータと
   に基き論理演算する論理演算手段と、 前記論理演算されたデータを保持する出力データ保持手
   段と、 前記保持されたデータを、前記生成されたアドレスに従
   いビットマップメモリに書き込むＤＭＡ書き込み手段
   と、を備え、 前記ビットマップメモリからデータを読み出し、該デー
   タを入力データ保持手段に保持するデータ入力と、前記
   論理演算と、該論理演算の結果をビットマップメモリの
   所定のアドレスへ書き込む出力とを同調させて並列に処
   理することを特徴とする描画装置。
2. 【請求項２】 前記アドレス発生手段は、次のデータ入
   力処理を行う際に実行されている論理演算処理がカレン
   トラインの最後のデータでないときは連続したアドレス
   を発生し、カレントラインの最後のデータの時には次ラ
   インのアドレスを発生することを特徴とする請求項１に
   記載の描画装置。
3. 【請求項３】 入力若しくは出力データ保持のための複
   数のデータ保持手段を備え、データ処理単位毎に、前記
   複数のデータ格納手段を入力用、若しくは出力用として
   切り替えて使用することにより、データ格納手段の空き
   待ちによる仕掛かりを解消することを特徴とする請求項
   １または２に記載の描画装置。
4. 【請求項４】 複数のデータ処理単位に対応した複数の
   入力及び出力用のデータ保持手段を備え、前記複数のデ
   ータ処理単位を一括して処理することにより高速な描画
   処理を可能にすることを特徴とする請求項１または２に
   記載の描画装置。
5. 【請求項５】 ソース画像とビットマップメモリ上のデ
   ータとを論理演算をしてビットマップメモリに画像を形
   成する描画方法であって、 ソース画像を生成する画像生成工程と、 ビットマップメモリからの読み出しと、該メモリへの書
   き込みのアドレスを生成するアドレス生成工程と、 前記生成されたアドレスに従いビットマップメモリから
   直接にデータを読み出すＤＭＡ読み出し工程と、 前記ビットマップメモリから読込んだデータを入力メモ
   リに保持する入力データ保持工程と、 前記読み込んだデータと生成したソース画像のデータと
   に基き論理演算する論理演算工程と、 前記論理演算されたデータを出力メモリに保持する出力
   データ保持工程と、 前記メモリに保持されたデータを、前記生成されたアド
   レスに従いビットマップメモリに書き込むＤＭＡ書き込
   み工程と、を備え、 前記ビットマップメモリからデータを読み出し、該デー
   タを入力用メモリに保持するデータ入力と、前記論理演
   算と、該論理演算の結果をビットマップメモリの所定の
   アドレスへ書き込む出力とを同調させて並列に処理する
   ことを特徴とする描画方法。
6. 【請求項６】 前記アドレス発生工程は、次のデータ入
   力処理を行う際に実行されている論理演算処理がカレン
   トラインの最後のデータでないときは連続したアドレス
   を発生し、カレントラインの最後のデータの時には次ラ
   インのアドレスを発生することを特徴とする請求項５に
   記載の描画方法。
7. 【請求項７】 データ保持を行なうための複数のメモリ
   を備え、前記入力若しくは出力データ保持工程は、デー
   タ処理単位毎に前記複数のメモリを入力用、若しくは出
   力用として切り替えて使用することにより、メモリの空
   き待ちによる仕掛かりを解消することを特徴とする請求
   項５または６に記載の描画方法。
8. 【請求項８】 複数のデータ処理単位に対応した複数の
   入力及び出力用のメモリを備え、前記複数のデータ処理
   単位を一括して処理することにより高速な描画処理を可
   能にすることを特徴とする請求項５または６に記載の描
   画方法。
9. 【請求項９】 ソース画像とビットマップメモリ上のデ
   ータとを論理演算をしてビットマップメモリに画像を形
   成する描画プログラムを記憶した記憶媒体であって、該
   プログラムが、 ソース画像を生成する画像生成工程のコードと、 ビットマップメモリからの読み出しと、該メモリへの書
   き込みのアドレスを生成するアドレス生成工程のコード
   と、 前記生成されたアドレスに従いビットマップメモリから
   直接にデータを読み出すＤＭＡ読み出し工程のコード
   と、 前記ビットマップメモリから読込んだデータを入力メモ
   リに保持する入力データ保持工程のコードと、 前記読み込んだデータと生成したソース画像のデータと
   に基き論理演算する論理演算工程のコードと、 前記論理演算されたデータを出力メモリに保持する出力
   データ保持工程のコードと、 前記メモリに保持されたデータを、前記生成されたアド
   レスに従いビットマップメモリに書き込むＤＭＡ書き込
   み工程のコードと、を備え、 前記ビットマップメモリからデータを読み出し、該デー
   タを入力用メモリに保持するデータ入力と、前記論理演
   算と、該論理演算の結果をビットマップメモリの所定の
   アドレスへ書き込む出力とを同調させて並列に処理する
   ことを特徴とする記憶媒体。
10. 【請求項１０】 前記アドレス発生工程のコードは、次
    のデータ入力処理を行う際に実行されている論理演算処
    理がカレントラインの最後のデータでないときは連続し
    たアドレスを発生し、カレントラインの最後のデータの
    時には次ラインのアドレスを発生することを特徴とする
    請求項９に記載の記憶媒体。
11. 【請求項１１】 前記ビットマップメモリに形成された
    画像を出力する出力手段を備えることを特徴とする請求
    項１に記載の描画装置。
12. 【請求項１２】 前記出力手段はプリンタであることを
    特徴とする請求項１１に記載の描画装置。
13. 【請求項１３】 前記出力手段はディスプレイユニット
    であることを特徴とする請求項１１に記載の描画装置。