JP2000512045A - 半導体チップの支持部材の製造方法 - Google Patents

半導体チップの支持部材の製造方法

Info

Publication number
JP2000512045A
JP2000512045A JP10501065A JP50106598A JP2000512045A JP 2000512045 A JP2000512045 A JP 2000512045A JP 10501065 A JP10501065 A JP 10501065A JP 50106598 A JP50106598 A JP 50106598A JP 2000512045 A JP2000512045 A JP 2000512045A
Authority
JP
Japan
Prior art keywords
foil
reinforcing
substrate
chip
frame
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP10501065A
Other languages
English (en)
Other versions
JP3498800B2 (ja
Inventor
フーバー、ミヒャエル
シュタンプカ、ペーター
ホウドー、デトレフ
フィシャー、ユルゲン
ハイツァー、ヨーゼフ
グラーフ、ヘルムート
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from DE19623826A external-priority patent/DE19623826C2/de
Priority claimed from DE29621837U external-priority patent/DE29621837U1/de
Application filed by Siemens AG filed Critical Siemens AG
Publication of JP2000512045A publication Critical patent/JP2000512045A/ja
Application granted granted Critical
Publication of JP3498800B2 publication Critical patent/JP3498800B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
    • G06K19/07745—Mounting details of integrated circuit chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49855—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers for flat-cards, e.g. credit cards
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32013—Structure relative to the bonding area, e.g. bond pad the layer connector being larger than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85447—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor

Abstract

(57)【要約】 チップ（２３）を載せる基板（１５）と、そのチップ（２３）を載せる基板（１５）の側面上にチップ（２３）及びその接続導線（２４）を収容する凹部（１４）を有しその縁に箔（１０）と一体に形成されている枠（１２）が設けられているラミネートされた補強箔（１０）を有する、特にチップカードに取り付けるための半導体チップ（２３）用支持部材。

Description

【発明の詳細な説明】 半導体チップの支持部材の製造方法 最近のチップカードでは、半導体チップは大抵非導電性の可撓性基板で形成さ れた支持部材によって通常プラスチックから成るカードに挿入される。支持部材 上には半導体チップばかりでなく読取り装置の半導体チップと接触させることの できる接触面も配設されている。それには一般に表面をメッキされた銅箔が非導 電性基板上にラミネートされ、例えばエッチングにより構造化される。この非導 電性基板にはラミネートする前に孔がパンチされ、それらの孔を通してチップが 例えばワイヤボンディング法で導線により接触面と導電接続される。半導体チッ プ及び導線は次に保護の作用をする注型コンパウンドにより覆われる。 チップカードは使用者により設定された一定の曲げ負荷に耐えることができな ければならない。しかしチップがカードの材料よりも著しく脆いので、この場合 に生じる曲げ力をチップから遠ざけるようにしなければならない。これは特に約 １０ｍｍ2以上の大きさのチップに当てはまる。これに対して欧州特許第０４８ ４３５３号明細書から可撓性基板上にこの可撓性基板よりも著しく曲げ剛性の大 きい補強枠を設けることが知られている。 図４は欧州特許第０４８４３５３号明細書による実施形態を示すものである。 この非導電性の可撓性支持基板１には凹部２が設けられている。金属箔３はこの 基板１上に接着剤４によりラミネートされている。金属箔３は溝５により互いに 電気的に絶縁されている接触面として構造化されている。半導体チップ６は基板 １上に接着され、導線７により接触面３と電気的に接続されている。可撓性基板 １を補強するために補強リング８が基板１上に接着されている。補強リング８の 内側はチップ６と導線７を保護するために注型コンパウンド９で満たされている 。 補強リングを施すことは、比較的高い位置公差が設定され、更にそのために経 費を要する特別な工具を必要とすることから問題である。全体として極めて困難 かつ高出費の処理工程となる。更にこの公知の補強リングにより支持部材をカー ドに接着するのに必要な面が制限される。 米国特許第５１４７９８２号明細書は、接触面を構成するパンチされた金属格 子上に一体に形成された補強及び保護枠を有するプラスチック箔がラミネートさ れる支持部材を示している。 本発明の課題は、支持部材を簡単に製造する方法を提供することにある。 この課題は、請求項１に記載の支持部材の製造方法により解決される。有利な 実施態様は従属請求項に記載されている。 本発明方法は、支持基板又は公知の支持部材を製造する場合と同じ又は類似の 処理工程を行うことができる利点を有する。即ちパンチもしくはラミネート処理 工程が行われる。更に補強箔が支持部材と同じ外寸を有するので、ラミネートに は接触面を形成する銅箔をラミネートするのと同じ機械を使用することができる 。 支持部材は一般に極めて長いテープに形成され、その際複数の支持部材を並列 させることも可能である。このテープはその縁部に穿孔を有し、それにより製造 機械に更に送ることができる。補強箔もこのような孔を有していれば可撓性支持 基板又は接触面箔と同様に搬送及び加工することができる。 凹部の深絞りにより比較的大きな応力が発生し、この応力がテープが巻き付け られるリールの巻き上げ、巻き戻し及び巻き付けの際の機械的負荷により少なく とも部分的に放出され、それにより枠の露出する上方範囲の材料を損傷する恐れ がある。本発明の実施態様においてはテープ内の後にパンチにより形成される支 持部材の範囲近くに、スリットとして形成することのできる応力を軽減する破口 が備えられている。応力を軽減する破口の縁部にミクロ大の亀裂を生じかねない 切欠き効果を回避するために稜の推移部は有利に丸味をつけられている。応力を 軽減する裂口はテープからパンチされた後の支持部材にはもはや見ることはでき ず、従って接触面の外観はそれにより損なわれることはない。枠内の角のない深 絞りによりテープ全体の可撓性を付加的に更に高めることができる。 深絞り及びパンチにより補強箔内の凹部の縁に沿って形成された枠が銅箔自体 と同じ厚さを有しているだけなので、この枠の外側の範囲には支持部材をカード に固定することができる十分な接看材用の部位が残る。補強箔の厚さは所望の全 曲げ剛性並びに使用された箔の材料特性に応じて選択することができる。 槽状部材の底部を完全にパンチせずに、枠の縁に曲げ剛性を付加的に高めるウ ェブを残すと特に有利である。 本発明を図面を用いて実施例に基づき以下に詳述する。その際 図１ａ〜１ｄは本発明による補強箔の製造処理工程並びに完成された箔の平面 図、 図２ａ〜２ｃは可撓性支持基板、補強箔並びに両部材の接合部、 図３は本発明による支持部材の断面、 図４は従来技術による支持部材、及び 図５は応力を軽減する破口を備えた補強枠 をそれぞれ示している。 図１ａには適当な厚さに圧延された金属製の補強箔の断面が示されている。図 １ｂには深絞り工程により形成された槽状部材１１が示されている。パンチ工程 で槽状部材１１の底部が除去され、その結果槽状部材１１の壁面のみが補強箔１ ０と一体に接続されて、もとの槽状部材１１により画成された箔の凹部の縁に沿 って延びる枠１２として残っている。槽状部材１１の底部全体をパンチせずに付 加的に曲げ剛性を高めるウェブ１７（破線により示されている）を残すと有利で ある。 図１ｄは長いテープとして形成されている本発明による補強箔１０の平面を示 している。テープの両側の縁部に沿って歯車によりテープの搬送を可能にするた めの穿孔１３が施されている。箔１０は枠１２がその縁部に沿って延びる凹部１ ４を有している。図１ｃを形成する切断面は破線により示されている。 図２ｂにはこの本発明による補強箔が再度示されている。図２ａはプラスチッ ク（現在通常はガラス繊維で補強されたエポキシ樹脂が使用される）から形成さ れる可撓性支持基板１５を示している。この支持基板１５も長いテープとして形 成されており、その縁部に搬送及び更なる加工時の精確な位置決めのための穿孔 １３を有する。この支持基板１５はパンチ部１６を有しており、その中に図示さ れていない半導体チップが挿入され、パンチ部を通してこの半導体チップは支持 基板１５の裏側で図示されていない接触面と電気的に接続可能である。最後に図 ２ｃには支持基板１５と接合された補強箔１０が示されている。支持基板１５の パンチ部は補強箔１０と一体に接続されている枠１２の内側にあり、従って図示 されていない半導体チップは問題なく中心部の凹部に装入可能であり、周辺部の 凹部を通って支持基板１５の裏側に設けられている図示しない接触面と接続可能 である。 図３はテープからパンチされた支持部材の断面を示している。この場合非導電 性の可撓性支持基板１５はパンチにより形成された周辺部の凹部１６のみを有し ている。その裏側には接触面内に溝２２により構造化されている金属箔２０が接 着剤２１によりラミネートされている。支持基板１５上にはボンド線２４により 支持基板１５の凹部１６を通して接触面２０と接続されている半導体チップ２３ が配設されている。半導体チップ２３を載せる支持基板１５の前面には本発明に よる補強箔１０が接着剤によりラミネートされている。補強箔１０と一体に接続 されている枠１２の内側範囲は半導体チップ２３及びボンド線２４を保護するた めの注型コンパウンド２５で満たされている。 図４との比較により判るように、本発明による支持部材の場合支持部材の縁の 範囲に支持部材をプラスチックカードに一層良く接着することができるようによ り大きな面が残されている。 図５は後にパンチにより形成された支持部材の範囲１９（破線により暗示され ている）の外側にある本発明による補強箔内の応力を軽減するための破口１８を 示している。 図３及び４は接触面を形成する金属箔２０又は３を有する非導電性の支持基板 １５又は１を示している。しかし原理的には同様に例えば金属製の導電性支持基 板を使用することも可能である。 更に同様に補強箔１０の材料にプラスチックを選択することも考えられる。そ の場合深絞り及びパンチ以外の製造方法も考えられる。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＢＲ，ＣＮ，ＪＰ，Ｋ Ｒ，ＭＸ，ＲＵ，ＵＡ，ＵＳ (72)発明者 ホウドー、デトレフ ドイツ連邦共和国 デー―84085 ラング クアイト ブルーメンシュトラーセ 28 (72)発明者 フィシャー、ユルゲン ドイツ連邦共和国 デー―93180 ドイエ ルリング アム ハスラッハ 17アー (72)発明者 ハイツァー、ヨーゼフ ドイツ連邦共和国 デー―93090 バッハ アレーシュトラーセ ６ (72)発明者 グラーフ、ヘルムート ドイツ連邦共和国 デー―93051 レーゲ ンスブルク シュトレンヴェーク ２

Claims (1)

  1. 【特許請求の範囲】 １． 補強箔（１０）に深絞りにより槽状部材（１１）を形成し、 槽状部材（１１）の底部をパンチし、チップ（２３）及びその接続導線（２４ ）を収容する凹部を補強箔（１０）から一体に形成された囲み枠（１２）を有す るようにし、 補強箔（１０）をチップ（２３）を載せる基板（１５）の側面上にラミネート する 工程を有する、特にチップカードに取り付けるための半導体チップ（２３）用支 持部材の製造方法。 ２． 基板（１５）が非導電性箔であり、この箔上にチップ（２３）に対向する 側面上の接触面内に構造化された導電性箔（２０）をラミネートすることを特徴 とする請求項１記載の方法。 ３． 基板（１５）が金属箔であることを特徴とする請求項１記載の方法。 ４． 補強箔（１０）が金属製であることを特徴とする請求項１乃至３のいずれ か１つに記載の方法。 ５． 補強箔（１０）がプラスチック製であることを特徴とする請求項１乃至３ のいずれか１つに記載の方法。 ６． 基板（１５）が非導電性箔であり、この箔上に補強箔（１０）に対向する 側面上の接触面内に構造化された導電性箔（２０）をラミネートすることを特徴 とする請求項１乃至５のいずれか１つに記載の方法。 ７． 箔（１０）と接続されていない枠（１２）の縁部に、枠（１２）にほぼ垂 直に延び枠（１２）と一体に形成されているウェブ（１７）が残るように槽状部 材の底部全体は打ち抜かないことを特徴とする請求項１乃至６のいずれか１つに 記載の方法。 ８． 後の支持部材範囲（１９）の外側の補強箔（１０）内に応力を軽減する破 口（１８）を設置することを特徴とする請求項１乃至７のいずれか１つに記載の 方法。
JP50106598A 1996-06-14 1997-06-10 半導体チップの支持部材の製造方法 Expired - Fee Related JP3498800B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
DE19623826A DE19623826C2 (de) 1996-06-14 1996-06-14 Verfahren zur Herstellung eines Trägerelements für Halbleiterchips
DE29621837.5 1996-12-16
DE29621837U DE29621837U1 (de) 1996-12-16 1996-12-16 Trägerelement für Halbleiterchips
DE19623826.9 1996-12-16
PCT/DE1997/001170 WO1997048133A1 (de) 1996-06-14 1997-06-10 Verfahren zur herstellung eines trägerelements für halbleiterchips

Publications (2)

Publication Number Publication Date
JP2000512045A true JP2000512045A (ja) 2000-09-12
JP3498800B2 JP3498800B2 (ja) 2004-02-16

Family

ID=26026591

Family Applications (1)

Application Number Title Priority Date Filing Date
JP50106598A Expired - Fee Related JP3498800B2 (ja) 1996-06-14 1997-06-10 半導体チップの支持部材の製造方法

Country Status (11)

Country Link
EP (1) EP0904602B1 (ja)
JP (1) JP3498800B2 (ja)
CN (1) CN1156002C (ja)
AT (1) ATE212752T1 (ja)
BR (1) BR9709717A (ja)
DE (1) DE59706247D1 (ja)
ES (1) ES2171948T3 (ja)
IN (1) IN192422B (ja)
RU (1) RU2191446C2 (ja)
UA (1) UA42106C2 (ja)
WO (1) WO1997048133A1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2790850B1 (fr) * 1999-03-12 2004-02-27 Gemplus Card Int Procede de fabrication de dispositif electronique portable de type carte a puce
ATE388488T1 (de) * 2003-03-07 2008-03-15 Nxp Bv Halbleiterbauelement, halbleiterkörper und verfahren zu seiner herstellung
CN102144291B (zh) * 2008-11-17 2015-11-25 先进封装技术私人有限公司 半导体基板、封装与装置
CN104392968B (zh) * 2008-11-21 2018-05-18 先进封装技术私人有限公司 半导体基板
FR2974969B1 (fr) * 2011-05-03 2014-03-14 Alstom Transport Sa Dispositif d'interconnexion electrique d'au moins un composant electronique avec une alimentation electrique comprenant des moyens de diminution d'une inductance de boucle entre des premiere et deuxieme bornes
US20140239428A1 (en) * 2013-02-28 2014-08-28 Infineon Technologies Ag Chip arrangement and a method for manufacturing a chip arrangement

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61204788A (ja) * 1985-03-08 1986-09-10 Dainippon Printing Co Ltd 携持用電子装置
FR2645680B1 (fr) * 1989-04-07 1994-04-29 Thomson Microelectronics Sa Sg Encapsulation de modules electroniques et procede de fabrication
DE3924439A1 (de) * 1989-07-24 1991-04-18 Edgar Schneider Traegerelement mit wenigstens einem integrierten schaltkreis, insbesondere zum einbau in chip-karten, sowie verfahren zur herstellung dieser traegerelemente

Also Published As

Publication number Publication date
EP0904602B1 (de) 2002-01-30
ES2171948T3 (es) 2002-09-16
IN192422B (ja) 2004-04-24
WO1997048133A1 (de) 1997-12-18
CN1156002C (zh) 2004-06-30
BR9709717A (pt) 1999-08-10
CN1222253A (zh) 1999-07-07
EP0904602A1 (de) 1999-03-31
RU2191446C2 (ru) 2002-10-20
ATE212752T1 (de) 2002-02-15
UA42106C2 (uk) 2001-10-15
DE59706247D1 (de) 2002-03-14
JP3498800B2 (ja) 2004-02-16

Similar Documents

Publication Publication Date Title
US5637858A (en) Method for producing identity cards
JP2824275B2 (ja) 電子チップカードの作製方法
JPH054479A (ja) 集積回路モジユール支持体を用いた識別カード
UA57036C2 (uk) Чіп-модуль, зокрема для монтажу у корпусі чіп-картки
JP2001513928A (ja) チップカードモジュールおよび該モジュールを含んだチップカード
KR100358579B1 (ko) 반도체칩용캐리어엘리먼트제조방법
JP2013058252A (ja) 表面が拡張したモジュールを有するスマートカード
US6088901A (en) Method for producing a carrier element for semiconductor chips
US20120043660A1 (en) Thin foil semiconductor package
JP3248932B2 (ja) 集積回路を備えたデータキャリアおよびその製造方法
JP2844085B2 (ja) 回路基板及び半導体素子の実装方法
JP2000512045A (ja) 半導体チップの支持部材の製造方法
US5952711A (en) Lead finger immobilization apparatus
JP3428475B2 (ja) 半導体パッケージの製造方法
JP2009272476A (ja) チップ抵抗器およびその製造方法
JP2009205455A (ja) シート状非接触データキャリアの製造方法、シート状非接触データキャリア
EP0723293A1 (en) Semiconductor device with a heat sink and method of producing the heat sink
JPH1086569A (ja) Ｉｃカード及びその製造方法
CA2008553A1 (en) Arrangement of a semiconductor component suitable for surface mounting and a method for the surface mounting thereof on carrier plates
MXPA98010255A (es) Procedimiento para fabricar un elemento portador para chips semiconductores
JP3671900B2 (ja) 半導体装置用リードフレーム構造体
JP4036603B2 (ja) 半導体装置およびその製造方法
JPH098198A (ja) 半導体装置用リードフレーム
JPH04162469A (ja) リードフレームの製造方法
JPH10125849A (ja) Ｌｏｃ型半導体装置

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees